KR940006872Y1 - 멀티 칩 모듈(Multi Chip Module)의 회로기판 구조 - Google Patents

Abstract

내용 없음.

Description

멀티 칩 모듈(Multi Chip Module)의 회로기판 구조

제1도 내지 제3도는 본 고안에 의한 멀티 칩 모듈의 회로기판 구조를 설명하기 위한 도면으로서, 제1도는 멀티 칩 실장용 회로기판의 구조도.

제2도는 제1도의 회로기판에 베어 칩이 실장된 상태의 구조도.

제3도는 컨덕티브 페이스트에 의해 분리된 회로가 연결된 것을 보이는 구조도.

*도면의 주요부분에 대한 부호의 설명

1 : 베어 칩 2 : 칩이 연결될 라인

3 : 테스트 패드 5 : 컨덕티브 페이스트

본 고안은 멀티 칩 모듈(Multi Chip Module)의 회로기판 구조에 관한 것으로, 특히 멀티 칩 실장을 위한 회로기판의 패턴(pattern)을 각각 분리 형성하고 칩을 실장하여 테스트한 후 단절된 부위를 컨덕티브 페이스트(Conductive paste)로 연결함으로써 개개의 칩의 특성평가 및 리페어(Repair)에 적당하도록 한 멀티 칩 모듈(Multi Chip Module)의 회로기판 구조에 관한 것이다.

통상 멀티 칩 모듈은 베어 칩(Bare Chip)상태에서 1차적인 전기적 특성반을 체크(Check)한 후 모듈에 실장하여 풀 모드(full mode)로 테스트하게 되어 있는 바, 이러한 베어 칩이 실장되는 종래의 회로기판 구조는 칩이 마운팅(Mounting)될 자리만을 제외하고는 모든 패턴이 완전 연결된 구조로 되어 있고 이 기판에 베어 칩을 마운팅한 후 모듈 레벨 레스트(Module Level Test)를 하여 만일 불량이 발생하면 리페어하도록 되어 있다.

그러나, 이러한 구조의 회로기판을 적용한 멀티 칩 모듈은 베어 칩을 완전히 테스트하지 못하고 모듈에 실장한 후 테스트함으로서 모듈의 기능 불량시 불량 칩을 찾는데 어려움이 있었으며, 또한 어느 하나의 칩이 불량인 경우에도 모듈단위의 불량으로서 리페어되는 것이므로 생산성이 저하되고 그 만큼 원가상승을 초래하게 되는 문제점이 있는 것이었다.

본 고안은 상기한 바와같은 종래의 문제점을 해소하기 위하여 안출한 것으로, 멀티 칩 모듈 기판 설계시 각각의 칩이 마운트될 부분의 주변회로를 분리 형성하고 각각의 칩이 연결될 라인의 가장자리에 테스트 패드를 형성하여 각각의 칩을 실장한후 전기적인 테스트를 한 결과 만약 불량이 발생하면 리페어하고 모든 칩이 정상이면 분리된 회로를 컨덕티브 페이스트를 이용하여 연결시킴으로써 보드레벨의 테스트를 실시할 수 있도록 구성한 것인 바, 이를 첨부한 도면 제1도 내지 제3도를 참조하여 보다 상세하게 설명하면 다음과 같다.

제1도는 본 고안에 의한 멀티 칩 실장용 회로기판의 구조도로서 이에 도시한 바와같이 칩(1)이 마운트될 부분의 주변회로는 분리 형성되어 있고 상기 칩(1)이 연결될 라인(2)의 가장자리에는 테스트 패드(3)가 형성되어 있다.

제2도는 상기한 바와같은 구조의 회로기판에 베어 칩이 마운팅된 상태를 보이는 도면으로서 이에 도시한 바아같이 기판(4)의 칩 마운트부(4a)에 베어 칩(1)이 실장되어 테스트 패드(3)와 접촉되어 있으며 이 상태에서 전기적인 테스트를 실시한다. 테스트결과 불량이 발생하면 리페어시키고 모든 개개의 칩이 양호하면 제3도에 도시한 바와같이 분리 형성된 칩 마운트부(4a)의 주변회로를 전기적인 회로에 맞추어 컨덕티브 페이스트(5)를 이용하여 연결시킨다.

이때, 상기 컨덕티브 페이스트(5)는 솔더 페이스트를 사용할 수 있고 레이저 어시스트 엘렉트로 플래팅할 수도 있으며 그외에도 전도성의 어떠한 물질을 이용하여 형성할 수 있다.

또한, 상기 기판(4)에 실장되는 베어 칩(1)은 와이어 본딩, 플립-칩 및 플립-TAB등의 어떠한 전기적 연결방법을 포함한다.

이와같이 구성되는 본 고안에 의한 멀티 칩 모듈의 회로기판 구조를 이용한 멀티 칩 모듈은 종래에 비하여 다음과 같은 효과가 있다.

즉, 베어 칩을 멀티-칩에 실장시 칩 레벨에서 풀 모드 테스트(Full Mode Test)가 어려우나 본 고안을 적용하여 1차 본딩한 후 회로기판의 테스트 패드를 이용하여 개개의 칩을 풀 모드로 테스트할 수 있는 효과가 있으며 또한, 모듈 레벨에서 테스트함으로 인해 불량 발생시 불량 칩의 원인 규명이 어려운 경우가 발생할 수 있으나 본 고안을 적용하여 1차 본딩한 후 풀 모드로 테스트가 된 칩을 적용하므로 모듈의 불량을 줄일 수 있는 효과가 있다.

Claims (6)

1. 멀티 칩 실장용 회로기판 구조에 있어서, 다수개의 베어 칩(1)이 마운트될 부분의 주변회로를 각각 분리 형성하고, 상기 각 칩(1)이 연결될 라인(2)의 가장자리에 각각 테스트 패드(3)를 형성하여 베어 칩(1)을 실장한 후, 각각의 칩(1)을 전기적인 테스트를 실시한 결과, 불량이면 리페어하고 정상이면 분리된 회로를 컨덕티브 페이스트(5)를 이용하여 연결시킴으로써 보드 레벨의 테스트를 실시할 수 있도록 구성한 것을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.
2. 제1항에 있어서, 상기 컨덕티브 페이스트(5)는 솔더페이스트로 형성됨을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.
3. 제1항에 있어서, 상기 컨덕티브 페이스트(5)는 레이저-어시스트 엘렉트로 플래팅됨을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.
4. 제1항에 있어서, 상기 베어 칩(1)은 와이어 본딩에 의해 전기적으로 연결된 것임을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.
5. 제1항에 있어서, 상기 베어 칩(1)은 플립-칩 형태로 전기적으로 연결된 것임을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.
6. 제1항에 있어서, 상기 베어 칩(1)은 플립-TAB형태로 전기적으로 연결된 것임을 특징으로 하는 멀티 칩 모듈(Multi Chip Module)의 회로기판구조.