KR900008818B1

KR900008818B1 - Bipolar integrated circuit device manufacturing method

Info

Publication number: KR900008818B1
Application number: KR1019880001647A
Authority: KR
Inventors: 박철홍
Original assignee: 금성일렉트론 주식회사; 최근선
Priority date: 1988-02-15
Filing date: 1988-02-15
Publication date: 1990-11-30
Also published as: KR890013788A

Abstract

내용 없음.No content.

Description

Bipolar integrated circuit device manufacturing method

제1a도 내지 제1e도는 종래의 쌍극성 집적회로소자 제조방법에 의한 제조 공정도.1A to 1E are manufacturing process diagrams according to a conventional bipolar integrated circuit device manufacturing method.

제2a도 내지 제2f도는 본 발명의 쌍극성 집적회로소자 제조방법에 의한 제조 공정도.2A to 2F are manufacturing process diagrams according to the bipolar integrated circuit device manufacturing method of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

3, 3' : 옥사이드층 4 : N^-형 에피텍셜층3, 3 ': oxide layer 4: N ^- type epitaxial layer

5 : 옥사이드층5: oxide layer

본 발명은 쌍극성 집적회로소자 제조방법에 관한 것으로, 특히 옥사이드 아이솔레이션(oxide isolation)을 적용하여 별도의 아이솔레이션 공정을 생략함으로써 집적회로소자의 제조공정을 간소화시켜 생산성을 향상시키는 동시에 집적회로소자의 면적을 줄일 수 있게한 쌍극성 집적회로소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bipolar integrated circuit device manufacturing method. In particular, by applying oxide isolation, a separate isolation process is omitted, which simplifies the manufacturing process of the integrated circuit device, thereby improving productivity and at the same time increasing the area of the integrated circuit device. The present invention relates to a bipolar integrated circuit device manufacturing method capable of reducing the amount of noise.

종래에 쌍극성 집적회로소자의 제조방법을 제1도와 제조공정도를 참고하여 설명하면 다음과 같다.Conventionally, a method of manufacturing a bipolar integrated circuit device will be described with reference to FIG. 1 and a manufacturing process diagram.

1. 제1a도에 도시한 바와같이, p^-형 규소기판(11)의 상측부에 N⁺형 매입층(12)을 형성한다.1. As shown in FIG. 1A, an N ⁺ type buried layer 12 is formed on the upper side of the p ⁻ type silicon substrate 11.

2. 제1b도에 도시한 바와같이 N^-형 에피텍셜층(13)을 형성한다.2. As shown in FIG. 1B, an N ⁻ type epitaxial layer 13 is formed.

3. 제1c도에 도시한 바와같이, 옥사이드층(14)을 형성하고, 인접된 다른 소자들과 전기적으로 분리시키기 위하여 PN접합면에 역바이어스 전압을 인가하며, 상기 옥사이드층(14)을 부분적으로 포토 에칭하여 n^-형 에피텍셜층(13)에 p^-형 규소기판(11)과 접촉되게 p⁺형 불순물층(15)을 확산시킨 후, 다시 옥사이드층(14)을 형성한다.3. As shown in FIG. 1C, the oxide layer 14 is formed, and a reverse bias voltage is applied to the PN junction surface to electrically isolate it from other adjacent devices, and the oxide layer 14 is partially applied. After photoetching, the p ⁺ -type impurity layer 15 is diffused into the n ⁻ -type epitaxial layer 13 so as to be in contact with the p ⁻ type silicon substrate 11, and then the oxide layer 14 is formed again.

4. 제1d도에 도시한 바와같이, 옥사이드층(14)을 포토 에칭하여 p⁺형 베이스 영역(16)을 형성한다.4. As shown in FIG. 1d, the oxide layer 14 is photoetched to form the p ⁺ type base region 16. As shown in FIG.

5. 제1e도에 도시한 바와같이 옥사이드층(14)을 포토 에칭하여 N⁺형 에미터 영역(17)과 N⁺형 콜렉터 영역(18)을 형성한다.5. As shown in FIG. 1E, the oxide layer 14 is photoetched to form the N ⁺ type emitter region 17 and the N ⁺ type collector region 18. As shown in FIG.

이와같이 제조된 종래의 쌍극성 집적회로소자는 제1c도에 도시한 상태에서 역바이어스된 PN접합으로 각각의 디바이스를 아이솔레이션(isolation : 분리)을 시키게 되며, 이와같은 아이솔레이션의 접합 깊이(junction depth)가 N-형 에피텍셜층(13)의 두께보다 커야하므로 장시간의 침전(deposition)을 실시하여야 한다.In the conventional bipolar integrated circuit device manufactured as described above, each device is isolated by a reverse biased PN junction in the state shown in FIG. 1c, and the junction depth of such isolation is increased. Since it must be larger than the thickness of the N-type epitaxial layer 13, a long time deposition must be performed.

또한, 접합 깊이의 0.8배로 측부 확산(side diffusion)을 시켜야 함으로써 p⁺형 베이스 영역(16)과 아이솔레이션의 옥사이드 패턴(oxide pattern)사이의 간격을 넓게 결정하여야 한다.In addition, the side diffusion should be 0.8 times the junction depth, so that the gap between the p ⁺ -type base region 16 and the oxide pattern of the isolation should be determined widely.

따라서 종래의 쌍극성 집적회로소자 제조방법은 상기한 바와같이 아이솔레이션 공정층에 장시간의 침전을 실시함으로써 집적회로소자의 생산성이 저하될 뿐만 아니라, 측부 확산으로 인하여 집적회로소자의 면적이 증가되는 동시에 항복 전압(breakdown voltage)을 고려해 베이스와 아이솔레이션 사이를 두껍게 함으로써 집적회로소자의 면적이 증가되는 등의 문제점이 있었다.Therefore, the conventional method of manufacturing a bipolar integrated circuit device not only decreases the productivity of the integrated circuit device by performing prolonged precipitation in the isolation process layer as described above, but also increases the area of the integrated circuit device due to side diffusion and yields. In consideration of the breakdown voltage, there is a problem that the area of the integrated circuit device is increased by increasing the thickness between the base and the isolation.

따라서 본 발명은 이와같은 종래의 문제점을 해소하기 위하여 창안한 것으로, p^-형 규소기판의 상측부에 N⁺형 매입층을 형성하고, 옥사이드층을 형성하며, 다시 N^-형 에피텍셜층을 형성하여 옥사이드층의 상측부에 얇은 N^-형 에피텍셜층이 형성되게 함과 아울러 그 상측부에 옥사이드층을 형성하여 옥사이드 아이솔레이션을 실시하고, 상기 옥사이드층을 포토 에칭하여 p⁺형 베이스 영역을 형성하며, 다시 포토 에칭하여 N⁺형 에미터 영역과 N⁺형 콜렉터 영역을 형성함으로써 집적회로소자의 제조공정을 간소화시키는 동시에 집적회로소자의 면적을 줄일 수 있는 집적회로소자의 제조방법을 제공하려는 것이다.Therefore, the present invention was devised to solve such a conventional problem, and an N ⁺ type buried layer is formed on the upper side of the p ⁻ type silicon substrate, an oxide layer is formed, and an N ⁻ type epitaxial layer is formed again. To form a thin N ^- type epitaxial layer on the upper side of the oxide layer and to form an oxide layer on the upper side of the oxide layer, to perform oxide isolation, and to photo-etch the oxide layer to form a p ⁺ type base region. In addition, the present invention is to provide a method for manufacturing an integrated circuit device which can simplify the manufacturing process of an integrated circuit device by reducing the area of the integrated circuit device by photo-etching to form an N ⁺ type emitter region and an N ⁺ type collector region.

즉, 상기한 N^-형 에피텍셜층을 성장시키는 공정에서 p^-형 규소기판의 상측부에 옥사이드 패턴(oxide pattern)을 남기게 되면 상기한 옥사이드 패턴의 상측부에는 N^-형 에피텍셜층이 성장되지 않게 되어 옥사이드에 의한 아이솔레이션이 가능하게 됨으로써 종래에 실시되었던 별도의 아이솔레이션 공정을 생략할 수 있는 것이다.That is, the N ^- when leaving the oxide pattern (oxide pattern) in the upper part of the type silicon substrate, an upper portion of the above-described oxide pattern N ^- ^- In the process of growing a type epitaxial layer p-type epitaxial layer is not grown Since the oxide can be isolated by the oxide it is possible to omit a separate isolation process that was performed in the prior art.

본 발명에 의한 쌍극성 집적회로소자의 제조방법을 제2도의 제조공정도를 참고하여 상세히 설명하면 다음과 같다.A method of manufacturing a bipolar integrated circuit device according to the present invention will be described in detail with reference to the manufacturing process diagram of FIG. 2.

1. 제2a도에 도시한 바와같이, p^-형 규소기판(1)의 상측부에 N⁺형 매입층(2)을 형성한다.1. As shown in FIG. 2A, an N ⁺ type embedding layer 2 is formed on the upper side of the p ⁻ type silicon substrate 1.

2. 제2b도에 도시한 바와같이 옥사이드층(3), (3')을 형성한다.2. As shown in FIG. 2B, oxide layers 3 and 3 'are formed.

3. 제2c도에 도시한 바와같이, 옥사이드층(3), (3')의 상측부에 N^-형 에피텍셜층(4)을 형성하여 상기 옥사이드층(3), (3')의 상측부에는 N^-형 에피텍셜층(4)이 얇은 두께로 형성되게 한다.3. As shown in FIG. 2C, an N ⁻ type epitaxial layer 4 is formed on the oxide layers 3 and 3 'on the upper side of the oxide layers 3 and 3'. On the side, an N ⁻ type epitaxial layer 4 is formed to have a thin thickness.

4. 제2d도에 도시한 바와같이, 옥사이드층(5)을 형성하여 그 옥사이드층(5)이 아이솔레이션의 역할이 되게 p^-형 규소기판(1)의 상측부에 형성한 옥사이드층(3), (3')과 연결되게 한다.4. As shown in FIG. 2D, the oxide layer 3 is formed on the upper side of the p ⁻ type silicon substrate 1 so that the oxide layer 5 serves as isolation. , (3 ').

5. 제2e도에 도시한 바와같이, 옥사이드층(5)을 포토 에칭하여 p⁺형 베이스 영역(6)을 형성한다.5. As shown in FIG. 2E, the oxide layer 5 is photoetched to form the p ⁺ type base region 6.

6. 제2f도에 도시한 바와같이, 옥사이드층(5)을 포토 에칭하여 N⁺형 에미터 영역(7)과 N⁺형 콜렉터 영역(8)을 형성한다.6. As shown in FIG. 2f, the oxide layer 5 is photoetched to form the N ⁺ type emitter region 7 and the N ⁺ type collector region 8.

이와같이 제조된 본 발명의 쌍극성 집적회로소자는 제2b도 및 제2c도에 도시한 바와같이 에피텍셜층(4)을 성장시키기 전에 옥사이드 패턴(oxide pattern)을 남겨둔 상태에서 옥사이드층(3), (3')의 상측부에 N^-형 에피텍셜층(4)을 얇게 형성시키고, 다시 제2d도에 도시한 바와같이 옥사이드층(5)을 형성하여 상·하부 옥사이드층(3), (3'), (5)을 연결시킴으로써 옥사이드에 의한 아이솔레이션을 가능하게 되는 것이다.The bipolar integrated circuit device of the present invention manufactured as described above has the oxide layer 3 in the state of leaving an oxide pattern before growing the epitaxial layer 4, as shown in FIGS. 2b and 2c. A thin N ⁻ -type epitaxial layer 4 is formed on the upper side of (3 ′), and the oxide layer 5 is formed again as shown in FIG. 2D to form upper and lower oxide layers 3 and 3 (3). By connecting ') and (5), isolation by oxide is possible.

따라서, 분리확산(isolation diffusion)과 측부 확산(side diffusion)에 의한 비활성(non-active)영역을 현저히 줄일 수 있으며 이때 옥사이드의 폭은 N^-형 에피텍셜층(4)의 양측으로 성장되는 양을 고려하여 정할 수 있다.Therefore, the non-active region due to isolation diffusion and side diffusion can be significantly reduced, and the width of the oxide is increased to both sides of the N ⁻ type epitaxial layer 4. It can be decided by considering.

즉, N^-형 에피텍셜층(4)의 두께를 3㎛으로 하였을 경우에 양측으로 성장되는 N^-형 에피텍셜층(4)의 거리를 2.5㎛로 설정하면, 약 7㎛의 옥사이드 패턴을 형성할 수 있다.That is, when the thickness of the N ⁻ type epitaxial layer 4 is 3 μm, an oxide pattern of about 7 μm is formed when the distance of the N ⁻ type epitaxial layer 4 grown on both sides is set to 2.5 μm. can do.

이때 N^-형 에피텍셜층(4)을 활성(active)영역으로 선택하게 되면 7㎛정도 폭의 비활성 영역보다 작은 비활성 영역이 남게 된다. 따라서 활성영역이 증가되므로 전체적인 집적회로소자의 면적을 줄일 수 있다. 이와 동시에 베이스와 아이솔레이션과의 항복 전압(breakdown voltage)을 고려할 필요가 없게 되어 소자의 면적을 더욱 줄일 수 있는 것이다.At this time, when the N ⁻ type epitaxial layer 4 is selected as an active region, an inactive region smaller than the inactive region having a width of about 7 μm is left. Therefore, since the active area is increased, the area of the integrated circuit device can be reduced. At the same time, there is no need to consider the breakdown voltage between the base and the isolation, further reducing the area of the device.

이상에서 상술한 바와같은 본 발명에 의한 쌍극성 집적회로소자 제조방법은 옥사이드 패턴을 이용한 아이솔레이션을 실시함으로써 종래의 아이솔레이션 공정을 생략하게 되어 집적회로소자의 생산성이 향상되며, 뿐만아니라 집적회로소자의 면적을 줄일 수 있게 되는 현저한 효과가 있게 된다.As described above, the bipolar integrated circuit device manufacturing method according to the present invention eliminates the conventional isolation process by performing isolation using an oxide pattern, thereby improving the productivity of the integrated circuit device, as well as the area of the integrated circuit device. There is a significant effect that can be reduced.

Claims

An oxide layer (3) on an N ⁻ type silicon substrate (1) on which an N ⁺ type buried layer (2) is formed. (3 '), and the N ^- type epitaxial layer (4) is formed to form a thin thickness N ^- type epitaxial layer (4) on the oxide layer (3), the upper side of (3') And a bipolar integrated circuit formed by forming an oxide layer 5 so as to be connected to the oxide layers 3 and 3 'of the p ^- type silicon substrate 1 so that each element is isolated by an oxide. Device manufacturing method.