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KR20250020329A - Substrate processing method - Google Patents

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KR20250020329A
KR20250020329A KR1020240100778A KR20240100778A KR20250020329A KR 20250020329 A KR20250020329 A KR 20250020329A KR 1020240100778 A KR1020240100778 A KR 1020240100778A KR 20240100778 A KR20240100778 A KR 20240100778A KR 20250020329 A KR20250020329 A KR 20250020329A
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sih
paragraph
plasma
film
treatment
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Application number
KR1020240100778A
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Korean (ko)
Inventor
와타루 아다치
Original Assignee
에이에스엠 아이피 홀딩 비.브이.
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Publication date
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Abstract

peald에 의해 저-k 막을 형성하는 방법이 제공된다. 일 구현예에서, 실리콘 전구체 층을 형성하기 위해 제1 실리콘 전구체가 공급되고, 이어서 제2 실리콘 전구체가 공급된다. 그 다음, 산화제가 공급되어 실리콘 산화물 막을 형성한다. 상기 방법은 막으로부터 수분을 제거하기 위한 후처리를 더 포함한다. 본 개시에 따른 방법은 원하는 낮은 k 값 및 우수한 단계 커버리지를 갖는 실리콘 산화물 막을 리세스 구조 상에 형성하는 것을 가능하게 한다. A method for forming a low-k film by peald is provided. In one embodiment, a first silicon precursor is supplied to form a silicon precursor layer, and then a second silicon precursor is supplied. Then, an oxidizer is supplied to form a silicon oxide film. The method further includes a post-treatment to remove moisture from the film. The method according to the present disclosure enables forming a silicon oxide film having a desired low k value and excellent step coverage on a recessed structure.

Description

기판 처리 방법{SUBSTRATE PROCESSING METHOD}SUBSTRATE PROCESSING METHOD

본 개시는 기판 상에 저-k(low-k) 막을 형성하는 방법에 관한 것으로, 특히 플라즈마 강화 원자층 증착(PEALD) 방법에 의해 리세스 내에 저-k 막을 형성하는 방법에 관한 것이다.The present disclosure relates to a method for forming a low-k film on a substrate, and more particularly, to a method for forming a low-k film in a recess by a plasma enhanced atomic layer deposition (PEALD) method.

반도체 소자의 임계 치수(CD)가 축소함에 따라, 소자의 회로로 이루어진 재료 층들 사이의 전기적 간섭이 증가한다. 회로 내의 전기적 간섭(예를 들어, 전기 저항)은 절연 층으로부터 발생하는 RC(저항-커패시턴스) 지연을 야기하고, 반도체 소자의 느린 응답 시간의 주요 원인 중 하나가 된다. 회로의 RC 지연을 낮추기 위해, SiO, SiOC 및 SiOCH와 같은 낮은 k 값을 갖는 막(즉, 유전 상수가 낮은 막)이 도입되었다.As the critical dimension (CD) of semiconductor devices shrinks, electrical interference between material layers forming the circuit of the device increases. Electrical interference (e.g., electrical resistance) within the circuit causes RC (resistance-capacitance) delay from the insulating layer, which is one of the main causes of slow response time of semiconductor devices. To reduce the RC delay of the circuit, films with low k values (i.e., films with low dielectric constants) such as SiO, SiOC, and SiOCH have been introduced.

저-k 막은 TSV(실리콘 관통 비아(Through Silicon Via)) 공정의 라이너(liner) 적용에 사용되며, 여기서 저-k 막은 금속 층 형성 사이의 비아(via)와 같은 리세스 영역의 표면을 따라 컨포멀하게(conformally) 얇게 형성된다. 3.9 미만의 k 값을 갖는 저-k 막은 종래의 플라즈마 강화 화학 기상 증착(PECVD) 방법에 의해 수득된다. 예를 들어, SiO2 또는 SiN 또는 이들의 조합은 저-k 막용 라이너 층으로서 사용될 수 있다. 그러나 반도체 소자의 임계 치수가 계속 축소됨에 따라 리세스 구조에 증착된 막의 균일성이 저하된다. 예를 들어, PECVD 공정 중에 리세스의 상부 부분에서의 오버행(overhang)이 발생할 수 있으며, 이로 인해 비-컨포멀(non-conformal) 막이 형성되어 막의 k 값(즉, 유전 상수)에 악영향을 미칠 수 있다. 또한, 소자가 계속 축소함에 따라, 더 낮은 k 값을 갖는 막이 요구된다(예를 들어, 3.5 이하).Low-k films are used as liner applications in TSV (Through Silicon Via) processes, where the low-k films are conformally thinly formed along the surface of a recessed region, such as a via, between metal layers formed. Low-k films having k values less than 3.9 are obtained by conventional plasma enhanced chemical vapor deposition (PECVD) methods. For example, SiO 2 or SiN or a combination thereof can be used as a liner layer for low-k films. However, as the critical dimensions of semiconductor devices continue to shrink, the uniformity of the films deposited on the recessed structures deteriorates. For example, an overhang may occur at the upper portion of the recess during the PECVD process, which may result in the formation of a non-conformal film, which may adversely affect the k value (i.e., dielectric constant) of the film. In addition, as devices continue to shrink, films having lower k values (e.g., less than 3.5) are required.

도 1은 종래의 PECVD 방법에 의한 리세스의 표면을 따른 막 증착을 도시한다. 도 1은 TSV 공정의 일부일 수 있고, 여기서 SiO2 또는 SiN과 같은 저-k 막이 리세스의 벽 상에 라이너로서 형성될 수 있고, 이어서 Ta/TaN과 같은 배리어(barrier) 막을 그 위에 형성하고, 리세스를 구리로 충진하고, 기판을 기판의 상단으로부터 그리고 하단으로부터 평탄화할 수 있다. 도 1에서, PECVD 공정은 높은 막 성장 속도를 나타내지만, 표면을 따라 비-컨포멀 막 증착(예를 들어, 갭의 상부 영역에서의 오버행)이 발생한다.Figure 1 illustrates film deposition along the surface of a recess by a conventional PECVD method. Figure 1 may be part of a TSV process, where a low-k film such as SiO 2 or SiN may be formed as a liner on the walls of the recess, followed by formation of a barrier film such as Ta/TaN thereon, filling the recess with copper, and planarizing the substrate from the top and bottom of the substrate. In Figure 1, the PECVD process exhibits a high film growth rate, but non-conformal film deposition along the surface occurs (e.g., overhang in the upper region of the gap).

따라서, 리세스 구조의 표면을 따라 3.5 이하의 낮은 k 값을 갖는 막을 컨포멀하게 형성하는 것이 필요하다.Therefore, it is necessary to conformally form a film with a low k value of 3.5 or less along the surface of the recessed structure.

본 개시는 좁은 갭 구조에서 낮은 k 값뿐만 아니라 갭 구조를 따라 우수한 단계 커버리지(step coverage) 특성을 갖는 막을 형성하는 방법을 개시한다. 구체적으로, 본 개시는 다수의 전구체를 공급함으로써 저-k 막을 형성하기 위한 PEALD 방법을 개시한다.The present disclosure discloses a method for forming films having not only low k values but also excellent step coverage characteristics along the gap structure in a narrow gap structure. Specifically, the present disclosure discloses a PEALD method for forming low-k films by supplying multiple precursors.

하나 이상의 구현예에서, 저-k 막을 형성하기 위한 방법은, 제1 실리콘 전구체를 반응기에 공급하는 단계, 제2 실리콘 전구체를 반응기에 공급하는 단계, 및 산화제를 반응기에 공급하는 단계를 포함한다. 그리고 단계를 복수의 횟수로 주기적으로 반복하여 실리콘 산화물 막을 형성한다.In one or more embodiments, a method for forming a low-k film comprises the steps of supplying a first silicon precursor to a reactor, supplying a second silicon precursor to the reactor, and supplying an oxidizer to the reactor. And the steps are repeated periodically a plurality of times to form a silicon oxide film.

하나 이상의 구현예에서, 제1 실리콘 전구체는 알킬아민을 포함한 반응성 기 및 알킬 기 및 수소 기를 포함한 비반응성 기를 포함할 수 있고, 제2 실리콘 전구체는 알킬아민을 포함한 반응성 기 및 수소 기를 포함한 비반응성 기를 포함할 수 있다.In one or more embodiments, the first silicon precursor can include a reactive group including an alkylamine and a non-reactive group including an alkyl group and a hydrogen group, and the second silicon precursor can include a reactive group including an alkylamine and a non-reactive group including a hydrogen group.

하나 이상의 구현예에서, 제1 실리콘 전구체는 유기실란 함유 아민일 수 있고, 제2 실리콘 전구체는 아미노실란일 수 있다.In one or more embodiments, the first silicon precursor can be an organosilane-containing amine and the second silicon precursor can be an aminosilane.

하나 이상의 구현예에서, 제1 실리콘 전구체는 (디메틸아미노)트리메틸실란, 비스(디메틸아미노)디메틸실란, N,N-디메틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, N,N-디에틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.In one or more embodiments, the first silicon precursor can include at least one of (dimethylamino)trimethylsilane, bis(dimethylamino)dimethylsilane, N,N-dimethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, N,N-diethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, or a combination thereof.

하나 이상의 구현예에서, 제2 전구체는 DSMA, (SiH3)2NMe; DSEA, (SiH3)2NEt; DSIPA, (SiH3)2N(iPr); DSTBA, (SiH3)2N(tBu); DEAS, SiH3NEt2; DTBAS, SiH3N(tBu)2; BDEAS, SiH2(NEt2)2; BDMAS, SiH2(NMe2)2; BTBAS, SiH2(NHtBu)2; DIPAS, SiH3N(iPr)2; 3DMAS, SiH(N(Me)2)3; BEMAS, SiH2[N(Et)(Me)]2; TEMS, SiH(NEtMe)3; TIPAS, SiH(NHiPr)3; BDIPADS, (N(iPr)2)SiH2-SiH2(N(iPr)2); BDEADS, (NEt2)SiH2-SiH2(NEt2); BDPADS, (NPr2)SiH2-SiH2(NPr2); 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.In one or more embodiments, the second precursor is DSMA, (SiH 3 ) 2 NMe; DSEA, (SiH 3 ) 2 NEt; DSIPA, (SiH 3 ) 2 N(iPr); DSTBA, (SiH 3 ) 2 N(tBu); DEAS, SiH 3 NEt 2 ; DTBAS, SiH 3 N(tBu) 2 ; BDEAS, SiH 2 (NEt 2 ) 2 ; BDMAS, SiH 2 (NMe 2 ) 2 ; BTBAS, SiH 2 (NHtBu) 2 ; DIPAS, SiH 3 N(iPr) 2 ; 3DMAS, SiH(N(Me) 2 ) 3 ; BEMAS, SiH 2 [N(Et)(Me)] 2 ; TEMS, SiH(NEtMe) 3 ; TIPAS, SiH(NHiPr) 3 ; BDIPADS, (N(iPr) 2 )SiH 2 -SiH 2 (N(iPr) 2 ); BDEADS, (NEt 2 )SiH 2 -SiH 2 (NEt 2 ); BDPADS, (NPr 2 )SiH 2 -SiH 2 (NPr 2 ); or at least one of a combination thereof.

하나 이상의 구현예에서, 산화제는 산소 플라즈마, CO2 플라즈마, N2O 플라즈마, 오존, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.In one or more embodiments, the oxidizer can include at least one of oxygen plasma, CO 2 plasma, N 2 O plasma, ozone, or a combination thereof.

하나 이상의 구현예에서, 방법은 단계 전체에 걸쳐 수소 함유 가스를 공급하는 단계를 추가로 포함한다.In one or more embodiments, the method further comprises the step of supplying a hydrogen containing gas throughout the steps.

하나 이상의 구현예에서, 방법은 실리콘 산화물 막으로부터 수분을 제거하기 위해 후처리를 수행하는 단계를 추가로 포함한다.In one or more embodiments, the method further comprises performing a post-treatment to remove moisture from the silicon oxide film.

하나 이상의 구현예에서, 후처리는 플라즈마 처리, UV 처리, VUV 처리, 또는 이들의 조합 중 적어도 하나 및 열 처리에 의해 수행될 수 있다.In one or more embodiments, the post-treatment can be performed by at least one of a plasma treatment, a UV treatment, a VUV treatment, or a combination thereof and a heat treatment.

하나 이상의 구현예에서, 플라즈마 후처리는 아르곤 플라즈마, 헬륨 플라즈마, 수소 플라즈마, 또는 이들의 조합 중 적어도 하나를 공급함으로써 수행될 수 있다.In one or more embodiments, the plasma post-treatment can be performed by supplying at least one of argon plasma, helium plasma, hydrogen plasma, or a combination thereof.

하나 이상의 구현예에서, 방법에 의해 형성된 실리콘 산화물 막의 유전 상수는 3.5 이하일 수 있다.In one or more embodiments, the dielectric constant of the silicon oxide film formed by the method can be 3.5 or less.

하나 이상의 구현예에서, 실리콘 산화물 막의 막 성장 속도는 주기당 0.1 nm 이상일 수 있다.In one or more embodiments, the film growth rate of the silicon oxide film can be greater than or equal to 0.1 nm per cycle.

이러한 발명의 내용은 다양한 개념을 단순화된 형식으로 소개하기 위해 제공된다. 이들 개념은 하기 본 개시의 예시적 구현예의 상세한 설명에 더 상세하게 기재되어 있다. 본 발명의 내용은 청구된 대상의 주된 특징 또는 필수적인 특징을 구분하기 위한 것이 아니며 청구된 대상의 범위를 제한하기 위해 사용하려는 것도 아니다.This Summary of the Invention is provided to introduce various concepts in a simplified form. These concepts are described in more detail in the detailed description of exemplary embodiments of the present disclosure below. This Summary of the Invention is not intended to identify key or essential features of the claimed subject matter, nor is it intended to be used to limit the scope of the claimed subject matter.

도 1은 종래의 PECVD 방법에 의한 리세스의 표면을 따른 막 증착을 도시한다.
도 2는 방법을 사용하여 저-k 막을 형성하기 위한 공정 흐름을 도시한다.
도 3은 도 2의 공정에 대한 타이밍 그래프를 도시한다.
도 4는 방법을 사용하여 저-k 막을 형성하기 위한 다른 공정 흐름을 도시한다.
도 5는 도 4의 공정에 대한 타이밍 그래프를 도시한다.
도 6은 방법에 따른 막 형성 메커니즘을 도시한다.
도 7은 후처리 전후의 막 구조를 도시한다.
도 8은 공정 조건에 따라 후처리 전의 막 조성을 보여주는 FT-IR 흡광도 그래프를 나타낸다.
도 9는 방법을 사용하여 TSV 장치에서 갭의 측벽 상에 형성된 저-k 막의 TEM 사진을 나타낸다.
도 10은 본 개시의 일 구현예가 적용될 수 있는 TSV 공정을 도시한다.
도면의 요소는 간략하고 명료하게 도시되어 있으며, 반드시 축적대로 도시되지 않았다는 점을 이해할 것이다. 예를 들어, 본 개시에서 예시된 구현예의 이해를 돕기 위해 도면 중 일부 구성 요소의 치수는 다른 구성 요소에 비해 과장될 수 있다.
Figure 1 illustrates film deposition along the surface of a recess by a conventional PECVD method.
Figure 2 illustrates a process flow for forming a low-k film using the method.
Figure 3 illustrates a timing graph for the process of Figure 2.
Figure 4 illustrates another process flow for forming a low-k film using the method.
Figure 5 shows a timing graph for the process of Figure 4.
Figure 6 illustrates the membrane formation mechanism according to the method.
Figure 7 shows the membrane structure before and after post-processing.
Figure 8 shows an FT-IR absorbance graph showing the film composition before post-treatment depending on the process conditions.
Figure 9 shows a TEM image of a low-k film formed on the sidewall of the gap in a TSV device using the method.
FIG. 10 illustrates a TSV process to which one embodiment of the present disclosure can be applied.
It will be appreciated that elements of the drawings are illustrated simply and clearly and are not necessarily drawn to scale. For example, the dimensions of some components in the drawings may be exaggerated relative to other components to help understand the implementations illustrated in the present disclosure.

특정 구현예 및 예시가 아래에 개시되지만, 해당 기술분야에서 통상의 지식을 가진 자는 본 발명의 범위가 구체적으로 개시된 본 발명의 구현예 및/또는 용도 및 이의 명백한 변형물과 균등물까지 확장됨을 이해할 것이다. 따라서, 개시된 발명의 범위는 후술되는 구체적인 개시된 구현예에 의해 제한되어서는 안 된다.While specific embodiments and examples are disclosed below, those skilled in the art will appreciate that the scope of the present invention extends to the specifically disclosed embodiments and/or uses of the present invention and obvious modifications and equivalents thereof. Accordingly, the scope of the disclosed invention should not be limited by the specific disclosed embodiments described below.

본원에서 사용된 바와 같이, 용어 "기판"은 변형될 수 있거나, 소자, 회로 또는 막을 그 위에 형성할 수 있는 임의의 하부 재료 또는 재료들을 포함한, 임의의 하부 재료 또는 재료들을 지칭할 수 있다. 상기 "기판"은 연속적 또는 비연속적; 강성 또는 가요성; 고체 또는 다공성; 및 이들의 조합일 수 있다. 상기 기판은 분말, 플레이트, 또는 피가공재와 같은 임의의 형태일 수 있다. 플레이트 형태의 기판은 다양한 형상 및 크기의 웨이퍼를 포함할 수 있다. 기판은 예컨대 실리콘, 실리콘 게르마늄, 실리콘 산화물, 갈륨 비소, 질화 갈륨 및 실리콘 탄화물을 포함하는 반도체 재료로 제조될 수 있다.As used herein, the term "substrate" can refer to any underlying material or materials, including any underlying material or materials that can be deformed or upon which a device, circuit, or film can be formed. The "substrate" can be continuous or discontinuous; rigid or flexible; solid or porous; and combinations thereof. The substrate can be in any form, such as a powder, a plate, or a workpiece. A plate-shaped substrate can include wafers of various shapes and sizes. The substrate can be made of a semiconductor material, including, for example, silicon, silicon germanium, silicon oxide, gallium arsenide, gallium nitride, and silicon carbide.

연속적인 기판은 증착 공정이 발생하는 공정 챔버의 경계를 넘어 연장될 수 있다. 일부 공정에서, 연속적인 기판은, 기판의 말단에 도달할 때까지 공정이 계속되도록, 공정 챔버를 통해 이동할 수 있다. 연속적인 기판은 연속적인 기판 공급 시스템으로부터 공급되어 임의의 적절한 형태로 연속적인 기판을 제조하고 산출할 수 있다.The continuous substrate may extend beyond the boundaries of the process chamber in which the deposition process occurs. In some processes, the continuous substrate may be moved through the process chamber such that the process continues until the end of the substrate is reached. The continuous substrate may be supplied from a continuous substrate supply system to manufacture and output the continuous substrate in any suitable configuration.

본원에 제시된 예시는 임의의 특정한 재료, 구조, 또는 소자의 실제 뷰를 의도하려 하는 것은 아니며, 단지 본 발명의 구현예를 설명하기 위해 사용되는 이상화된 표현이다.The examples presented herein are not intended to be actual views of any particular materials, structures, or components, but are merely idealized representations used to illustrate embodiments of the present invention.

나타내고 설명된 구체적인 적용예는, 본 발명의 예시이자 최적 실시 모드이며, 어떤 방식으로도 양태와 적용예의 범주를 달리 제한하도록 의도되지 않는다. 실제로, 간결성을 위해서, 시스템의 종래의 제조, 연결, 준비 및 다른 기능적 양태는 상세히 기술되지 않을 수 있다. 또한, 다양한 도면에서 나타낸 연결선은 다양한 요소 사이의 예시적인 기능 관계 및/또는 물리적 결합을 표시하기 위한 것이다. 많은 대안적 또는 추가적인 기능적 관계 또는 물리적 연결이 실질적인 시스템에 존재할 수 있고/있거나 일부 구현예에서는 없을 수 있다.The specific applications shown and described are illustrative and best practice embodiments of the invention and are not intended to limit the scope of the embodiments and applications in any way. In fact, for the sake of brevity, conventional manufacturing, connection, preparation, and other functional aspects of the system may not be described in detail. Furthermore, the connecting lines shown in the various drawings are intended to represent exemplary functional relationships and/or physical connections between the various elements. Many alternative or additional functional relationships or physical connections may be present in a practical system and/or may be absent in some implementations.

도 2는 방법을 사용하여 저-k 막을 형성하기 위한 공정 흐름을 도시한다. 공정 흐름의 각 단계는 이하에서 더욱 상세히 설명될 것이다.Figure 2 illustrates a process flow for forming a low-k film using the method. Each step of the process flow will be described in more detail below.

도 2의 단계 100에서, 기판이 반응기 내에 제공된다. 기판은 리세스 구조, 예컨대, 갭, 3D 소자 구조 및 기판을 관통하는 관통 구멍을 포함할 수 있다. 기판은 서셉터(susceptor)와 같은 기판 지지부 상에 로딩될 수 있다. 서셉터는 서셉터에 열 에너지를 공급하는 가열 블록의 일부일 수 있다.In step 100 of FIG. 2, a substrate is provided within a reactor. The substrate may include a recessed structure, such as a gap, a 3D element structure, and a through hole penetrating the substrate. The substrate may be loaded onto a substrate support, such as a susceptor. The susceptor may be part of a heating block that supplies thermal energy to the susceptor.

단계 110에서, 제1 실리콘 전구체가 반응기 내로 공급된다. 제1 실리콘 전구체는 기판의 표면 상에 형성된 반응 부위에 흡착될 수 있다. 예를 들어, 제1 실리콘 전구체는 갭 구조를 따라 표면 상에 컨포멀하게 흡착될 수 있다.In step 110, a first silicon precursor is supplied into the reactor. The first silicon precursor can be adsorbed onto a reaction site formed on a surface of the substrate. For example, the first silicon precursor can be conformally adsorbed on the surface along a gap structure.

제1 실리콘 전구체는 알킬아민을 포함한 반응성 기, 및 알킬 기, 및 실리콘 원소를 둘러싸는 수소 기를 포함한 비반응성 기를 함유할 수 있다. 예를 들어, 제1 실리콘 전구체는 유기실란 함유 아민 기를 포함할 수 있다. 보다 구체적으로, 제1 실리콘 전구체는 (디메틸아미노)트리메틸실란, 비스(디메틸아미노)디메틸실란, N,N-디메틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, N,N-디에틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, 또는 이들의 조합 중 적어도 하나일 수 있다.The first silicon precursor can contain reactive groups including an alkylamine, and non-reactive groups including an alkyl group and a hydrogen group surrounding a silicon atom. For example, the first silicon precursor can contain an organosilane-containing amine group. More specifically, the first silicon precursor can be at least one of (dimethylamino)trimethylsilane, bis(dimethylamino)dimethylsilane, N,N-dimethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, N,N-diethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, or a combination thereof.

단계 120에서, 제2 실리콘 전구체가 반응기 내로 공급된다. 제2 실리콘 전구체는 기판의 표면 상에 형성되지만 제1 실리콘 전구체에 의해 점유되지 않는 나머지 반응 부위에 흡착될 수 있다. 예를 들어, 제2 실리콘 전구체는 갭 구조를 따라 표면 상에 컨포멀하게 흡착될 수 있다.In step 120, a second silicon precursor is supplied into the reactor. The second silicon precursor may be adsorbed on the remaining reaction sites formed on the surface of the substrate but not occupied by the first silicon precursor. For example, the second silicon precursor may be conformally adsorbed on the surface along the gap structure.

제2 실리콘 전구체는 알킬아민을 포함한 반응성 기 및 실리콘 원소를 둘러싸는 수소 기를 포함한 비반응성 기를 포함할 수 있다. 예를 들어, 제2 실리콘 전구체는 아미노실란을 포함할 수 있다. 보다 구체적으로, 제2 실리콘 전구체는 DSMA, (SiH3)2NMe; DSEA, (SiH3)2NEt; DSIPA, (SiH3)2N(iPr); DSTBA, (SiH3)2N(tBu); DEAS, SiH3NEt2; DTBAS, SiH3N(tBu)2; BDEAS, SiH2(NEt2)2; BDMAS, SiH2(NMe2)2; BTBAS, SiH2(NHtBu)2; DIPAS, SiH3N(iPr)2; 3DMAS, SiH(N(Me)2)3; BEMAS, SiH2[N(Et)(Me)]2; TEMS, SiH(NEtMe)3; TIPAS, SiH(NHiPr)3; BDIPADS, (N(iPr)2)SiH2-SiH2(N(iPr)2); BDEADS, (NEt2)SiH2-SiH2(NEt2); BDPADS, (NPr2)SiH2-SiH2(NPr2), 또는 이들의 조합 중 적어도 하나일 수 있다.The second silicon precursor can include a reactive group including an alkylamine and a non-reactive group including a hydrogen group surrounding the silicon atom. For example, the second silicon precursor can include an aminosilane. More specifically, the second silicon precursor can include DSMA, (SiH 3 ) 2 NMe; DSEA, (SiH 3 ) 2 NEt; DSIPA, (SiH 3 ) 2 N(iPr); DSTBA, (SiH 3 ) 2 N(tBu); DEAS, SiH 3 NEt 2 ; DTBAS, SiH 3 N(tBu) 2 ; BDEAS, SiH 2 (NEt 2 ) 2 ; BDMAS, SiH 2 (NMe 2 ) 2 ; BTBAS, SiH 2 (NHtBu) 2 ; DIPAS, SiH 3 N(iPr) 2 ; 3DMAS, SiH(N(Me) 2 ) 3 ; BEMAS, SiH 2 [N(Et)(Me)] 2 ; TEMS, SiH(NEtMe) 3 ; TIPAS, SiH(NHiPr) 3 ; BDIPADS, (N(iPr) 2 )SiH 2 -SiH 2 (N(iPr) 2 ); BDEADS, (NEt 2 )SiH 2 -SiH 2 (NEt 2 ); BDPADS, (NPr 2 )SiH 2 -SiH 2 (NPr 2 ), or at least one of a combination thereof.

단계 120 후에, 막은 제1 실리콘 전구체 및 제2 실리콘 전구체를 포함한 실리콘 전구체 층을 포함할 수 있다. 단계 110 및 단계 120에서, 제1 실리콘 전구체의 비반응성 기 및 제2 실리콘 전구체의 비반응성 기는 실리콘 전구체 층을 형성하기 위한 제1 실리콘 전구체와 제2 실리콘 전구체 사이의 화학 반응에 참여하지 않을 수 있어서, 실리콘 전구체 층 내에 공극이 형성될 수 있다. 생성된 공극은 실리콘 산화물 막의 k 값을 낮출 수 있다. 반응 메커니즘의 세부 사항은 나중에 설명될 것이다.After step 120, the film may include a silicon precursor layer including a first silicon precursor and a second silicon precursor. In steps 110 and 120, the non-reactive groups of the first silicon precursor and the non-reactive groups of the second silicon precursor may not participate in a chemical reaction between the first silicon precursor and the second silicon precursor to form the silicon precursor layer, so that pores may be formed in the silicon precursor layer. The generated pores may lower the k value of the silicon oxide film. Details of the reaction mechanism will be described later.

단계 130에서, 산화제가 반응기 내로 공급된다. 산화제는 단계 120에서 형성된 실리콘 전구체 분자층과 화학적으로 반응하여 실리콘 산화물 막을 형성할 수 있다. 산화제는 반응기 현장에서(in-situ) 또는 원격으로 인가된 RF 전력에 의해 활성화된 산소 함유 가스일 수 있다. 산화제는 산소 플라즈마, CO2 플라즈마, N2O 플라즈마, 오존, 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.In step 130, an oxidizer is supplied into the reactor. The oxidizer can chemically react with the silicon precursor molecule layer formed in step 120 to form a silicon oxide film. The oxidizer can be an oxygen-containing gas activated by RF power applied in-situ or remotely to the reactor. The oxidizer can include at least one of oxygen plasma, CO 2 plasma, N 2 O plasma, ozone, or a combination thereof.

실리콘 산화물 막을 형성하기 위한 단계 100 내지 단계 130은 약 20℃와 약 100℃에서 또는 약 35℃와 약 90℃ 사이에서 수행될 수 있고, 약 30W와 약 200W 사이 또는 약 40W와 약 150W 사이의 RF 전력이 산소 함유 가스를 분리하고 활성화하기 위해 인가될 수 있다.Steps 100 to 130 for forming a silicon oxide film can be performed at about 20° C. and about 100° C. or between about 35° C. and about 90° C., and an RF power of between about 30 W and about 200 W or between about 40 W and about 150 W can be applied to separate and activate the oxygen-containing gas.

단계 140에서, 실리콘 산화물 막의 목표 두께가 달성되는지 여부를 측정한다. 목표 두께가 달성되지 않는 경우, 단계 110 내지 단계 130이 반복될 수 있다. 목표 두께가 달성되면, 다음 단계 140이 수행된다. 목표 두께는 리세스의 벽 상에 형성될 막의 설정 두께로서 정의될 수 있다.In step 140, it is measured whether the target thickness of the silicon oxide film is achieved. If the target thickness is not achieved, steps 110 to 130 may be repeated. If the target thickness is achieved, the next step 140 is performed. The target thickness may be defined as a set thickness of the film to be formed on the wall of the recess.

단계 110 내지 단계 130은 복수의 횟수로 주기적으로 반복될 수 있다. 다수의 주기가 기판 처리 장비의 제어 시스템(예, 소프트웨어)에 입력될 수 있다. 목표 두께가 달성되는지 여부는 원하는 주기 수가 수행되는지 여부를 측정함으로써 결정된다. 단계 110 내지 단계 140에서 형성된 실리콘 산화물 막의 막 성장 속도는 주기당 0.1 nm 이상일 수 있다.Steps 110 to 130 can be repeated cyclically a plurality of times. A plurality of cycles can be input into a control system (e.g., software) of the substrate processing equipment. Whether the target thickness is achieved is determined by measuring whether the desired number of cycles is performed. The film growth rate of the silicon oxide film formed in steps 110 to 140 can be 0.1 nm or more per cycle.

선택적으로, 단계 150에서, 후처리가 수행될 수 있다. 후처리는 실리콘 산화물 막으로부터 수분과 같은 반응 부산물을 제거할 수 있다. 후처리는 열 처리 및/또는 플라즈마 처리, UV 처리, VUV 처리(진공 UV 처리), 또는 이들의 조합 중 적어도 하나에 의해 현장에서(in-situ) 또는 외부에서(ex-situ) 수행될 수 있다. 일 구현예에서, 플라즈마 후처리는 약 300℃와 약 500℃ 사이 또는 약 350℃와 약 450℃ 사이에서 인가되는 500W 이하의 RF 전력으로 아르곤 플라즈마, 헬륨 플라즈마, 수소 플라즈마, 또는 이들의 조합 중 적어도 하나를 공급함으로써 수행될 수 있다. 다른 구현예에서, 플라즈마 후처리에서, 고주파 플라즈마 전력이 인가되어 처리 효율성이 향상될 수 있다(즉, 더 많은 수분이 제거될 수 있다). 예를 들어, 10MHz 이상의 전력이 인가될 수 있다.Optionally, in step 150, a post-treatment can be performed. The post-treatment can remove reaction by-products, such as moisture, from the silicon oxide film. The post-treatment can be performed in-situ or ex-situ by at least one of a thermal treatment and/or a plasma treatment, a UV treatment, a VUV treatment (vacuum UV treatment), or a combination thereof. In one embodiment, the plasma post-treatment can be performed by supplying at least one of an argon plasma, a helium plasma, a hydrogen plasma, or a combination thereof at an RF power of less than or equal to 500 W applied between about 300° C. and about 500° C. or between about 350° C. and about 450° C. In another embodiment, in the plasma post-treatment, a radiofrequency plasma power can be applied to improve the treatment efficiency (i.e., more moisture can be removed). For example, a power of 10 MHz or greater can be applied.

단계 160에서, 공정은 종료될 수 있고, 기판은 반응기로부터 언로딩될 수 있다. 다른 구현예에서, 단계 110 내지 140 및 단계 150은 외부에서 수행될 수 있다. 즉, 실리콘 산화물 막을 형성하기 위한 단계 110 내지 140은 하나의 반응기에서 수행될 수 있고, 후처리를 위한 단계 150은 다른 반응기에서 수행될 수 있다.At step 160, the process can be terminated and the substrate can be unloaded from the reactor. In another embodiment, steps 110 to 140 and step 150 can be performed externally. That is, steps 110 to 140 for forming a silicon oxide film can be performed in one reactor, and step 150 for post-treatment can be performed in another reactor.

도 3은 도 2의 공정에 대한 타이밍 그래프를 도시한다. 각 단계는 아래에서 보다 상세하게 설명될 것이다.Figure 3 illustrates a timing graph for the process of Figure 2. Each step will be described in more detail below.

단계 T1은, 제1 실리콘 전구체가 반응기 내로 공급될 수 있는 도 2의 단계 110에 대응한다.Step T1 corresponds to step 110 of FIG. 2, where a first silicon precursor can be fed into the reactor.

단계 T2는, 제2 실리콘 전구체가 반응기 내로 공급될 수 있는 도 2의 단계 120에 대응한다. 제2 실리콘 전구체는 제1 실리콘 전구체와 화학적으로 반응하여 실리콘 전구체 층을 형성할 수 있다.Step T2 corresponds to step 120 of FIG. 2, where a second silicon precursor can be supplied into the reactor. The second silicon precursor can chemically react with the first silicon precursor to form a silicon precursor layer.

단계 T4는 산화제가 공급되는 도 2의 단계 130에 대응한다. 산화제는 실리콘 전구체 층과 화학적으로 반응할 수 있고, 실리콘 산화물 막이 형성될 수 있다.Step T4 corresponds to step 130 of FIG. 2, where an oxidizer is supplied. The oxidizer can chemically react with the silicon precursor layer, and a silicon oxide film can be formed.

단계 T6은 실리콘 산화물 막에 대한 후처리가 수행될 수 있는 도 2의 단계 150에 대응한다. 후처리는 선택적으로 수행될 수 있다. 후처리는 실리콘 산화물 막으로부터 수분을 제거하는 것이다. 일 구현예에서, 플라즈마 처리는 후처리로서 수행될 수 있다.Step T6 corresponds to step 150 of FIG. 2, where a post-treatment may be performed on the silicon oxide film. The post-treatment may be optionally performed. The post-treatment is to remove moisture from the silicon oxide film. In one embodiment, a plasma treatment may be performed as the post-treatment.

퍼지 단계는 단계 T4 이후 및 단계 T5 이전, 및 단계 T5 이후에 추가로 수행될 수 있다. 다른 구현예에서, 퍼지 단계는 단계 T1 이후 및 단계 T2 이전에 수행될 수 있다.The purge step may additionally be performed after step T4 and before step T5, and after step T5. In another implementation, the purge step may be performed after step T1 and before step T2.

단계 T1 내지 단계 T5는 실리콘 산화물 막이 목표 두께(즉, 풀 갭필(full gapfill))에 도달할 때까지 복수의 횟수로 반복될 수 있고, 단계 T6은 복수의 횟수로 반복될 수 있다.Steps T1 to T5 can be repeated a plurality of times until the silicon oxide film reaches a target thickness (i.e., full gapfill), and step T6 can be repeated a plurality of times.

도 4는 방법을 사용하여 저-k 막을 형성하기 위한 다른 공정 흐름을 도시한다.Figure 4 illustrates another process flow for forming a low-k film using the method.

도 4에서, 단계 200 내지 단계 260은 단계 270을 제외하고는 도 2와 동일하다. 따라서, 단계 200 내지 단계 260에 대한 상세한 설명은 본원에서 제공되지 않을 것이다. 도 4에서, 새로운 단계 270이 제공된다. 단계 270에서, 수소 함유 가스는 단계 200 내지 단계 260 전체에 걸쳐 반응기에 공급된다. 수소는 실리콘 전구체 층의 표면을 따라 결합 부위로서 -OH 기의 형성을 돕는다. 따라서, 특징부의 단계 커버리지 및 막 성장 속도가 향상될 수 있다. 수소 함유 가스는 수소, 비고리형 탄화수소, 또는 이들의 조합 중 적어도 하나일 수 있다.In FIG. 4, steps 200 to 260 are the same as in FIG. 2 except for step 270. Therefore, detailed descriptions of steps 200 to 260 will not be provided herein. In FIG. 4, a new step 270 is provided. In step 270, a hydrogen-containing gas is supplied to the reactor throughout steps 200 to 260. The hydrogen assists in the formation of -OH groups as bonding sites along the surface of the silicon precursor layer. Therefore, the step coverage of the feature and the film growth rate can be enhanced. The hydrogen-containing gas can be at least one of hydrogen, an acyclic hydrocarbon, or a combination thereof.

도 5는 도 4의 공정에 대한 타이밍 그래프를 도시한다.Figure 5 shows a timing graph for the process of Figure 4.

도 5는, 수소가 공정 전체에 걸쳐 추가로 공급되는 것을 제외하고는, 도 3과 유사하다. 수소는 실리콘 전구체 층의 표면을 따라 -OH 부위와 같은 결합 부위의 형성을 보조하여, 갭 구조에서 단계 커버리지를 향상시킨다.Figure 5 is similar to Figure 3, except that hydrogen is additionally supplied throughout the process. Hydrogen assists in the formation of bonding sites, such as -OH sites, along the surface of the silicon precursor layer, thereby enhancing step coverage in the gap structure.

도 6은 방법에 따른 막 형성 메커니즘을 도시한다.Figure 6 illustrates the membrane formation mechanism according to the method.

도 6의 단계 1에서, 제1 실리콘 전구체는 기판에 공급될 수 있다. 제1 실리콘 전구체는 반응성 기 R1 및 비반응성 기 R2 및 R3을 함유할 수 있는 유기실란 함유 아민 기를 포함할 수 있다. 보다 구체적으로, 제1 실리콘 전구체는 (디메틸아미노)트리메틸실란, 비스(디메틸아미노)디메틸실란, N,N-디메틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, N,N-디에틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, 또는 이들의 조합 중 적어도 하나일 수 있다.In step 1 of FIG. 6, a first silicon precursor can be supplied to the substrate. The first silicon precursor can include an organosilane-containing amine group, which can contain a reactive group R1 and non-reactive groups R2 and R3. More specifically, the first silicon precursor can be at least one of (dimethylamino)trimethylsilane, bis(dimethylamino)dimethylsilane, N,N-dimethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, N,N-diethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, or a combination thereof.

반응성 기 R1은 알킬아민을 포함할 수 있고, 비반응성 기 R2는 알킬 기(예를 들어, -CH3)를 포함할 수 있고, 비반응성 기 R3은 실리콘 원소를 둘러싸는 수소 기(예를 들어, -H)를 포함할 수 있다.The reactive group R1 may comprise an alkylamine, the non-reactive group R2 may comprise an alkyl group (e.g., -CH 3 ), and the non-reactive group R3 may comprise a hydrogen group (e.g., -H) surrounding the silicon atom.

단계 1에서, Si-OH 및 Si-CH3 부위는 이전 주기로부터 기판 상에 이미 형성된다. 제1 실리콘 전구체의 반응성 기 R1은 -OH와 반응할 수 있고, Si-O-Si 결합 구조는 그 위에 형성될 수 있지만, -CH3과 반응하지 않고, 따라서 Si-O-Si 결합 구조는 그 위에 형성되지 않을 수 있다.In step 1, Si-OH and Si-CH 3 sites are already formed on the substrate from the previous cycle. The reactive group R1 of the first silicon precursor can react with -OH, and a Si-O-Si bond structure can be formed thereon, but does not react with -CH 3 , and therefore a Si-O-Si bond structure may not be formed thereon.

단계 2에서, 제2 실리콘 전구체는 기판에 공급될 수 있다. 제2 실리콘 전구체는 반응성 기 R1 및 비반응성 기 R3을 함유할 수 있는 아미노실란을 포함할 수 있다.In step 2, a second silicon precursor may be supplied to the substrate. The second silicon precursor may include an aminosilane containing a reactive group R1 and a non-reactive group R3.

반응성 기 R1은 알킬아민을 포함할 수 있고, 비반응성 기 R3은 실리콘 원소를 둘러싸는 수소 기(예를 들어, -H)를 포함할 수 있다.The reactive group R1 may comprise an alkylamine, and the non-reactive group R3 may comprise a hydrogen group (e.g., -H) surrounding the silicon atom.

반응성 기 R1은 기판 상에 형성된 나머지 -OH 부위와 반응할 수 있고, Si-O-Si 결합 구조가 그 위에 형성될 수 있다. 그러나, 비반응성 기 R2(즉, -CH3)와 반응이 없을 수 있으므로, Si-O-Si 결합 구조가 그 위에 형성되지 않을 수 있다. Si-O-Si 결합 구조가 형성되지 않는 공간은, 단계 3에 나타난 바와 같이 나중에 공극을 초래하는 공간이 될 수 있다.The reactive group R1 can react with the remaining -OH site formed on the substrate, and a Si-O-Si bond structure can be formed thereon. However, since there may be no reaction with the non-reactive group R2 (i.e., -CH 3 ), the Si-O-Si bond structure may not be formed thereon. The space where the Si-O-Si bond structure is not formed may become a space that later causes a void, as shown in step 3.

단계 3에서, 실리콘 전구체 층에 대한 산화가 수행될 수 있다. 산화는 산화제를 반응기에 공급함으로써 수행될 수 있다. 산화제는 산소 플라즈마, CO2 플라즈마, N2O 플라즈마, 오존, 또는 이들의 조합 중 적어도 하나일 수 있다. 플라즈마는 약 30W와 약 200W 사이 또는 약 40W와 약 150W 사이의 RF 전력을 반응기에 인가함으로써 생성될 수 있다. 산화제를 공급함으로써, 산소 원소는 비반응성 기 R3(즉, -H)과 반응하여 -OH 기를 형성할 수 있다. -OH 기는 막 내의 다른 -OH 기와 반응하여 Si-O-Si 네트워크 구조를 형성할 수 있고, 하기 화학식 A에 나타난 바와 같이 막 내의 부산물로서 H2O를 남길 수 있다.In step 3, oxidation of the silicon precursor layer can be performed. The oxidation can be performed by supplying an oxidizer to the reactor. The oxidizer can be at least one of oxygen plasma, CO 2 plasma, N 2 O plasma, ozone, or a combination thereof. The plasma can be generated by supplying an RF power of between about 30 W and about 200 W or between about 40 W and about 150 W to the reactor. By supplying the oxidizer, the oxygen element can react with the non-reactive group R3 (i.e., -H) to form a -OH group. The -OH group can react with other -OH groups in the film to form a Si-O-Si network structure, and leave H 2 O as a byproduct in the film as shown in the following chemical formula A.

[ - Si ― H , H ― Si - ] + 산화제 → - Si ― O ― Si - + H2O (A)[ - Si — H, H — Si - ] + oxidizing agent → - Si — O — Si - + H 2 O (A)

한편, 반응할 다른 -OH 기를 갖지 않을 수 있는 -OH 기는 하기 화학식 B에 나타난 바와 같이 막의 표면 상의 -OH 부위로 남아, 다음 주기에서 제1 실리콘 전구체에 대한 결합 부위(즉, 반응 부위)로서 작용할 수 있다.Meanwhile, the -OH group that may not have another -OH group to react remains as an -OH site on the surface of the film as shown in the chemical formula B below and can act as a binding site (i.e., a reaction site) for the first silicon precursor in the next cycle.

[ - Si ― H ] + 산화제 → - Si ― OH (B)[ - Si ― H ] + oxidizing agent → - Si ― OH (B)

단계 1 내지 단계 3은 100℃ 이하에서 수행될 수 있고, 원하는 막 두께가 달성될 때까지 복수의 횟수로 반복될 수 있다.Steps 1 to 3 can be performed at 100°C or less and repeated multiple times until the desired film thickness is achieved.

전술한 바와 같이, 실리콘 산화물 막이 형성된 후, 비반응성 기 R1(-CH3)이 존재하는 공간에 공극이 형성되고, 따라서 Si-O-Si 결합 구조가 형성되지 않는다. 공극 이외에, 수분(즉, H2O)은 상기 화학식 A에 따라 실리콘 산화물 막에서 부산물로서 생성될 수 있다. 따라서, 다른 단계가 그로부터 수분을 제거하는 데 사용될 수 있다.As described above, after the silicon oxide film is formed, pores are formed in the space where the non-reactive group R1(-CH 3 ) exists, and therefore, the Si-O-Si bonding structure is not formed. In addition to the pores, moisture (i.e., H 2 O) may be generated as a byproduct in the silicon oxide film according to the chemical formula A. Therefore, another step may be used to remove moisture therefrom.

단계 4에서, 후처리는 실리콘 산화물 막으로부터 수분을 제거하기 위해 수행될 수 있다. 후처리는 고온에서, 예를 들어 약 300℃와 약 500℃ 사이 또는 약 350℃와 약 450℃ 사이에서 수행되어 수분을 증발시킬 수 있다. 다른 구현예에서, 수분을 보다 효과적으로 제거하기 위해 플라즈마가 추가로 제공될 수 있다. 플라즈마는 아르곤 플라즈마, 헬륨 플라즈마, 수소 플라즈마, 또는 이들의 조합 중 적어도 하나일 수 있다. 플라즈마는 실리콘 산화물 막 구조에 충돌하여 이를 파괴할 수 있고, 따라서 수분이 막으로부터 더욱 효과적으로 빠져나가는 것을 용이하게 할 수 있다. 플라즈마는 약 200W와 약 600W 사이 또는 약 300W와 약 500W 사이의 RF 전력을 반응기에 인가하고 아르곤, 헬륨, 수소 및 이들의 조합과 같은 가스를 활성화시킴으로써 생성될 수 있다.In step 4, a post-treatment can be performed to remove moisture from the silicon oxide film. The post-treatment can be performed at a high temperature, for example, between about 300° C. and about 500° C. or between about 350° C. and about 450° C., to evaporate the moisture. In another embodiment, a plasma can be additionally provided to more effectively remove the moisture. The plasma can be at least one of argon plasma, helium plasma, hydrogen plasma, or a combination thereof. The plasma can bombard the silicon oxide film structure to destroy it, thereby facilitating more effective removal of moisture from the film. The plasma can be generated by applying an RF power of between about 200 W and about 600 W or between about 300 W and about 500 W to the reactor and activating a gas, such as argon, helium, hydrogen, or a combination thereof.

도 7은 후처리 전후의 막 구조를 도시한다. 도 7에 나타난 바와 같이, 후처리 후에, 수분이 막으로부터 제거되고 더 많은 공극이 형성된다.Figure 7 illustrates the membrane structure before and after post-treatment. As shown in Figure 7, after post-treatment, moisture is removed from the membrane and more pores are formed.

도 8은 후처리 전에 다양한 실리콘 전구체 공급 시퀀스에 따른 막 조성을 보여주는 FT-IR 흡광도 그래프를 나타낸다.Figure 8 shows FT-IR absorbance graphs showing film compositions according to various silicon precursor supply sequences before post-processing.

도 8에서, 4개의 실리콘 전구체 공급 시퀀스가 수행된다: 제1 실리콘 전구체만을 공급(A), 제2 실리콘 전구체만을 공급(B), 제1 실리콘 전구체를 공급하고 이어서 제2 실리콘 전구체를 공급(C), 및 제2 실리콘 전구체를 공급하고 이어서 제1 실리콘 전구체를 공급(D).In FIG. 8, four silicon precursor supply sequences are performed: supplying only the first silicon precursor (A), supplying only the second silicon precursor (B), supplying the first silicon precursor followed by the second silicon precursor (C), and supplying the second silicon precursor followed by the first silicon precursor (D).

도 8에 나타난 바와 같이, 시퀀스 B 및 시퀀스 D를 참조하면, Si-CH3 피크(비반응성 기 R2)는 검출되지 않는다. 즉, 비반응성 기 R2는 공극을 형성하기 위한 잠재적 공간에서 검출되지 않았으며, 이는 공간이 충진되었고 공극이 형성되지 않았음을 의미한다.As shown in Fig. 8, referring to sequence B and sequence D, the Si-CH 3 peak (non-reactive group R2) is not detected. That is, the non-reactive group R2 was not detected in the potential space to form a void, which means that the space was filled and no void was formed.

한편, 시퀀스 A 및 시퀀스 C를 참조하면, Si-CH3 피크(비반응성 기 R2)가 검출된다. 즉, 공극이 형성될 수 있는 공간이 형성될 수 있고, 따라서 공극이 그에 따라 생성될 수 있다. 보다 구체적으로, 시퀀스 C(즉, 제1 실리콘 전구체를 공급하고 이어서 제2 전구체를 공급)는 가장 높은 Si-CH3 피크 강도를 나타낸다. 즉, 시퀀스 A보다 시퀀스 C에 의해 더 많은 공극이 생성될 수 있다. 따라서, 본 개시에 기술된 바와 같이 시퀀스 C(즉, 제1 실리콘 전구체를 공급하고 이어서 제2 전구체를 공급)를 사용함으로써 더 낮은 k 값이 달성될 수 있다는 기술적 이점이 있다.Meanwhile, referring to sequence A and sequence C, Si-CH 3 peak (non-reactive group R2) is detected. That is, a space where a pore can be formed can be formed, and thus, a pore can be generated accordingly. More specifically, sequence C (i.e., supplying a first silicon precursor followed by supplying a second precursor) shows the highest Si-CH 3 peak intensity. That is, more pores can be generated by sequence C than by sequence A. Therefore, there is a technical advantage that a lower k value can be achieved by using sequence C (i.e., supplying a first silicon precursor followed by supplying a second precursor) as described in the present disclosure.

표 1은 본 개시에 따라 형성된 SiO2 막의 막 특성을 나타낸다. 표 1에서, 실리콘 산화물 막은 갭 구조의 표면을 따라 컨포멀하게 형성되고, 폭은 5.2um이고 깊이는 52um이다. 유전 상수(k 값)는 약 3.5이며, 3.5 이하의 목표 k 값에 도달한다. 전술한 바와 같이, 후처리는 막으로부터 수분을 제거하고 이에 따라 더 많은 공극이 형성될 수 있게 한다. 따라서, 후처리를 수행하는 것은 k 값을 낮추는 기술적 이점을 갖는다. 시험 결과는 단계 커버리지가 94%이고 목표를 달성함을 보여준다.Table 1 shows the film characteristics of the SiO 2 film formed according to the present disclosure. In Table 1, the silicon oxide film is conformally formed along the surface of the gap structure, with a width of 5.2 μm and a depth of 52 μm. The dielectric constant (k value) is about 3.5, reaching the target k value of 3.5 or less. As described above, the post-treatment removes moisture from the film, thereby enabling more pores to be formed. Therefore, performing the post-treatment has a technical advantage of lowering the k value. The test results show that the step coverage is 94%, achieving the target.

본 개시에 따라 형성된 SiO2 막의 막 특성Film properties of SiO 2 films formed according to the present disclosure 시험 결과test 목표target 유전 상수 (k 값) Dielectric constant (k value) 약 3.5About 3.5 <3.5<3.5 단계 커버리지 (%)
(폭 5.2um, 깊이 52um)
Step Coverage (%)
(width 5.2um, depth 52um)
9494 >90>90
막 성장 속도 (nm/주기)growth rate (nm/cycle) 0.130.13 >0.1>0.1

표 1은 또한 막 성장 속도가 0.1 nm 이상임을 나타낸다. 따라서, 이중 전구체를 공급하는 것은 막 성장 속도 및 처리량을 향상시킬 수 있는 기술적 이점이 있다.Table 1 also shows that the film growth rate is more than 0.1 nm. Therefore, supplying dual precursors has a technical advantage that can improve the film growth rate and throughput.

도 9는 방법을 사용하여 갭의 측벽 상에 형성된 저-k 막의 TEM 사진을 나타낸다.Figure 9 shows a TEM image of a low-k film formed on the sidewall of the gap using the method.

도 9를 참조하면, 실리콘 산화물 막은 PEALD에 의해 갭의 측벽 상에 컨포멀하게 형성된 다음, 후처리 단계를 거친다. 상단면과 하단면 사이의 단계 커버리지는 약 94%이고, 3.42의 k 값이 수득되어, 목표 범위를 충족시킨다.Referring to Figure 9, a silicon oxide film is conformally formed on the sidewalls of the gap by PEALD and then subjected to a post-processing step. The step coverage between the top and bottom surfaces is about 94%, and a k value of 3.42 is obtained, meeting the target range.

표 2는 상이한 처리 단계에 의한 실리콘 산화물 막의 유전 상수(k 값)를 나타낸다.Table 2 shows the dielectric constant (k value) of silicon oxide films by different processing steps.

실리콘 산화물 막의 유전 상수 (k 값) Dielectric constant (k value) of silicon oxide film 후처리 조건Post-processing conditions k 값k value 조건 ACondition A 증착 시 (후처리 없음)Upon deposition (no post-processing) >5.0>5.0 조건 BCondition B 열 처리 (390℃, 30분)Heat treatment (390℃, 30 minutes) >5.0>5.0 조건 CCondition C 열 처리와 플라즈마 처리(390℃, Ar 플라즈마, 400W, 10분)Heat treatment and plasma treatment (390℃, Ar plasma, 400W, 10 minutes) 약 3.5About 3.5

표 2에 나타난 바와 같이, 조건 A(증착 시, 후처리 없음)는 높은 k 값(>5.0)을 나타낸다. 조건 A의 높은 k 값은 막이 저온 및 낮은 RF 전력에서 형성되기 때문에 막 네트워크 구조(도 6 및 도 7)에 존재하는 수분으로부터 기인할 수 있다. 조건 B(열 처리 단독)는 또한 높은 k 값(>5.0)을 초래한다. 조건 B의 높은 k 값은 실리콘 산화물 네트워크 구조(도 6 및 도 7)에 여전히 남아 있는 수분으로부터 기인할 수 있다.As shown in Table 2, Condition A (as deposition, no post-treatment) exhibits high k values (>5.0). The high k value of Condition A can be attributed to the moisture present in the film network structure (Figures 6 and 7) since the film is formed at low temperature and low RF power. Condition B (heat treatment only) also results in high k values (>5.0). The high k value of Condition B can be attributed to the moisture still remaining in the silicon oxide network structure (Figures 6 and 7).

조건 C(열 처리 및 플라즈마 처리)는 목표 k 값(3.5 이하)을 충족하는 k 값(약 3.5)을 초래한다. 즉, 열 처리 및 플라즈마 처리를 동시에 수행하는 것은 막 네트워크 구조로부터 수분을 제거하고 k 값을 목표 값으로 낮추는 것을 더 용이하게 할 수 있다. 다른 구현예에서, UV 또는 VUV(진공 UV) 처리는 플라즈마 처리 대신 수행될 수 있다.Condition C (heat treatment and plasma treatment) results in a k value (approximately 3.5) that satisfies the target k value (less than 3.5). That is, performing heat treatment and plasma treatment simultaneously can facilitate removing moisture from the membrane network structure and lowering the k value to the target value. In other embodiments, UV or VUV (vacuum UV) treatment can be performed instead of plasma treatment.

표 3은 본 개시에 따른 저-k 실리콘 산화물 막을 형성하기 위한 공정 조건을 나타낸다.Table 3 shows process conditions for forming a low-k silicon oxide film according to the present disclosure.

저-k 실리콘 산화물 막을 형성하기 위한 공정 조건Process conditions for forming low-k silicon oxide films 공정 파라미터Process parameters 증착 단계Deposition stage 후처리 단계Post-processing step 온도(℃)Temperature (℃) 서셉터Susceptor 20 내지 100 (바람직하게는 35 내지 90)20 to 100 (preferably 35 to 90) 300 내지 500 (바람직하게는 350 내지 450)300 to 500 (preferably 350 to 450) 샤워헤드Shower head 30 내지 100 (바람직하게는 35 내지 90)30 to 100 (preferably 35 to 90) 100 내지 200 (바람직하게는 120 내지 180)100 to 200 (preferably 120 to 180) 반응기 벽reactor wall 30 내지 100 (바람직하게는 35 내지 90)30 to 100 (preferably 35 to 90) 100 내지 200 (바람직하게는 120 내지 180)100 to 200 (preferably 120 to 180) 가스 유량 (sccm)Gas flow rate (sccm) 소스 캐리어 ArSource carrier Ar 50 내지 5,000 (바람직하게는 70 내지 3,000)50 to 5,000 (preferably 70 to 3,000) -- 퍼지 ArFuzzy Ar 1,000 내지 6,000 (바람직하게는 2,000 내지 5,000)1,000 to 6,000 (preferably 2,000 to 5,000) 1,000 내지 6,000 (바람직하게는 2,000 내지 5,000)1,000 to 6,000 (preferably 2,000 to 5,000) 반응물 (O2)Reactant (O2) 50 내지 200 (바람직하게는 70 내지 180)50 to 200 (preferably 70 to 180) -- 수소 (H2)Hydrogen (H2) 50 내지 3,000 (바람직하게는 70 내지 2,000)50 to 3,000 (preferably 70 to 2,000) -- 단계당 공정 시간 (초)Process time per step (seconds) 제1 전구체 공급First precursor supply 0.1 내지 1.0 (바람직하게는 0.2 내지 0.8)0.1 to 1.0 (preferably 0.2 to 0.8) -- 제2 전구체 공급Second precursor supply 0.1 내지 1.0 (바람직하게는 0.2 내지 0.8)0.1 to 1.0 (preferably 0.2 to 0.8) -- 퍼지fudge 0.1 내지 1.0 (바람직하게는 0.2 내지 0.8)0.1 to 1.0 (preferably 0.2 to 0.8) -- RF 온RF on 0.05 내지 1.0 (바람직하게는 0.1 내지 0.8)0.05 to 1.0 (preferably 0.1 to 0.8) -- 후처리Post-processing -- 300 내지 1,200 (바람직하게는 400 내지 1,000)300 to 1,200 (preferably 400 to 1,000) RF 전력 (W)RF Power (W) 30 내지 200 (바람직하게는 40 내지 150)30 to 200 (preferably 40 to 150) 200 내지 600 (바람직하게는 300 내지 500)200 to 600 (preferably 300 to 500) 공정 압력 (Pa)Process pressure (Pa) 200 내지 500 (바람직하게는 250 내지 450)200 to 500 (preferably 250 to 450) 200 내지 500 (바람직하게는 250 내지 450)200 to 500 (preferably 250 to 450) 제1 전구체First precursor 유기실란 함유 아민 기Amine group containing organosilane -- 제2 전구체Second precursor 아미노실란 Aminosilane --

본 개시에 따른 기판 처리는 현장에서(in-situ) 또는 외부에서(ex-situ) 수행될 수 있다. 현장에서의 공정(in-situ process)의 경우, 증착 및 후처리는 하나의 반응기에서 수행될 수 있다. 외부에서의 공정(ex-situ process)의 경우, 증착이 하나의 반응기에서 수행될 수 있다. 증착이 완료된 후, 기판은 다른 반응기로 이송될 수 있고, 후처리는 그 안에서 수행될 수 있다.Substrate processing according to the present disclosure can be performed in-situ or ex-situ. In the case of an in-situ process, deposition and post-treatment can be performed in one reactor. In the case of an ex-situ process, deposition can be performed in one reactor. After deposition is completed, the substrate can be transferred to another reactor, and post-treatment can be performed therein.

도 10은 본 개시의 일 구현예가 적용될 수 있는 TSV 공정을 도시한다. 도 10에 도시된 바와 같이, 본 개시의 구현예에 따른 기판 처리 방법은 실리콘 산화물 막 상에 Ta/TaN과 같은 배리어 막을 형성하고, 리세스 구조를 전도 막으로 충진하고, 기판을 평탄화하는 단계로 이어질 수 있다.FIG. 10 illustrates a TSV process to which an embodiment of the present disclosure may be applied. As illustrated in FIG. 10, a substrate processing method according to an embodiment of the present disclosure may include steps of forming a barrier film, such as Ta/TaN, on a silicon oxide film, filling a recess structure with a conductive film, and planarizing the substrate.

도 10의 A에서, 리세스(2)를 갖는 기판(1)이 제공된다. 리세스는 갭 또는 비아일 수 있다.In FIG. 10A, a substrate (1) having a recess (2) is provided. The recess may be a gap or a via.

도 10의 B에서, 라이너(3)는 리세스(2)의 표면을 따라 형성될 수 있다. 라이너(3)는 본 개시의 방법에 의해 형성된 저-k 막일 수 있다.In FIG. 10B, a liner (3) can be formed along the surface of the recess (2). The liner (3) can be a low-k film formed by the method of the present disclosure.

도 10의 C에서, 배리어 막(4)이 라이너(3) 상에 형성될 수 있다. 배리어 막은 다음 단계에서 형성되는 전도성 막(5)의 전도성 요소가 라이너(3)를 통해 기판(1)으로 확산되는 것을 방지할 수 있다. 배리어 막(4)은 Ta, TaN, Ta/TaN, 및 TiN 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 배리어 막은 ALD, PEALD, CVD, 또는 PECVD 중 적어도 하나에 의해 형성될 수 있다.In FIG. 10C, a barrier film (4) can be formed on the liner (3). The barrier film can prevent a conductive element of a conductive film (5) formed in a next step from diffusing through the liner (3) to the substrate (1). The barrier film (4) can include at least one of Ta, TaN, Ta/TaN, and TiN or a mixture thereof. The barrier film can be formed by at least one of ALD, PEALD, CVD, or PECVD.

도 10의 D에서, 전도성 막(5)은 리세스(2)를 충진할 수 있다. 전도성 막(5)은 구리, 텅스텐 및 폴리-실리콘 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 전도성 막(5)은 전기화학 증착 또는 CVD 중 적어도 하나에 의해 형성될 수 있다.In FIG. 10D, a conductive film (5) can fill the recess (2). The conductive film (5) can include at least one of copper, tungsten, and poly-silicon or a mixture thereof. The conductive film (5) can be formed by at least one of electrochemical deposition or CVD.

도 10의 E에서, 평탄화가 수행될 수 있다. 평탄화에서, 기판(1)은 상단으로부터 t1만큼 평탄화되고 기판의 반대쪽(즉, 기판의 하단)으로부터 t2만큼 연마될 수 있다. 도 10에 도시되지 않았지만, 후속 공정에서, 도 10의 A 내지 도 10의 E를 통해 평탄화된 다수의 기판이 적층될 수 있고, 따라서 길고 깊은 리세스 및 그 안에 전도성 막 충진을 형성할 수 있다.In FIG. 10E, planarization can be performed. In the planarization, the substrate (1) can be planarized by t1 from the top and polished by t2 from the opposite side of the substrate (i.e., the bottom of the substrate). Although not shown in FIG. 10, in a subsequent process, a plurality of planarized substrates can be stacked through FIG. 10A to FIG. 10E, thus forming a long and deep recess and a conductive film filling therein.

본원에 기술된 구성 및/또는 접근법은 본질적으로 예시적인 것이며, 다양한 변형이 가능하기 때문에, 이들 특정 구현예 또는 예시가 제한적인 의미로 고려되어서는 안 된다는 것을 이해해야 한다. 본원에 설명된 특정 루틴 또는 방법은 임의의 처리 전략 중 하나 이상을 나타낼 수 있다. 따라서, 도시된 다양한 동작은 도시된 시퀀스에서, 상이한 시퀀스에서 수행되거나, 경우에 따라 생략될 수 있다.It should be understood that the configurations and/or approaches described herein are exemplary in nature and that many variations are possible, and therefore these specific implementations or examples should not be considered in a limiting sense. The specific routines or methods described herein may represent one or more of any of the processing strategies. Accordingly, various operations depicted may be performed in the sequence depicted, in a different sequence, or in some cases omitted.

본 개시의 대상은 본원에 개시된 다양한 공정, 시스템, 및 구성, 그리고 기타 특징, 기능, 동작 및/또는 특성의 모든 신규하고 비자명한 조합 및 하위 조합뿐만 아니라 임의의 그리고 모든 균등물을 포함한다.The subject matter of the present disclosure includes all novel and non-obvious combinations and subcombinations of the various processes, systems, and configurations, and other features, functions, operations, and/or characteristics disclosed herein, as well as any and all equivalents.

Claims (25)

반응기에서 기판의 리세스의 벽 상에 막을 형성하는 방법으로서,
제1 실리콘 전구체를 상기 반응기에 공급하는 단계;
제2 실리콘 전구체를 상기 반응기에 공급하는 단계; 및
산화제를 상기 반응기에 공급하는 단계를 포함하며;
상기 제1 실리콘 전구체는, (1) 알킬아민을 포함하는 반응성 기; 및 (2) 알킬 기 및 수소 기를 포함하는 비반응성 기를 포함하고;
상기 제2 실리콘 전구체는, (1) 알킬아민을 포함하는 반응성 기; 및 (2) 수소 기를 포함하는 비반응성 기를 포함하고;
상기 단계는 복수의 횟수로 반복되고, 실리콘 산화물 막이 상기 리세스의 상기 벽 상에 형성되는, 방법.
A method for forming a film on the wall of a recess of a substrate in a reactor,
A step of supplying a first silicon precursor to the reactor;
a step of supplying a second silicon precursor to the reactor; and
Comprising a step of supplying an oxidizer to the reactor;
The first silicon precursor comprises (1) a reactive group comprising an alkylamine; and (2) a non-reactive group comprising an alkyl group and a hydrogen group;
The second silicon precursor comprises (1) a reactive group comprising an alkylamine; and (2) a non-reactive group comprising a hydrogen group;
A method wherein the above steps are repeated a plurality of times, and a silicon oxide film is formed on the wall of the recess.
제1항에 있어서,
상기 단계 전체에 걸쳐 수소 함유 가스를 공급하는 단계를 추가로 포함하는, 방법.
In the first paragraph,
A method further comprising the step of supplying a hydrogen-containing gas throughout the above steps.
제2항에 있어서,
상기 수소 함유 가스는 수소, 비고리형 탄화수소, 또는 이들의 조합 중 적어도 하나를 포함하는, 방법.
In the second paragraph,
A method wherein the hydrogen-containing gas comprises at least one of hydrogen, an acyclic hydrocarbon, or a combination thereof.
제1항에 있어서,
상기 실리콘 산화물 막으로부터 수분을 제거하기 위해 후처리를 수행하는 단계를 추가로 포함하는, 방법.
In the first paragraph,
A method further comprising the step of performing a post-treatment to remove moisture from the silicon oxide film.
제4항에 있어서,
상기 후처리는 열 처리에 의해 그리고 플라즈마 처리, UV 처리, VUV 처리, 또는 이들의 조합 중 적어도 하나에 의해 수행되는, 방법.
In paragraph 4,
A method wherein the above post-treatment is performed by heat treatment and at least one of plasma treatment, UV treatment, VUV treatment, or a combination thereof.
제4항에 있어서,
상기 후처리는 열 처리 및 아르곤 플라즈마, 헬륨 플라즈마, 수소 플라즈마, 또는 이들의 조합 중 적어도 하나를 공급하는 것에 의한 플라즈마 처리를 포함하는, 방법.
In paragraph 4,
A method wherein the post-treatment comprises heat treatment and plasma treatment by supplying at least one of argon plasma, helium plasma, hydrogen plasma, or a combination thereof.
제6항에 있어서,
상기 플라즈마는 약 200W와 약 600W 사이의 RF 전력을 상기 반응기에 현장에서(in-situ) 또는 원격으로 인가함으로써 생성되는, 방법.
In Article 6,
A method wherein the plasma is generated by applying RF power of between about 200 W and about 600 W to the reactor in-situ or remotely.
제7항에 있어서,
상기 플라즈마는 약 300W와 약 500W 사이의 RF 전력을 상기 반응기에 현장에서 또는 원격으로 인가함으로써 생성되는, 방법.
In Article 7,
A method wherein the plasma is generated by applying RF power of between about 300 W and about 500 W to the reactor either on-site or remotely.
제5항에 있어서,
상기 열 처리는 약 300℃와 약 500℃ 사이에서 수행되는, 방법.
In paragraph 5,
A method wherein the above heat treatment is performed at a temperature between about 300°C and about 500°C.
제9항에 있어서,
상기 열 처리는 약 350℃와 약 450℃ 사이에서 수행되는, 방법.
In Article 9,
A method wherein the above heat treatment is performed at a temperature between about 350°C and about 450°C.
제4항에 있어서,
막을 형성하는 상기 단계 및 상기 후처리는 현장에서(in-situ) 수행되는, 방법.
In paragraph 4,
A method wherein the above step of forming a film and the above post-processing are performed in-situ.
제4항에 있어서,
막을 형성하는 상기 단계 및 상기 후처리는 외부에서(ex-situ) 수행되는, 방법.
In paragraph 4,
A method wherein the step of forming a film and the post-processing are performed ex-situ.
제4항에 있어서,
상기 실리콘 산화물 막의 유전 상수는 3.5 이하인, 방법.
In paragraph 4,
A method wherein the dielectric constant of the silicon oxide film is 3.5 or less.
제4항에 있어서,
상기 실리콘 산화물 막의 막 성장 속도는 주기당 0.1 nm 이상인, 방법.
In paragraph 4,
A method wherein the film growth rate of the above silicon oxide film is 0.1 nm or more per cycle.
제1항에 있어서,
상기 제1 실리콘 전구체는 유기실란 함유 아민 기를 포함하는, 방법.
In the first paragraph,
A method wherein the first silicon precursor comprises an organosilane-containing amine group.
제13항에 있어서,
상기 제1 실리콘 전구체는 (디메틸아미노)트리메틸실란, 비스(디메틸아미노)디메틸실란, N,N-디메틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, N,N-디에틸-2,4,6,8-테트라메틸-시클로테트라실록산-2-아민, 또는 이들의 조합 중 적어도 하나를 포함하는, 방법.
In Article 13,
A method wherein the first silicon precursor comprises at least one of (dimethylamino)trimethylsilane, bis(dimethylamino)dimethylsilane, N,N-dimethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, N,N-diethyl-2,4,6,8-tetramethyl-cyclotetrasiloxan-2-amine, or a combination thereof.
제1항에 있어서,
상기 제2 실리콘 전구체는 아미노실란을 포함하는, 방법.
In the first paragraph,
A method wherein the second silicon precursor comprises an aminosilane.
제1항에 있어서,
상기 제2 실리콘 전구체는 DSMA, (SiH3)2NMe; DSEA, (SiH3)2NEt; DSIPA, (SiH3)2N(iPr); DSTBA, (SiH3)2N(tBu); DEAS, SiH3NEt2; DTBAS, SiH3N(tBu)2; BDEAS, SiH2(NEt2)2; BDMAS, SiH2(NMe2)2; BTBAS, SiH2(NHtBu)2; DIPAS, SiH3N(iPr)2; 3DMAS, SiH(N(Me)2)3; BEMAS, SiH2[N(Et)(Me)]2; TEMS, SiH(NEtMe)3; TIPAS, SiH(NHiPr)3; BDIPADS, (N(iPr)2)SiH2-SiH2(N(iPr)2); BDEADS, (NEt2)SiH2-SiH2(NEt2); BDPADS, (NPr2)SiH2-SiH2(NPr2), 또는 이들의 조합 중 적어도 하나를 포함하는, 방법.
In the first paragraph,
The second silicon precursor is DSMA, (SiH 3 ) 2 NMe; DSEA, (SiH 3 ) 2 NEt; DSIPA, (SiH 3 ) 2 N(iPr); DSTBA, (SiH 3 ) 2 N(tBu); DEAS, SiH 3 NEt 2 ; DTBAS, SiH 3 N(tBu) 2 ; BDEAS, SiH 2 (NEt 2 ) 2 ; BDMAS, SiH 2 (NMe 2 ) 2 ; BTBAS, SiH 2 (NHtBu) 2 ; DIPAS, SiH 3 N(iPr) 2 ; 3DMAS, SiH(N(Me) 2 ) 3 ; BEMAS, SiH 2 [N(Et)(Me)] 2 ; TEMS, SiH(NEtMe) 3 ; TIPAS, SiH(NHiPr) 3 ; A method comprising at least one of BDIPADS, (N(iPr) 2 )SiH 2 -SiH 2 (N(iPr) 2 ); BDEADS, (NEt 2 )SiH 2 -SiH 2 (NEt 2 ); BDPADS, (NPr 2 )SiH 2 -SiH 2 (NPr 2 ), or a combination thereof.
제1항에 있어서,
상기 산화제는 산소 플라즈마, CO2 플라즈마, N2O 플라즈마, 오존, 또는 이들의 조합 중 적어도 하나를 포함하는, 방법.
In the first paragraph,
A method wherein the oxidizing agent comprises at least one of oxygen plasma, CO 2 plasma, N 2 O plasma, ozone, or a combination thereof.
제17항에 있어서,
상기 플라즈마는 약 30W와 약 200W 사이의 RF 전력을 상기 반응기에 현장에서 또는 원격으로 인가함으로써 생성되는, 방법.
In Article 17,
A method wherein the plasma is generated by applying RF power between about 30 W and about 200 W to the reactor either on-site or remotely.
제20항에 있어서,
상기 플라즈마는 약 40W와 약 150W 사이의 RF 전력을 상기 반응기에 현장에서 또는 원격으로 인가함으로써 생성되는, 방법.
In Article 20,
A method wherein the plasma is generated by applying RF power between about 40 W and about 150 W to the reactor either on-site or remotely.
제1항에 있어서,
상기 방법은 약 20℃와 약 100℃ 사이에서 수행되는, 방법.
In the first paragraph,
A method wherein the above method is performed at a temperature between about 20°C and about 100°C.
제1항에 있어서,
상기 방법은 약 35℃와 약 90℃ 사이에서 수행되는, 방법.
In the first paragraph,
A method wherein the above method is performed at a temperature between about 35°C and about 90°C.
제1항에 있어서,
상기 리세스의 표면은 하이드록실 기(-OH) 및 알킬 기를 포함하는, 방법.
In the first paragraph,
A method wherein the surface of the above recess comprises a hydroxyl group (-OH) and an alkyl group.
제1항에 있어서,
상기 실리콘 산화물 막 상에 배리어(barrier) 막을 형성하는 단계;
상기 리세스를 전도성 막으로 충진하는 단계; 및
상기 기판의 상단으로부터 상기 기판을 평탄화하는 단계를 추가로 포함하되,
상기 배리어 층은 Ta, TaN, Ta/TaN, TiN, 또는 이들의 혼합물 중 적어도 하나를 포함하고;
상기 전도성 막은 구리, 텅스텐, 폴리-실리콘, 또는 이들의 혼합물 중 적어도 하나를 포함하는, 방법.
In the first paragraph,
A step of forming a barrier film on the silicon oxide film;
A step of filling the above recess with a conductive film; and
Further comprising a step of flattening the substrate from the top of the substrate,
The barrier layer comprises at least one of Ta, TaN, Ta/TaN, TiN, or a mixture thereof;
A method wherein the conductive film comprises at least one of copper, tungsten, poly-silicon, or a mixture thereof.
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