KR20180083237A

KR20180083237A - Display device

Info

Publication number: KR20180083237A
Application number: KR1020170021860A
Authority: KR
Inventors: 최상무; 변민우; 현채한; 우민규; 노재두; 이재식; 조승연
Original assignee: 삼성디스플레이 주식회사
Priority date: 2017-01-11
Filing date: 2017-02-17
Publication date: 2018-07-20
Anticipated expiration: 2037-02-17
Also published as: KR102761452B1

Abstract

본 발명은 표시 장치에 관한 것이다. 본 발명의 일 실시예에 의한 표시 장치는, 제1 화소 영역에 위치하며, 제1 주사선들과 연결되는 제1 화소들; 상기 제1 주사선들로 제1 주사 신호들을 공급하는 제1 주사 구동부; 제2 화소 영역에 위치하며, 제2 주사선들과 연결되는 제2 화소들; 상기 제2 주사선들로 제2 주사 신호들을 공급하는 제2 주사 구동부; 제3 화소 영역에 위치하며, 제3 주사선들과 연결되는 제3 화소들; 상기 제3 주사선들로 제3 주사 신호들을 공급하는 제3 주사 구동부; 및 상기 제1 주사 구동부로 제1 시작 신호를 공급하고, 상기 제2 주사 구동부로 제2 시작 신호를 공급하며, 상기 제3 주사 구동부로 제3 시작 신호를 공급하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는, 제1 모드 및 상기 제1 모드와 상이한 제2 모드에 대응하여, 상기 제1 시작신호, 상기 제2 시작신호 및 상기 제3 시작 신호의 공급 순서를 상이하게 설정할 수 있다.The present invention relates to a display device. According to an embodiment of the present invention, there is provided a display device including: first pixels located in a first pixel region and connected to first scan lines; A first scan driver for supplying first scan signals to the first scan lines; Second pixels located in the second pixel region and connected to the second scan lines; A second scan driver for supplying second scan signals to the second scan lines; Third pixels located in the third pixel region and connected to the third scan lines; A third scan driver for supplying the third scan signals to the third scan lines; And a timing controller for supplying a first start signal to the first scan driver, a second start signal to the second scan driver, and a third start signal to the third scan driver, The control unit may set the supply order of the first start signal, the second start signal, and the third start signal differently corresponding to the first mode and the second mode different from the first mode.

Description

Display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것이다.The present invention relates to a display device.

최근, 신체에 직접 착용할 수 있는 형태의 다양한 전자 장치들이 개발되고 있다. 이러한 장치들은 보통 웨어러블(Wearable) 전자 장치라 불린다.BACKGROUND ART [0002] Recently, various electronic devices in a form that can be directly worn on the body are being developed. These devices are commonly referred to as wearable electronic devices.

웨어러블 전자 장치의 한 예로서, 머리 장착형 표시 장치(Head Mounted Display Device: 이하, "HMD"로 약기함)는 현장감 있는 영상을 표시하며, 고도의 몰입성을 제공한다. 이러한 머리 장착형 표시 장치는 영화 감상 등을 포함한 다양한 용도로 사용되고 있다.As one example of a wearable electronic device, a head mounted display device (hereinafter abbreviated as "HMD ") displays realistic images and provides a high degree of immersion. Such a head-mounted display device is used for various purposes including watching movies.

본 발명은 표시품질이 향상된 표시 장치를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a display device with improved display quality.

본 발명의 일 실시예에 의한 표시 장치는, 제1 화소 영역에 위치하며, 제1 주사선들과 연결되는 제1 화소들; 상기 제1 주사선들로 제1 주사 신호들을 공급하는 제1 주사 구동부; 제2 화소 영역에 위치하며, 제2 주사선들과 연결되는 제2 화소들; 상기 제2 주사선들로 제2 주사 신호들을 공급하는 제2 주사 구동부; 제3 화소 영역에 위치하며, 제3 주사선들과 연결되는 제3 화소들; 상기 제3 주사선들로 제3 주사 신호들을 공급하는 제3 주사 구동부; 및 상기 제1 주사 구동부로 제1 시작 신호를 공급하고, 상기 제2 주사 구동부로 제2 시작 신호를 공급하며, 상기 제3 주사 구동부로 제3 시작 신호를 공급하는 타이밍 제어부를 포함하고, 상기 타이밍 제어부는, 제1 모드 및 상기 제1 모드와 상이한 제2 모드에 대응하여, 상기 제1 시작신호, 상기 제2 시작신호 및 상기 제3 시작 신호의 공급 순서를 상이하게 설정할 수 있다.According to an embodiment of the present invention, there is provided a display device including: first pixels located in a first pixel region and connected to first scan lines; A first scan driver for supplying first scan signals to the first scan lines; Second pixels located in the second pixel region and connected to the second scan lines; A second scan driver for supplying second scan signals to the second scan lines; Third pixels located in the third pixel region and connected to the third scan lines; A third scan driver for supplying the third scan signals to the third scan lines; And a timing controller for supplying a first start signal to the first scan driver, a second start signal to the second scan driver, and a third start signal to the third scan driver, The control unit may set the supply order of the first start signal, the second start signal, and the third start signal differently corresponding to the first mode and the second mode different from the first mode.

또한, 상기 제1 모드에서 상기 제2 화소 영역에서 유효 영상이 표시되고, 상기 제2 모드에서 상기 제1 내지 제3 화소 영역에 상기 유효 영상이 표시될 수 있다.In addition, the effective image may be displayed in the second pixel region in the first mode, and the effective image may be displayed in the first to third pixel regions in the second mode.

또한, 상기 표시 장치가 웨어러블 장치에 장착되면 상기 제1 모드로 구동되고, 그 외의 경우에 상기 제2 모드로 구동될 수 있다.Further, when the display device is mounted on the wearable device, the display device may be driven in the first mode, and in other cases, the display device may be driven in the second mode.

또한, 상기 제1 주사 구동부는, 상기 제1 시작 신호에 대응하여 상기 제1 주사 신호들의 공급을 시작하고, 상기 제2 주사 구동부는, 상기 제2 시작 신호에 대응하여 상기 제2 주사 신호들의 공급을 시작하며, 상기 제3 주사 구동부는, 상기 제3 시작 신호에 대응하여 상기 제3 주사 신호들의 공급을 시작할 수 있다.The first scan driver may start supplying the first scan signals in response to the first start signal and the second scan driver may supply the second scan signals in response to the second start signal, And the third scan driver may start supplying the third scan signals in response to the third start signal.

또한, 상기 제1 주사 구동부는, 제1 더미 스테이지와 제1 주사 스테이지들을 포함하고, 상기 제1 더미 스테이지는 상기 제1 시작 신호를 공급받으며, 첫 번째 제1 주사 스테이지는 상기 제1 더미 스테이지의 출력 신호를 공급받을 수 있다.Also, the first scan driver may include a first dummy stage and a first scan stage, the first dummy stage may receive the first start signal, and the first scan stage may include a first scan stage, An output signal can be supplied.

또한, 상기 제1 화소 영역의 첫 번째 수평라인에 위치하는 제1 화소들은, 상기 제1 더미 스테이지 및 상기 첫 번째 제1 주사 스테이지와 연결될 수 있다.In addition, the first pixels located in the first horizontal line of the first pixel region may be connected to the first dummy stage and the first first scanning stage.

또한, 상기 제2 주사 구동부는, 제2 더미 스테이지와 제2 주사 스테이지들을 포함하고, 상기 제2 더미 스테이지는 상기 제2 시작 신호를 공급받으며, 첫 번째 제2 주사 스테이지는 상기 제2 더미 스테이지의 출력 신호를 공급받을 수 있다.The second scan driver may include a second dummy stage and a second scan stage, the second dummy stage may receive the second start signal, and the first scan stage may include a second scan stage, An output signal can be supplied.

또한, 상기 제2 화소 영역의 첫 번째 수평라인에 위치하는 제2 화소들은, 상기 제2 더미 스테이지 및 상기 첫 번째 제2 주사 스테이지와 연결될 수 있다.The second pixels located in the first horizontal line of the second pixel region may be connected to the second dummy stage and the first second scanning stage.

또한, 상기 제3 주사 구동부는, 제3 더미 스테이지와 제3 주사 스테이지들을 포함하고, 상기 제3 더미 스테이지는 상기 제3 시작 신호를 공급받으며, 첫 번째 제3 주사 스테이지는 상기 제3 더미 스테이지의 출력 신호를 공급받을 수 있다.The third scan driver includes a third dummy stage and a third scan stage, the third dummy stage receives the third start signal, and the first third scan stage includes the third dummy stage, An output signal can be supplied.

또한, 상기 제3 화소 영역의 첫 번째 수평라인에 위치하는 제3 화소들은, 상기 제3 더미 스테이지 및 상기 첫 번째 제3 주사 스테이지와 연결될 수 있다.The third pixels located in the first horizontal line of the third pixel region may be connected to the third dummy stage and the first third scanning stage.

또한, 상기 제3 주사 구동부는, 제3 더미 스테이지와 제3 주사 스테이지들을 포함하며, 상기 제3 더미 스테이지는 상기 제3 시작 신호를 공급받고, 상기 제3 주사 스테이지들 사이에 위치할 수 있다.The third scan driver may include a third dummy stage and a third scan stage, and the third dummy stage may receive the third start signal and be located between the third scan stages.

또한, 상기 제3 더미 스테이지는 첫 번째 제3 주사 스테이지와 두 번째 제3 주사 스테이지 사이에 위치할 수 있다.Also, the third dummy stage may be located between a first third scanning stage and a second third scanning stage.

또한, 상기 첫 번째 제3 주사 스테이지는, 마지막 제2 주사 스테이지의 출력 신호를 공급받고, 상기 두 번째 제3 주사 스테이지는 상기 제3 더미 스테이지의 출력 신호를 공급받을 수 있다.The first third scan stage may receive the output signal of the last second scan stage and the second scan stage may receive the output signal of the third dummy stage.

또한, 상기 제2 화소 영역의 마지막 수평라인에 위치한 제2 화소들은, 마지막 제2 주사 스테이지 및 상기 첫 번째 제3 주사 스테이지와 연결될 수 있다.In addition, the second pixels located in the last horizontal line of the second pixel region may be connected to the last second scan stage and the first third scan stage.

또한, 상기 제3 화소 영역의 두 번째 수평라인에 위치하는 제3 화소들은, 상기 제3 더미 스테이지 및 상기 두 번째 제3 주사 스테이지와 연결될 수 있다.In addition, third pixels located on a second horizontal line of the third pixel region may be connected to the third dummy stage and the third third scanning stage.

또한, 상기 제2 화소 영역의 첫 번째 수평라인에 위치한 제2 화소들에 연결되는 제1 보조선을 더 포함할 수 있다.The display device may further include a first auxiliary line connected to second pixels located on a first horizontal line of the second pixel region.

또한, 상기 타이밍 제어부는, 상기 제1 보조선과 상기 제2 주사 구동부로 상기 제2 시작 신호를 공급할 수 있다.The timing control unit may supply the first start signal to the first sub line and the second start signal to the second scan driver.

또한, 상기 제2 화소 영역의 첫 번째 수평라인에 위치한 제2 화소들은, 상기 제2 시작 신호와 첫 번째 제2 주사선으로부터 공급된 제2 주사 신호에 대응하여 구동할 수 있다.The second pixels located in the first horizontal line of the second pixel region may be driven in response to the second scan signal supplied from the second start signal and the first scan line.

또한, 상기 제3 화소 영역의 첫 번째 수평라인에 위치한 제3 화소들에 연결되는 제2 보조선을 더 포함할 수 있다.The display device may further include a second supplemental line connected to third pixels located on a first horizontal line of the third pixel region.

또한, 상기 타이밍 제어부는, 상기 제2 보조선과 상기 제3 주사 구동부로 상기 제3 시작 신호를 공급할 수 있다.The timing control unit may supply the third start signal to the second sub line and the third scan driver.

또한, 상기 제3 화소 영역의 첫 번째 수평라인에 위치한 제3 화소들은, 상기 제3 시작 신호와 첫 번째 제3 주사선으로부터 공급된 제3 주사 신호에 대응하여 구동할 수 있다.The third pixels positioned in the first horizontal line of the third pixel region may be driven in response to the third scan signal supplied from the third start signal and the first third scan line.

또한, 상기 타이밍 제어부는, 제1 클럭선으로 제1 클럭 신호를 공급하고, 제2 클럭선으로 제2 클럭 신호를 공급하고, 제3 클럭선으로 제3 클럭 신호를 공급하고, 제4 클럭선으로 제4 클럭 신호를 공급할 수 있다.The timing control unit supplies a first clock signal to the first clock line, a second clock signal to the second clock line, a third clock signal to the third clock line, The fourth clock signal can be supplied to the second clock signal.

또한, 상기 제1 클럭 신호와 상기 제3 클럭 신호의 신호 특성이 동일하고, 상기 제2 클럭 신호와 상기 제4 클럭 신호의 신호 특성이 동일할 수 있다.Also, the signal characteristics of the first clock signal and the third clock signal may be the same, and the signal characteristics of the second clock signal and the fourth clock signal may be the same.

또한, 상기 제1 더미 스테이지와 상기 제1 주사 스테이지들 중 일부의 스테이지들은 상기 제1 클럭선 및 상기 제2 클럭선을 통해 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받고, 상기 제1 더미 스테이지와 상기 제1 주사 스테이지들 중 나머지 스테이지들은 상기 제3 클럭선 및 상기 제4 클럭선을 통해 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 입력받을 수 있다.The stages of the first dummy stage and the first scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line, The dummy stage and the remaining stages of the first scan stages may receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

또한, 상기 제2 더미 스테이지와 상기 제2 주사 스테이지들 중 일부의 스테이지들은 상기 제1 클럭선 및 상기 제2 클럭선을 통해 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받고, 상기 제2 더미 스테이지와 상기 제2 주사 스테이지들 중 나머지 스테이지들은 상기 제3 클럭선 및 상기 제4 클럭선을 통해 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 입력 받을 수 있다.The stages of the second dummy stage and the second scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line, The dummy stage and the remaining stages of the second scan stages may receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

또한, 상기 제3 더미 스테이지와 상기 제3 주사 스테이지들 중 일부의 스테이지들은 상기 제1 클럭선 및 상기 제2 클럭선을 통해 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받고, 상기 제3 더미 스테이지와 상기 제3 주사 스테이지들 중 나머지 스테이지들은 상기 제3 클럭선 및 상기 제4 클럭선을 통해 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 입력 받을 수 있다.The stages of the third dummy stage and the third scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line, The dummy stage and the remaining stages of the third scan stages may receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

또한, 홀수 번째에 위치하는 스테이지들은 상기 제1 클럭선 또는 상기 제3 클럭선에 연결되고, 짝수 번째에 위치하는 스테이지들은 상기 제2 클럭선 또는 상기 제4 클럭선에 연결될 수 있다.In addition, the odd-numbered stages may be connected to the first clock line or the third clock line, and the even-numbered stages may be connected to the second clock line or the fourth clock line.

또한, 상기 제1 주사 구동부 및 상기 제3 주사 구동부는 상기 제1 클럭선 및 상기 제2 클럭선을 통해 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력 받고, 상기 제2 주사 구동부는 상기 제3 클럭선 및 상기 제4 클럭선을 통해 상기 제3 클럭 신호 및 상기 제4 클럭 신호를 입력 받을 수 있다.The first scan driver and the third scan driver receive the first clock signal and the second clock signal through the first clock line and the second clock line, The third clock signal, and the fourth clock signal through the third clock line and the fourth clock line.

또한, 상기 타이밍 제어부는, 상기 제2 모드에서, 상기 제1 시작 신호, 상기 제2 시작 신호 및 상기 제3 시작 신호를 순차적으로 공급할 수 있다.The timing control unit may sequentially supply the first start signal, the second start signal, and the third start signal in the second mode.

또한, 상기 타이밍 제어부는, 상기 제1 모드에서, 제2 주사 신호들이 공급되는 동안, 상기 제1 주사 신호들 및 상기 제3 주사 신호들이 공급되도록, 상기 제1 시작 신호, 상기 제2 시작 신호 및 상기 제3 시작 신호의 공급 순서를 설정할 수 있다.In addition, the timing controller may control the first and second scan signals so that the first scan signals and the third scan signals are supplied while the second scan signals are supplied in the first mode, and the first start signal, The order of supplying the third start signal can be set.

본 발명에 의하면 표시품질이 향상된 표시 장치를 제공할 수 있다.According to the present invention, a display device with improved display quality can be provided.

도 1a 내지 도 1c는 본 발명의 실시예에 의한 표시 장치가 웨어러블 장치에 장착되는 모습을 예시적으로 나타낸 도면이다.
도 2는 본 발명의 실시예에 의한 표시 장치의 화소 영역을 나타낸 도면이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이다.
도 4는 도 3에 도시된 제1 화소의 일 실시예를 나타낸 도면이다.
도 5는 도 4에 도시된 제1 화소의 구동 방법을 설명하기 위한 도면이다.
도 6은 도 3에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다.
도 7a는 도 3에 도시된 표시 장치가 제2 모드로 구동될 때 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 7b는 도 3에 도시된 표시 장치가 제2 모드로 구동될 때 표시 영역으로 공급되는 주사 신호들의 공급 순서를 설명하기 위한 도면이다.
도 8a는 도 3에 도시된 표시 장치가 제1 모드로 구동될 때 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 8b는 도 3에 도시된 표시 장치가 제1 모드로 구동될 때 표시 영역으로 공급되는 주사 신호들의 공급 순서를 설명하기 위한 도면이다.
도 9는 본 발명의 다른 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이다.
도 10은 도 9에 도시된 주사 구동부들의 구성을 나타낸 도면이다.
도 11은 표시 장치가 제2 모드로 구동될 때 도 10에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 12는 표시 장치가 제1 모드로 구동될 때 도 10에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 13은 본 발명의 다른 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이다.
도 14a는 도 13에 도시된 제2 화소 영역의 첫 번째 수평라인에 위치한 제2 화소를 나타낸 도면이다.
도 14b는 도 13에 도시된 제3 화소 영역의 첫 번째 수평라인에 위치한 제3 화소를 나타낸 도면이다.
도 15는 도 13에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다.
도 16a는 표시 장치가 제2 모드로 구동될 때 도 15에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 16b는 표시 장치가 제1 모드로 구동될 때 도 15에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 17은 본 발명의 실시예에 의한 발광 구동부들의 구성을 나타낸 도면이다.
도 18a는 표시 장치가 제2 모드로 구동될 때 도 17에 도시된 발광 구동부들로부터 출력되는 발광 제어 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 18b는 표시 장치가 제1 모드로 구동될 때 도 17에 도시된 발광 구동부들로부터 출력되는 발광 제어 신호들의 출력 타이밍을 설명하기 위한 파형도이다.
도 19는 본 발명의 다른 실시예에 의한 표시 장치의 구성을 나타낸 도면이다.
도 20은 도 19에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다.
도 21은 도 20에 도시된 제1 주사 구동부의 실시예를 나타내는 도면이다.
도 22a 및 도 22b는 도 21에 도시된 스테이지들에 입력되는 제1 내지 제4 클럭 신호들 및 도 21에 도시된 스테이지들로부터 출력되는 주사 신호들을 나타낸 파형도이다.
도 23 및 도 24는 클럭선들과 스테이지들 간의 연결 관계에 대한 다양한 실시예를 나타낸 도면이다.
도 25는 주사 스테이지의 실시예를 나타내는 회로도이다.1A to 1C are views illustrating a display device according to an embodiment of the present invention mounted on a wearable device.
2 is a diagram showing a pixel region of a display device according to an embodiment of the present invention.
3 is a diagram specifically showing a configuration of a display device according to an embodiment of the present invention.
4 is a diagram illustrating an embodiment of the first pixel shown in FIG.
FIG. 5 is a diagram for explaining a method of driving the first pixel shown in FIG.
FIG. 6 is a diagram illustrating the configuration of the scan driver shown in FIG. 3 in more detail.
7A is a waveform diagram for explaining the output timing of scan signals output from the scan driver when the display device shown in FIG. 3 is driven in the second mode.
FIG. 7B is a view for explaining a supply order of scan signals supplied to the display region when the display device shown in FIG. 3 is driven in the second mode.
8A is a waveform diagram for explaining output timing of scan signals output from the scan driver when the display device shown in FIG. 3 is driven in the first mode.
FIG. 8B is a diagram for explaining the supply order of the scan signals supplied to the display region when the display device shown in FIG. 3 is driven in the first mode.
9 is a diagram specifically showing a configuration of a display device according to another embodiment of the present invention.
FIG. 10 is a diagram illustrating a configuration of the scan driver shown in FIG.
11 is a waveform diagram for explaining the output timing of scan signals output from the scan drivers shown in FIG. 10 when the display device is driven in the second mode.
12 is a waveform diagram for explaining the output timing of the scan signals output from the scan drivers shown in FIG. 10 when the display device is driven in the first mode.
13 is a diagram specifically showing a configuration of a display device according to another embodiment of the present invention.
14A is a diagram illustrating a second pixel located in a first horizontal line of the second pixel region shown in FIG.
FIG. 14B is a diagram illustrating a third pixel located on the first horizontal line of the third pixel region shown in FIG.
FIG. 15 is a diagram showing the configuration of the scan driver shown in FIG. 13 in more detail.
16A is a waveform diagram for explaining the output timing of scan signals output from the scan drivers shown in FIG. 15 when the display device is driven in the second mode.
And FIG. 16B is a waveform diagram for explaining the output timing of the scan signals output from the scan drivers shown in FIG. 15 when the display device is driven in the first mode.
17 is a view illustrating a configuration of light emitting drivers according to an embodiment of the present invention.
18A is a waveform diagram for explaining the output timing of the emission control signals output from the light emission drivers shown in FIG. 17 when the display device is driven in the second mode.
18B is a waveform diagram for explaining the output timing of the light emission control signals output from the light emission drivers shown in FIG. 17 when the display apparatus is driven in the first mode.
19 is a diagram showing a configuration of a display device according to another embodiment of the present invention.
20 is a diagram showing the configuration of the scan driver shown in FIG. 19 in more detail.
FIG. 21 is a diagram showing an embodiment of the first scan driver shown in FIG. 20. FIG.
FIGS. 22A and 22B are waveform diagrams showing first through fourth clock signals input to the stages shown in FIG. 21 and scan signals output from the stages shown in FIG.
23 and 24 are diagrams illustrating various embodiments of the connection relationship between the clock lines and the stages.
25 is a circuit diagram showing an embodiment of a scanning stage.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms. In the following description, it is assumed that a part is connected to another part, But also includes a case in which other elements are electrically connected to each other in the middle thereof. In the drawings, parts not relating to the present invention are omitted for clarity of description, and like parts are denoted by the same reference numerals throughout the specification.

이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 표시 장치에 대해 설명하도록 한다.Hereinafter, a display device according to an embodiment of the present invention will be described with reference to drawings related to embodiments of the present invention.

도 1a 내지 도 1c는 본 발명의 실시예에 의한 표시 장치가 웨어러블 장치에 장착되는 모습을 예시적으로 나타낸 도면이다.1A to 1C are views illustrating a display device according to an embodiment of the present invention mounted on a wearable device.

도 1a 내지 도 1c에서는 웨어러블 장치의 실시예로서 HMD를 도시하였으나, 본 발명에 의한 웨어러블 장치가 이에 한정되지는 않는다.1A to 1C, the HMD is shown as an embodiment of the wearable device, but the wearable device according to the present invention is not limited thereto.

도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 웨어러블 장치(30)는 프레임(31)을 포함할 수 있다.Referring to FIGS. 1A and 1B, the wearable device 30 according to an embodiment of the present invention may include a frame 31.

프레임(31)에는 밴드(32)가 연결될 수 있으며, 사용자는 밴드(32)를 이용하여 프레임(31)을 머리에 착용할 수 있다. 이와 같은 프레임(31)은 표시 장치(10)가 착탈 가능하게 장착될 수 있는 구조를 가질 수 있다.A band 32 may be connected to the frame 31, and the user may wear the frame 31 using the band 32 on the head. Such a frame 31 may have a structure in which the display device 10 can be detachably mounted.

웨어러블 장치(30)에 장착될 수 있는 표시 장치(10)는 스마트 폰일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 장치(10)는 스마트 폰 외에도, 웨어러블 장치(30)에 장착 가능하며 표시 수단을 구비한 태블릿 PC, 전자북 리더기, 컴퓨터, 워크스테이션(workstation), PDA(personal digital assistant), PMP(portable multimedia player), 카메라 등과 같은 전자 기기 중 어느 하나일 수 있다.The display device 10 that can be mounted on the wearable device 30 may be a smart phone, but is not limited thereto. For example, the display device 10 may be a tablet PC, an electronic book reader, a computer, a workstation, a personal digital assistant (PDA), a personal digital assistant A portable multimedia player (PMP), a camera, and the like.

표시 장치(10)가 프레임(31)에 장착되면 표시 장치(10)의 연결부(11)와 프레임(31)의 연결부(33)가 연결됨에 따라, 표시 장치(10)가 웨어러블 장치(30)에 전기적으로 접속될 수 있다. 즉, 웨어러블 장치(30)와 표시 장치(10) 간에 통신이 이루어질 수 있다.When the display device 10 is mounted on the frame 31, the connection part 11 of the display device 10 and the connection part 33 of the frame 31 are connected to each other so that the display device 10 is connected to the wearable device 30 And can be electrically connected. That is, communication can be performed between the wearable device 30 and the display device 10.

프레임(31)에 장착된 표시 장치(10)를 제어하기 위하여, 웨어러블 장치(30)는 터치 센서, 버튼, 휠 키 중 적어도 하나를 포함할 수 있다.In order to control the display device 10 mounted on the frame 31, the wearable device 30 may include at least one of a touch sensor, a button, and a wheel key.

표시 장치(10)가 웨어러블 장치(30)에 장착되면, 표시 장치(10)는 HMD 장치로 동작할 수 있다.When the display device 10 is mounted on the wearable device 30, the display device 10 can operate as an HMD device.

예를 들어, 표시 장치(10)가 웨어러블 장치(30)에 장착된 경우, 표시 장치(10)는 제1 모드(예를 들어, VR Mode)로 구동하고, 표시 장치(10)가 웨어러블 장치(30)로부터 분리된 경우, 표시 장치(10)는 제2 모드(예를 들어, Normal Mode)로 구동할 수 있다.For example, when the display apparatus 10 is mounted on the wearable apparatus 30, the display apparatus 10 is driven in the first mode (for example, VR Mode) 30, the display device 10 can be driven in the second mode (for example, Normal Mode).

표시 장치(10)의 구동 모드는 자동 또는 수동으로 전환될 수 있다. 예를 들어, 표시 장치(10)가 웨어러블 장치(30)에 장착되면 표시 장치(10)가 자동적으로 제1 모드로 구동하고, 표시 장치(10)가 웨어러블 장치(30)로부터 분리되면 표시 장치(10)의 구동 모드가 자동적으로 제1 모드에서 제2 모드로 전환될 수 있다.The drive mode of the display device 10 can be switched automatically or manually. For example, when the display device 10 is mounted on the wearable device 30, the display device 10 is automatically driven in the first mode, and when the display device 10 is detached from the wearable device 30, 10 may be automatically switched from the first mode to the second mode.

이와 다르게, 사용자의 설정에 의하여 표시 장치(10)가 제1 모드로 동작하거나 제2 모드로 동작할 수 있다.Alternatively, the display device 10 may be operated in the first mode or in the second mode according to user settings.

웨어러블 장치(30)는 사용자의 두 눈에 대응되는 렌즈(20)를 포함할 수 있다. 예를 들어, 웨어러블 장치(30)는 사용자의 좌안 및 우안에 대응되는 좌안 렌즈(21) 및 우안 렌즈(22)를 포함할 수 있다.The wearable device 30 may include a lens 20 corresponding to the user's two eyes. For example, the wearable device 30 may include a left eye lens 21 and a right eye lens 22 corresponding to the left and right eyes of the user.

또는, 웨어러블 장치(30)는, 좌안 및 우안으로 동일한 영상을 동시에 볼 수 있도록 하나로 통합된 렌즈(20)를 포함할 수도 있다.Alternatively, the wearable device 30 may include a lens 20 integrated into one so that the same image can be simultaneously viewed with the left and right eyes.

렌즈(20)는 사용자의 관측 시야(FOV: Field of View)를 높이기 위하여 어안 렌즈, 광각 렌즈 등일 수 있으나, 이에 한정되지는 않는다.The lens 20 may be, but is not limited to, a fisheye lens, a wide-angle lens, or the like to enhance a user's field of view (FOV).

표시 장치(10)가 프레임(31)에 고정되면, 사용자는 렌즈(20)를 통하여 표시 장치(10)에서 표시되는 영상을 볼 수 있다. 이에 따라, 마치 일정한 거리에 대형의 스크린을 두고 영상을 보는 것과 같은 효과를 누릴 수 있다.When the display device 10 is fixed to the frame 31, the user can see the image displayed on the display device 10 through the lens 20. [ As a result, it is possible to enjoy the same effect as viewing a video image with a large screen at a certain distance.

도 1c를 참조하면, 웨어러블 장치(30)에 표시 장치(10)를 장착하여 사용하는 경우, 표시 장치(10)의 일부 영역은 프레임(31)에 의하여 차단될 수 있다.Referring to FIG. 1C, when the display device 10 is mounted on the wearable device 30, a part of the display device 10 may be blocked by the frame 31.

예를 들어, 표시 장치(10)가 웨어러블 장치(30)에 장착되었을 때, 표시 장치(10)의 전체 표시 영역 중 일부는 프레임(31)에 의해 가려질 수 있다.For example, when the display device 10 is mounted on the wearable device 30, a part of the entire display area of the display device 10 may be covered by the frame 31. [

표시 장치(10)가 웨어러블 장치(30)에 장착된 상태에서, 표시 장치(10)의 전체 표시 영역 중 웨어러블 장치(30)의 렌즈(20)를 통해 사용자에게 시인되는 영역을 포함하는 영역은, 시인 영역(VDA)이 될 수 있다.The area including the area visually recognized by the user through the lens 20 of the wearable device 30 among the entire display area of the display device 10 in a state where the display device 10 is mounted on the wearable device 30, And can be a visibility area (VDA).

표시 장치(10)의 시인 영역(VDA)을 제외한 나머지 표시 영역은, 제1 모드에서 프레임(31)에 의해 가려져 사용자에게 시인되지 않는 비시인 영역(NVDA)이 될 수 있다.The display area other than the visible area VDA of the display device 10 may be a non-visible area NVDA that is hidden by the frame 31 in the first mode and is not visible to the user.

표시 장치(10)가 웨어러블 장치(30)에 장착되어 제1 모드로 구동될 때, 중심부의 시인 영역(VDA)에서는 유효 영상이 표시될 수 있다. 그리고, 그 외의 비시인 영역(NVDA)에서는 영상이 표시되지 않거나, 블랙 혹은 더미 영상이 표시될 수 있다.When the display device 10 is mounted on the wearable device 30 and is driven in the first mode, the effective image can be displayed in the central view area VDA. In the other non-visible area NVDA, no image is displayed, or a black or dummy image can be displayed.

이와 달리, 표시 장치(10)가 웨어러블 장치(30)로부터 분리되어 제2 모드로 구동될 때, 표시 장치(10)의 표시 영역 전체가 사용자에게 시인될 수 있다.Alternatively, when the display device 10 is separated from the wearable device 30 and driven in the second mode, the entire display area of the display device 10 can be viewed by the user.

즉, 표시 장치(10)가 웨어러블 장치(30)로부터 분리되면, 표시 영역 전체가 시인 영역(VDA)이 될 수 있다. 이 경우, 표시 장치(10)의 표시 영역 전체에 유효 영상이 표시될 수 있다.That is, when the display device 10 is separated from the wearable device 30, the entire display area can be a visible area VDA. In this case, effective video can be displayed in the entire display area of the display device 10. [

본 발명의 실시예에 의하면, 표시 장치(10)의 구동 모드에 따라 유효 영상이 표시되는 영역이 상이할 수 있다.According to the embodiment of the present invention, the area in which the effective image is displayed may be different depending on the driving mode of the display device 10. [

본 발명의 일 실시예에서와 같이, 표시 장치(10)를 웨어러블 장치(30)와 함께 사용하는 경우, 다양한 형태의 영상을 접할 수 있다.As in the embodiment of the present invention, when the display device 10 is used together with the wearable device 30, various types of images can be contacted.

다만, 표시 장치(10)가 제1 모드로 구동될 때, 제1 화소 영역, 제2 화소 영역 및 제3 화소 영역이 비순차적으로 구동됨에 따라, 제1 화소 영역과 제2 화소 영역 간의 경계선과, 제2 화소 영역과 제3 화소 영역 간의 경계선이 시인될 수 있다.However, when the display device 10 is driven in the first mode, as the first pixel region, the second pixel region, and the third pixel region are driven in a non-sequential manner, the boundary line between the first pixel region and the second pixel region , The boundary line between the second pixel region and the third pixel region can be viewed.

따라서, 후술할 본 발명의 실시예에서는 표시 영역을 구성하는 복수의 영역들의 사이에서 경계선이 시인되는 것을 방지함과 더불어, 상기 영역들 사이의 경계에서 잔상이나 빛샘 간섭이 발생하는 것을 방지 또는 최소화할 수 있는 표시 장치 및 그의 구동 방법을 제안한다.Therefore, in the embodiment of the present invention to be described later, it is possible to prevent the boundary line from being visible between the plurality of areas constituting the display area, and to prevent or minimize the occurrence of afterimage or light-spot interference at the boundary between the areas And a method of driving the same.

도 2는 본 발명의 실시예에 의한 표시 장치의 표시 영역을 나타낸 도면이다.2 is a view showing a display area of a display device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 장치(10)는 표시 영역(AA)과 주변 영역(NA)을 포함할 수 있다.Referring to FIG. 2, the display device 10 according to an exemplary embodiment of the present invention may include a display area AA and a peripheral area NA.

표시 영역(AA)에는 다수의 화소들(PXL1, PXL2, PXL3)이 제공되며, 영상을 표시하는 활성 영역(active area)일 수 있다.The display area AA may be provided with a plurality of pixels PXL1, PXL2, and PXL3, and may be an active area for displaying an image.

주변 영역(NA)은 표시 영역(AA)의 외측에 존재할 수 있으며, 표시 영역(AA)을 둘러싸는 형태를 가질 수 있다.The peripheral area NA may exist outside the display area AA and may have a shape surrounding the display area AA.

주변 영역(NA)에는 화소들(PXL1, PXL2, PXL3)을 구동하기 위한 구성 요소들(예를 들어, 배선 등)이 위치할 수 있다. 주변 영역(NA)에는 화소들(PXL1, PXL2, PXL3)이 존재하지 않으므로, 비활성 영역(non-active area) 또는 비표시 영역으로 지칭될 수 있다.Components (e.g., wires, etc.) for driving the pixels PXL1, PXL2, and PXL3 may be located in the peripheral area NA. Since the pixels PXL1, PXL2, and PXL3 do not exist in the peripheral area NA, they may be referred to as a non-active area or a non-display area.

표시 영역(AA)은 제1 화소 영역(AA1), 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)을 포함할 수 있다.The display area AA may include a first pixel area AA1, a second pixel area AA2, and a third pixel area AA3.

제1 화소 영역(AA1)은 제2 화소 영역(AA2)의 일 측에 위치하고, 제3 화소 영역(AA3)은 제2 화소 영역(AA2)의 타 측에 위치할 수 있다. 즉, 제2 화소 영역(AA2)은 제1 화소 영역(AA1)과 제3 화소 영역(AA3) 사이에 위치할 수 있다.The first pixel area AA1 may be located on one side of the second pixel area AA2 and the third pixel area AA3 may be on the other side of the second pixel area AA2. That is, the second pixel area AA2 may be located between the first pixel area AA1 and the third pixel area AA3.

제2 화소 영역(AA2)은, 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)에 비하여 큰 면적을 가질 수 있다.The second pixel area AA2 may have a larger area than the first pixel area AA1 and the third pixel area AA3.

제1 화소 영역(AA1)에는 제1 화소들(PXL1)이 제공되고, 제2 화소 영역(AA2)에는 제2 화소들(PXL2)이 제공되며, 제3 화소 영역(AA3)에는 제3 화소들(PXL3)이 제공될 수 있다.The first pixels PXL1 are provided in the first pixel area AA1 and the second pixels PXL2 are provided in the second pixel area AA2 and the third pixels PXL2 are provided in the third pixel area AA3, (PXL3) may be provided.

제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 구동부들의 제어에 따라 소정의 휘도로 발광할 수 있으며, 이를 위해 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각은 발광 소자(예를 들어, 유기 발광 다이오드)를 포함할 수 있다.The first through third pixels PXL1, PXL2, and PXL3 may emit light at a predetermined brightness under the control of the driving units. For this purpose, each of the first through third pixels PXL1, PXL2, For example, an organic light emitting diode).

표시 영역(AA)의 중심부에 위치하는 제2 화소 영역(AA2)은 도 1c에 도시된 시인 영역(VDA)에 대응될 수 있다. 표시 영역(AA)의 양 측에 위치하는 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)은 도 1c에 도시된 비시인 영역(NVDA)에 대응될 수 있다.The second pixel area AA2 located at the center of the display area AA may correspond to the visible area VDA shown in Fig. 1C. The first pixel area AA1 and the third pixel area AA3 located on both sides of the display area AA may correspond to the non-visible area NVDA shown in Fig. 1C.

표시 장치(10)가 제1 모드로 구동될 때, 사용자는 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)에서 표시되는 영상은 볼 수 없으며, 제2 화소 영역(AA2)에서 표시되는 영상만을 볼 수 있다.When the display device 10 is driven in the first mode, the user can not see the images displayed in the first pixel area AA1 and the third pixel area AA3, Only images can be seen.

이를 위하여, 표시 장치(10)는 제2 화소 영역(AA2)에 유효 영상을 표시할 수 있으며, 제1 및 제3 화소 영역(AA1, AA3)에는 더미 영상을 표시할 수 있다. To this end, the display device 10 may display an effective image in the second pixel area AA2 and display dummy images in the first and third pixel areas AA1 and AA3.

이와 달리, 표시 장치(10)가 제2 모드로 구동될 때, 사용자는 제1 내지 제3 화소 영역(AA1, AA2, AA3)에서 표시되는 영상을 볼 수 있다.Alternatively, when the display device 10 is driven in the second mode, the user can view the images displayed in the first through third pixel areas AA1, AA2, and AA3.

이를 위하여, 표시 장치(10)가 제2 모드로 구동될 때 제1 내지 제3 화소 영역(AA1, AA2, AA3)을 포함한 표시 영역(AA) 전체에 유효 영상을 표시할 수 있다.To this end, when the display device 10 is driven in the second mode, the effective image can be displayed on the entire display area AA including the first to third pixel areas AA1, AA2, and AA3.

예를 들어, 표시 장치(10)가 제2 모드로 구동될 때, 제1 내지 제3 화소 영역(AA1, AA2, AA3)에서 표시되는 영상을 연결하여 표시 영역(AA) 전체에서 하나의 화면을 구현할 수 있다.For example, when the display device 10 is driven in the second mode, the images displayed in the first to third pixel areas AA1, AA2, and AA3 are connected to display one screen in the entire display area AA Can be implemented.

한편, 도 2에서는 제1 화소 영역(AA1), 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)의 폭이 동일한 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다.In FIG. 2, the widths of the first pixel area AA1, the second pixel area AA2, and the third pixel area AA3 are shown to be the same, but the present invention is not limited thereto.

예를 들어, 제1 화소 영역(AA1) 및/또는 제3 화소 영역(AA3)은, 제2 화소 영역(AA2)으로부터 멀어질수록 폭이 좁아지는 형상을 가질 수도 있다.For example, the first pixel area AA1 and / or the third pixel area AA3 may have a shape that becomes narrower as the distance from the second pixel area AA2 increases.

또는, 제1 화소 영역(AA1) 및/또는 제3 화소 영역(AA3)의 폭이 제2 화소 영역(AA2)의 폭보다 좁은 형상일 수도 있다. 이 경우, 제1 화소 영역(AA1) 및/또는 제3 화소 영역(AA3)은 수직 방향 또는 수평 방향을 따라 다수개가 배치될 수 있다.Alternatively, the width of the first pixel area AA1 and / or the third pixel area AA3 may be narrower than the width of the second pixel area AA2. In this case, the first pixel region AA1 and / or the third pixel region AA3 may be arranged in a plurality of vertical or horizontal directions.

도 3은 본 발명의 일 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이다.3 is a diagram specifically showing a configuration of a display device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 의한 표시 장치(10)는 화소들(PXL1, PXL2, PXL3)과 표시 구동부를 포함할 수 있다.Referring to FIG. 3, a display device 10 according to an embodiment of the present invention may include pixels PXL1, PXL2, and PXL3 and a display driver.

표시 구동부는, 제1 주사 구동부(211), 제2 주사 구동부(212), 제3 주사 구동부(213), 데이터 구동부(230), 제1 발광 구동부(311), 제2 발광 구동부(312), 제3 발광 구동부(313) 및 타이밍 제어부(250)를 포함할 수 있다.The display driver includes a first scan driver 211, a second scan driver 212, a third scan driver 213, a data driver 230, a first emission driver 311, a second emission driver 312, A third light emission driving unit 313, and a timing control unit 250.

제1 화소들(PXL1)은, 제1 더미 주사선(S10), 제1 주사선들(S11~S1j) 및 데이터선들(D1~Dm)에 의하여 구획된 제1 화소 영역(AA1)에 위치할 수 있다.The first pixels PXL1 may be located in the first pixel region AA1 defined by the first dummy scan line S10, the first scan lines S11 to S1j, and the data lines D1 to Dm .

제1 화소 영역(AA1)의 첫 번째 수평라인에 위치한 제1 화소들(PXL1)은 제1 더미 주사선(S10) 및 첫 번째 제1 주사선(S11)과 연결되며, 두 번째 수평라인부터 마지막 수평라인에 위치한 제1 화소들(PXL1)은 인접한 제1 주사선들(S11~S1j)과 연결될 수 있다. 예를 들어, i(i는 2 이상 자연수)번째 수평라인에 위치한 제1 화소들(PXL1)에는 i번째 제1 주사선(S1i)과 i-1번째 제1 주사선(S1i-1)이 연결될 수 있다.The first pixels PXL1 located on the first horizontal line of the first pixel area AA1 are connected to the first dummy scanning line S10 and the first first scanning line S11, The first pixels PXL1 may be connected to the adjacent first scan lines S11 to S1j. For example, the i-th first scanning line S1i and the (i-1) -th first scanning line S1i-1 may be connected to the first pixels PXL1 located in the i-th horizontal line .

이와 같은 제1 화소들(PXL1)은 제1 주사선들(S11~S1j)로부터 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 데이터 신호를 공급받을 수 있다.The first pixels PXL1 may receive data signals from the data lines D1 to Dm when the scan signals are supplied from the first scan lines S11 to S1j.

데이터 신호를 공급받은 제1 화소들(PXL1)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 상기 유기 발광 다이오드는 상기 전류량에 대응하는 휘도의 빛을 생성할 수 있다.The first pixels PXL1 supplied with the data signals can control the amount of current flowing from the first power source ELVDD to the second power source ELVSS via the organic light emitting diode (not shown) May generate light of a luminance corresponding to the amount of current.

제2 화소들(PXL2)은, 제2 더미 주사선(S20), 제2 주사선들(S21~S2n) 및 데이터선들(D1~Dm)에 의하여 구획된 제2 화소 영역(AA2)에 위치할 수 있다.The second pixels PXL2 may be located in the second pixel region AA2 partitioned by the second dummy scanning line S20, the second scanning lines S21 to S2n, and the data lines D1 to Dm .

제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)은 제2 더미 주사선(S20) 및 첫 번째 제2 주사선(S21)과 연결되며, 두 번째 수평라인부터 마지막 수평라인에 위치한 제2 화소들(PXL2)은 인접한 제2 주사선들(S21~S2n)과 연결될 수 있다. 예를 들어, i번째 수평라인에 위치한 제2 화소들(PXL2)에는 i번째 제2 주사선(S2i)과 i-1번째 제2 주사선(S2i-1)이 연결될 수 있다.The second pixels PXL2 located in the first horizontal line of the second pixel area AA2 are connected to the second dummy scanning line S20 and the first second scanning line S21, The second pixels PXL2 may be connected to the adjacent second scan lines S21 to S2n. For example, the i-th second scanning line S2i and the (i-1) th second scanning line S2i-1 may be connected to the second pixels PXL2 located on the i-th horizontal line.

이와 같은 제2 화소들(PXL2)은 제2 주사선들(S21~S2n)로부터 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 데이터 신호를 공급받을 수 있다.The second pixels PXL2 may receive data signals from the data lines D1 to Dm when the scan signals are supplied from the second scan lines S21 to S2n.

데이터 신호를 공급받은 제2 화소들(PXL2)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 상기 유기 발광 다이오드는 상기 전류량에 대응하는 휘도의 빛을 생성할 수 있다.The second pixels PXL2 supplied with the data signals can control the amount of current flowing from the first power source ELVDD to the second power source ELVSS via the organic light emitting diode (not shown) May generate light of a luminance corresponding to the amount of current.

제3 화소들(PXL3)은, 제3 더미 주사선(S30), 제3 주사선들(S31~S3k) 및 데이터선들(D1~Dm)에 의하여 구획된 제3 화소 영역(AA3)에 위치할 수 있다.The third pixels PXL3 may be located in the third pixel region AA3 partitioned by the third dummy scanning line S30, the third scanning lines S31 to S3k, and the data lines D1 to Dm .

제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)은 제3 더미 주사선(S30) 및 첫 번째 제3 주사선(S31)과 연결되며, 두 번째 수평라인부터 마지막 수평라인에 위치한 제3 화소들(PXL3)은 인접한 제3 주사선들(S31~S3k)과 연결될 수 있다. 예를 들어, i번째 수평라인에 위치한 제3 화소들(PXL3)에는 i번째 제3 주사선(S3i)과 i-1번째 제3 주사선(S3i-1)이 연결될 수 있다.The third pixels PXL3 located in the first horizontal line of the third pixel area AA3 are connected to the third dummy scanning line S30 and the first third scanning line S31, The third pixels PXL3 may be connected to the adjacent third scan lines S31 to S3k. For example, the i-th third scanning line S3i and the (i-1) th third scanning line S3i-1 may be connected to the third pixels PXL3 located on the i-th horizontal line.

이와 같은 제3 화소들(PXL3)은 제3 주사선들(S31~S3k)로부터 주사 신호가 공급될 때 데이터선들(D1~Dm)로부터 데이터 신호를 공급받을 수 있다.The third pixels PXL3 may receive data signals from the data lines D1 to Dm when the scan signals are supplied from the third scan lines S31 to S3k.

데이터 신호를 공급받은 제3 화소들(PXL3)은 제1 전원(ELVDD)으로부터 유기 발광 다이오드(미도시)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 상기 유기 발광 다이오드는 상기 전류량에 대응하는 휘도의 빛을 생성할 수 있다.The third pixels PXL3 supplied with the data signals can control the amount of current flowing from the first power source ELVDD to the second power source ELVSS via the organic light emitting diode (not shown) May generate light of a luminance corresponding to the amount of current.

본 발명의 실시예에 의하면, 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)은 제2 화소 영역(AA2)에 비하여 작은 면적을 가질 수 있다.According to the embodiment of the present invention, the first pixel area AA1 and the third pixel area AA3 may have a smaller area than the second pixel area AA2.

이 경우, 제1 화소들(PXL1) 및 제3 화소들(PXL3)의 개수는 제2 화소들(PXL2) 보다 적게 설정될 수 있으며, 제1 주사선들(S11~S1j) 및 제3 주사선들(S31~S3k)의 개수는 제2 주사선들(S21~S2n) 보다 적게 설정될 수 있다.In this case, the number of the first pixels PXL1 and the third pixels PXL3 may be set to be smaller than the second pixels PXL2, and the number of the first scan lines S11 to S1j and the third scan lines S31 to S3k may be set to be smaller than the second scanning lines S21 to S2n.

표시 장치(10)가 제2 모드로 구동되는 경우, 제1 화소 영역(AA1), 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)에서 유효 영상이 표시될 수 있다. 즉, 사용자는 제1 화소 영역(AA1), 제2 화소 영역(AA2) 및 제3 화소 영역(AA3)에서 표시되는 영상을 볼 수 있다.When the display device 10 is driven in the second mode, the effective image can be displayed in the first pixel area AA1, the second pixel area AA2, and the third pixel area AA3. That is, the user can view an image displayed in the first pixel area AA1, the second pixel area AA2, and the third pixel area AA3.

표시 장치(10)가 제1 모드로 구동되는 경우, 제2 화소 영역(AA2)에서 유효 영상이 표시되고, 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)은 웨어러블 장치(30)의 프레임(31)에 의하여 가려질 수 있다.When the display device 10 is driven in the first mode, the effective image is displayed in the second pixel area AA2 and the first pixel area AA1 and the third pixel area AA3 are displayed It can be covered by the frame 31.

표시 장치(10)가 제1 모드로 구동되는 경우 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)은 사용자에게 시인되지 않는 영역에 해당하므로, 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)의 영상 표시 동작을 중단시킬 수 있다.When the display device 10 is driven in the first mode, the first pixel area AA1 and the third pixel area AA3 correspond to an area which is not visually recognized by the user. Therefore, the first pixel area AA1 and the third pixel area AA2, The video display operation of the area AA3 can be stopped.

이를 위하여, 제1 화소들(PXL1) 및 제3 화소들(PXL3)에 연결된 제1 주사선들(S11~S1j) 및 제3 주사선들(S31~S3k)로 주사 신호를 공급하지 않고, 제1 화소들(PXL1) 및 제3 화소들(PXL3)로 별도의 데이터 신호를 공급하지 않을 수 있다.To this end, the scan signals are not supplied to the first scan lines S11 to S1j and the third scan lines S31 to S3k connected to the first pixels PXL1 and the third pixels PXL3, The third pixel PXL1 and the third pixel PXL3 may not supply a separate data signal.

또는, 표시 장치(10)가 제1 모드로 구동되는 경우 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)은 사용자에게 시인되지 않는 영역에 해당하므로, 제1 화소 영역(AA1) 및 제3 화소 영역(AA3)에 더미 영상이 표시되도록 할 수 있다.Alternatively, when the display device 10 is driven in the first mode, the first pixel area AA1 and the third pixel area AA3 correspond to an area that is not visually recognized by the user. Therefore, The dummy image can be displayed in the three pixel area AA3.

이를 위하여, 제1 화소들(PXL1) 및 제3 화소들(PXL3)에 연결된 제1 주사선들(S11~S1j) 및 제3 주사선들(S31~S3k)로 주사 신호를 공급하되, 제1 화소들(PXL1) 및 제3 화소들(PXL3)로 더미 데이터 신호를 공급할 수 있다.To this end, a scan signal is supplied to the first scan lines S11 to S1j and the third scan lines S31 to S3k connected to the first pixels PXL1 and the third pixels PXL3, The third pixel PXL1 and the third pixels PXL3.

제1 주사 구동부(211)는 타이밍 제어부(250)로부터의 제1 주사 구동부 제어신호(FLM1, CLK1, CLK2)에 대응하여, 제1 더미 주사선(S10)으로 제1 더미 주사 신호를 공급하고, 제1 주사선들(S11~S1j)로 제1 주사 신호들을 공급할 수 있다.The first scan driver 211 supplies the first dummy scan signal to the first dummy scan line S10 in response to the first scan driver control signals FLM1, CLK1, and CLK2 from the timing controller 250, And may supply the first scan signals to the first scan lines S11 to S1j.

예를 들어, 제1 주사 구동부(211)는, 제1 더미 주사선(S10) 및 제1 주사선들(S11~S1j)로 제1 더미 주사 신호와 제1 주사 신호들을 순차적으로 공급할 수 있다. 제1 더미 주사 신호와 제1 주사 신호들이 순차적으로 공급되면 제1 화소들(PXL1)이 수평라인 단위로 순차적으로 선택될 수 있다.For example, the first scan driver 211 may sequentially supply the first dummy scan signal and the first scan signals to the first dummy scan line S10 and the first scan lines S11 to S1j. When the first dummy scan signal and the first scan signals are sequentially supplied, the first pixels PXL1 may be sequentially selected in units of horizontal lines.

제2 주사 구동부(212)는 타이밍 제어부(250)로부터의 제2 주사 구동부 제어신호(FLM2, CLK1, CLK2)에 대응하여, 제2 더미 주사선(S20)으로 제2 더미 주사 신호를 공급하고, 제2 주사선들(S21~S2n)로 제2 주사 신호들을 공급할 수 있다.The second scan driver 212 supplies the second dummy scan signal to the second dummy scan line S20 in response to the second scan driver control signals FLM2, CLK1, and CLK2 from the timing controller 250, And can supply the second scan signals to the two scan lines S21 to S2n.

예를 들어, 제2 주사 구동부(212)는, 제2 더미 주사선(S20) 및 제2 주사선들(S21~S2n)로 제2 더미 주사 신호와 제2 주사 신호들을 순차적으로 공급할 수 있다. 제2 더미 주사 신호와 제2 주사 신호들이 순차적으로 공급되면 제2 화소들(PXL2)이 수평라인 단위로 순차적으로 선택될 수 있다.For example, the second scan driver 212 may sequentially supply the second dummy scan signal and the second scan signals to the second dummy scan line S20 and the second scan lines S21 to S2n. When the second dummy scanning signal and the second scanning signals are sequentially supplied, the second pixels PXL2 may be sequentially selected in units of horizontal lines.

제3 주사 구동부(213)는 타이밍 제어부(250)로부터의 제3 주사 구동부 제어신호(FLM3, CLK1, CLK2)에 대응하여, 제3 더미 주사선(S30)으로 제3 더미 주사 신호를 공급하고, 제3 주사선들(S31~S1k)로 제3 주사 신호들을 공급할 수 있다.The third scan driver 213 supplies a third dummy scan signal to the third dummy scan line S30 in response to the third scan driver control signals FLM3, CLK1, and CLK2 from the timing controller 250, And can supply the third scan signals to the three scan lines S31 to S1k.

예를 들어, 제3 주사 구동부(213)는, 제3 더미 주사선(S30) 및 제3 주사선들(S31~S3k)로 제3 더미 주사 신호와 제3 주사 신호들을 순차적으로 공급할 수 있다. 제3 더미 주사 신호와 제3 주사 신호들이 순차적으로 공급되면 제3 화소들(PXL3)이 수평라인 단위로 순차적으로 선택될 수 있다.For example, the third scan driver 213 may sequentially supply the third dummy scan signal and the third scan signals to the third dummy scan line S30 and the third scan lines S31 to S3k. The third pixels PXL3 may be sequentially selected in units of horizontal lines when the third dummy scanning signal and the third scanning signals are sequentially supplied.

표시 장치(10) 전체로 볼 때, 표시 장치(10)가 제1 모드 또는 제2 모드로 구동되는 경우, 각 프레임 기간마다 제1 화소들(PXL1), 제2 화소들(PXL2), 및 제3 화소들(PXL3)이 수평라인 단위로 순차적으로 선택될 수 있다.When the display device 10 is driven in the first mode or the second mode in the entire display device 10, the first pixels PXL1, the second pixels PXL2, Three pixels PXL3 may be sequentially selected in units of horizontal lines.

제1 발광 구동부(311)는 타이밍 제어부(250)로부터의 제1 발광 구동부 제어신호(EFLM1, CLK5, CLK6)에 대응하여 제1 발광 제어선들(E11~E1j)로 제1 발광 제어 신호들을 공급할 수 있다.The first light emission driving part 311 may supply the first light emission control signals to the first light emission control lines E11 to E1j in response to the first light emission driving part control signals EFLM1, CLK5 and CLK6 from the timing controller 250 have.

예를 들어, 제1 발광 구동부(311)는 제1 발광 제어선들(E11~E1j)로 제1 발광 제어 신호들을 순차적으로 공급할 수 있다.For example, the first light emitting driver 311 may sequentially supply the first light emitting control signals to the first light emitting control lines E11 to E1j.

제2 발광 구동부(312)는 타이밍 제어부(250)로부터의 제2 발광 구동부 제어신호(EFLM2, CLK5, CLK6)에 대응하여 제2 발광 제어선들(E21~E2n)로 제2 발광 제어 신호들을 공급할 수 있다.The second light emission driving unit 312 may supply the second light emission control signals to the second light emission control lines E21 to E2n corresponding to the second light emission driving unit control signals EFLM2, CLK5, and CLK6 from the timing controller 250 have.

예를 들어, 제2 발광 구동부(312)는 제2 발광 제어선들(E21~E2n)로 제2 발광 제어 신호들을 순차적으로 공급할 수 있다.For example, the second light emission driving unit 312 may sequentially supply the second light emission control signals to the second light emission control lines E21 to E2n.

제3 발광 구동부(313)는 타이밍 제어부(250)로부터의 제3 발광 구동부 제어신호(EFLM3, CLK5, CLK6)에 대응하여 제3 발광 제어선들(E31~E3k)로 제3 발광 제어 신호들을 공급할 수 있다.The third light emission driving unit 313 may supply the third light emission control signals to the third light emission control lines E31 to E3k in response to the third light emission driving unit control signals EFLM3, CLK5, and CLK6 from the timing controller 250 have.

예를 들어, 제3 발광 구동부(313)는 제3 발광 제어선들(E31~E3k)로 제3 발광 제어 신호들을 순차적으로 공급할 수 있다.For example, the third light emitting driver 313 may sequentially supply the third light emitting control signals to the third light emitting control lines E31 to E3k.

한편, 발광 제어 신호들은 화소들(PXL1, PXL2, PXL3)에 포함되는 트랜지스터가 턴-오프될 수 있도록 게이트 오프 전압(예를 들면, 하이 전압)으로 설정될 수 있다. 또한, 주사 신호는 화소들(PXL1, PXL2, PXL3)에 포함되는 트랜지스터가 턴-온될 수 있도록 게이트 온 전압(예를 들면, 로우 전압)으로 설정될 수 있다.On the other hand, the emission control signals can be set to a gate off voltage (e.g., a high voltage) so that the transistors included in the pixels PXL1, PXL2, and PXL3 can be turned off. In addition, the scan signal may be set to a gate-on voltage (e.g., a low voltage) so that the transistors included in the pixels PXL1, PXL2, and PXL3 may be turned on.

데이터 구동부(230)는 데이터 제어신호(DCS)에 대응하여 데이터선들(D1~Dm)로 데이터 신호들을 공급할 수 있다.The data driver 230 may supply the data signals to the data lines D1 to Dm in response to the data control signal DCS.

데이터선들(D1~Dm)로 공급된 데이터 신호들은 각 주사 신호에 의하여 선택된 화소들(PXL1, PXL2, PXL3)로 공급된다.The data signals supplied to the data lines D1 to Dm are supplied to the pixels PXL1, PXL2 and PXL3 selected by the respective scan signals.

타이밍 제어부(250)는 데이터 제어신호(DCS)를 데이터 구동부(230)로 공급할 수 있다. 또한, 타이밍 제어부(250)는 외부에서 입력되는 영상 데이터를 데이터 구동부(230)의 사양에 맞는 영상 데이터(DATA)로 변환하여, 데이터 구동부(230)로 공급할 수 있다.The timing controller 250 may supply the data control signal DCS to the data driver 230. The timing controller 250 may convert image data input from the outside into image data (DATA) conforming to the specifications of the data driver 230 and supply the image data to the data driver 230.

데이터 제어신호(DCS)에는 소스 시작신호, 소스 출력 인에이블 신호, 소스 샘플링 클럭 등이 포함될 수 있다. 소스 시작신호는 데이터 구동부(230)의 데이터 샘플링 시작 시점을 제어할 수 있다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(230)의 샘플링 동작을 제어할 수 있다. 소스 출력 인에이블 신호는 데이터 구동부(230)의 출력 타이밍을 제어할 수 있다.The data control signal DCS may include a source start signal, a source output enable signal, a source sampling clock, and the like. The source start signal may control the data sampling start timing of the data driver 230. The source sampling clock may control the sampling operation of the data driver 230 based on the rising or falling edge. The source output enable signal may control the output timing of the data driver 230.

타이밍 제어부(250)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 주사 구동부 제어신호들(FLM1, FLM2, FLM3, CLK1, CLK2)을 주사 구동부들(211, 212, 213)로 공급할 수 있다.The timing controller 250 may supply the scan driver control signals FLM1, FLM2, FLM3, CLK1, and CLK2 generated based on the timing signals supplied from the outside to the scan drivers 211, 212, and 213, respectively.

제1 주사 구동부 제어신호는 제1 시작 신호(FLM1) 및 클럭 신호들(CLK1, CLK2)을 포함할 수 있다. 제1 시작 신호(FLM1)는 제1 더미 주사 신호의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2)은 제1 시작 신호(FLM1)를 쉬프트시키기 위하여 사용될 수 있다.The first scan driver control signal may include a first start signal FLM1 and clock signals CLK1 and CLK2. The first start signal FLM1 controls the supply timing of the first dummy scan signal, and the clock signals CLK1 and CLK2 can be used to shift the first start signal FLM1.

제2 주사 구동부 제어신호(SCS2)는 제2 시작 신호(FLM2) 및 클럭 신호들(CLK1, CLK2)을 포함할 수 있다. 제2 시작 신호(FLM2)는 제2 더미 주사 신호의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2)은 제2 시작 신호(FLM2)를 쉬프트시키기 위하여 사용될 수 있다.The second scan driver control signal SCS2 may include a second start signal FLM2 and clock signals CLK1 and CLK2. The second start signal FLM2 controls the supply timing of the second dummy scan signal, and the clock signals CLK1 and CLK2 can be used to shift the second start signal FLM2.

제3 주사 구동부 제어신호(SCS3)는 제3 시작 신호(FLM3) 및 클럭 신호들(CLK1, CLK2)을 포함할 수 있다. 제3 시작 신호(FLM3)는 제3 더미 주사 신호들의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2)은 제3 시작 신호(FLM3)를 쉬프트시키기 위하여 사용될 수 있다.The third scan driver control signal SCS3 may include the third start signal FLM3 and the clock signals CLK1 and CLK2. The third start signal FLM3 controls the supply timing of the third dummy scan signals, and the clock signals CLK1 and CLK2 can be used to shift the third start signal FLM3.

주사 구동부들(211, 212, 213)에는 동일한 클럭 신호들(CLK1, CLK2)이 공급될 수 있다.The same clock signals CLK1 and CLK2 may be supplied to the scan drivers 211, 212, and 213, respectively.

타이밍 제어부(250)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 발광 구동부 제어신호들(EFLM1, EFLM2, EFLM3, CLK5, CLK6)을 발광 구동부들(311, 312, 313)로 공급할 수 있다.The timing controller 250 may supply the light emission driver control signals EFLM1, EFLM2, EFLM3, CLK5, and CLK6 generated based on the timing signals supplied from the outside to the light emission drivers 311, 312, and 313.

제1 발광 구동부 제어신호는 제4 시작 신호(EFLM1) 및 클럭 신호들(CLK5, CLK6)을 포함할 수 있다. 제4 시작 신호(EFLM1)는 제1 발광 제어 신호들의 공급 타이밍을 제어하며, 클럭 신호들(CLK5, CLK6)은 제4 시작 신호(EFLM1)를 쉬프트시키기 위하여 사용될 수 있다.The first light emitting driver control signal may include a fourth start signal EFLM1 and clock signals CLK5 and CLK6. The fourth start signal EFLM1 controls the supply timing of the first emission control signals, and the clock signals CLK5 and CLK6 can be used to shift the fourth start signal EFLM1.

제2 발광 구동부 제어신호는 제5 시작 신호(EFLM2) 및 클럭 신호들(CLK5, CLK6)을 포함할 수 있다. 제5 시작 신호(EFLM2)는 제2 발광 제어 신호들의 공급 타이밍을 제어하며, 클럭 신호들(CLK5, CLK6)은 제5 시작 신호(EFLM2)를 쉬프트시키기 위하여 사용될 수 있다.The second light emitting driver control signal may include a fifth start signal EFLM2 and clock signals CLK5 and CLK6. The fifth start signal EFLM2 controls the supply timing of the second emission control signals, and the clock signals CLK5 and CLK6 can be used to shift the fifth start signal EFLM2.

제3 발광 구동부 제어신호는 제6 시작 신호(EFLM3) 및 클럭 신호들(CLK5, CLK6)을 포함할 수 있다. 제6 시작 신호(EFLM3)는 제3 발광 제어 신호들의 공급 타이밍을 제어하며, 클럭 신호들(CLK5, CLK6)은 제6 시작 신호(EFLM3)를 쉬프트시키기 위하여 사용될 수 있다.The third light emitting driver control signal may include a sixth start signal EFLM3 and clock signals CLK5 and CLK6. The sixth start signal EFLM3 controls the supply timing of the third emission control signals, and the clock signals CLK5 and CLK6 can be used to shift the sixth start signal EFLM3.

발광 구동부들(311, 312, 313)에는 동일한 클럭 신호들(CLK5, CLK6)이 공급될 수 있다.The same clock signals CLK5 and CLK6 may be supplied to the light emitting drivers 311, 312 and 313. [

한편, 도 3에서는 제1 발광 구동부(311)에 제4 시작 신호(EFLM1)가 공급되고, 제2 발광 구동부(312)에 제5 시작 신호(EFLM2)가 공급되며, 제3 발광 구동부(313)에 제6 시작 신호(EFLM3)가 공급되는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 3, a fourth start signal EFLM1 is supplied to the first light emission driving unit 311, a fifth start signal EFLM2 is supplied to the second light emission driving unit 312, a third start signal EFLM2 is supplied to the third light emission driving unit 313, Although the sixth start signal EFLM3 is shown as being supplied to the first and second input terminals, the present invention is not limited thereto.

예를 들어, 시작 신호는 제1 발광 구동부(311)에만 공급되고, 제2 발광 구동부(312)는 마지막 제1 발광 제어선(E1j)의 출력 신호를 시작 신호로서 공급받을 수도 있다. 또한, 제3 발광 구동부(313)는 마지막 제2 발광 제어선(E2n)의 출력 신호를 시작 신호로서 공급받을 수도 있다.For example, the start signal may be supplied only to the first light emitting driver 311, and the second light emitting driver 312 may receive the output signal of the last first light emitting control line E1j as a start signal. Also, the third light emitting driver 313 may receive the output signal of the last second light emitting control line E2n as a start signal.

도 3에서는 주사 구동부들(211, 212, 213), 발광 구동부들(311, 312, 313), 데이터 구동부(230) 및 타이밍 제어부(250)를 개별적으로 도시하였으나, 상기 구성 요소들 중 적어도 일부는 필요에 따라 통합될 수 있다.Although the scan drivers 211, 212 and 213, the light emitting drivers 311, 312 and 313, the data driver 230 and the timing controller 250 are separately shown in FIG. 3, It can be integrated as needed.

또한, 주사 구동부들(211, 212, 213), 발광 구동부들(311, 312, 313), 데이터 구동부(230) 및 타이밍 제어부(250)는 칩 온 글래스(Chip On Glass), 칩 온 플라스틱(Chip On Plastic), 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip On Film) 등과 같은 다양한 방식에 의하여 설치될 수 있다.The scan drivers 211, 212 and 213, the light emission drivers 311, 312 and 313, the data driver 230 and the timing controller 250 may be chip on glass, On Plastic, Tape Carrier Package, Chip On Film, and the like.

도 4는 도 3에 도시된 제1 화소의 일 실시예를 나타낸 도면이다.4 is a diagram illustrating an embodiment of the first pixel shown in FIG.

도 4에서는 설명의 편의를 위하여, m번째 데이터선(Dm) 및 i번째 제1 주사선(S1i)에 접속된 제1 화소(PXL1)를 도시하기로 한다.4, a first pixel PXL1 connected to an m-th data line Dm and an i-th first scanning line S1i is illustrated for convenience of explanation.

도 4를 참조하면, 본 발명의 실시예에 의한 제1 화소(PXL1)는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.Referring to FIG. 4, the first pixel PXL1 may include an organic light emitting diode (OLED), a first transistor T1 through a seventh transistor T7, and a storage capacitor Cst. have.

유기 발광 다이오드(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 화소 전원(ELVSS)에 접속될 수 있다. 이와 같은 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.The anode of the organic light emitting diode OLED may be connected to the first transistor T1 via the sixth transistor T6 and the cathode thereof may be connected to the second pixel power ELVSS. The organic light emitting diode OLED may generate light of a predetermined luminance corresponding to the amount of current supplied from the first transistor T1.

유기 발광 다이오드(OLED)로 전류가 흐를 수 있도록 제1 화소 전원(ELVDD)은 제2 화소 전원(ELVSS)보다 높은 전압으로 설정될 수 있다.The first pixel power ELVDD may be set to a higher voltage than the second pixel power ELVSS so that current can flow through the organic light emitting diode OLED.

제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 다이오드(OLED)의 애노드 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 제1 주사선(S1i+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 제1 주사선(S1i+1)으로 주사신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 다이오드(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다.The seventh transistor T7 may be connected between the initialization power source Vint and the anode of the organic light emitting diode OLED. The gate electrode of the seventh transistor T7 may be connected to the (i + 1) th first scanning line S1i + 1. The seventh transistor T7 is turned on when the scan signal is supplied to the (i + 1) th scan line S1i + 1 to supply the voltage of the reset power source Vint to the anode of the organic light emitting diode OLED . Here, the initialization power supply Vint may be set to a lower voltage than the data signal.

한편, 도 4에서는 제7 트랜지스터(T7)의 게이트 전극에 i+1번째 제1 주사선(S1i+1)이 접속되는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 제7 트랜지스터(T7)의 게이트 전극은 i번째 제1 주사선(S1i)에 접속될 수도 있고, i-1번째 제1 주사선(S1i-1)에 접속될 수도 있다.In FIG. 4, the (i + 1) th scan line S1i + 1 is connected to the gate electrode of the seventh transistor T7, but the present invention is not limited thereto. For example, the gate electrode of the seventh transistor T7 may be connected to the i-th first scanning line S1i or to the (i-1) th first scanning line S1i-1.

제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 유기 발광 다이오드(OLED) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6) 게이트 전극은 i번째 제1 발광 제어선(E1i)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 제1 발광 제어선(E1i)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.The sixth transistor T6 may be connected between the first transistor T1 and the organic light emitting diode OLED. The gate electrode of the sixth transistor T6 may be connected to the i-th first emission control line E1i. The sixth transistor T6 may be turned off when the emission control signal is supplied to the i-th first emission control line E1i, and may be turned on in other cases.

제5 트랜지스터(T5)는 제1 화소 전원(ELVDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 제1 발광 제어선(E1i)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 제1 발광 제어선(E1i)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.The fifth transistor T5 may be connected between the first pixel power ELVDD and the first transistor T1. The gate electrode of the fifth transistor T5 may be connected to the i-th first emission control line E1i. The fifth transistor T5 may be turned off when the emission control signal is supplied to the i-th first emission control line E1i, and may be turned on in other cases.

제1 트랜지스터(T1; 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 화소 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제10 노드(N10)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제10 노드(N10)의 전압에 대응하여, 제1 화소 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 화소 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.The first electrode of the first transistor T1 is connected to the first pixel power supply ELVDD via the fifth transistor T5 and the second electrode of the driving transistor is connected to the organic light emitting diode Lt; RTI ID = 0.0 > (OLED). &Lt; / RTI > The gate electrode of the first transistor T1 may be connected to the tenth node N10. The first transistor T1 controls the amount of current flowing from the first pixel power source ELVDD to the second pixel power ELVSS via the organic light emitting diode OLED in response to the voltage of the tenth node N10. can do.

제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제1 주사선(S1i)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 제1 주사선(S1i)으로 주사신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.The third transistor T3 may be connected between the second electrode of the first transistor T1 and the tenth node N10. The gate electrode of the third transistor T3 may be connected to the i-th first scanning line S1i. The third transistor T3 is turned on when a scan signal is supplied to the i-th first scan line S1i to electrically connect the second electrode of the first transistor T1 to the tenth node N10 . Accordingly, when the third transistor T3 is turned on, the first transistor T1 may be connected in a diode form.

제4 트랜지스터(T4)는 제10 노드(N10)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 제1 주사선(S1i-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 제1 주사선(S1i-1)으로 주사신호가 공급될 때 턴-온되어 제10 노드(N10)로 초기화 전원(Vint)의 전압을 공급할 수 있다.The fourth transistor T4 may be connected between the tenth node N10 and the initialization power source Vint. The gate electrode of the fourth transistor T4 may be connected to the (i-1) th first scanning line S1i-1. The fourth transistor T4 may be turned on when a scan signal is supplied to the (i-1) th scan line S1i-1 to supply a voltage of the reset power source Vint to the tenth node N10 .

한편, 도 4에 도시된 제1 화소(PXL1)가 제1 화소 영역(AA1)의 첫 번째 수평 라인에 위치하는 경우, 제4 트랜지스터(T4)의 게이트 전극은, i-1번째 제1 주사선(S1i-1)에 대응하는 것으로서, 제1 더미 주사선(S10)에 접속될 수 있다.On the other hand, when the first pixel PXL1 shown in FIG. 4 is located on the first horizontal line of the first pixel area AA1, the gate electrode of the fourth transistor T4 is connected to the (i-1) S1i-1), and can be connected to the first dummy scanning line S10.

제2 트랜지스터(T2)는 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 제1 주사선(S1i)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 제1 주사선(S1i)으로 주사신호가 공급될 때 턴-온되어 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.The second transistor T2 may be connected between the mth data line Dm and the first electrode of the first transistor T1. The gate electrode of the second transistor T2 may be connected to the i-th first scanning line S1i. The second transistor T2 is turned on when a scan signal is supplied to the i-th first scan line S1i to electrically connect the m-th data line Dm and the first electrode of the first transistor T1 to each other. .

스토리지 커패시터(Cst)는 제1 화소 전원(ELVDD)과 제10 노드(N10) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장할 수 있다.The storage capacitor Cst may be connected between the first pixel power ELVDD and the tenth node N10. The storage capacitor Cst may store a data signal and a voltage corresponding to a threshold voltage of the first transistor T1.

한편, 제2 화소(PXL2) 및 제3 화소(PXL3)는 제1 화소(PXL1)와 동일한 회로로 구현될 수 있다. 따라서, 제2 화소(PXL2) 및 제3 화소(PXL3)에 대한 상세한 설명은 생략하기로 한다.Meanwhile, the second pixel PXL2 and the third pixel PXL3 may be implemented by the same circuit as the first pixel PXL1. Therefore, detailed description of the second pixel PXL2 and the third pixel PXL3 will be omitted.

또한, 도 4에서 설명된 화소 구조는 세 개의 주사선과 발광 제어선을 이용하는 하나의 예에 해당할 뿐이므로, 본 발명의 화소(PXL1, PXL2, PXL3)가 상기 화소 구조에 한정되는 것은 아니다. 실제로, 화소는 유기 발광 다이오드(OLED)로 전류를 공급할 수 있는 회로 구조를 가지며, 현재 공지된 다양한 구조 중 어느 하나로 선택될 수 있다.In addition, since the pixel structure described in FIG. 4 corresponds only to one example using three scanning lines and emission control lines, the pixels PXL1, PXL2, and PXL3 of the present invention are not limited to the pixel structure. In practice, the pixel has a circuit structure capable of supplying current to the organic light emitting diode (OLED), and can be selected from any of various structures currently known.

본 발명에서 유기 발광 다이오드(OLED)는 구동 트랜지스터로부터 공급되는 전류량에 대응하여 적색, 녹색 및 청색을 포함한 다양한 광을 생성할 수 있지만, 이에 한정되지는 않는다. 예를 들어, 유기 발광 다이오드(OLED)는 구동 트랜지스터로부터 공급되는 전류량에 대응하여 백색 광을 생성할 수도 있다. 이 경우, 별도의 컬러 필터 등을 이용하여 컬러 영상을 구현할 수 있다.In the present invention, the organic light emitting diode (OLED) can generate various light including red, green and blue according to the amount of current supplied from the driving transistor, but is not limited thereto. For example, the organic light emitting diode OLED may generate white light corresponding to the amount of current supplied from the driving transistor. In this case, a color image can be implemented using a separate color filter or the like.

도 5는 도 4에 도시된 제1 화소의 구동 방법을 설명하기 위한 도면이다.FIG. 5 is a diagram for explaining a method of driving the first pixel shown in FIG.

먼저 i번째 제1 발광 제어선(E1i)으로 발광 제어신호(F1i)가 공급된다. i번째 제1 발광 제어선(E1i)으로 발광 제어신호(F1i)가 공급되면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 이때, 제1 화소(PXL1)는 비발광 상태로 설정될 수 있다.First, the emission control signal F1i is supplied to the i-th first emission control line E1i. the fifth transistor T5 and the sixth transistor T6 are turned off when the emission control signal F1i is supplied to the i-th first emission control line E1i. At this time, the first pixel PXL1 may be set to the non-emission state.

이후, i-1번째 제1 주사선(S1i-1)으로 주사 신호(G1i-1)가 공급되어 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 초기화전원(Vint)의 전압이 제10 노드(N10)로 공급된다. 그러면, 제10 노드(N10)는 초기화전원(Vint)의 전압으로 초기화될 수 있다.Thereafter, the scan signal G1i-1 is supplied to the (i-1) th first scan line S1i-1, and the fourth transistor T4 is turned on. When the fourth transistor T4 is turned on, the voltage of the initialization power source Vint is supplied to the tenth node N10. Then, the tenth node N10 can be initialized to the voltage of the initializing power supply Vint.

제10 노드(N10)가 초기화전원(Vint)의 전압으로 초기화된 후 i번째 제1 주사선(S1i)으로 주사 신호(G1i)가 공급된다. i번째 제1 주사선(S1i)으로 주사 신호(G1i)가 공급되면 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다.After the tenth node N10 is initialized to the voltage of the initializing power source Vint, the scan signal G1i is supplied to the i-th first scan line S1i. When the scan signal G1i is supplied to the i-th first scan line S1i, the second transistor T2 and the third transistor T3 are turned on.

제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)가 다이오드 형태로 연결된다.When the third transistor T3 is turned on, the first transistor T1 is diode-connected.

제2 트랜지스터(T2)가 턴-온되면 m번째 데이터선(Dm)으로부터의 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 공급된다. 이때, 제10 노드(N10)가 데이터 신호보다 낮은 초기화전원(Vint)의 전압으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온될 수 있다. 제1 트랜지스터(T1)가 턴-온되면 데이터 신호에서 제1 트랜지스터(T1)의 문턱전압을 감한 전압이 제10 노드(N10)에 인가된다. 스토리지 커패시터(Cst)는 제10 노드(N10)에 인가된 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.When the second transistor T2 is turned on, the data signal from the mth data line Dm is supplied to the first electrode of the first transistor T1. At this time, the first transistor T1 may be turned on because the tenth node N10 is initialized to the voltage of the initialization power source Vint lower than the data signal. When the first transistor T1 is turned on, a voltage obtained by subtracting the threshold voltage of the first transistor T1 from the data signal is applied to the tenth node N10. The storage capacitor Cst stores the data signal applied to the tenth node N10 and the voltage corresponding to the threshold voltage of the first transistor T1.

이후, i+1번째 제1 주사선(S1i+1)으로 주사 신호(G1i+1)가 공급된다. i+1번째 제1 주사선(S1i+1)으로 주사 신호(G1i+1)가 공급되면 제7 트랜지스터(T7)가 턴-온된다.Then, the scanning signal G1i + 1 is supplied to the i + 1 th scanning line S1i + 1. When the scan signal G1i + 1 is supplied to the (i + 1) th scan line S1i + 1, the seventh transistor T7 is turned on.

제7 트랜지스터(T7)가 턴-온되면 초기화전원(Vint)의 전압이 유기 발광 다이오드(OLED)의 애노드 전극으로 공급된다. 그러면, 유기 발광 다이오드(OLED)에 기생적으로 형성된 기생 커패시터가 방전되고, 이에 따라 블랙 표현 능력을 향상시킬 수 있다.When the seventh transistor T7 is turned on, the voltage of the initialization power source Vint is supplied to the anode electrode of the organic light emitting diode OLED. Then, the parasitic capacitor formed in the organic light emitting diode (OLED) is discharged, thereby improving the black display capability.

이 후, i번째 제1 발광 제어선(E1i)으로 발광 제어신호(F1i)의 공급이 중단된다.Thereafter, the supply of the emission control signal F1i to the i-th first emission control line E1i is stopped.

i번째 제1 발광 제어선(E1i)으로 발광 제어신호(F1i)의 공급이 중단되면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 그러면, 제1 전원(ELVDD)으로부터 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 이어지는 전류 경로가 형성된다.the fifth transistor T5 and the sixth transistor T6 are turned on when the supply of the emission control signal F1i to the i-th first emission control line E1i is interrupted. The current path from the first power source ELVDD to the second power source ELVSS via the fifth transistor T5, the first transistor T1, the sixth transistor T6 and the organic light emitting diode OLED is .

이때, 제1 트랜지스터(T1)는 제10 노드(N10)의 전압에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다.At this time, the first transistor T1 controls the amount of current flowing from the first power source ELVDD to the second power source ELVSS via the organic light emitting diode OLED in response to the voltage of the tenth node N10. The organic light emitting diode OLED generates light having a predetermined luminance corresponding to the amount of current supplied from the first transistor Tl.

실제로, 제1 화소(PXL1)는 상술한 과정을 반복하면서 소정 휘도의 빛을 생성할 수 있다. 또한, 제2 화소(PXL2) 및 제3 화소(PXL3) 역시 제1 화소(PXL1)와 동일한 방식으로 구동될 수 있다.In fact, the first pixel PXL1 can generate light of a predetermined luminance while repeating the above-described process. Also, the second pixel PXL2 and the third pixel PXL3 may be driven in the same manner as the first pixel PXL1.

i번째 제1 발광 제어선(E1i)으로 공급되는 발광 제어신호(F1i)는, 데이터 신호가 화소(PXL1, PXL2, PXL3)에 충전되는 기간 동안 화소(PXL1, PXL2, PXL3)가 비발광 상태로 설정되도록 적어도 하나의 주사신호와 중첩되도록 공급될 수 있다. 이와 같은 발광 제어신호(F1i)의 공급 타이밍은 다양한 형태로 변화될 수 있다.the emission control signals F1i supplied to the i-th first emission control line E1i are set to the non-emission state of the pixels PXL1, PXL2, and PXL3 during the period in which the data signals are charged in the pixels PXL1, PXL2, To be set so as to overlap with at least one scanning signal. The supply timing of the emission control signal F1i may be changed in various forms.

도 6은 도 3에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다.FIG. 6 is a diagram illustrating the configuration of the scan driver shown in FIG. 3 in more detail.

도 6을 참조하면, 제1 주사 구동부(211)는 제1 더미 스테이지(DST10)와 제1 주사 스테이지들(SST11~SST1j)을 포함할 수 있다.Referring to FIG. 6, the first scan driver 211 may include a first dummy stage DST10 and first scan stages SST11 to SST1j.

제1 더미 스테이지(DST10)는 첫 번째 제1 주사 스테이지(SST11)의 이전 단에 위치할 수 있다.The first dummy stage DST10 may be located at the previous stage of the first first scanning stage SST11.

제1 더미 스테이지(DST10)는 제1 더미 주사선(S10)의 일단에 연결되고, 제1 더미 주사선(S10)을 통해 제1 더미 주사 신호(G10)를 공급할 수 있다.The first dummy stage DST10 is connected to one end of the first dummy scanning line S10 and can supply the first dummy scanning signal G10 through the first dummy scanning line S10.

제1 주사 스테이지들(SST11~SST1j)은 각각 제1 주사선들(S11~S1j)의 일단에 연결되고, 이를 통해 제1 주사선들(S11~S1j)로 제1 주사 신호들(G11~G1j)을 공급할 수 있다.The first scan stages SST11 to SST1j are respectively connected to one ends of the first scan lines S11 to S1j so that the first scan signals G11 to G1j are supplied to the first scan lines S11 to S1j through the first scan lines S11 to S1j, Can supply.

제1 더미 스테이지(DST10)는 제1 더미 주사선(S10)을 통해 제1 화소 영역(AA1)의 첫 번째 수평라인에 위치한 제1 화소들(PXL1)과 연결될 수 있다. 특히, 제1 더미 스테이지(DST10)는 도 4에 도시된 제1 화소(PXL1)의 제4 트랜지스터(T4)의 게이트 전극과 연결될 수 있다.The first dummy stage DST10 may be connected to the first pixels PXL1 located on the first horizontal line of the first pixel area AA1 through the first dummy scanning line S10. In particular, the first dummy stage DST10 may be connected to the gate electrode of the fourth transistor T4 of the first pixel PXL1 shown in Fig.

이때, 첫 번째 제1 주사 스테이지(SST11)는 첫 번째 제1 주사선(S11)을 통해 제1 화소 영역(AA1)의 첫 번째 수평라인에 위치한 제1 화소들(PXL1)과 연결될 수 있으며, 특히 도 4에 도시된 제1 화소(PXL1)의 제2 트랜지스터(T2)와 제3 트랜지스터(T3)의 게이트 전극에 연결될 수 있다.At this time, the first first scanning stage SST11 may be connected to the first pixels PXL1 located on the first horizontal line of the first pixel region AA1 through the first first scanning line S11, And may be connected to the gate electrode of the third transistor T3 and the second transistor T2 of the first pixel PXL1 shown in FIG.

또한, 두 번째 제1 스테이지(SST12)는 두 번째 제1 주사선(S12)을 통해 제1 화소 영역(AA1)의 첫 번째 수평라인에 위치한 제1 화소들(PXL1)과 연결될 수 있으며, 특히 도 4에 도시된 제1 화소(PXL1)의 제7 트랜지스터(T7)의 게이트 전극에 연결될 수 있다.The second first stage SST12 may be connected to the first pixels PXL1 located on the first horizontal line of the first pixel region AA1 through the second first scan line S12, May be connected to the gate electrode of the seventh transistor T7 of the first pixel PXL1 shown in Fig.

제1 더미 스테이지(DST10)와 제1 주사 스테이지들(SST11~SST1j)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다. 또한, 제1 더미 스테이지(DST10)와 제1 주사 스테이지들(SST11~SST1j)은 동일한 회로로 구현될 수 있다.The first dummy stage DST10 and the first scan stages SST11 to SST1j may be operated corresponding to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [ In addition, the first dummy stage DST10 and the first scan stages SST11 to SST1j may be implemented by the same circuit.

제1 더미 스테이지(DST10)는 타이밍 제어부(250)로부터 공급되는 제1 시작 신호(FLM1)를 공급받을 수 있다. 또한, 제1 주사 스테이지들(SST11~SST1j)은 제1 더미 스테이지(DST10) 또는 이전 주사 스테이지의 출력 신호(즉, 주사 신호)를 공급받을 수 있다.The first dummy stage DST10 may receive the first start signal FLM1 supplied from the timing controller 250. [ In addition, the first scan stages SST11 to SST1j may be supplied with the output signals (i.e., scan signals) of the first dummy stage DST10 or the previous scan stage.

예를 들어, 첫 번째 제1 주사 스테이지(SST11)는 제1 더미 스테이지(DST10)의 출력 신호(G10)를 공급받고, 나머지 제1 주사 스테이지들(SST12~SST1j)은 이전 주사 스테이지의 출력 신호(즉, 제1 주사 신호)를 공급받을 수 있다.For example, the first first scanning stage SST11 receives the output signal G10 of the first dummy stage DST10, and the remaining first scanning stages SST12 to SST1j receive the output signal GST of the previous scanning stage That is, the first scan signal).

다음으로, 제2 주사 구동부(212)는 제2 더미 스테이지(DST20)와 제2 주사 스테이지들(SST21~SST2n)을 포함할 수 있다.Next, the second scan driver 212 may include a second dummy stage DST20 and second scan stages SST21 to SST2n.

제2 더미 스테이지(DST20)는 첫 번째 제2 주사 스테이지(SST21)의 이전 단에 위치할 수 있다. 즉, 제2 더미 스테이지(DST20)는 마지막 제1 주사 스테이지(SST1j)와 첫 번째 제2 주사 스테이지(SST21) 사이에 위치할 수 있다.The second dummy stage DST20 may be located at the previous stage of the first second scanning stage SST21. That is, the second dummy stage DST20 may be positioned between the last first scanning stage SST1j and the first second scanning stage SST21.

제2 더미 스테이지(DST20)는 제2 더미 주사선(S20)의 일단에 연결되고, 제2 더미 주사선(S20)을 통해 제2 더미 주사 신호(G20)를 공급할 수 있다.The second dummy stage DST20 is connected to one end of the second dummy scanning line S20 and can supply the second dummy scanning signal G20 through the second dummy scanning line S20.

제2 주사 스테이지들(SST21~SST2n)은 각각 제2 주사선들(S21~S2n)의 일단에 연결되고, 이를 통해 제2 주사선들(S21~S2n)로 제2 주사 신호들(G21~G2n)을 공급할 수 있다.The second scan stages SST21 to SST2n are connected to one ends of the second scan lines S21 to S2n to respectively supply the second scan signals G21 to G2n to the second scan lines S21 to S2n Can supply.

제2 더미 스테이지(DST20)는 제2 더미 주사선(S20)을 통해 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)과 연결될 수 있다. 제2 화소들(PXL2)은 도 4에 도시된 제1 화소(PXL1)와 동일한 구성을 가지므로, 제2 더미 스테이지(DST20)는 제2 화소(PXL2)에 포함된 제4 트랜지스터의 게이트 전극과 연결될 수 있다.The second dummy stage DST20 may be connected to the second pixels PXL2 located on the first horizontal line of the second pixel region AA2 through the second dummy scanning line S20. Since the second pixels PXL2 have the same configuration as the first pixel PXL1 shown in FIG. 4, the second dummy stage DST20 is connected to the gate electrode of the fourth transistor included in the second pixel PXL2 Can be connected.

본 발명의 실시예에 의하면, 제2 주사 스테이지들(SST21~SST2n)의 이전 단에 제2 더미 스테이지(DST20)를 포함시킴으로써, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)이 마지막 제1 주사 스테이지(SST1j)와 연결되지 않을 수 있다.According to the embodiment of the present invention, by including the second dummy stage DST20 in the previous stage of the second scanning stages SST21 to SST2n, the second pixel located in the first horizontal line of the second pixel area AA2 PXL2 may not be connected to the last first scan stage SST1j.

한편, 첫 번째 제2 주사 스테이지(SST21)는 첫 번째 제2 주사선(S21)을 통해 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)과 연결될 수 있으며, 제2 화소(PXL2)의 제2 트랜지스터와 제3 트랜지스터의 게이트 전극에 연결될 수 있다.The first second scan stage SST21 may be connected to the second pixels PXL2 located on the first horizontal line of the second pixel region AA2 through the first second scan line S21, And may be connected to the gate electrodes of the second transistor and the third transistor of the pixel PXL2.

제2 더미 스테이지(DST20)와 제2 주사 스테이지들(SST21~SST2n)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다. 또한, 제2 더미 스테이지(DST20)와 제2 주사 스테이지들(SST21~SST2n)은 동일한 회로로 구현될 수 있다.The second dummy stage DST20 and the second scan stages SST21 to SST2n may be operated corresponding to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [ In addition, the second dummy stage DST20 and the second scan stages SST21 to SST2n may be implemented by the same circuit.

제2 더미 스테이지(DST20)는 타이밍 제어부(250)로부터 공급되는 제2 시작 신호(FLM2)를 공급받을 수 있다. 또한, 제2 주사 스테이지들(SST21~SST2n)은 제2 더미 스테이지(DST20) 또는 이전 주사 스테이지의 출력 신호(즉, 제2 주사 신호)를 공급받을 수 있다.The second dummy stage DST20 may receive the second start signal FLM2 supplied from the timing controller 250. [ In addition, the second scan stages SST21 to SST2n may receive the output signal of the second dummy stage DST20 or the previous scan stage (i.e., the second scan signal).

예를 들어, 첫 번째 제2 주사 스테이지(SST21)는 제2 더미 스테이지(DST20)의 출력 신호(G20)를 공급받고, 나머지 제2 주사 스테이지들(SST22~SST2n)은 이전 주사 스테이지의 출력 신호를 공급받을 수 있다.For example, the first second scan stage SST21 receives the output signal G20 of the second dummy stage DST20, and the remaining second scan stages SST22 to SST2n receive the output signal of the previous scan stage Can be supplied.

다음으로, 제3 주사 구동부(213)는 제3 더미 스테이지(DST30)와 제3 주사 스테이지들(SST31~SST3k)을 포함할 수 있다.Next, the third scan driver 213 may include a third dummy stage DST30 and third scan stages SST31 to SST3k.

제3 더미 스테이지(DST30)는 첫 번째 제3 주사 스테이지(SST31)의 이전 단에 위치할 수 있다. 즉, 제3 더미 스테이지(DST30)는 마지막 제2 주사 스테이지(SST2n)와 첫 번째 제3 주사 스테이지(SST31) 사이에 위치할 수 있다.The third dummy stage DST30 may be located at the previous stage of the first third scanning stage SST31. That is, the third dummy stage DST30 may be positioned between the last second scan stage SST2n and the first third scan stage SST31.

제3 더미 스테이지(DST30)는 제3 더미 주사선(S30)의 일단에 연결되고, 제3 더미 주사선(S30)을 통해 제3 더미 주사 신호(G30)를 공급할 수 있다.The third dummy stage DST30 is connected to one end of the third dummy scanning line S30 and can supply the third dummy scanning signal G30 through the third dummy scanning line S30.

제3 주사 스테이지들(SST31~SST3k)은 각각 제3 주사선들(S31~S3k)의 일단에 연결되고, 이를 통해 제3 주사선들(S31~S3k)로 제3 주사 신호들(G31~G3k)을 공급할 수 있다.The third scan stages SST31 to SST3k are connected to one ends of the third scan lines S31 to S3k to respectively supply the third scan signals G31 to G3k to the third scan lines S31 to S3k through the third scan lines S31 to S3k, Can supply.

제3 더미 스테이지(DST30)는 제3 더미 주사선(S30)을 통해 제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)과 연결될 수 있다. 제3 화소들(PXL3)은 도 4에 도시된 제1 화소(PXL1)과 동일한 구성을 가지므로, 제3 더미 스테이지(DST30)는 제3 화소(PXL3)에 포함된 제4 트랜지스터의 게이트 전극과 연결될 수 있다.The third dummy stage DST30 may be connected to the third pixels PXL3 located on the first horizontal line of the third pixel region AA3 through the third dummy scanning line S30. Since the third pixels PXL3 have the same configuration as the first pixel PXL1 shown in FIG. 4, the third dummy stage DST30 is connected to the gate electrode of the fourth transistor included in the third pixel PXL3 Can be connected.

본 발명의 실시예에 의하면, 제3 주사 스테이지들(SST31~SST3k)의 이전 단에 제3 더미 스테이지(DST30)를 포함시킴으로써, 제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)이 마지막 제2 주사 스테이지(SST2n)와 연결되지 않을 수 있다.According to the embodiment of the present invention, the third dummy stage DST30 is included at the previous stage of the third scanning stages SST31 to SST3k, so that the third pixel located at the first horizontal line of the third pixel area AA3, The scan line PXL3 may not be connected to the last second scan stage SST2n.

한편, 첫 번째 제3 주사 스테이지(SST31)는 첫 번째 제3 주사선(S31)을 통해 제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)과 연결될 수 있으며, 제3 화소(PXL3)의 제2 트랜지스터와 제3 트랜지스터의 게이트 전극에 연결될 수 있다.On the other hand, the first third scanning stage SST31 may be connected to the third pixels PXL3 located on the first horizontal line of the third pixel region AA3 through the first third scanning line S31, And may be connected to the gate electrodes of the second transistor and the third transistor of the pixel PXL3.

제3 더미 스테이지(DST30)와 제3 주사 스테이지들(SST31~SST3k)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다. 또한, 제3 더미 스테이지(DST30)와 제3 주사 스테이지들(SST31~SST3k)은 동일한 회로로 구현될 수 있다.The third dummy stage DST30 and the third scan stages SST31 to SST3k may be operated corresponding to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [ In addition, the third dummy stage DST30 and the third scan stages SST31 to SST3k may be implemented by the same circuit.

제3 더미 스테이지(DST30)는 타이밍 제어부(250)로부터 공급되는 제3 시작 신호(FLM3)를 공급받을 수 있다. 또한, 제3 주사 스테이지들(SST31~SST3k)은 제3 더미 스테이지(DST30) 또는 이전 주사 스테이지의 출력 신호(즉, 제3 주사 신호)를 공급받을 수 있다.The third dummy stage DST30 may receive the third start signal FLM3 supplied from the timing controller 250. [ In addition, the third scan stages SST31 to SST3k can receive the output signals of the third dummy stage DST30 or the previous scan stage (i.e., the third scan signal).

예를 들어, 첫 번째 제3 주사 스테이지(SST31)는 제3 더미 스테이지(DST30)의 출력 신호(G30)를 공급받고, 나머지 제3 주사 스테이지들(SST32~SST3k)은 이전 주사 스테이지의 출력 신호를 공급받을 수 있다.For example, the first third scanning stage SST31 receives the output signal G30 of the third dummy stage DST30, and the remaining third scanning stages SST32 through SST3k receive the output signal of the previous scanning stage Can be supplied.

한편, 도 3 및 도 6에는 클럭 신호들이 제1 클럭 신호와 제2 클럭 신호를 포함하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니며, 주사 구동부들(211, 212, 213)에 공급되는 클럭 신호의 개수는 다양하게 변경될 수 있다.3 and 6 illustrate that the clock signals include the first clock signal and the second clock signal. However, the present invention is not limited thereto, and the clock signals supplied to the scan drivers 211, 212, May be varied in various ways.

도 7a는 도 3에 도시된 표시 장치가 제2 모드로 구동될 때 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이고, 도 7b는 도 3에 도시된 표시 장치가 제2 모드로 구동될 때 표시 영역으로 공급되는 주사 신호들의 공급 순서를 설명하기 위한 도면이다.FIG. 7A is a waveform diagram for explaining the output timing of the scan signals output from the scan driver when the display device shown in FIG. 3 is driven in the second mode, and FIG. FIG. 7 is a diagram for explaining a supply order of scan signals supplied to a display region when driven in a mode.

먼저, 도 7a를 참조하면, 표시 장치(10)가 제2 모드로 구동될 때 타이밍 제어부(250)는, 제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)를, 제2 더미 스테이지(DST20)로 제2 시작 신호(FLM2)를, 제3 더미 스테이지(DST30)로 제3 시작 신호(FLM3)를 순차적으로 공급할 수 있다.7A, when the display device 10 is driven in the second mode, the timing controller 250 controls the first dummy stage DST10 to output the first start signal FLM1 to the second dummy stage The second start signal FLM2 to the third dummy stage DST20 and the third start signal FLM3 to the third dummy stage DST30.

여기서, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)의 공급 타이밍은, 제1 주사 신호들(G11~G1j), 제2 주사 신호들(G21~G2n) 및 제3 주사 신호들(G31~G3k)이 순차적으로 공급될 수 있도록 설정될 수 있다.Here, the supply timings of the first start signal FLM1, the second start signal FLM2 and the third start signal FLM3 are the same as the supply timings of the first scan signals G11 to G1j and the second scan signals G21 to G2n And the third scan signals G31 to G3k may be sequentially supplied.

또한, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)는 동일한 폭을 가질 수 있으며, 그 폭은 변경될 수 있다.In addition, the first start signal FLM1, the second start signal FLM2, and the third start signal FLM3 may have the same width, and the width thereof may be changed.

제1 시작 신호(FLM1)가 공급되면, 제1 더미 주사 신호(G10) 및 제1 주사 신호들(G11~G1j)이 순차적으로 출력될 수 있다.When the first start signal FLM1 is supplied, the first dummy scanning signal G10 and the first scanning signals G11 to G1j may be sequentially output.

구체적으로, 제1 더미 스테이지(DST10)는 클럭 신호들(CLK1, CLK2)에 대응하여 제1 시작 신호(FLM1)를 쉬프트함으로써 제1 더미 주사 신호(G10)를 출력할 수 있다.Specifically, the first dummy stage DST10 can output the first dummy scanning signal G10 by shifting the first start signal FLM1 corresponding to the clock signals CLK1 and CLK2.

다음으로, 첫 번째 제1 주사 스테이지(SST11)는 제1 더미 주사 신호(G10)를 쉬프트함으로써 첫 번째 제1 주사 신호(G11)를 출력할 수 있다. 나머지 제1 주사 신호들(G12~G1j)도 상술한 방식에 따라 순차적으로 출력될 수 있다.Next, the first first scanning stage SST11 can output the first first scanning signal G11 by shifting the first dummy scanning signal G10. The remaining first scan signals G12 to G1j may be sequentially output according to the above-described method.

제2 시작 신호(FLM2)가 공급되면, 제2 더미 주사 신호(G20) 및 제2 주사 신호들(G21~G2n)이 순차적으로 출력될 수 있다. 구체적으로, 제2 더미 스테이지(DST20)는 클럭 신호들(CLK1, CLK2)에 대응하여 제2 시작 신호(FLM2)를 쉬프트함으로써 제2 더미 주사 신호(G20)를 출력할 수 있다.When the second start signal FLM2 is supplied, the second dummy scan signal G20 and the second scan signals G21 to G2n may be sequentially output. Specifically, the second dummy stage DST20 can output the second dummy scanning signal G20 by shifting the second start signal FLM2 in response to the clock signals CLK1 and CLK2.

이 때, 제2 더미 주사 신호(G20)와 마지막 제1 주사 신호(G1j)가 중첩되도록, 제2 시작 신호(FLM2)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the second start signal FLM2 may be set so that the second dummy scan signal G20 and the last first scan signal G1j overlap.

다음으로, 첫 번째 제2 주사 스테이지(SST21)는 제2 더미 주사 신호(G20)를 쉬프트함으로써, 첫 번째 제2 주사 신호(G21)를 출력할 수 있다. 나머지 제2 주사 신호들(G22~G2n)도 상술한 방식에 따라 순차적으로 출력될 수 있다.Next, the first second scanning stage SST21 can output the first second scanning signal G21 by shifting the second dummy scanning signal G20. And the remaining second scan signals G22 to G2n may be sequentially output according to the above-described method.

제3 시작 신호(FLM3)가 공급되면, 제3 더미 주사 신호(G30) 및 제3 주사 신호들(G31~G3k)이 순차적으로 출력될 수 있다. 구체적으로, 제3 더미 스테이지(DST30)는 클럭 신호들(CLK1, CLK2)에 대응하여 제3 시작 신호(FLM3)를 쉬프트함으로써 제3 더미 주사 신호(G30)를 출력할 수 있다.When the third start signal FLM3 is supplied, the third dummy scan signal G30 and the third scan signals G31 to G3k may be sequentially output. Specifically, the third dummy stage DST30 can output the third dummy scanning signal G30 by shifting the third start signal FLM3 corresponding to the clock signals CLK1 and CLK2.

이 때, 제3 더미 주사 신호(G30)와 마지막 제2 주사 신호(G2n)가 중첩되도록, 제3 시작 신호(FLM3)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the third start signal FLM3 may be set so that the third dummy scan signal G30 and the last second scan signal G2n overlap.

다음으로, 첫 번째 제3 주사 스테이지(SST31)는 제3 더미 주사 신호(G30)를 쉬프트함으로써, 첫 번째 제3 주사 신호(G31)를 출력할 수 있다. 나머지 제3 주사 신호들(G32~G3k)도 상술한 방식에 따라 순차적으로 출력될 수 있다.Next, the first third scanning stage SST31 can output the first third scanning signal G31 by shifting the third dummy scanning signal G30. And the remaining third scan signals G32 to G3k may be sequentially output in accordance with the above-described method.

이에 따라, 도 7b에 도시된 바와 같이, 하나의 화면을 구현하기 위한 한 프레임 기간 동안, 제1 화소 영역(AA1)의 각 수평라인의 제1 화소들(PXL1), 제2 화소 영역(AA2)의 각 수평라인의 제2 화소들(PXL2) 및 제3 화소 영역(AA3)의 각 수평라인의 제3 화소들(PXL3)이 순차적으로 선택되면서, 유효 영상에 대응하는 데이터 신호를 공급받을 수 있다.Accordingly, as shown in FIG. 7B, the first pixels PXL1 and the second pixel area AA2 of each horizontal line of the first pixel area AA1 during one frame period to implement one screen, The second pixels PXL2 of the horizontal lines and the third pixels PXL3 of the horizontal lines of the third pixel area AA3 are successively selected to receive the data signal corresponding to the effective video .

도 8a는 도 3에 도시된 표시 장치가 제1 모드로 구동될 때 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이며, 도 8b는 도 3에 도시된 표시 장치가 제1 모드로 구동될 때 표시 영역으로 공급되는 주사 신호들의 공급 순서를 설명하기 위한 도면이다.8A is a waveform diagram for explaining the output timing of the scan signals output from the scan driver when the display device shown in FIG. 3 is driven in the first mode, FIG. 8B is a waveform diagram illustrating the output timing of the scan signals output from the scan driver shown in FIG. FIG. 7 is a diagram for explaining a supply order of scan signals supplied to a display region when driven in a mode.

표시 장치(10)가 제1 모드로 구동될 때 타이밍 제어부(250)는, 제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)를, 제2 더미 스테이지(DST20)로 제2 시작 신호(FLM2)를, 제3 더미 스테이지(DST30)로 제3 시작 신호(FLM3)를 공급하되, 공급 순서는 제2 모드일 때와 상이할 수 있다.When the display apparatus 10 is driven in the first mode, the timing control unit 250 outputs the first start signal FLM1 to the first dummy stage DST10 and the second start signal FLM1 to the second dummy stage DST20 And the third start signal FLM3 to the third dummy stage DST30, but the supply order may be different from that in the second mode.

즉, 타이밍 제어부(250)는, 제2 주사 신호들(G21~G2n)이 순차적으로 공급되는 동안, 제1 주사 신호들(G11~G1j) 및 제3 주사 신호들(G31~G3k)이 공급되도록, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)의 공급 순서를 설정할 수 있다.That is, the timing controller 250 controls the timing controller 250 such that the first scan signals G11 to G1j and the third scan signals G31 to G3k are supplied while the second scan signals G21 to G2n are sequentially supplied The first start signal FLM1, the second start signal FLM2, and the third start signal FLM3.

제1 주사 신호들(G11~G1j)이 공급되는 기간은 제2 주사 신호들(G21~G2n)이 공급되는 기간 중 일부와 중첩하고, 제3 주사 신호들(G31~G3k)이 공급되는 기간은 제2 주사 신호들(G21~G2n)이 공급되는 기간 중 일부와 중첩하도록, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)의 공급 순서가 설정될 수 있다.A period during which the first scan signals G11 to G1j are supplied overlaps with a period during which the second scan signals G21 to G2n are supplied and a period during which the third scan signals G31 to G3k are supplied The supply order of the first start signal FLM1, the second start signal FLM2 and the third start signal FLM3 may be set so as to overlap with a part of the period during which the second scan signals G21 to G2n are supplied have.

이때, 제1 주사 신호들(G11~G1k) 및 제3 주사 신호들(G31~G3k)이 공급되는 기간은 서로 중첩할 수도 있고, 중첩하지 않을 수도 있다.At this time, the periods during which the first scan signals G11 to G1k and the third scan signals G31 to G3k are supplied may overlap each other or may not overlap each other.

도 8a를 참조하면, 제1 시작 신호(FLM1)가 공급되면, 제1 더미 주사 신호(G10) 및 제1 주사 신호들(G11~G1j)이 순차적으로 출력될 수 있다.Referring to FIG. 8A, when the first start signal FLM1 is supplied, the first dummy scan signal G10 and the first scan signals G11 to G1j may be sequentially output.

이 때, 제1 화소들(PXL1)에는 더미 데이터 신호가 공급되고, 이에 따라 제1 화소 영역(AA1)에는 더미 영상이 표시 될 수 있다. 더미 영상은, 제2 화소 영역(AA2)에 표시되는 유효 영상 중 일부일 수 있다.At this time, a dummy data signal is supplied to the first pixels PXL1, and thus a dummy image can be displayed in the first pixel area AA1. The dummy image may be part of the effective image displayed in the second pixel area AA2.

제2 시작 신호(FLM2)는 제1 시작 신호(FLM1)와 동시에 공급될 수 있다.The second start signal FLM2 may be supplied simultaneously with the first start signal FLM1.

제2 시작 신호(FLM2)와 제1 시작 신호(FLM1)가 동시에 공급됨에 따라, 제1 주사 신호들(G11~G1j)과 제2 주사 신호들 중 일부(G21~G2n)가 동시에 출력될 수 있다.As the second start signal FLM2 and the first start signal FLM1 are simultaneously supplied, the first scan signals G11 to G1j and a part of the second scan signals G21 to G2n may be simultaneously output .

상술한 바와 같이, 표시 장치(10)가 제1 모드로 구동하는 경우에는, 제1 주사 신호들(G11~G1j)이 모두 공급된 후 제2 주사 신호들(G21~G2n)이 공급되지 않는다. 즉, 마지막 제1 주사 신호(G1j)와 첫 번째 제2 주사 신호(G21)가 순차적으로 공급되지 않는다.As described above, when the display device 10 is driven in the first mode, the second scan signals G21 to G2n are not supplied after all the first scan signals G11 to G1j are supplied. That is, the last first scanning signal G1j and the first second scanning signal G21 are not sequentially supplied.

만약, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)에 에 마지막 제1 주사선(S1j)이 연결된다면, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)이 마지막 제1 주사 신호(G1j)에 의한 영향을 받게 된다.If the last first scan line S1j is connected to the second pixels PXL2 located on the first horizontal line of the second pixel area AA2, The second pixels PXL2 are affected by the last first scanning signal G1j.

즉, 제2 화소 영역(AA2)으로 제2 주사 신호들(G21~G2n)이 공급되는 도중에, 첫 번째 수평 라인에 위치한 제2 화소들(PXL2)로 마지막 제1 주사 신호(G1j)가 공급되며, 이로 인해 제2 화소 영역(AA2)의 첫 번째 수평 라인에 명선 또는 암선이 표시되는 문제점이 발생할 수 있다. 또한, 이는 제1 모드에서 제2 모드로 변환 시 제1 화소 영역(AA1)과 제2 화소 영역(AA2)의 경계선에 잔상으로 남을 수 있다. 상술한 문제점은 제2 화소 영역(AA2)과 제3 화소 영역(AA3) 간의 경계선에도 발생할 수 있다.That is, while the second scan signals G21 to G2n are supplied to the second pixel area AA2, the last first scan signal G1j is supplied to the second pixels PXL2 located on the first horizontal line , So that a luminescent or dark line may be displayed on the first horizontal line of the second pixel area AA2. In addition, it may remain as a residual image on the boundary line between the first pixel area AA1 and the second pixel area AA2 in the conversion from the first mode to the second mode. The above-described problem may also occur in the boundary line between the second pixel area AA2 and the third pixel area AA3.

본 발명의 실시예에 의할 경우, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)에 마지막 제1 주사선(S1j)을 연결하지 않고 제2 더미 주사선(S20)을 연결함으로써, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)은 마지막 제1 주사 신호에 의한 영향을 받지 않게 되고, 따라서 상술한 문제점을 해결할 수 있다.The second dummy scanning line S20 is connected to the second pixels PXL2 located on the first horizontal line of the second pixel area AA2 without connecting the last first scanning line S1j. The second pixels PXL2 located in the first horizontal line of the second pixel area AA2 are not affected by the last first scanning signal, and thus the above-described problem can be solved.

또한, 제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)에 마지막 제3 주사선(S2n)을 연결하지 않고 제3 더미 주사선(S30)을 연결함으로써, 상술한 문제점을 해결할 수 있다.In addition, by connecting the third dummy scanning line S30 to the third pixels PXL3 located in the first horizontal line of the third pixel area AA3 without connecting the last third scanning line S2n, Can be solved.

이 때, 마지막 제3 주사 신호(G3k)와 마지막 제2 주사 신호(G2n)가 동시에 출력되도록, 제3 시작 신호(FLM3)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the third start signal FLM3 can be set so that the last third scan signal G3k and the last second scan signal G2n are simultaneously output.

제3 주사 신호들(G31~G3k)과 제2 주사 신호들 중 일부(G2n-k+1~G2n)가 동시에 출력될 수 있다.The third scan signals G31 to G3k and some of the second scan signals G2n-k + 1 to G2n may be simultaneously output.

이 때, 제3 화소들(PXL3)에는 더미 데이터 신호가 공급되고, 이에 따라 제3 화소 영역(AA3)에는 더미 영상이 표시 될 수 있다. 더미 영상은, 제2 화소 영역(AA2)에 표시되는 유효 영상 중 일부일 수 있다.At this time, a dummy data signal is supplied to the third pixels PXL3, so that a dummy image can be displayed in the third pixel region AA3. The dummy image may be part of the effective image displayed in the second pixel area AA2.

제1 화소 영역(AA1) 및 제3 화소 영역(AA3)에 표시되는 더미 영상은 동일할 수도 있고, 상이할 수도 있다.The dummy images displayed in the first pixel area AA1 and the third pixel area AA3 may be the same or different.

한편, 표시 장치(10)가 제1 모드로 구동할 때, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)의 공급 타이밍이 도 8a에 도시된 것에 제한되는 것은 아니다.On the other hand, when the display device 10 is driven in the first mode, the supply timings of the first start signal FLM1, the second start signal FLM2, and the third start signal FLM3 are limited to those shown in Fig. 8A It is not.

즉, 제1 시작 신호(FLM1) 및 제3 시작 신호(FLM3)의 공급 타이밍은, 제2 주사 신호들(G21~G2n)이 출력되는 구간 내에서 다양하게 변경가능 하다.That is, the supply timings of the first start signal FLM1 and the third start signal FLM3 can be variously changed within the section in which the second scan signals G21 to G2n are output.

도 9는 본 발명의 다른 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이고, 도 10은 도 9에 도시된 주사 구동부들의 구성을 나타낸 도면이다.FIG. 9 is a diagram specifically illustrating a configuration of a display device according to another embodiment of the present invention, and FIG. 10 is a diagram illustrating the configuration of the scan driver shown in FIG.

도 9 및 도 10에 도시된 제1 주사 구동부(211) 및 제2 주사 구동부(212)는, 도 3 및 도 6에 도시된 제1 주사 구동부(211) 및 제2 주사 구동부(212)와 동일한 구성으로 구현될 수 있다. 따라서, 제1 주사 구동부(211) 및 제2 주사 구동부(212)에 대한 상세한 설명은 생략하기로 한다.The first scan driver 211 and the second scan driver 212 shown in FIGS. 9 and 10 are the same as the first scan driver 211 and the second scan driver 212 shown in FIGS. Configuration. Therefore, the detailed description of the first scan driver 211 and the second scan driver 212 will be omitted.

도 9를 참조하면, 제3 화소들(PXL3)은, 제3 더미 주사선(S31'), 제3 주사선들(S31~S3k) 및 데이터선들(D1~Dm)에 의하여 구획된 제3 화소 영역(AA3)에 위치할 수 있다.Referring to FIG. 9, the third pixels PXL3 are connected to a third pixel region (pixel) PXL3 which is divided by the third dummy scanning line S31 ', the third scanning lines S31 to S3k, and the data lines D1 to Dm. AA3).

제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)은 마지막 제2 주사선(S2n) 및 첫 번째 제3 주사선(S31)과 연결될 수 있다.The third pixels PXL3 located in the first horizontal line of the third pixel region AA3 may be connected to the last second scan line S2n and the first third scan line S31.

제3 화소 영역(AA3)의 두 번째 수평라인에 위치한 제3 화소들(PXL3)은, 제3 더미 주사선(S31') 및 두 번째 제3 주사선(S32)과 연결되며, 세 번째 수평라인부터 마지막 수평라인에 위치한 제3 화소들(PXL3)은 인접한 제3 주사선들(S32~S3k)과 연결될 수 있다.The third pixels PXL3 located on the second horizontal line of the third pixel region AA3 are connected to the third dummy scanning line S31 'and the third third scanning line S32, And the third pixels PXL3 positioned on the horizontal line may be connected to the adjacent third scan lines S32 through S3k.

도 10을 참조하면, 제3 주사 구동부(213')는 제3 더미 스테이지(DST31)와 제3 주사 스테이지들(SST31~SST3k)을 포함할 수 있다.Referring to FIG. 10, the third scan driver 213 'may include a third dummy stage DST31 and third scan stages SST31 to SST3k.

제3 더미 스테이지(DST31)는 첫 번째 제3 주사 스테이지(SST31)와 두 번째 제3 주사 스테이지(SST32) 사이에 위치할 수 있다.The third dummy stage DST31 may be located between the first third scanning stage SST31 and the second third scanning stage SST32.

제3 더미 스테이지(DST31)는 제3 더미 주사선(S31')의 일단에 연결되고, 제3 더미 주사선(S31')을 통해 제3 더미 주사 신호(G31')를 공급할 수 있다.The third dummy stage DST31 is connected to one end of the third dummy scanning line S31 'and can supply the third dummy scanning signal G31' through the third dummy scanning line S31 '.

제3 더미 스테이지(DST31)는 제3 더미 주사선(S31')을 통해 제3 화소 영역(AA3)의 두 번째 수평라인에 위치한 제3 화소들(PXL3)과 연결될 수 있다. 제3 화소 영역(AA3)의 두 번째 수평라인에 위치한 제3 화소들(PXL3)에는 제3 더미 스테이지(DST31)뿐만 아니라, 두 번째 제3 주사 스테이지(SST32)와 세 번째 제3 주사 스테이지(SST33)와도 연결될 수 있다.The third dummy stage DST31 may be connected to the third pixels PXL3 located on the second horizontal line of the third pixel region AA3 through the third dummy scanning line S31 '. The third pixels PXL3 positioned on the second horizontal line of the third pixel area AA3 are connected to the third dummy stage DST31 as well as the third and fourth scan stages SST32 and SST33 ). &Lt; / RTI >

제3 더미 스테이지(DST31)와 제3 주사 스테이지들(SST31~SST3k)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다. 또한, 제3 더미 스테이지(DST31)와 제3 주사 스테이지들(SST31~SST3k)은 동일한 회로로 구현될 수 있다.The third dummy stage DST31 and the third scan stages SST31 to SST3k may be operated corresponding to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [ In addition, the third dummy stage DST31 and the third scan stages SST31 to SST3k may be realized by the same circuit.

첫 번째 제3 주사 스테이지(SST31)는 이전 단 주사 스테이지의 출력 신호를 공급받을 수 있다. 즉, 첫 번째 제3 주사 스테이지(SST31)는 마지막 제2 주사 스테이지(SST2n)의 출력 신호(G2n)를 공급받을 수 있다.The first third scan stage SST31 can receive the output signal of the previous single scan stage. That is, the first third scan stage SST31 can receive the output signal G2n of the last second scan stage SST2n.

제3 더미 스테이지(DST31)는 타이밍 제어부(250)로부터 공급되는 제3 시작 신호(FLM3)를 공급받을 수 있다. 또한, 두 번째 제3 주사 스테이지들(SST32~SST3k)부터는 제3 더미 스테이지(DST31) 또는 이전 주사 스테이지의 출력 신호(즉, 주사 신호)를 공급받을 수 있다.The third dummy stage DST31 may receive the third start signal FLM3 supplied from the timing controller 250. [ Further, the third dummy stage DST31 or the output signal of the previous scan stage (i.e., the scan signal) can be supplied from the second third scan stages SST32 to SST3k.

예를 들어, 두 번째 제3 주사 스테이지(SST32)는 제3 더미 스테이지(DST31)의 출력 신호(G31')를 공급받고, 나머지 제3 주사 스테이지들(SST33~SST3k)은 이전 주사 스테이지의 출력 신호를 공급받을 수 있다.For example, the second third scan stage SST32 receives the output signal G31 'of the third dummy stage DST31, and the remaining third scan stages SST33 through SST3k receive the output signal G31' of the previous scan stage Can be supplied.

도 11은 표시 장치가 제2 모드로 구동될 때 도 10에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.11 is a waveform diagram for explaining the output timing of scan signals output from the scan drivers shown in FIG. 10 when the display device is driven in the second mode.

제1 시작 신호(FLM1), 제1 더미 주사 신호(G10), 제1 주사 신호들(G11~G1j), 제2 시작 신호(FLM2), 제2 더미 주사 신호(G20) 및 제2 주사 신호들(G21~G2n)의 출력 타이밍은, 도 7a에 도시된 제1 더미 주사 신호(G10), 제1 주사 신호들(G11~G1j), 제2 더미 주사 신호(G20) 및 제2 주사 신호들(G21~G2n)의 출력 타이밍과 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.The first start signal FLM1, the first dummy scan signal G10, the first scan signals G11 to G1j, the second start signal FLM2, the second dummy scan signal G20, The output timing of the first dummy scanning signals G21 to G2n is the same as the output timing of the first dummy scanning signal G10, the first scanning signals G11 to G1j, the second dummy scanning signal G20, G21 to G2n). Therefore, a detailed description thereof will be omitted.

도 11을 참조하면, 첫 번째 제3 주사 스테이지(SST31)는 마지막 제2 주사 신호(G2n)를 쉬프트함으로써, 첫 번째 제3 주사 신호(S31)를 출력할 수 있다.Referring to FIG. 11, the first third scan stage SST31 may output the first third scan signal S31 by shifting the last second scan signal G2n.

다음으로, 제3 시작 신호(FLM3)가 공급되면, 제3 더미 주사 신호(G31') 및 나머지 제3 주사 신호들(G32~G3k)이 순차적으로 출력될 수 있다. 구체적으로, 제3 더미 스테이지(DST31)는 클럭 신호들(CLK1, CLK2)에 대응하여 제3 시작 신호(FLM3)를 쉬프트함으로써 제3 더미 주사 신호(G31')를 출력할 수 있다.Next, when the third start signal FLM3 is supplied, the third dummy scan signal G31 'and the remaining third scan signals G32 to G3k may be sequentially output. Specifically, the third dummy stage DST31 can output the third dummy scanning signal G31 'by shifting the third start signal FLM3 corresponding to the clock signals CLK1 and CLK2.

이 때, 제3 더미 주사 신호(G31')와 첫 번째 제3 주사 신호(G31)가 중첩되도록, 제3 시작 신호(FLM3)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the third start signal FLM3 may be set so that the third dummy scan signal G31 'and the first third scan signal G31 overlap.

다음으로, 두 번째 제3 주사 스테이지(SST32)는 제3 더미 주사 신호(G31')를 쉬프트함으로써, 두 번째 제3 주사 신호(G32)를 출력할 수 있다. 나머지 제3 주사 신호들(G33~G3k)도 상술한 방식에 따라 순차적으로 출력될 수 있다.Next, the second third scanning stage SST32 can output the second third scanning signal G32 by shifting the third dummy scanning signal G31 '. And the remaining third scan signals G33 to G3k may be sequentially output according to the above-described method.

도 12는 표시 장치가 제1 모드로 구동될 때 도 10에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.12 is a waveform diagram for explaining the output timing of the scan signals output from the scan drivers shown in FIG. 10 when the display device is driven in the first mode.

제1 더미 주사 신호(G10), 제1 주사 신호들(G11~G1j), 제2 더미 주사 신호(G20) 및 제2 주사 신호들(G21~G2n)의 출력 타이밍은, 도 8a에 도시된 제1 더미 주사 신호(G10), 제1 주사 신호들(G11~G1j), 제2 더미 주사 신호(G20) 및 제2 주사 신호들(G21~G2n)의 출력 타이밍과 동일할 수 있다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.The output timings of the first dummy scanning signal G10, the first scanning signals G11 to G1j, the second dummy scanning signal G20 and the second scanning signals G21 to G2n are shown in FIG. May be the same as the output timing of the first dummy scanning signal G10, the first scanning signals G11 to G1j, the second dummy scanning signal G20 and the second scanning signals G21 to G2n. Therefore, a detailed description thereof will be omitted.

도 12를 참조하면, 첫 번째 제3 주사 스테이지(SST31)는 마지막 제2 주사 신호(G2n)를 쉬프트함으로써, 첫 번째 제3 주사 신호(S31)를 출력할 수 있다. 따라서, 제2 주사 신호들(G21~G2n)부터 첫 번째 제3 주사 신호(G31)까지 순차적으로 공급될 수 있다.Referring to FIG. 12, the first third scan stage SST31 can output the first third scan signal S31 by shifting the last second scan signal G2n. Accordingly, the second scan signals G21 to G2n to the first third scan signal G31 can be sequentially supplied.

제3 시작 신호(FLM3)가 공급되면, 제3 더미 주사 신호(G31') 및 나머지 제3 주사 신호들(G32~G3k)이 순차적으로 출력될 수 있다. 구체적으로, 제3 더미 스테이지(DST31)는 클럭 신호들(CLK1, CLK2)에 대응하여 제3 시작 신호(FLM3)를 쉬프트함으로써 제3 더미 주사 신호(G31')를 출력할 수 있다.When the third start signal FLM3 is supplied, the third dummy scan signal G31 'and the remaining third scan signals G32 to G3k may be sequentially output. Specifically, the third dummy stage DST31 can output the third dummy scanning signal G31 'by shifting the third start signal FLM3 corresponding to the clock signals CLK1 and CLK2.

상술한 바와 같이, 표시 장치(10')가 제1 모드로 구동하는 경우에는, 제2 화소 영역(AA2)에 제2 주사 신호들(G21~G2n)이 공급되는 도중에 제3 화소 영역(AA3)으로 제3 주사 신호들(G31~G3k)이 공급되게 된다.As described above, when the display device 10 'is driven in the first mode, the third pixel region AA3 is supplied while the second scan signals G21 to G2n are supplied to the second pixel region AA2, The third scan signals G31 to G3k are supplied to the scan lines G1 to G3k.

제1 모드에서 제2 화소 영역(AA2)과 제3 화소 영역(AA3)를 별개로 구동하기 위하여, 첫 번째 제3 주사 스테이지(SST31)에 시작 신호를 인가한다면, 마지막 제2 주사 신호(G2n)와 첫 번째 제3 주사 신호(G31)가 순차적으로 출력되지 못한다.If the start signal is applied to the first third scan stage SST31 to drive the second pixel region AA2 and the third pixel region AA3 separately in the first mode, And the first third scanning signal G31 are not sequentially output.

도 4를 참조하면, 제2 화소 영역(AA2)의 마지막 수평라인에 위치한 제2 화소들(PXL2)은 첫 번째 제3 주사 신호(G31)에 대응하여 유기 발광 다이오드를 초기화하게 되나, 마지막 제2 주사 신호(G2n)와 첫 번째 제3 주사 신호(G31)가 순차적으로 출력되지 않는 경우, 제2 화소 영역(AA2)의 마지막 수평라인에 위치한 제2 화소들(PXL2)은 유기 발광 다이오드를 초기화하여야 할 타이밍에 제7 트랜지스터의 게이트 전극으로 턴온 신호를 공급받지 못하는 문제점이 발생할 수 있다. 이에 따라 제2 화소 영역(AA2)의 마지막 수평라인에 영상이 잘못 표시될 수 있으며, 제1 모드에서 제2 모드로 변환 시 제2 화소 영역(AA2)과 제3 화소 영역(AA3)의 경계선에 가로줄이 잔상으로 남을 수 있다.Referring to FIG. 4, the second pixels PXL2 located in the last horizontal line of the second pixel region AA2 initialize the organic light emitting diode corresponding to the first third scanning signal G31, When the scan signal G2n and the first third scan signal G31 are not sequentially output, the second pixels PXL2 located in the last horizontal line of the second pixel region AA2 are initialized A problem that the turn-on signal is not supplied to the gate electrode of the seventh transistor may occur at the timing to perform the reset operation. Accordingly, the image may be erroneously displayed on the last horizontal line of the second pixel area AA2, and when the first mode is changed to the second mode, the boundary line between the second pixel area AA2 and the third pixel area AA3 Horizontal lines can remain as an afterimage.

본 발명의 다른 실시예에 의할 경우, 제2 화소 영역(AA2)의 마지막 제2 화소들(PXL2)이 첫 번째 제3 주사선(S31)에 연결되도록 하고, 제3 더미 스테이지(DST31)를 첫 번째 제3 주사 스테이지(SST31) 이후에 위치되도록 구비함으로써, 상술한 문제점을 해결하고, 제3 화소 영역(AA3)을 제2 화소 영역(AA2)과 별개로 구동되도록 할 수 있다.According to another embodiment of the present invention, the last second pixels PXL2 of the second pixel area AA2 are connected to the first third scan line S31, and the third dummy stage DST31 is connected to the first The third pixel region AA3 can be driven separately from the second pixel region AA2 by providing the third pixel region AA3 after the third scanning region SST31.

도 13은 본 발명의 다른 실시예에 의한 표시 장치의 구성을 구체적으로 나타내는 도면이다. 여기서는 도 3을 참조로 하여 상술한 실시예와 비교하여 변경된 부분을 중심으로 설명을 진행하며, 상술한 실시예와 중복되는 부분에 대해서는 설명을 생략하도록 한다.13 is a diagram specifically showing a configuration of a display device according to another embodiment of the present invention. Here, the description will be focused on the modified portions in comparison with the above-described embodiments with reference to FIG. 3, and description of the portions overlapping with the above-described embodiments will be omitted.

도 13을 참조하면, 본 발명의 실시예에 의한 표시 장치(10")는 제1 주사 구동부(211), 제2 주사 구동부(212'), 제3 주사 구동부(213"), 제1 보조선(DL1) 및 제2 보조선(DL2)을 포함할 수 있다.Referring to FIG. 13, the display device 10 '' according to the embodiment of the present invention includes a first scan driver 211, a second scan driver 212 ', a third scan driver 213' A first auxiliary line DL1 and a second auxiliary line DL2.

제2 화소 영역(AA2)에는 첫 번째 수평라인(HL1)에 위치한 제2 화소들(PXL2')과 나머지 수평라인들에 위치한 제2 화소들(PXL2)이 포함될 수 있다. 여기서, 나머지 수평라인들에 위치한 제2 화소들(PXL2)의 구성 및 동작 방법은, 도 3에 도시된 제2 화소들(PXL2)과 동일할 수 있다.The second pixels PXL2 'located in the first horizontal line HL1 and the second pixels PXL2 located in the remaining horizontal lines may be included in the second pixel region AA2. Here, the configuration and operation method of the second pixels PXL2 located on the remaining horizontal lines may be the same as the second pixels PXL2 shown in FIG.

제3 화소 영역(AA3)에는 첫 번째 수평라인(HL2)에 위치한 제3 화소들(PXL3')과 나머지 수평라인들에 위치한 제3 화소들(PXL3)이 포함될 수 있다. 여기서, 나머지 수평라인들에 위치한 제3 화소들(PXL3)의 구성 및 동작 방법은, 도 3에 도시된 제3 화소들(PXL3)과 동일할 수 있다.The third pixels PXL3 'located in the first horizontal line HL2 and the third pixels PXL3 located in the remaining horizontal lines may be included in the third pixel region AA3. Here, the configuration and operation method of the third pixels PXL3 located in the remaining horizontal lines may be the same as the third pixels PXL3 shown in FIG.

제2 주사 구동부(212')는 제2 주사선들(S21~S2n)에 연결될 수 있다.And the second scan driver 212 'may be connected to the second scan lines S21 to S2n.

제3 주사 구동부(213")는 제3 주사선들(S31~S3k)에 연결될 수 있다.The third scan driver 213 "may be connected to the third scan lines S31 to S3k.

제1 보조선(DL1)은, 제2 화소 영역(AA2)의 첫 번째 수평라인(HL1)에 위치한 제2 화소들(PXL2')에 연결될 수 있다.The first auxiliary line DL1 may be connected to the second pixels PXL2 'located in the first horizontal line HL1 of the second pixel area AA2.

타이밍 제어부(250)는, 제2 주사 구동부(212')와 제1 보조선(DL1)으로 제2 시작 신호(FLM2)를 공급할 수 있다.The timing controller 250 may supply the second start signal FLM2 to the second scan driver 212 'and the first auxiliary line DL1.

이에 따라, 첫 번째 수평라인(HL1)에 위치한 제2 화소들(PXL2')은 첫 번째 제2 주사선(S21)로 출력되는 주사 신호와, 제1 보조선(DL1)을 통해 전달되는 제2 시작 신호(FLM2)에 대응하여 구동될 수 있다.Accordingly, the second pixels PXL2 'located on the first horizontal line HL1 are connected to the scan signals output to the first second scan line S21 and the second start And can be driven in response to the signal FLM2.

제2 보조선(DL2)은, 제3 화소 영역(AA3)의 첫 번째 수평라인(HL2)에 위치한 제3 화소들(PXL3')에 연결될 수 있다.The second auxiliary line DL2 may be connected to the third pixels PXL3 'located in the first horizontal line HL2 of the third pixel area AA3.

타이밍 제어부(250)는, 제3 주사 구동부(213")와 제2 보조선(DL2)으로 제3 시작 신호(FLM3)를 공급할 수 있다.The timing control unit 250 can supply the third start signal FLM3 to the third scan driver 213 "and the second supplementary line DL2.

이에 따라, 첫 번째 수평라인(HL2)에 위치한 제3 화소들(PXL3')은 첫 번째 제3 주사선(S31)로 출력되는 주사 신호와, 제2 보조선(DL2)을 통해 전달되는 제3 시작 신호(FLM3)에 대응하여 구동될 수 있다.Accordingly, the third pixels PXL3 'located on the first horizontal line HL2 are connected to the scan signals output to the first third scan line S31 and the third start And can be driven in response to the signal FLM3.

도 14a는 도 13에 도시된 제2 화소 영역의 첫 번째 수평라인에 위치한 제2 화소를 나타낸 도면이고, 도 14b는 도 13에 도시된 제3 화소 영역의 첫 번째 수평라인에 위치한 제3 화소를 나타낸 도면이다.FIG. 14A is a view showing a second pixel located on the first horizontal line of the second pixel region shown in FIG. 13, and FIG. 14B is a diagram showing a third pixel located on the first horizontal line of the third pixel region shown in FIG. Fig.

도 14a 및 도 14b에서는 설명의 편의를 위하여, m번째 데이터선(Dm) 에 접속된 제2 화소(PXL2') 및 제3 화소(PXL3')를 도시하기로 한다. 또한, 도 4를 참조하여 설명한 실시예와 비교하여 변경된 부분을 중심으로 설명을 진행하며, 중복된 설명에 대해서는 생략하도록 한다.14A and 14B, the second pixel PXL2 'and the third pixel PXL3' connected to the mth data line Dm are shown for convenience of explanation. In addition, the description will be made with reference to modified portions as compared with the embodiment described with reference to FIG. 4, and redundant description will be omitted.

도 14a를 참조하면, 제2 화소 영역(AA2)의 첫 번째 수평 라인(HL1)에 위치한 제2 화소(PXL2')는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.Referring to FIG. 14A, the second pixel PXL2 'located in the first horizontal line HL1 of the second pixel region AA2 includes the organic light emitting diode OLED, the first transistor T1 through the seventh transistor T7 And a storage capacitor Cst.

제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 다이오드(OLED)의 애노드 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 두 번째 제2 주사선(S22)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 두 번째 제2 주사선(S22)으로 주사신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 다이오드(OLED)의 애노드로 공급할 수 있다.The seventh transistor T7 may be connected between the initialization power source Vint and the anode of the organic light emitting diode OLED. The gate electrode of the seventh transistor T7 may be connected to the second scan line S22. The seventh transistor T7 may be turned on when a scan signal is supplied to the second scan line S22 to supply a voltage of the initialization power source Vint to the anode of the organic light emitting diode OLED.

제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 첫 번째 제2 주사선(S21)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 첫 번째 제2 주사선(S21)으로 주사신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10)를 전기적으로 접속시킬 수 있다.The third transistor T3 may be connected between the second electrode of the first transistor T1 and the tenth node N10. The gate electrode of the third transistor T3 may be connected to the first second scan line S21. The third transistor T3 is turned on when a scan signal is supplied to the first second scan line S21 to electrically connect the second electrode of the first transistor T1 to the tenth node N10 .

제4 트랜지스터(T4)는 제10 노드(N10)와 초기화 전원(Vint) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 제1 보조선(DL1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제1 보조선(DL1)으로 제2 시작 신호(FLM2)가 공급될 때 턴-온되어 제10 노드(N10)로 초기화 전원(Vint)의 전압을 공급할 수 있다.The fourth transistor T4 may be connected between the tenth node N10 and the initialization power source Vint. The gate electrode of the fourth transistor T4 may be connected to the first auxiliary line DL1. The fourth transistor T4 may be turned on when the second start signal FLM2 is supplied to the first supplemental line DL1 and may supply the voltage of the initialization power source Vint to the tenth node N10 .

제2 트랜지스터(T2)는 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 첫 번째 제2 주사선(S21)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 첫 번째 제2 주사선(S21)으로 주사신호가 공급될 때 턴-온되어 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.The second transistor T2 may be connected between the mth data line Dm and the first electrode of the first transistor T1. The gate electrode of the second transistor T2 may be connected to the first second scan line S21. The second transistor T2 is turned on when a scan signal is supplied to the first scan line S21 to electrically connect the mth data line Dm and the first electrode of the first transistor T1 to each other. .

도 14b를 참조하면, 제3 화소 영역(AA3)의 첫 번째 수평 라인(HL2)에 위치한 제3 화소(PXL3')는 유기 발광 다이오드(OLED), 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.Referring to FIG. 14B, the third pixel PXL3 'located at the first horizontal line HL2 of the third pixel region AA3 includes the organic light emitting diode OLED, the first transistor T1 through the seventh transistor T7 And a storage capacitor Cst.

제7 트랜지스터(T7)는 초기화 전원(Vint)과 유기 발광 다이오드(OLED)의 애노드 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 두 번째 제3 주사선(S32)에 접속되며, 두 번째 제3 주사선(S32)으로 주사신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 유기 발광 다이오드(OLED)의 애노드로 공급할 수 있다.The seventh transistor T7 may be connected between the initialization power source Vint and the anode of the organic light emitting diode OLED. The gate electrode of the seventh transistor T7 is connected to the second third scan line S32 and is turned on when a scan signal is supplied to the second scan line S32 to turn on the voltage of the reset power source Vint And can be supplied to the anode of the light emitting diode (OLED).

제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 첫 번째 제3 주사선(S31)에 접속되며, 첫 번째 제3 주사선(S31)으로 주사신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제10 노드(N10)를 전기적으로 접속시킬 수 있다.The third transistor T3 may be connected between the second electrode of the first transistor T1 and the tenth node N10. The gate electrode of the third transistor T3 is connected to the first third scan line S31 and is turned on when a scan signal is supplied to the first third scan line S31, The electrode and the tenth node N10 can be electrically connected.

제4 트랜지스터(T4)는 제10 노드(N10)와 초기화 전원(Vint) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제2 보조선(DL2)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 제2 보조선(DL2)으로 제3 시작 신호(FLM3)가 공급될 때 턴-온되어 제10 노드(N10)로 초기화 전원(Vint)의 전압을 공급할 수 있다.The fourth transistor T4 may be connected between the tenth node N10 and the initialization power source Vint. And the gate electrode of the fourth transistor T4 may be connected to the second auxiliary line DL2. The fourth transistor T4 may be turned on when the third start signal FLM3 is supplied to the second auxiliary line DL2 to supply the voltage of the initializing power source Vint to the tenth node N10 .

제2 트랜지스터(T2)는 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 첫 번째 제3 주사선(S31)에 접속되며, 첫 번째 제3 주사선(S31)으로 주사신호가 공급될 때 턴-온되어 m번째 데이터선(Dm)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.The second transistor T2 may be connected between the mth data line Dm and the first electrode of the first transistor T1. The gate electrode of the second transistor T2 is connected to the first third scan line S31 and is turned on when the scan signal is supplied to the first third scan line S31 to turn on the mth data line Dm, The first electrode of the first transistor T1 can be electrically connected.

도 15는 도 13에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다. 여기서, 도 6 및 도 10에 도시된 구성과 동일한 구성에 대하여는 동일한 도면 부호를 부여하였으며, 그에 대한 자세한 설명은 생략하고 변경된 부분을 중심으로 설명을 진행하도록 한다.FIG. 15 is a diagram showing the configuration of the scan driver shown in FIG. 13 in more detail. 6 and 10 are denoted by the same reference numerals, and a detailed description thereof will be omitted, and the description will be centered on the changed portions.

도 15를 참조하면, 제2 주사 구동부(212')는 제2 주사 스테이지들(SST21~SST2n)을 포함할 수 있다.Referring to FIG. 15, the second scan driver 212 'may include the second scan stages SST21 to SST2n.

제2 주사 스테이지들(SST21~SST2n)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다.The second scan stages SST21 to SST2n may be operated in response to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [

첫 번째 제2 주사 스테이지(SST21)는 타이밍 제어부(250)로부터 공급되는 제2 시작 신호(FLM2)를 공급받을 수 있다. 나머지 제2 주사 스테이지들(SST22~SST2n)은 이전 주사 스테이지의 출력 신호(즉, 제2 주사 신호)를 공급받을 수 있다.The first second scan stage SST21 may receive the second start signal FLM2 supplied from the timing controller 250. [ And the remaining second scan stages SST22 to SST2n may receive the output signal of the previous scan stage (i.e., the second scan signal).

다음으로, 제3 주사 구동부(213")는 제3 주사 스테이지들(SST31~SST3k)을 포함할 수 있다.Next, the third scan driver 213 "may include the third scan stages SST31 to SST3k.

제3 주사 스테이지들(SST31~SST3k)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2)에 대응하여 동작될 수 있다.The third scan stages SST31 to SST3k may be operated corresponding to the clock signals CLK1 and CLK2 supplied from the timing controller 250. [

첫 번째 제3 주사 스테이지(SST31)는 타이밍 제어부(250)로부터 공급되는 제3 시작 신호(FLM3)를 공급받을 수 있다. 나머지 제3 주사 스테이지들(SST32~SST3k)은 이전 주사 스테이지의 출력 신호(즉, 제3 주사 신호)를 공급받을 수 있다.The first third scanning stage SST31 may receive the third start signal FLM3 supplied from the timing controller 250. [ And the remaining third scanning stages SST32 to SST3k can receive the output signal of the previous scanning stage (i.e., the third scanning signal).

도 16a는 표시 장치가 제2 모드로 구동될 때 도 15에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.16A is a waveform diagram for explaining the output timing of scan signals output from the scan drivers shown in FIG. 15 when the display device is driven in the second mode.

도 16a를 참조하면, 표시 장치(10")가 제2 모드로 구동될 때 타이밍 제어부(250)는, 제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)를, 첫 번째 제2 주사 스테이지(SST21)로 제2 시작 신호(FLM2)를, 제3 주사 스테이지(SST31)로 제3 시작 신호(FLM3)를 순차적으로 공급할 수 있다.16A, when the display device 10 "is driven in the second mode, the timing controller 250 controls the first dummy stage DST10 to supply the first start signal FLM1 to the first dummy stage DST10, The second start signal FLM2 to the third scan stage SST21 and the third start signal FLM3 to the third scan stage SST31 in sequence.

제2 시작 신호(FLM2)가 공급되면, 제2 주사 신호들(G21~G2n)이 순차적으로 출력될 수 있다.When the second start signal FLM2 is supplied, the second scan signals G21 to G2n may be sequentially output.

이 때, 마지막 제1 주사 신호(G1j) 다음에 첫 번째 제2 주사 신호(G21)가 출력되도록, 제2 시작 신호(FLM2)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the second start signal FLM2 may be set such that the first second scan signal G21 is output after the last first scan signal G1j.

제3 시작 신호(FLM3)가 공급되면, 제3 주사 신호들(G31~G3k)이 순차적으로 출력될 수 있다.When the third start signal FLM3 is supplied, the third scan signals G31 to G3k may be sequentially output.

이 때, 마지막 제2 주사 신호(G2n) 다음에 첫 번째 제3 주사 신호(G31)가 출력되도록, 제3 시작 신호(FLM3)의 출력 타이밍이 설정될 수 있다.At this time, the output timing of the third start signal FLM3 may be set such that the first third scan signal G31 is output after the last second scan signal G2n.

도 16b는 표시 장치가 제1 모드로 구동될 때 도 15에 도시된 주사 구동부들로부터 출력되는 주사 신호들의 출력 타이밍을 설명하기 위한 파형도이다.And FIG. 16B is a waveform diagram for explaining the output timing of the scan signals output from the scan drivers shown in FIG. 15 when the display device is driven in the first mode.

표시 장치(10")가 제1 모드로 구동될 때 타이밍 제어부(250)는, 제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)를, 첫 번째 제2 스테이지(SST21)로 제2 시작 신호(FLM2)를, 제3 스테이지(SST31)로 제3 시작 신호(FLM3)를 공급하되, 공급 순서는 제2 모드일 때와 상이할 수 있다.When the display device 10 "is driven in the first mode, the timing controller 250 outputs the first start signal FLM1 to the first dummy stage DST10 and the second start signal FLM1 to the first second stage SST21. The signal FLM2 and the third start signal FLM3 to the third stage SST31 while the supply order may be different from that in the second mode.

즉, 제1 주사 신호들(G11~G1j)이 공급되는 기간은 제2 주사 신호들(G21~G2n)이 공급되는 기간 중 일부와 중첩하고, 제3 주사 신호들(G31~G3k)이 공급되는 기간은 제2 주사 신호들(G21~G2n)이 공급되는 기간 중 일부와 중첩하도록, 제1 시작 신호(FLM1), 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)의 공급 순서가 설정될 수 있다.That is, the period during which the first scan signals G11 to G1j are supplied overlaps with a part of the period during which the second scan signals G21 to G2n are supplied, and the third scan signals G31 to G3k are supplied The supply order of the first start signal FLM1, the second start signal FLM2 and the third start signal FLM3 is set so as to overlap with a part of the period during which the second scan signals G21 to G2n are supplied, .

이때, 제1 주사 신호들(G11~G1j) 및 제3 주사 신호들(G31~G3k)이 공급되는 기간은 서로 중첩할 수도 있고, 중첩하지 않을 수도 있다.At this time, the periods during which the first scan signals G11 to G1j and the third scan signals G31 to G3k are supplied may overlap each other, or may not overlap each other.

도 16b를 참조하면, 제1 시작 신호(FLM1)가 공급되면, 제1 더미 주사 신호(G10) 및 제1 주사 신호들(G11~G1j)이 순차적으로 출력될 수 있다.Referring to FIG. 16B, when the first start signal FLM1 is supplied, the first dummy scan signal G10 and the first scan signals G11 to G1j may be sequentially output.

이 때, 제1 화소들(PXL1)에는 더미 데이터 신호가 공급되고, 이에 따라 제1 화소 영역(AA1)에는 더미 영상이 표시 될 수 있다. 더미 영상은, 제2 화소 영역(AA2)에 표시되는 유효 영상 중 일부와 동일한 영상일 수 있다.At this time, a dummy data signal is supplied to the first pixels PXL1, and thus a dummy image can be displayed in the first pixel area AA1. The dummy image may be the same image as a part of the effective image displayed in the second pixel area AA2.

도 16b에 도시된 것과 같이, 제2 시작 신호(FLM2)는 제1 시작 신호(FLM1)와 동시에 공급될 수도 있고, 첫 번째 제1 주사 신호(G11)와 첫 번째 제2 주사 신호(G21)가 동시에 출력되도록 공급될 수도 있다.The second start signal FLM2 may be supplied at the same time as the first start signal FLM1 and the first and second scan signals G11 and G21 may be supplied And may be supplied to be outputted simultaneously.

이 때, 제3 화소들(PXL3', PXL3)에는 더미 데이터 신호가 공급되고, 이에 따라 제3 화소 영역(AA3)에는 더미 영상이 표시 될 수 있다. 더미 영상은, 제2 화소 영역(AA2)에 표시되는 유효 영상 중 일부와 동일한 영상일 수 있다. 또한, 제3 화소 영역(AA3)에 표시되는 더미 영상은 제1 화소 영역(AA1)에 표시되는 더미 영상과 동일할 수도 있고, 상이할 수도 있다.At this time, a dummy data signal is supplied to the third pixels PXL3 'and PXL3, so that a dummy image can be displayed in the third pixel region AA3. The dummy image may be the same image as a part of the effective image displayed in the second pixel area AA2. In addition, the dummy image displayed in the third pixel area AA3 may be the same as or different from the dummy image displayed in the first pixel area AA1.

상술한 바와 같이, 표시 장치(10")가 제1 모드로 구동하는 경우에는, 제1 주사 신호들(G11~G1j)이 모두 공급된 후 제2 주사 신호들(G21~G2n)이 공급되지 않는다. 즉, 마지막 제1 주사 신호(G1j)와 첫 번째 제2 주사 신호(G21)가 순차적으로 공급되지 않는다. As described above, when the display device 10 "is driven in the first mode, the second scan signals G21 to G2n are not supplied after all the first scan signals G11 to G1j are supplied That is, the last first scanning signal G1j and the first second scanning signal G21 are not sequentially supplied.

만약, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)에 마지막 제1 주사선(S1j)에 연결된다면, 제2 화소 영역(AA2)의 첫 번째 수평라인(HL1)에 위치한 제2 화소들(PXL2')이 마지막 제1 주사 신호(G1j)에 의한 영향을 받게 된다.If the first horizontal line HL1 of the second pixel area AA2 is connected to the last first scan line S1j in the second pixels PXL2 located in the first horizontal line of the second pixel area AA2, The second pixels PXL2 'located at the first scan line G1j are affected by the last first scan signal G1j.

즉, 제2 화소 영역(AA2)으로 제2 주사 신호들(G21~G2n)이 공급되는 도중에, 첫 번째 수평 라인에 위치한 제2 화소들(PXL2)로 마지막 제1 주사 신호(G1j)가 공급되며, 이로 인해 제2 화소 영역(AA2)의 첫 번째 수평 라인에 명선 또는 암선이 표시되는 문제점이 발생할 수 있다. 또한, 이는 제1 모드에서 제2 모드로 변환 시 제1 화소 영역(AA1)과 제2 화소 영역(AA2)의 경계선에 잔상으로 남을 수 있다.That is, while the second scan signals G21 to G2n are supplied to the second pixel area AA2, the last first scan signal G1j is supplied to the second pixels PXL2 located on the first horizontal line , So that a luminescent or dark line may be displayed on the first horizontal line of the second pixel area AA2. In addition, it may remain as a residual image on the boundary line between the first pixel area AA1 and the second pixel area AA2 in the conversion from the first mode to the second mode.

상술한 문제점은 제2 화소 영역(AA2)과 제3 화소 영역(AA3) 간의 경계선에도 발생할 수 있다.The above-described problem may also occur in the boundary line between the second pixel area AA2 and the third pixel area AA3.

본 발명의 실시예에 의할 경우, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)에 마지막 제1 주사선(S1j)을 연결하지 않고 제1 보조선(DL1)을 연결함으로써, 제2 화소 영역(AA2)의 첫 번째 수평라인에 위치한 제2 화소들(PXL2)은 마지막 제1 주사 신호(G1j)에 의한 영향을 받지 않게 되고, 따라서 상술한 문제점을 해결할 수 있다.The first auxiliary line DL1 may be connected to the second pixels PXL2 located at the first horizontal line of the second pixel area AA2 without connecting the last first scanning line S1j. The second pixels PXL2 located in the first horizontal line of the second pixel area AA2 are not affected by the last first scanning signal G1j and thus the above described problem can be solved .

또한, 제3 화소 영역(AA3)의 첫 번째 수평라인에 위치한 제3 화소들(PXL3)에 마지막 제3 주사선(S2n)을 연결하지 않고 제2 보조선(DL2)을 연결함으로써, 상술한 문제점을 해결할 수 있다.By connecting the second auxiliary line DL2 to the third pixels PXL3 located on the first horizontal line of the third pixel area AA3 without connecting the last third scanning line S2n, Can be solved.

도 17은 본 발명의 실시예에 의한 발광 구동부들의 구성을 나타낸 도면이다.17 is a view illustrating a configuration of light emitting drivers according to an embodiment of the present invention.

도 17을 참조하면, 제1 발광 구동부(311)는 다수의 제1 발광 스테이지들(EST11~EST1j)을 포함할 수 있다.Referring to FIG. 17, the first light emitting driver 311 may include a plurality of first light emitting stages EST11 to EST1j.

제1 발광 스테이지들(EST11~EST1j)은 각각 제1 발광 제어선들(E11~E1j)의 일단에 연결되고, 이를 통해 제1 발광 제어선들(E11~E1j)로 제1 발광 제어 신호들(F11~F1j)을 공급할 수 있다. The first emission stages EST11 to EST1j are respectively connected to one ends of the first emission control lines E11 to E1j and are connected to the first emission control lines E11 to E1j through the first emission control signals F11 to & F1j).

이때, 제1 발광 스테이지들(EST11~EST1j)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK5, CLK6)에 대응하여 동작될 수 있다. 또한, 제1 발광 스테이지들(EST11~EST1j)은 동일한 회로로 구현될 수 있다.At this time, the first light emitting stages EST11 to EST1j may be operated in response to the clock signals CLK5 and CLK6 supplied from the timing controller 250. [ In addition, the first light emitting stages EST11 to EST1j may be implemented by the same circuit.

제1 발광 스테이지들(EST11~EST1j)은 이전 발광 스테이지의 출력 신호(즉, 발광 제어 신호) 또는 제4 시작 신호(EFLM1)를 공급받을 수 있다.The first light emitting stages EST11 to EST1j may receive the output signal of the previous light emitting stage (i.e., the light emission control signal) or the fourth start signal EFLM1.

예를 들어, 첫 번째 제1 발광 스테이지(EST11)는 제4 시작 신호(EFLM1)를 공급받고, 나머지 제1 발광 스테이지들(EST12~EST1j)은 이전 발광 스테이지의 출력 신호를 공급받을 수 있다.For example, the first first emission stage EST11 may receive the fourth start signal EFLM1, and the remaining first emission stages EST12 through EST1j may receive the output signals of the previous emission stage.

다음으로, 제2 발광 구동부(312)는 다수의 제2 발광 스테이지들(EST21~EST2n)을 포함할 수 있다.Next, the second light emitting driver 312 may include a plurality of second light emitting stages EST21 to EST2n.

제2 발광 스테이지들(EST21~EST2n)은 각각 제2 발광 제어선들(E21~E2n)의 일단에 연결되고, 이를 통해 제2 발광 제어선들(E21~E2n)로 제2 발광 제어 신호들(F21~F2n)을 공급할 수 있다.The second emission stages EST21 to EST2n are respectively connected to one ends of the second emission control lines E21 to E2n and through the second emission control lines E21 to E2n to the second emission control signals F21- F2n.

이때, 제2 발광 스테이지들(EST21~EST2n)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK5, CLK6)에 대응하여 동작될 수 있다. 또한, 제2 발광 스테이지들(EST21~EST2n)은 동일한 회로로 구현될 수 있다.At this time, the second light emitting stages EST21 to EST2n may be operated corresponding to the clock signals CLK5 and CLK6 supplied from the timing controller 250. [ Further, the second light emission stages EST21 to EST2n may be implemented by the same circuit.

제2 발광 스테이지들(EST21~EST2n)은 이전 발광 스테이지의 출력 신호(즉, 발광 제어 신호) 또는 제5 시작 신호(EFLM2)를 공급받을 수 있다.The second light emitting stages EST21 to EST2n may receive the output signal of the previous light emitting stage (i.e., the light emission control signal) or the fifth start signal EFLM2.

예를 들어, 첫 번째 제2 발광 스테이지(EST21)는 제5 시작 신호(EFLM2)를 공급받고, 나머지 제2 발광 스테이지들(EST22~EST2n)은 이전 발광 스테이지의 출력 신호를 공급받을 수 있다. For example, the first second emission stage EST21 may receive the fifth start signal EFLM2, and the remaining second emission stages EST22 through EST2n may receive the output signal of the previous emission stage.

다음으로, 제3 발광 구동부(313)는 다수의 제3 발광 스테이지들(EST31~EST3k)을 포함할 수 있다.Next, the third light emitting driver 313 may include a plurality of third light emitting stages EST31 to EST3k.

제3 발광 스테이지들(EST31~EST3k)은 각각 제3 발광 제어선들(E31~E3k)의 일단에 연결되고, 이를 통해 제3 발광 제어선들(E31~E3k)로 제3 발광 제어 신호들(F31~F3k)을 공급할 수 있다.The third emission stages EST31 to EST3k are respectively connected to one ends of the third emission control lines E31 to E3k to emit the third emission control signals F31 to E3k to the third emission control lines E31 to E3k, F3k.

이때, 제3 발광 스테이지들(EST31~EST3k)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK5, CLK6)에 대응하여 동작될 수 있다. 또한, 제3 발광 스테이지들(EST31~EST3k)은 동일한 회로로 구현될 수 있다.At this time, the third light emission stages EST31 to EST3k may be operated corresponding to the clock signals CLK5 and CLK6 supplied from the timing controller 250. [ In addition, the third light emitting stages EST31 to EST3k may be implemented by the same circuit.

제3 발광 스테이지들(EST31~EST3k)은 이전 발광 스테이지의 출력 신호(즉, 발광 제어 신호) 또는 제5 시작 신호(EFLM2)를 공급받을 수 있다.The third light emitting stages EST31 to EST3k may receive the output signal of the previous light emitting stage (i.e., the light emission control signal) or the fifth start signal EFLM2.

예를 들어, 첫 번째 제3 발광 스테이지(EST31)는 제2 발광 구동부(312)의 마지막 제2 발광 스테이지(EST2n)로부터 출력되는 신호(F2n)를 시작 신호로 사용할 수 있고, 나머지 제3 발광 스테이지들(EST32~EST3k)은 이전 발광 스테이지의 출력 신호를 공급받을 수 있다.For example, the first third light emitting stage EST31 may use the signal F2n output from the last second light emitting stage EST2n of the second light emitting driver 312 as a start signal, (EST32 to EST3k) can receive the output signal of the previous light emission stage.

한편, 발광 제어 신호들(F11~F1j, F21~F2n, F31~F3k)의 폭은 제2 시작 신호(FLM2)의 폭에 대응하여 결정될 수 있다. 다시 말하여, 제2 시작 신호(FLM2)의 폭이 넓어질수록 발광 제어 신호들(F11~F1j, F21~F2n, F31~F3k)의 폭이 넓어질 수 있다.Meanwhile, the width of the emission control signals F11 to F1j, F21 to F2n, and F31 to F3k may be determined corresponding to the width of the second start signal FLM2. In other words, as the width of the second start signal FLM2 increases, the width of the emission control signals F11 to F1j, F21 to F2n, and F31 to F3k may be widened.

제2 시작 신호(FLM2)의 폭은 구동 방법에 대응하여 다양하게 설정될 수 있다.The width of the second start signal FLM2 may be variously set according to the driving method.

도 18a는 표시 장치가 제2 모드로 구동될 때 도 17에 도시된 발광 구동부들로부터 출력되는 발광 제어 신호들의 출력 타이밍을 설명하기 위한 파형도이다.18A is a waveform diagram for explaining the output timing of the emission control signals output from the light emission drivers shown in FIG. 17 when the display device is driven in the second mode.

도 18a를 참조하면, 표시 장치(10, 10', 10")가 제2 모드로 구동될 때, 타이밍 제어부(250)는 제1 발광 구동부(311)로 제4 시작 신호(EFLM1)를, 제2 발광 구동부(312)로 제5 시작 신호(EFLM2)를, 제3 발광 구동부(313)로 제6 시작 신호(EFLM3)를 순차적으로 공급할 수 있다.18A, when the display device 10, 10 ', 10 "is driven in the second mode, the timing controller 250 outputs the fourth start signal EFLM1 to the first light emission driver 311, The second start signal EFLM2 to the second light emission driving unit 312 and the sixth start signal EFLM3 to the third light emission driving unit 313 sequentially.

여기서, 제4 시작 신호(EFLM1), 제5 시작 신호(EFLM2) 및 제6 시작 신호(EFLM3)의 공급 타이밍은, 제1 발광 제어 신호들(F11~F1j), 제2 발광 신호들(F21~F2n) 및 제3 발광 제어 신호들(F31~F3k)이 순차적으로 공급되도록 설정될 수 있다.Here, the supply timings of the fourth start signal EFLM1, the fifth start signal EFLM2 and the sixth start signal EFLM3 are the same as the supply timings of the first light emission control signals F11 to F1j and the second light emission signals F21- F2n and the third emission control signals F31 to F3k may be sequentially supplied.

제4 시작 신호(EFLM1), 제5 시작 신호(EFLM2) 및 제6 시작 신호(EFLM3)는 동일한 폭을 가질 수 있다.The fourth start signal EFLM1, the fifth start signal EFLM2 and the sixth start signal EFLM3 may have the same width.

제4 시작 신호(EFLM1)가 공급되면, 제1 발광 제어 신호들(F11~F1j)이 순차적으로 출력될 수 있다. 이때, i번째 제1 발광 제어선(E1i)으로 공급되는 제1 발광 제어 신호(F1i)는, i번째 제1 주사선(S1i)으로 공급되는 주사 신호(G1i)와 중첩되도록 공급될 수 있다.When the fourth start signal EFLM1 is supplied, the first emission control signals F11 to F1j may be sequentially output. At this time, the first emission control signal F1i supplied to the i-th first emission control line E1i may be supplied so as to overlap the scan signal G1i supplied to the i-th first scan line S1i.

제5 시작 신호(EFLM2)가 공급되면, 제2 발광 신호들(F21~F2n)이 순차적으로 출력될 수 있다. 이때, i번째 제2 발광 제어선(E2i)으로 공급되는 제2 발광 제어 신호(F2i)는 i번째 제2 주사선(S2i)으로 공급되는 주사 신호(G2i)와 중첩되도록 공급될 수 있다.When the fifth start signal EFLM2 is supplied, the second emission signals F21 to F2n may be sequentially output. At this time, the second emission control signal F2i supplied to the i-th second emission control line E2i may be supplied to overlap the scan signal G2i supplied to the i-th second scan line S2i.

제6 시작 신호(EFLM3)가 공급되면, 제3 발광 제어 신호들(F31~F3k)이 순차적으로 출력될 수 있다. 이때, i번째 제3 발광 제어선(E3i)으로 공급되는 제3 발광 제어 신호(F3i)는 i번째 제3 주사선(S3i)으로 공급되는 주사 신호(G3i)와 중첩되도록 공급될 수 있다.When the sixth start signal EFLM3 is supplied, the third emission control signals F31 to F3k may be sequentially output. At this time, the third emission control signal F3i supplied to the i-th third emission control line E3i may be supplied so as to overlap the scan signal G3i supplied to the i-th third scan line S3i.

도 18b는 표시 장치가 제1 모드로 구동될 때 도 17에 도시된 발광 구동부들로부터 출력되는 발광 제어 신호들의 출력 타이밍을 설명하기 위한 파형도이다.18B is a waveform diagram for explaining the output timing of the light emission control signals output from the light emission drivers shown in FIG. 17 when the display apparatus is driven in the first mode.

도 18b를 참조하면, 표시 장치(10, 10', 10")가 제1 모드로 구동될 때, 타이밍 제어부(250)는 제1 발광 구동부(311)로 제4 시작 신호(EFLM1)를, 제2 발광 구동부(312)로 제5 시작 신호(EFLM2)를, 제3 발광 구동부(313)로 제6 시작 신호(EFLM3)를 공급하되, 소정의 순서에 따라 공급할 수 있다.18B, when the display device 10, 10 ', 10 "is driven in the first mode, the timing controller 250 controls the first light emission driver 311 to output the fourth start signal EFLM1, The second start signal EFLM2 may be supplied to the second light emission driving unit 312 and the sixth start signal EFLM3 may be supplied to the third light emission driving unit 313 in a predetermined order.

즉, 타이밍 제어부(250)는, 제2 발광 제어 신호들(F21~F2n)이 순차적으로 공급되는 동안, 제1 발광 제어 신호들(F11~F1k) 및 제3 발광 제어 신호들(F31~F3k)이 공급되도록, 제4 시작 신호(EFLM1), 제5 시작 신호(EFLM2) 및 제6 시작 신호(EFLM3)의 공급 순서를 설정할 수 있다. That is, the timing controller 250 sequentially outputs the first emission control signals F11 to F1k and the third emission control signals F31 to F3k while the second emission control signals F21 to F2n are sequentially supplied, The fifth start signal EFLM2, and the sixth start signal EFLM3 so that the fourth start signal EFLM1, the fifth start signal EFLM2, and the sixth start signal EFLM3 are supplied.

제1 발광 제어 신호들(F11~F1k)이 공급되는 기간은 제2 발광 제어 신호들(F21~F2n)이 공급되는 기간 중 일부와 중첩하고, 제3 발광 제어 신호들(F31~F3k)이 공급되는 기간은 제2 발광 제어 신호들(F21~F2n)이 공급되는 기간 중 일부와 중첩될 수 있다.The period during which the first emission control signals F11 to F1k are supplied overlaps with a part of the period during which the second emission control signals F21 to F2n are supplied and the third emission control signals F31 to F3k are supplied May be overlapped with a part of the period during which the second emission control signals F21 to F2n are supplied.

제1 발광 제어 신호들(F11~F1k) 및 제3 발광 제어 신호들(F31~F3k)이 공급되는 기간은 서로 중첩할 수도 있고, 중첩하지 않을 수도 있다.The periods during which the first emission control signals F11 to F1k and the third emission control signals F31 to F3k are supplied may overlap each other or may not overlap each other.

제4 시작 신호(EFLM1)가 공급되면, 제1 발광 제어 신호들(F11~F1j)이 순차적으로 출력될 수 있다.When the fourth start signal EFLM1 is supplied, the first emission control signals F11 to F1j may be sequentially output.

제5 시작 신호(EFLM2)가 공급되면, 제2 발광 제어 신호들(F21~F2n)이 순차적으로 출력될 수 있다.When the fifth start signal EFLM2 is supplied, the second emission control signals F21 to F2n may be sequentially output.

제4 시작 신호(EFLM1)와 제5 시작 신호(EFLM2)는 동시에 공급될 수 있다. 이 경우, 제1 발광 제어 신호들(F11~F1j)과 제2 발광 제어 신호들(F21~F2n) 중 일부(F21~F2j)가 중첩되도록 출력될 수 있다.The fourth start signal EFLM1 and the fifth start signal EFLM2 may be supplied simultaneously. In this case, some of the first emission control signals F11 to F1j and the second emission control signals F21 to F2n may be superimposed.

제6 시작 신호(EFLM3)가 공급되면, 제3 발광 제어 신호들(F31~F3k)이 순차적으로 출력될 수 있다. 제6 시작 신호(EFLM3)의 공급 타이밍은, 마지막 제2 발광 제어 신호(F2n)와 마지막 제3 발광 제어 신호(F3k)가 동시에 출력되도록 설정될 수 있다.When the sixth start signal EFLM3 is supplied, the third emission control signals F31 to F3k may be sequentially output. The supply timing of the sixth start signal EFLM3 may be set such that the last second emission control signal F2n and the last third emission control signal F3k are simultaneously output.

표시 장치(10, 10', 10")가 제1 모드로 구동될 때, 제4 시작 신호(EFLM1), 제5 시작 신호(EFLM2) 및 제6 시작 신호(EFLM3)의 공급 순서가 도 18b에 도시된 것에 제한되는 것은 아니다.When the display device 10, 10 ', 10 "is driven in the first mode, the supply order of the fourth start signal EFLM1, the fifth start signal EFLM2 and the sixth start signal EFLM3 is shown in Fig. 18B The present invention is not limited thereto.

예를 들어, 제4 시작 신호(EFLM1)가 제6 시작 신호(EFLM3)보다 늦게 공급될 수도 있으며, 제4 시작 신호(EFLM1) 및 제6 시작 신호(EFLM3) 각각이 여러 번 공급될 수도 있다.For example, the fourth start signal EFLM1 may be supplied later than the sixth start signal EFLM3, and each of the fourth start signal EFLM1 and the sixth start signal EFLM3 may be supplied several times.

도 19는 본 발명의 다른 실시예에 의한 표시 장치의 구성을 나타낸 도면이다.19 is a diagram showing a configuration of a display device according to another embodiment of the present invention.

도 19를 참조하여 본 발명의 다른 실시예에 의한 표시 장치(10a)의 구성 및 동작을 설명함에 있어서, 도 3에 도시된 표시 장치(10)와 동일한 구성에 대한 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.Referring to FIG. 19, in explaining the configuration and operation of the display device 10a according to another embodiment of the present invention, description of the same configuration as the display device 10 shown in FIG. 3 will be omitted, .

도 19를 참조하면, 제1 주사 구동부(211)는 타이밍 제어부(250)로부터의 제1 주사 구동부 제어신호(FLM1, CLK1, CLK2, CLK3, CLK4)에 대응하여, 제1 더미 주사선(S10)으로 제1 더미 주사 신호를 공급하고, 제1 주사선들(S11~S1j)로 제1 주사 신호들을 공급할 수 있다.19, the first scan driver 211 is connected to the first dummy scan line S10 corresponding to the first scan driver control signals FLM1, CLK1, CLK2, CLK3, and CLK4 from the timing controller 250 And may supply the first scan signals to the first scan lines S11 to S1j.

제2 주사 구동부(212)는 타이밍 제어부(250)로부터의 제2 주사 구동부 제어신호(FLM2, CLK1, CLK2, CLK3, CLK4)에 대응하여, 제2 더미 주사선(S20)으로 제2 더미 주사 신호를 공급하고, 제2 주사선들(S21~S2n)로 제2 주사 신호들을 공급할 수 있다.The second scan driver 212 applies a second dummy scan signal to the second dummy scan line S20 in response to the second scan driver control signals FLM2, CLK1, CLK2, CLK3, and CLK4 from the timing controller 250 And supply the second scan signals to the second scan lines S21 to S2n.

제3 주사 구동부(213)는 타이밍 제어부(250)로부터의 제3 주사 구동부 제어신호(FLM3, CLK1, CLK2, CLK3, CLK4)에 대응하여, 제3 더미 주사선(S30)으로 제3 더미 주사 신호를 공급하고, 제3 주사선들(S31~S1k)로 제3 주사 신호들을 공급할 수 있다.The third scan driver 213 applies a third dummy scan signal to the third dummy scan line S30 corresponding to the third scan driver control signals FLM3, CLK1, CLK2, CLK3, and CLK4 from the timing controller 250 And supply the third scan signals to the third scan lines S31 to S1k.

타이밍 제어부(250)는 외부로부터 공급되는 타이밍 신호들에 기초하여 생성된 주사 구동부 제어신호들(FLM1, FLM2, FLM3, CLK1, CLK2, CLK3, CLK4)을 주사 구동부들(211, 212, 213)로 공급할 수 있다.The timing controller 250 supplies the scan driver control signals FLM1, FLM2, FLM3, CLK1, CLK2, CLK3, and CLK4 generated based on the timing signals supplied from the outside to the scan drivers 211, 212, and 213 Can supply.

제1 주사 구동부 제어신호는 제1 시작 신호(FLM1) 및 클럭 신호들(CLK1, CLK2, CLK3, CLK4)을 포함할 수 있다. 제1 시작 신호(FLM1)는 제1 더미 주사 신호의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 제1 시작 신호(FLM1)를 쉬프트시키기 위하여 사용될 수 있다.The first scan driver control signal may include a first start signal FLM1 and clock signals CLK1, CLK2, CLK3, and CLK4. The first start signal FLM1 controls the supply timing of the first dummy scan signal and the clock signals CLK1, CLK2, CLK3 and CLK4 can be used to shift the first start signal FLM1.

제2 주사 구동부 제어신호는 제2 시작 신호(FLM2) 및 클럭 신호들(CLK1, CLK2, CLK3, CLK4)을 포함할 수 있다. 제2 시작 신호(FLM2)는 제2 더미 주사 신호의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 제2 시작 신호(FLM2)를 쉬프트시키기 위하여 사용될 수 있다.The second scan driver control signal may include a second start signal FLM2 and clock signals CLK1, CLK2, CLK3, and CLK4. The second start signal FLM2 controls the supply timing of the second dummy scan signal and the clock signals CLK1, CLK2, CLK3 and CLK4 can be used to shift the second start signal FLM2.

제3 주사 구동부 제어신호는 제3 시작 신호(FLM3) 및 클럭 신호들(CLK1, CLK2, CLK3, CLK4)을 포함할 수 있다. 제3 시작 신호(FLM3)는 제3 더미 주사 신호들의 공급 타이밍을 제어하며, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 제3 시작 신호(FLM3)를 쉬프트시키기 위하여 사용될 수 있다.The third scan driver control signal may include a third start signal FLM3 and clock signals CLK1, CLK2, CLK3, and CLK4. The third start signal FLM3 controls the supply timing of the third dummy scan signals and the clock signals CLK1, CLK2, CLK3 and CLK4 can be used to shift the third start signal FLM3.

주사 구동부들(211, 212, 213)에는 동일한 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 공급될 수 있다.The same clock signals CLK1, CLK2, CLK3, and CLK4 may be supplied to the scan drivers 211, 212, and 213, respectively.

도 20은 도 19에 도시된 주사 구동부들의 구성을 보다 자세히 나타낸 도면이다.20 is a diagram showing the configuration of the scan driver shown in FIG. 19 in more detail.

도 20을 참조하여 본 발명의 실시예에 의한 주사 구동부들(211, 212, 213)의 구성 및 동작을 설명함에 있어서, 도 6에 도시된 주사 구동부들(211, 212, 213)과 동일한 구성 및 동작에 대한 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.The scan driver 211, the scan driver 211, and the scan driver 213 shown in FIG. 6 are similar to those of the scan drivers 211, 212, and 213 shown in FIG. 6, The description of the operation will be omitted, and the difference will be mainly described.

도 20을 참조하면, 제1 주사 구동부(211)는 제1 더미 스테이지(DST10)와 제1 주사 스테이지들(SST11~SST1j)을 포함할 수 있다.Referring to FIG. 20, the first scan driver 211 may include a first dummy stage DST10 and first scan stages SST11 to SST1j.

제1 더미 스테이지(DST10)와 제1 주사 스테이지들(SST11~SST1j)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2, CLK3, CLK4)에 대응하여 동작될 수 있다.The first dummy stage DST10 and the first scan stages SST11 to SST1j may be operated corresponding to the clock signals CLK1, CLK2, CLK3, and CLK4 supplied from the timing controller 250. [

클럭 신호들(CLK1, CLK2, CLK3, CLK4)은, 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 포함할 수 있다.The clock signals CLK1, CLK2, CLK3 and CLK4 may include a first clock signal CLK1, a second clock signal CLK2, a third clock signal CLK3 and a fourth clock signal CLK4 .

제1 주사 구동부(211)에 포함된 스테이지들(DST10, SST11~SST1j) 중 일부의 스테이지들은 제1 클럭 신호(CLK1)를 공급하는 제1 클럭선(CL1) 및 제2 클럭 신호(CLK2)를 공급하는 제2 클럭선(CL2)에 연결되고, 나머지 스테이지들은 제3 클럭 신호(CLK3)를 공급하는 제3 클럭선(CL3) 및 제4 클럭 신호(CLK4)를 공급하는 제4 클럭선(CL4)에 연결될 수 있다.Some stages of the stages DST10 and SST11 to SST1j included in the first scan driver 211 are connected to the first clock line CL1 and the second clock signal CLK2 for supplying the first clock signal CLK1 And the remaining stages are connected to the third clock line CL3 for supplying the third clock signal CLK3 and the fourth clock line CL4 for supplying the fourth clock signal CLK4, .

예를 들어, 제1 더미 스테이지(DST10)와 첫 번째 제1 주사 스테이지(SST11)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 공급받고, 두 번째 제1 주사 스테이지(SST12)와 세 번째 제1 주사 스테이지(SST13)은 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 공급받을 수 있다.For example, the first dummy stage DST10 and the first first scan stage SST11 are supplied with the first clock signal CLK1 and the second clock signal CLK2, And the third first scanning stage SST13 may receive the third clock signal CLK3 and the fourth clock signal CLK4.

네 번째 제1 주사 스테이지(SST14) 내지 마지막 제1 주사 스테이지(SST1j)에도 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 교번적으로 공급될 수 있다.The clock signals CLK1, CLK2, CLK3, and CLK4 may be alternately supplied to the fourth to seventh scan stages SST14 to SST1j.

제2 더미 스테이지(DST20)는 제2 더미 주사선(S20)의 일단에 연결되고, 제2 더미 주사선(S20)을 통해 제2 더미 주사 신호(G20)를 공급할 수 있다. The second dummy stage DST20 is connected to one end of the second dummy scanning line S20 and can supply the second dummy scanning signal G20 through the second dummy scanning line S20.

제2 더미 스테이지(DST20)와 제2 주사 스테이지들(SST21~SST2n)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2, CLK3, CLK4)에 대응하여 동작될 수 있다.The second dummy stage DST20 and the second scan stages SST21 to SST2n may be operated corresponding to the clock signals CLK1, CLK2, CLK3, and CLK4 supplied from the timing controller 250. [

제2 주사 구동부(212)에 포함된 스테이지들(DST20, SST21~SST2n) 중 일부의 스테이지들은 제1 클럭 신호(CLK1)를 공급하는 제1 클럭선(CL1) 및 제2 클럭 신호(CLK2)를 공급하는 제2 클럭선(CL2)에 연결되고, 나머지 스테이지들은 제3 클럭 신호(CLK3)를 공급하는 제3 클럭선(CL3) 및 제4 클럭 신호(CLK4)를 공급하는 제4 클럭선(CL4)에 연결될 수 있다. Some stages of the stages DST20 and SST21 to SST2n included in the second scan driver 212 receive the first clock signal CL1 and the second clock signal CLK2 that supply the first clock signal CLK1 And the remaining stages are connected to the third clock line CL3 for supplying the third clock signal CLK3 and the fourth clock line CL4 for supplying the fourth clock signal CLK4, .

예를 들어, 제2 더미 스테이지(DST20)와 첫 번째 제1 주사 스테이지(SST21)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 공급받고, 두 번째 제2 주사 스테이지(SST22)와 세 번째 제2 주사 스테이지(SST23)은 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 공급받을 수 있다. For example, the second dummy stage DST20 and the first first scanning stage SST21 receive the first clock signal CLK1 and the second clock signal CLK2, and the second dummy stage DST20 and the first first scanning stage SST21 receive the first clock signal CLK1 and the second clock signal CLK2. And the third second scanning stage SST23 may receive the third clock signal CLK3 and the fourth clock signal CLK4.

네 번째 제2 주사 스테이지(SST24) 내지 마지막 제2 주사 스테이지(SST2n)에도 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 교번적으로 공급될 수 있다.The clock signals CLK1, CLK2, CLK3, and CLK4 may be alternately supplied to the fourth to sixth scan stages SST24 to SST2n.

마지막으로, 제3 주사 구동부(213)는 제3 더미 스테이지(DST30)와 제3 주사 스테이지들(SST31~SST3k)을 포함할 수 있다.Lastly, the third scan driver 213 may include a third dummy stage DST30 and third scan stages SST31 to SST3k.

제3 더미 스테이지(DST30)는 제3 더미 주사선(S30)의 일단에 연결되고, 제3 더미 주사선(S30)을 통해 제3 더미 주사 신호(G30)를 공급할 수 있다. The third dummy stage DST30 is connected to one end of the third dummy scanning line S30 and can supply the third dummy scanning signal G30 through the third dummy scanning line S30.

제3 더미 스테이지(DST30)와 제3 주사 스테이지들(SST31~SST3k)은 타이밍 제어부(250)로부터 공급되는 클럭 신호들(CLK1, CLK2, CLK3, CLK4)에 대응하여 동작될 수 있다.The third dummy stage DST30 and the third scan stages SST31 to SST3k may be operated corresponding to the clock signals CLK1, CLK2, CLK3, and CLK4 supplied from the timing controller 250. [

제3 주사 구동부(213)에 포함된 스테이지들(DST30, SST31~SST3k) 중 일부의 스테이지들은 제1 클럭 신호(CLK1)를 공급하는 제1 클럭선(CL1) 및 제2 클럭 신호(CLK2)를 공급하는 제2 클럭선(CL2)에 연결되고, 나머지 스테이지들은 제3 클럭 신호(CLK3)를 공급하는 제3 클럭선(CL3) 및 제4 클럭 신호(CLK4)를 공급하는 제4 클럭선(CL4)에 연결될 수 있다.Some stages of the stages DST30 and SST31 to SST3k included in the third scan driver 213 are connected to the first clock line CL1 and the second clock signal CLK2 for supplying the first clock signal CLK1 And the remaining stages are connected to the third clock line CL3 for supplying the third clock signal CLK3 and the fourth clock line CL4 for supplying the fourth clock signal CLK4, .

예를 들어, 제3 더미 스테이지(DST30)와 첫 번째 제3 주사 스테이지(SST31)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 공급받고, 두 번째 제3 주사 스테이지(SST32)와 세 번째 제3 주사 스테이지(SST33)은 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)를 공급받을 수 있다. For example, the third dummy stage DST30 and the first third scan stage SST31 are supplied with the first clock signal CLK1 and the second clock signal CLK2, And the third third scanning stage SST33 may receive the third clock signal CLK3 and the fourth clock signal CLK4.

네 번째 제3 주사 스테이지(SST34) 내지 마지막 제3 주사 스테이지(SST3k)에도 클럭 신호들(CLK1, CLK2, CLK3, CLK4)이 교번적으로 공급될 수 있다.The clock signals CLK1, CLK2, CLK3, and CLK4 may be alternately supplied to the fourth through third scanning stages SST34 through SST3k.

도 21은 도 20에 도시된 제1 주사 구동부의 실시예를 나타내는 도면이다. 도 21에서는 설명의 편의성을 위하여 4개의 스테이지들(DST10, SST11~SST13)를 도시하기로 한다.FIG. 21 is a diagram showing an embodiment of the first scan driver shown in FIG. 20. FIG. In Fig. 21, four stages (DST10, SST11 to SST13) are shown for convenience of explanation.

도 21을 참조하면, 스테이지들(DST10, SST11~SST13) 각각은 클럭 신호들(CLK1, CLK2, CLK3, CLK4) 중 두 개의 클럭 신호들에 대응하여 구동된다. 예를 들어, 스테이지들(DST10, SST11~SST13) 각각은 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)에 대응하여 구동되거나, 제3 클럭 신호(CLK3) 및 제4 클럭 신호(CLK4)에 대응하여 구동될 수 있다. Referring to FIG. 21, each of the stages DST10 and SST11 to SST13 is driven corresponding to two of the clock signals CLK1, CLK2, CLK3 and CLK4. For example, each of the stages DST10 and SST11 to SST13 may be driven corresponding to the first clock signal CLK1 and the second clock signal CLK2, or may be driven corresponding to the third clock signal CLK3 and the fourth clock signal CLK4 As shown in FIG.

이와 같은 스테이지들(DST10, SST11~SST13)은 동일한 회로로 구현될 수 있다. The stages DST10 and SST11 to SST13 may be realized by the same circuit.

스테이지들(DST10, SST11~SST13) 각각은 제1 입력단자(1001) 내지 제3 입력단자(1003), 출력단자(1004)를 구비할 수 있다. Each of the stages DST10 and SST11 to SST13 may include a first input terminal 1001 to a third input terminal 1003 and an output terminal 1004.

스테이지들(DST10, SST11~SST13) 각각의 제1 입력단자(1001)는 이전단 스테이지의 출력신호(즉, 주사신호) 또는 제1 시작 신호(FLM1)를 공급받는다. The first input terminal 1001 of each of the stages DST10 and SST11 to SST13 is supplied with the output signal of the previous single stage (i.e., the scan signal) or the first start signal FLM1.

예를 들어, 제1 더미 스테이지(DST10)의 제1 입력단자(1001)는 제1 시작 신호(FLM1)를 공급받고, 나머지 주사 스테이지들(SST11~SST13)의 제1 입력단자(1001)는 이전단 스테이지의 출력신호를 공급받는다. For example, the first input terminal 1001 of the first dummy stage DST10 is supplied with the first start signal FLM1, and the first input terminal 1001 of the remaining scan stages SST11 to SST13 is transferred Stage output signal.

홀수 번째에 위치한 스테이지들(예를 들어, 제1 더미 스테이지(DST10) 및 두 번째 제1 주사 스테이지(SST12))의 제2 입력단자(1002)는 제1 클럭선(CL1) 또는 제3 클럭선(CL3)과 연결되고, 제3 입력단자(1003)는 제2 클럭선(CL2) 또는 제4 클럭선(CL4)과 연결될 수 있다. The second input terminal 1002 of the odd-numbered stages (for example, the first dummy stage DST10 and the second first scan stage SST12) is connected to the first clock line CL1 or the third clock line CL2, And the third input terminal 1003 may be connected to the second clock line CL2 or the fourth clock line CL4.

짝수 번째에 위치한 스테이지들(예를 들어, 첫 번째 제1 주사 스테이지(SST11) 및 세 번째 제1 주사 스테이지(SST13))의 제2 입력단자(1002)는 제2 클럭선(CL2) 또는 제4 클럭선(CL4)과 연결되고, 제3 입력단자(1003)는 제1 클럭선(CL1) 또는 제3 클럭선(CL3)과 연결될 수 있다. The second input terminal 1002 of the even-numbered stages (for example, the first first scanning stage SST11 and the third first scanning stage SST13) is connected to the second clock line CL2 or the fourth And the third input terminal 1003 may be connected to the first clock line CL1 or the third clock line CL3.

제1 클럭 신호(CLK1)와 제2 클럭 신호(CLK2)는 서로 다른 위상(phase)을 가질 수 있다. 예를 들어, 제2 클럭 신호(CLK2)는 제1 클럭 신호(CLK1)와 180도의 위상차를 가질 수 있다.The first clock signal CLK1 and the second clock signal CLK2 may have different phases. For example, the second clock signal CLK2 may have a phase difference of 180 degrees with the first clock signal CLK1.

제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)와 동일할 수 있으며, 제4 클럭 신호(CLK4)는 제2 클럭 신호(CLK2)와 동일할 수 있다. 따라서, 제3 클럭 신호(CLK3)와 제4 클럭 신호(CLK4)는 서로 다른 위상을 가지며, 예를 들어, 제4 클럭 신호(CLK2)는 제3 클럭 신호(CLK3)와 180도의 위상차를 가질 수 있다.The third clock signal CLK3 may be the same as the first clock signal CLK1 and the fourth clock signal CLK4 may be the same as the second clock signal CLK2. Accordingly, the third clock signal CLK3 and the fourth clock signal CLK4 have different phases. For example, the fourth clock signal CLK2 may have a phase difference of 180 degrees with the third clock signal CLK3 have.

스테이지들(DST10, SST11~SST13) 각각은 제 1전원(VDD) 및 제 2전원(VSS)을 공급받는다. 여기서, 제 1전원(VDD)은 게이트 오프 전압, 예를 들면 고전압으로 설정될 수 있다. 그리고, 제 2전원(VSS)은 게이트 온 전압, 예를 들면 저전압으로 설정될 수 있다. Each of the stages DST10 and SST11 to SST13 receives the first power VDD and the second power VSS. Here, the first power supply voltage VDD may be set to a gate-off voltage, for example, a high voltage. Then, the second power supply VSS may be set to a gate-on voltage, for example, a low voltage.

나머지 제1 주사 스테이지들(SST13~SST1j)도 도 21에 도시된 스테이지들(DST10, SST11~SST13)과 동일한 구성을 가질 수 있다.The remaining first scan stages SST13 to SST1j may have the same configuration as the stages DST10 and SST11 to SST13 shown in FIG.

또한, 제2 주사 구동부(212) 및 제3 주사 구동부(213) 각각의 스테이지들도 도 21에 도시된 스테이지들(DST10, SST11~SST13)과 동일하게 설정될 수 있다. The stages of the second scan driver 212 and the third scan driver 213 may be set to the same as the stages DST10 and SST11 to SST13 shown in FIG.

한편, 도 21에서는 각각의 스테이지들(DST10, SST11~SST13)이 세 개의 입력 단자를 구비하는 것으로 도시되었으나 본 발명이 이에 제한되는 것은 아니며, 스테이지의 회로 구성이 변경됨에 따라 스테이지에 구비되는 입력 단자의 개수 또한 다양하게 변경될 수 있다.21, each of the stages DST10 and SST11 to SST13 includes three input terminals. However, the present invention is not limited to this configuration. As the circuit configuration of the stage is changed, May also be varied in various ways.

도 22a 및 도 22b는 도 21에 도시된 스테이지들에 입력되는 제1 내지 제4 클럭 신호들 및 도 21에 도시된 스테이지들로부터 출력되는 주사 신호들을 나타낸 파형도이다. FIGS. 22A and 22B are waveform diagrams showing first through fourth clock signals input to the stages shown in FIG. 21 and scan signals output from the stages shown in FIG.

도 22a를 참조하면, 클럭 신호들(CLK1, CLK2, CLK3, CLK4)은 로우 전압과 하이 전압을 스윙하는 클럭 신호일 수 있다. 특히, 제1 클럭 신호(CLK1)는 제3 클럭 신호(CLK3)와 동일한 신호로 설정될 수 있고, 제2 클럭 신호(CLK2)는 제4 클럭 신호(CLK4)와 동일한 신호로 설정될 수 있다.Referring to FIG. 22A, the clock signals CLK1, CLK2, CLK3, and CLK4 may be clock signals that swing low and high voltages. In particular, the first clock signal CLK1 may be set to the same signal as the third clock signal CLK3, and the second clock signal CLK2 may be set to the same signal as the fourth clock signal CLK4.

제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)가 공급되면, 제1 더미 스테이지(DST10)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 대응하여 제1 시작 신호(FLM1)를 쉬프트함으로써 제1 더미 주사 신호(G10)를 출력할 수 있다.When the first start signal FLM1 is supplied to the first dummy stage DST10, the first dummy stage DST10 receives the first start signal FLM1 corresponding to the first and second clock signals CLK1 and CLK2, So that the first dummy scanning signal G10 can be outputted.

첫 번째 제1 주사 스테이지(SST11)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 대응하여 제1 더미 주사 신호(G10)를 쉬프트함으로써 첫 번째 제1 주사 신호(G11)를 출력할 수 있다.The first first scanning stage SST11 can output the first first scanning signal G11 by shifting the first dummy scanning signal G10 corresponding to the first and second clock signals CLK1 and CLK2 have.

두 번째 제1 주사 스테이지(SST12)는 제3 및 제4 클럭 신호들(CLK3, CLK4)에 대응하여 첫 번째 제1 주사 신호(G11)를 쉬프트함으로써 두 번째 제1 주사 신호(G12)를 출력할 수 있다.The second first scanning stage SST12 outputs the second first scanning signal G12 by shifting the first first scanning signal G11 corresponding to the third and fourth clock signals CLK3 and CLK4 .

세 번째 제1 주사 스테이지(SST13)는 제3 및 제4 클럭 신호들(CLK3, CLK4)에 대응하여 두 번째 제1 주사 신호(G12)를 쉬프트함으로써 세 번째 제1 주사 신호(G13)를 출력할 수 있다.The third first scanning stage SST13 outputs the third first scanning signal G13 by shifting the second first scanning signal G12 corresponding to the third and fourth clock signals CLK3 and CLK4 .

나머지 제1 주사 신호들(G12~G1j)도 상술한 방식에 따라 순차적으로 출력될 수 있다. 또한, 제2 주사 구동부(212) 및 제3 주사 구동부(213)에 포함된 스테이지들도 동일하게 동작할 수 있다. The remaining first scan signals G12 to G1j may be sequentially output according to the above-described method. In addition, the stages included in the second scan driver 212 and the third scan driver 213 may operate in the same manner.

도 22a에서는 제1 시작 신호(FLM1)의 로우 레벨 구간은, 하나의 제1 클럭 신호(CLK1)의 로우 레벨 구간과 중첩되는 것으로 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. In FIG. 22A, the low level period of the first start signal FLM1 is shown as overlapping with the low level period of one first clock signal CLK1, but the present invention is not limited thereto.

본 발명의 다른 실시예에 따르면, 제1 시작 신호(FLM1)의 로우 레벨 구간은 2 이상의 제1 클럭 신호(CLK1)의 로우 레벨 구간과 중첩되도록 설정될 수 있다.According to another embodiment of the present invention, the low level period of the first start signal FLM1 may be set to overlap with the low level period of the first clock signal CLK1 of two or more.

즉, 제1 시작 신호(FLM1)의 로우 레벨 구간은 소정의 폭을 가지며, 예를 들어 도 22b에 도시된 것과 같이, 제1 시작 신호(FLM1)의 로우 레벨 구간은 세 개의 제1 클럭 신호(CLK1)의 로우 레벨 구간과 중첩될 수 있다.That is, the low level interval of the first start signal FLM1 has a predetermined width. For example, as shown in FIG. 22B, the low level interval of the first start signal FLM1 is divided into three first clock signals CLK1). &Lt; / RTI >

도 22b를 참조하면, 제1 더미 스테이지(DST10)로 제1 시작 신호(FLM1)가 공급되면, 제1 더미 스테이지(DST10)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 대응하여 제1 시작 신호(FLM1)를 쉬프트함으로써 제1 더미 주사 신호(G10)를 출력할 수 있다. Referring to FIG. 22B, when the first start signal FLM1 is supplied to the first dummy stage DST10, the first dummy stage DST10 outputs a first start signal FLM1 corresponding to the first and second clock signals CLK1 and CLK2 The first dummy scanning signal G10 can be outputted by shifting the first start signal FLM1.

특히, 제1 더미 주사 신호(G10)의 로우 레벨 구간의 수는, 제1 시작 신호(FLM1)의 로우 레벨 구간과 중첩된 제1 클럭 신호(CLK1)의 로우 레벨 구간 수에 대응할 수 있다. 즉, 제1 더미 주사 신호(G10)는 세 개의 로우 레벨 구간을 가질 수 있다. In particular, the number of low level periods of the first dummy scanning signal G10 may correspond to the number of low level periods of the first clock signal CLK1 superimposed on the low level period of the first start signal FLM1. That is, the first dummy scanning signal G10 may have three low level intervals.

다음으로, 첫 번째 제1 주사 스테이지(SST11)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 대응하여 제1 더미 주사 신호(G10)를 쉬프트함으로써 첫 번째 제1 주사 신호(G11)를 출력할 수 있다.Next, the first first scanning stage SST11 shifts the first dummy scanning signal G10 corresponding to the first and second clock signals CLK1 and CLK2 to thereby output the first first scanning signal G11 Can be output.

이 때, 제1 주사 신호(G11)의 로우 레벨 구간의 수는, 제1 더미 주사 신호(G10)의 로우 레벨 구간의 수에 대응하여 설정될 수 있다. 즉, 제1 주사 신호(G11)는 세 개의 로우 레벨 구간을 가질 수 있다.At this time, the number of low level sections of the first scanning signal G11 may be set corresponding to the number of low level sections of the first dummy scanning signal G10. That is, the first scan signal G11 may have three low level periods.

나머지 제1 주사 신호들(G12~G1j)도 상술한 방식에 따라 순차적으로 출력될 수 있다.The remaining first scan signals G12 to G1j may be sequentially output according to the above-described method.

도 22b에 도시되지는 않았으나, 제2 시작 신호(FLM2) 및 제3 시작 신호(FLM3)는 제1 시작 신호(FLM1)와 동일한 폭으로 설정될 수 있으며, 제2 주사 구동부(212) 및 제3 주사 구동부(213)에 포함된 스테이지들(DST20, SST21~SST2n, DST30, SST31~SST3k)도 상술한 방식에 따라 동일하게 동작할 수 있다.Although not shown in FIG. 22B, the second start signal FLM2 and the third start signal FLM3 may be set to the same width as the first start signal FLM1, and the second scan driver 212 and the third The stages DST20, SST21 to SST2n, DST30, and SST31 to SST3k included in the scan driver 213 may operate in the same manner as described above.

즉, 본 발명의 실시예에 따르면, 시작 신호들(FLM1, FLM2, FLM3)의 폭을 이용하여 스테이지들(DST10, SST11~SST1j, DST20, SST21~SST2n, DST30, SST31~SST3k)로부터 출력되는 주사 신호의 특성을 조절할 수 있다. 한편, 시작 신호(FLM1, FLM2, FLM3)의 폭은 도 22a 및 도 22b에 도시된 것에 제한되는 것은 아니며, 경우에 따라 다양하게 변경될 수 있다.That is, according to the exemplary embodiment of the present invention, the widths of the start signals FLM1, FLM2, and FLM3 are used to scan the stages (DST10, SST11 to SST1j, DST20, SST21 to SST2n, DST30, SST31 to SST3k) The characteristics of the signal can be adjusted. Meanwhile, the widths of the start signals FLM1, FLM2, and FLM3 are not limited to those shown in Figs. 22A and 22B, and may be variously changed depending on the case.

클럭 신호를 전달하는 클럭선에 많은 수의 스테이지들이 연결되는 경우, 클럭 신호의 지연으로 인하여 클럭 신호에 대응하여 출력되는 주사 신호가 지연되거나 주사 신호의 스윙 폭이 작아지는 문제점이 발생할 수 있다.When a large number of stages are connected to a clock line for transmitting a clock signal, a delay of a clock signal may cause a delay of a scan signal output corresponding to a clock signal or a swing width of a scan signal may be reduced.

본 발명의 실시예에서는, 제1 내지 제3 주사 구동부(211, 212, 213)에 구비된 스테이지들 중 일부에는 제1 클럭선(CL1) 및 제2 클럭선(CL2)을 연결하고, 나머지 스테이지들에는 제3 클럭선(CL3) 및 제4 클럭선(CL4)을 연결함으로써, 클럭선에 연결되는 스테이지들의 개수를 감소시킬 수 있고, 따라서 상술한 문제점을 해결할 수 있다.The first clock line CL1 and the second clock line CL2 are connected to a part of the stages provided in the first to third scan drivers 211, 212 and 213, It is possible to reduce the number of stages connected to the clock line by connecting the third clock line CL3 and the fourth clock line CL4 to each other, thereby solving the above-described problem.

도 23 및 도 24는 클럭선들과 스테이지들 간의 연결 관계에 대한 다양한 실시예를 나타낸 도면이다.23 and 24 are diagrams illustrating various embodiments of the connection relationship between the clock lines and the stages.

도 23을 참조하면, 제1 주사 구동부(211)에 포함된 스테이지들(DST10, SST11~SST1j)에 있어서, {4*(a-1)+1}번째에 위치하는 스테이지들(예를 들어, 제1 더미 스테이지(DST10), 4번째 제1 주사 스테이지(SST14), 8번째 제1 주사 스테이지(SST18) 등)과 (4*a)번째에 위치하는 스테이지들(예를 들어, 3번째 제1 주사 스테이지(SST13), 7번째 제1 주사 스테이지(SST17) 등)은 제1 클럭선(CL1) 및 제2 클럭선(CL2)에 연결될 수 있다(여기서, a는 자연수).Referring to FIG. 23, in the stages (DST10, SST11 to SST1j) included in the first scan driver 211, stages (for example, (E.g., the first dummy stage DST10, the fourth first scan stage SST14, the eighth first scan stage SST18, and the like) and the (4 * a) The scan stage SST13, the seventh first scan stage SST17, and the like) may be connected to the first clock line CL1 and the second clock line CL2 (where a is a natural number).

제1 클럭선(CL1) 및 제2 클럭선(CL2)에 연결된 스테이지들을 제외한 나머지 스테이지들은 제3 클럭선(CL3) 및 제4 클럭선(CL4)에 연결될 수 있다.The remaining stages except the stages connected to the first clock line CL1 and the second clock line CL2 may be connected to the third clock line CL3 and the fourth clock line CL4.

제2 주사 구동부(212) 및 제3 주사 구동부(213) 각각의 스테이지들과 클럭선들의 연결 관계도 상술한 것과 동일할 수 있다.The connection relationship between the stages of the second scan driver 212 and the third scan driver 213 and the clock lines may be the same as described above.

도 24를 참조하면, 제1 주사 구동부(211)와 제3 주사 구동부(213)는 제1 클럭선(CL1) 및 제2 클럭선(CL2)에 연결되고, 제2 주사 구동부(212)는 제3 클럭선(CL3) 및 제4 클럭선(CL4)에 연결될 수 있다.24, the first scan driver 211 and the third scan driver 213 are connected to the first clock line CL1 and the second clock line CL2, and the second scan driver 212 is connected to the first clock line CL1 and the second clock line CL2. 3 clock line CL3 and the fourth clock line CL4.

도 25는 주사 스테이지의 실시예를 나타내는 회로도이다.25 is a circuit diagram showing an embodiment of a scanning stage.

도 25에서는 설명의 편의성을 위하여 제1 더미 스테이지(DST10)와 첫 번째 제1 주사 스테이지(SST11)를 도시하기로 한다.In Fig. 25, the first dummy stage DST10 and the first first scanning stage SST11 are shown for convenience of explanation.

도 25를 참조하면, 본 발명의 실시예에 의한 제1 더미 스테이지(DST10)는 제1 구동부(1210), 제2 구동부(1220), 출력부(1230)(또는 버퍼) 및 제1 트랜지스터(M1)를 구비한다. 25, the first dummy stage DST10 according to the embodiment of the present invention includes a first driving unit 1210, a second driving unit 1220, an output unit 1230 (or a buffer) and a first transistor M1 .

출력부(1230)는 제1 노드(N1) 및 제2 노드(N2) 전압에 대응하여 출력단자(1004)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(1230)는 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 구비한다.The output unit 1230 controls the voltage supplied to the output terminal 1004 corresponding to the voltages of the first node N1 and the second node N2. To this end, the output unit 1230 includes a fifth transistor M5 and a sixth transistor M6.

제5 트랜지스터(M5)는 제1 전원(VDD)과 출력단자(1004) 사이에 위치되며, 게이트전극이 제1 노드(N1)에 접속된다. 이와 같은 제5 트랜지스터(M5)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전원(VDD)과 출력단자(1004)의 접속을 제어한다. The fifth transistor M5 is located between the first power supply VDD and the output terminal 1004, and the gate electrode is connected to the first node N1. The fifth transistor M5 controls the connection between the first power supply VDD and the output terminal 1004 in response to the voltage applied to the first node N1.

제6 트랜지스터(M6)는 출력단자(1004)와 제3 입력단자(1003) 사이에 위치되며, 게이트전극이 제2 노드(N2)에 접속된다. 이와 같은 제6 트랜지스터(M6)는 제2 노드(N2)에 인가되는 전압에 대응하여 출력단자(1004)와 제 3입력단자(1003)의 접속을 제어한다. 이와 같은 출력부(1230)는 버퍼로 구동된다. 추가적으로, 제5 트랜지스터(M5) 및/또는 제6 트랜지스터(M6)는 복수의 트랜지스터가 병렬로 접속되어 구성될 수 있다. The sixth transistor M6 is located between the output terminal 1004 and the third input terminal 1003, and the gate electrode thereof is connected to the second node N2. The sixth transistor M6 controls the connection between the output terminal 1004 and the third input terminal 1003 in response to the voltage applied to the second node N2. Such an output unit 1230 is driven by a buffer. In addition, the fifth transistor M5 and / or the sixth transistor M6 may be configured by connecting a plurality of transistors in parallel.

제1 구동부(1210)는 제1 입력단자(1001) 내지 제3 입력단자(1003)로 공급되는 신호들에 대응하여 제3 노드(N3)의 전압을 제어한다. 이를 위하여, 제1 구동부(1210)는 제2 트랜지스터(M2) 내지 제4 트랜지스터(M4)를 구비한다.The first driver 1210 controls the voltage of the third node N3 in response to signals supplied to the first input terminal 1001 through the third input terminal 1003. For this, the first driver 1210 includes the second transistor M2 to the fourth transistor M4.

제2 트랜지스터(M2)는 제1 입력단자(1001)와 제3 노드(N3) 사이에 위치되며, 게이트전극이 제2 입력단자(1002)에 접속된다. 이와 같은 제2 트랜지스터(M2)는 제2 입력단자(1002)로 공급되는 신호에 대응하여 제1 입력단자(1001)와 제3 노드(N3)의 접속을 제어한다. The second transistor M2 is located between the first input terminal 1001 and the third node N3 and the gate electrode is connected to the second input terminal 1002. [ The second transistor M2 controls the connection between the first input terminal 1001 and the third node N3 in response to a signal supplied to the second input terminal 1002. [

한편, 도 25에는 도시되지 않았으나, 제2 트랜지스터(M2)의 제2 전극과 제3 트랜지스터(M3)의 제2 전극 사이에 위치되며, 게이트 전극이 제2 입력단자(1002)에 접속되는 트랜지스터를 더 구비할 수도 있다.Although not shown in FIG. 25, a transistor, which is located between the second electrode of the second transistor M2 and the second electrode of the third transistor M3 and whose gate electrode is connected to the second input terminal 1002, .

제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 제3 노드(N3)와 제1 전원(VDD) 사이에 직렬로 접속된다. 실제로, 제3 트랜지스터(M3)는 제4 트랜지스터(M4)와 제3 노드(N3) 사이에 위치되며, 게이트전극이 제3 입력단자(1003)에 접속된다. 이와 같은 제3 트랜지스터(M3)는 제3 입력단자(1003)로 공급되는 신호에 대응하여 제4 트랜지스터(M4)와 제3 노드(N3)의 접속을 제어한다.The third transistor M3 and the fourth transistor M4 are connected in series between the third node N3 and the first power source VDD. Actually, the third transistor M3 is located between the fourth transistor M4 and the third node N3, and the gate electrode is connected to the third input terminal 1003. The third transistor M3 controls the connection between the fourth transistor M4 and the third node N3 in response to a signal supplied to the third input terminal 1003.

제4 트랜지스터(M4)는 제3 트랜지스터(M3)와 제1 전원(VDD) 사이에 위치되며, 게이트전극이 제1 노드(N1)에 접속된다. 이와 같은 제4 트랜지스터(M4)는 제1 노드(N1)의 전압에 대응하여 제3 트랜지스터(M3)와 제1 전원(VDD)의 접속을 제어한다.The fourth transistor M4 is located between the third transistor M3 and the first power source VDD and the gate electrode is connected to the first node N1. The fourth transistor M4 controls the connection between the third transistor M3 and the first power source VDD in response to the voltage of the first node N1.

제2 구동부(1220)는 제2 입력단자(1002) 및 제3 노드(N3)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 구동부(1220)는 제7 트랜지스터(M7), 제8 트랜지스터(M8), 제1 커패시터(C1) 및 제2 커패시터(C2)를 구비한다.The second driving unit 1220 controls the voltage of the first node N1 in accordance with the voltages of the second input terminal 1002 and the third node N3. To this end, the second driver 1220 includes a seventh transistor M7, an eighth transistor M8, a first capacitor C1, and a second capacitor C2.

제1 커패시터(C1)는 제2 노드(N2)와 출력단자(1004) 사이에 접속된다. 이와 같은 제1 커패시터(C1)는 제6 트랜지스터(M6)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.The first capacitor C1 is connected between the second node N2 and the output terminal 1004. The first capacitor C1 charges the voltage corresponding to the turn-on and turn-off of the sixth transistor M6.

제2 커패시터(C2)는 제1 노드(N1)와 제1 전원(VDD) 사이에 접속된다. 이와 같은 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전한다.The second capacitor C2 is connected between the first node N1 and the first power supply VDD. The second capacitor C2 charges the voltage applied to the first node N1.

제7 트랜지스터(M7)는 제1 노드(N1)와 제2 입력단자(1002) 사이에 위치되며, 게이트전극이 제3 노드(N3)에 접속된다. 이와 같은 제7 트랜지스터(M7)는 제3 노드(N3)의 전압에 대응하여 제1 노드(N1)와 제2 입력단자(1002)의 접속을 제어한다.The seventh transistor M7 is located between the first node N1 and the second input terminal 1002, and the gate electrode is connected to the third node N3. The seventh transistor M7 controls the connection between the first node N1 and the second input terminal 1002 in response to the voltage of the third node N3.

제8 트랜지스터(M8)는 제1 노드(N1)와 제2 전원(VSS) 사이에 위치되며, 게이트전극이 제2 입력단자(1002)에 접속된다. 이와 같은 제8 트랜지스터(M8)는 제2 입력단자(1002)의 신호에 대응하여 제1 노드(N1)와 제2 전원(VSS)의 접속을 제어한다.The eighth transistor M8 is located between the first node N1 and the second power supply VSS and the gate electrode is connected to the second input terminal 1002. [ The eighth transistor M8 controls the connection between the first node N1 and the second power supply VSS in response to the signal of the second input terminal 1002. [

제1 트랜지스터(M1)는 제3 노드(N3)와 제2 노드(N2) 사이에 위치되며, 게이트전극이 제2 전원(VSS)에 접속된다. 이와 같은 제1 트랜지스터(M1)는 턴-온 상태를 유지하면서 제3 노드(N3) 및 제2 노드(N2)의 전기적 접속을 유지한다. 추가적으로 제1 트랜지스터(M1)는 제2 노드(N2)의 전압에 대응하여 제3 노드(N3)의 전압 하강폭을 제한한다. 다시 말하여, 제2 노드(N2)의 전압이 제2 전원(VSS)보다 낮은 전압으로 하강하더라도 제3 노드(N3)의 전압은 제2 전원(VSS)에서 제1 트랜지스터(M1)의 문턱전압을 감한 전압보다 낮아지지 않는다.The first transistor M1 is located between the third node N3 and the second node N2 and the gate electrode is connected to the second power source VSS. The first transistor M1 maintains the electrical connection between the third node N3 and the second node N2 while maintaining the turn-on state. In addition, the first transistor M1 limits the voltage drop width of the third node N3 in correspondence with the voltage of the second node N2. In other words, even if the voltage of the second node N2 falls to a voltage lower than the second voltage VSS, the voltage of the third node N3 is lower than the threshold voltage of the first transistor M1 The voltage is not lower than the voltage.

첫 번째 제1 주사 스테이지(SST11)와 나머지 제1 주사 스테이지들(SST12~SST1j)은 상기 제1 더미 스테이지(DST10)와 동일한 구성을 가질 수 있다.The first first scanning stage SST11 and the remaining first scanning stages SST12 to SST1j may have the same configuration as the first dummy stage DST10.

또한, 도 25에서는, 제1 주사 구동부(211)에 포함된 스테이지를 대상으로 설명하였으나, 제2 주사 구동부(212) 및 제3 주사 구동부(213)에 포함된 스테이지들도 동일한 구성을 가질 수 있다.Although the stage included in the first scan driver 211 is described in FIG. 25, the stages included in the second scan driver 212 and the third scan driver 213 may have the same configuration .

본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the foregoing detailed description, and all changes or modifications derived from the meaning and scope of the claims and the equivalents thereof are included in the scope of the present invention Should be interpreted.

10, 10', 10": 표시 장치
211: 제1 주사 구동부
212, 212': 제2 주사 구동부
213, 213', 213": 제3 주사 구동부
230: 데이터 구동부
250: 타이밍 제어부
311: 제1 발광 구동부
312: 제2 발광 구동부
313: 제3 발광 구동부
PXL1: 제1 화소
PXL2, PXL2': 제2 화소
PXL3, PXL3': 제3 화소10, 10 ', 10 ": display device
211: first scan driver
212, 212 ': the second scan driver
213, 213 ', and 213 ": the third scan driver
230: Data driver
250:
311:
312: second light-
313: Third light-
PXL1: 1st pixel
PXL2, PXL2 ': second pixel
PXL3, PXL3 ': third pixel

Claims

First pixels located in the first pixel region and connected to the first scan lines;
A first scan driver for supplying first scan signals to the first scan lines;
Second pixels located in the second pixel region and connected to the second scan lines;
A second scan driver for supplying second scan signals to the second scan lines;
Third pixels located in the third pixel region and connected to the third scan lines;
A third scan driver for supplying the third scan signals to the third scan lines; And
And a timing controller for supplying a first start signal to the first scan driver, a second start signal to the second scan driver, and a third start signal to the third scan driver,
The first start signal, the second start signal, and the third start signal are supplied in the first mode and the first start signal, the second start signal, and the third start signal in the second mode, which are different from the first mode, And the third start signals are supplied in different orders.

The method according to claim 1,
The valid image is displayed in the second pixel region in the first mode,
And the valid image is displayed in the first to third pixel regions in the second mode.

The method according to claim 1,
Wherein the display device is driven in the first mode when the display device is mounted on the wearable device, and is driven in the second mode in other cases.

The method according to claim 1,
Wherein the first scan driver starts supplying the first scan signals in response to the first start signal,
The second scan driver starts supplying the second scan signals in response to the second start signal,
And the third scan driver starts supplying the third scan signals in response to the third start signal.

5. The method of claim 4,
Wherein the first scan driver includes a first dummy stage and a first scan stage,
Wherein the first dummy stage is supplied with the first start signal,
And the first first scanning stage is supplied with the output signal of the first dummy stage.

6. The method of claim 5,
Wherein the first pixels located in a first horizontal line of the first pixel region are connected to the first dummy stage and the first first scanning stage.

The method according to claim 6,
Wherein the second scan driver includes a second dummy stage and a second scan stage,
The second dummy stage is supplied with the second start signal,
And the first second scanning stage is supplied with the output signal of the second dummy stage.

8. The method of claim 7,
And second pixels located in a first horizontal line of the second pixel region are connected to the second dummy stage and the first second scanning stage.

9. The method of claim 8,
Wherein the third scan driver includes a third dummy stage and a third scan stage,
The third dummy stage receives the third start signal,
And the first third scanning stage is supplied with the output signal of the third dummy stage.

10. The method of claim 9,
And third pixels located on a first horizontal line of the third pixel region are connected to the third dummy stage and the first third scanning stage.

9. The method of claim 8,
Wherein the third scan driver includes a third dummy stage and a third scan stage,
And the third dummy stage is supplied with the third start signal, and is located between the third scan stages.

12. The method of claim 11,
Wherein the third dummy stage is located between a first third scanning stage and a second third scanning stage.

13. The method of claim 12,
Wherein the first third scanning stage is supplied with the output signal of the last second scanning stage and the second scanning stage is supplied with the output signal of the third dummy stage.

14. The method of claim 13,
And the third pixels located in the first horizontal line of the third pixel region are connected to the last second scan stage and the first third scan stage.

14. The method of claim 13,
And third pixels located on a second horizontal line of the third pixel region are connected to the third dummy stage and the third third scanning stage.

6. The method of claim 5,
And a first auxiliary line connected to second pixels located in a first horizontal line of the second pixel region.

17. The method of claim 16,
And the timing control unit supplies the second start signal to the first sub line and the second scan driver.

18. The method of claim 17,
And second pixels located in a first horizontal line of the second pixel region are driven in response to a second scan signal supplied from the second start signal and the first second scan line.

17. The method of claim 16,
And a second auxiliary line connected to third pixels located on a first horizontal line of the third pixel region.

20. The method of claim 19,
And the timing control unit supplies the third start signal to the second sub line and the third scan driver.

21. The method of claim 20,
And third pixels located on a first horizontal line of the third pixel region,
And a third scan signal supplied from the third start signal and the first third scan line.

10. The method of claim 9,
Wherein the timing control unit comprises:
A first clock signal is supplied to a first clock line, a second clock signal is supplied to a second clock line, a third clock signal is supplied to a third clock line, and a fourth clock signal is supplied to a fourth clock line / RTI >

23. The method of claim 22,
Wherein the first clock signal and the third clock signal have the same signal characteristics,
And the signal characteristics of the second clock signal and the fourth clock signal are the same.

23. The method of claim 22,
Wherein the stages of the first dummy stage and the first scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line,
Wherein the first dummy stage and the remaining stages of the first scan stages receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

25. The method of claim 24,
Wherein the stages of the second dummy stage and the second scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line,
And the remaining stages of the second dummy stage and the second scan stages receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

26. The method of claim 25,
The stages of the third dummy stage and the third scan stages receive the first clock signal and the second clock signal through the first clock line and the second clock line,
And the remaining stages of the third dummy stage and the third scan stages receive the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

27. The method of claim 26,
The odd-numbered stages are connected to the first clock line or the third clock line,
And the even-numbered stages are connected to the second clock line or the fourth clock line.

23. The method of claim 22,
Wherein the first scan driver and the third scan driver receive the first clock signal and the second clock signal through the first clock line and the second clock line,
And the second scan driver receives the third clock signal and the fourth clock signal through the third clock line and the fourth clock line.

The method according to claim 1,
Wherein the timing control unit, in the second mode,
And sequentially supplies the first start signal, the second start signal, and the third start signal.

The method according to claim 1,
Wherein the timing control unit, in the first mode,
A display unit for setting a supply order of the first start signal, the second start signal, and the third start signal so that the first scan signals and the third scan signals are supplied while the second scan signals are supplied, .