KR20170098671A - Oxide semiconductor transistor and manufacturing the same - Google Patents
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Abstract
본 발명은 고 이동도 및 높은 전류에 (HCTS High Current Temperature Stress)에 대한 신뢰성을 향상시키며 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터에 대한 발명으로, 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 포함하고, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되는 있는 것을 특징으로 한다. The present invention relates to an oxide semiconductor transistor which improves reliability against high mobility and high current (HCTS High Current Temperature Stress) and which has high-performance electrical characteristics. A first gate electrode formed on the substrate; A first gate insulating film formed on the substrate and the first gate electrode; An oxide semiconductor layer formed on the first gate insulating film; An etch stopper layer formed on the oxide semiconductor layer; A source electrode and a drain electrode spaced apart from each other on an upper portion of the oxide semiconductor layer, a side portion of the etch stopper layer, and the etch stopper; And the oxide semiconductor layer and the etch stopper layer are formed in a plurality of island patterns in the width direction of the first gate electrode.
Description
본 발명은 디스플레이 장치의 화소 소자에 사용될 수 있는 산화물 반도체 트랜지스터에 대한 것이다. The present invention is directed to an oxide semiconductor transistor that can be used in a pixel element of a display device.
최근 산화물 반도체인 a-IGZO(Indium Gallium Zinc Oxide)를 이용한 구동소자로 구동되는 디스플레이 장치의 개발이 빠르게 진행되고 있다. 이와 더불어, 디스플레이 소자의 구동에 기본적으로 필요하고 이동도 뿐만 아니라 전압 전류에 따른 안정성에 대해서도 상당 부분 연구가 진행되고 있다.Recently, the development of a display device driven by a driving device using an a-IGZO (Indium Gallium Zinc Oxide) oxide semiconductor is rapidly progressing. In addition, much research has been carried out on the stability required for voltage current as well as mobility, which is basically necessary for driving a display device.
이와 관련하여, 기존 a-Si를 이용한 구동소자로 구동되는 디스플레이 장치를 기본으로 하였으나, 현재는 Poly-Si을 기반으로한 구동소자를 디스플레이 장치에 적용하고 있다. 이는 고 이동도 뿐만 아니라 전류 및 강한 전압에 따른 신뢰성이 높아 현재 많은 제품에 사용 중이다. In this regard, although a display device driven by a driving device using a-Si is used as a basic device, a driving device based on Poly-Si is currently applied to a display device. It has high reliability due to current and strong voltage as well as high mobility, and is currently used in many products.
그러나, 상기 종래의 Poly-Si 기반의 반도체 박막 트랜지스터는 결정화를 위해 ELA 장비를 사용하여야 고 성능의 특성을 가지게 되는데, 이때 사용되는 ELA 장비는 높은 생산단가 및 유지 보수료를 요한다는 문제점이 있다. However, the conventional Poly-Si based semiconductor thin film transistor has high performance by using ELA equipment for crystallization. The ELA equipment used at this time has a problem of high production unit cost and maintenance fee.
이에 따라, 상기 반도체 박막 트랜지스터를 교체 할 수 있는 산화물 반도체에 대한 연구가 활발히 진행중에 있다. 이와 관련하여 최근 산화물 반도체인 a-IGZO를 적용한 디스플레이 장치를 개발 하고 있으나, 이동도가 10cm2/Vs 이하로 낮게 나타나고 있으며, 산화물 반도체 박막 트랜지스터의 신뢰성 테스트 중 하나인 PBTS(Positive Bias Temperature Stress), HCTS(High Current Temperature Stress)의 변동폭이 크다는 단점이 있다.Accordingly, researches on oxide semiconductors capable of replacing the semiconductor thin film transistor are actively underway. Recently, a display device using an a-IGZO oxide semiconductor has been developed. However, the mobility is lower than 10 cm 2 / Vs. Positive Bias Temperature Stress (PBTS), which is one of reliability tests of oxide semiconductor thin film transistors, There is a disadvantage that the variation range of HCTS (High Current Temperature Stress) is large.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 고 이동도 및 고 전류에 따른 신뢰성을 향상시킬 수 있는 디스플레이 장치의 화소 소자로 사용될 수 있는 산화물 반도체 트랜지스터를 제공하는 것을 목적으로 한다. It is an object of the present invention to provide an oxide semiconductor transistor which can be used as a pixel element of a display device capable of improving reliability according to high mobility and high current.
또한, 낮은 단가 및 간단한 방법으로 상기 산화물 반도체 트랜지스터를 제조할 수 있는 방법을 제공하는 것을 목적으로 한다. Another object of the present invention is to provide a method for manufacturing the oxide semiconductor transistor with a low unit cost and a simple method.
상기 목적을 달성하기 위한 본 발명의 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 전극 상에 형성되는 제1 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 포함하고, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성된다. According to an aspect of the present invention, there is provided an oxide semiconductor transistor comprising: a substrate; A first gate electrode formed on the substrate; A first gate insulating film formed on the substrate and the first gate electrode; An oxide semiconductor layer formed on the first gate insulating film; An etch stopper layer formed on the oxide semiconductor layer; A source electrode and a drain electrode spaced apart from each other on an upper portion of the oxide semiconductor layer, a side portion of the etch stopper layer, and the etch stopper; And the oxide semiconductor layer and the etch stopper layer are formed in a plurality of island patterns in the width direction of the first gate electrode.
일 실시예 따라, 상기 에치 스토퍼층의 아일랜드 패턴 폭은 상기 산화물 반도체층의 아일랜드 패턴 폭과 같거나 작은 것일 수 있다. According to one embodiment, the island pattern width of the etch stopper layer may be equal to or less than the island pattern width of the oxide semiconductor layer.
다른 일 실시예에 따라, 상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm일 수 있다. According to another embodiment, the width of the island pattern may be between 1 [mu] m and 10 [mu] m.
다른 일 실시예에 따라, 상기 아일랜드 패턴의 폭은 1 μm 내지 5 μm일 수 있다. According to another embodiment, the width of the island pattern may be between 1 [mu] m and 5 [mu] m.
또 다른 일실시예에 따라, 상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm일 수 있다. According to another embodiment, the spacing distance between the island patterns may be between 1 [mu] m and 5 [mu] m.
또 다른 일실시예에 따라, 상기 아일랜드 패턴은 2 내지 50개일 수 있다.According to another embodiment, the island pattern may be from 2 to 50.
또 다른 일실시예에 따라, 상기 상기 산화물 반도체와 산화물 반도체 상부에 형성되는 소스 전극 및 드레인 전극은 전기적으로 접착되어 있을 수 있다. According to another embodiment, the source electrode and the drain electrode formed on the oxide semiconductor and the oxide semiconductor may be electrically bonded.
또 다른 일실시예에 따라, 상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있을 수 있다. According to another embodiment, the plurality of island patterns may be formed parallel to each other.
또 다른 일실시예에 따라, 상기 복수의 아일랜드 패턴은 상기 소스 전극 및 상기 드레인 전극의 폭방향에 평행한 방향으로 나열될 수 있다. According to another embodiment, the plurality of island patterns may be arranged in a direction parallel to the width direction of the source electrode and the drain electrode.
또 다른 일실시예에 따라, 상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상일 수 있다. According to another embodiment, the etch stopper layer may be at least one of SiO 2 , Al 2 O 3 and SiNx.
또 다른 일실시예에 따라, 상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질로 구조일 수 있다. According to another embodiment, the oxide semiconductor layer may include at least one of indium gallium zinc oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO) May be an amorphous or polycrystalline structure formed by including at least one of oxide (GZO), hafnium indium zinc oxide (HIZO), zinc indium tin oxide (ZITO) and aluminum zinc tin oxide (AZTO).
본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 제1 게이트 전극; 상기 기판 및 상기 제1 게이트 상에 형성되는 게이트 절연막; 상기 제1 게이트 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층; 상기 보호층 상에 형성되는 제2 게이트 전극을 포함한다. According to another aspect of the present invention, an oxide semiconductor transistor includes: a substrate; A first gate electrode formed on the substrate; A gate insulating film formed on the substrate and the first gate; An oxide semiconductor layer formed on the first gate insulating film; An etch stopper layer formed on the oxide semiconductor; A source electrode and a drain electrode spaced apart from each other on an upper portion of the oxide semiconductor layer, a side portion of the etch stopper layer, and the etch stopper; A protective layer formed on the source electrode, the drain electrode, and the etch stopper layer; And a second gate electrode formed on the protective layer.
또 다른 일실시예에 따라, 상기 제1 게이트 전극과 제2 게이트 전극은 비어홀 (via hole)로 연결될 수 있다.According to another embodiment, the first gate electrode and the second gate electrode may be connected to each other via a via hole.
또 다른 일실시예에 따라, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 상하로 대응하여 형성될 수 있다.According to another embodiment, the first gate electrode and the second gate electrode may be vertically formed.
또 다른 일실시예에 따라, 상기 제2 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧을 수 있다. According to another embodiment, the width of the cross-sectional width of the second gate electrode may be shorter than the distance between the source electrode and the drain electrode.
또 다른 일실시예에 따라, 상기 제2 게이트 전극의 단면 폭 너비는 1 내지 10μm일 수 있다.According to another embodiment, the width of the cross-sectional width of the second gate electrode may be 1 to 10 mu m.
또 다른 일실시예에 따라, 상기 제2 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 이격간격은 0.5 내지 5μm일 수 있다. According to another embodiment, the spacing distance between the second gate electrode and the source electrode and the drain electrode may be 0.5 to 5 占 퐉.
또 다른 일실시예에 따라, 상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성될 수 있다. According to another embodiment, the oxide semiconductor layer and the etch stopper layer may be formed in a plurality of island patterns in the width direction of the first gate electrode.
본 발명의 또 다른 일 실시예에 따른 산화물 반도체 트랜지스터는 기판; 상기 기판 상에 형성되는 절연막; 상기 절연막 상에 형성되는 산화물 반도체층; 상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및 상기 산화물 반도체층 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 이격공간을 형성하는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층; 상기 보호층 상에 형성되는 제2 게이트 전극을 포함할 수 있다. According to another aspect of the present invention, an oxide semiconductor transistor includes a substrate; An insulating film formed on the substrate; An oxide semiconductor layer formed on the insulating film; An etch stopper layer formed on the oxide semiconductor; A source electrode and a drain electrode spaced apart from each other on the side of the oxide semiconductor layer and the etch stopper layer and on the etch stopper to form a spacing space; A protective layer formed on the source electrode, the drain electrode, and the etch stopper layer; And a second gate electrode formed on the protective layer.
본 발명의 산화물 반도체 트랜지스터는 고 이동도 및 PBTS HCTS에 대한 신뢰성을 향상시킬 수 있으며, 전기적 특성을 향상 시킬 수 있다.The oxide semiconductor transistor of the present invention can improve the reliability of the PBTS HCTS and the high mobility, and can improve the electrical characteristics.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 사시도를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터 아일랜드 패턴을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)을 나타낸 그래프이다.
도 6은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 아일랜드 패턴 구조에 따른 문턱 전압(VTH) 및 스윙 값에 따른 특성 그래프와 아일랜드 패턴을 도시한 도면이다
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터의 양의 전압(+20V) 및 60도의 온도를 인가할 때, 드레인 커런트 (100μA) 및 60도의 온도를 인가할 때의 전기적 특성을 각각 나타낸 그래프이다.
도 8 및 9는 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 단면도를 도시한 도면이다.
도 10은 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 제조 방법의 전체적인 흐름을 도시한 도면이다.
도 11 본 발명의 일 실시예에 따라서, LCD 패널과 AMOLED 패널에 적용할 경우의 모식도이다.
도 12 내지 도 15은 본 발명의 다른 일 실시예에 따른 전기적 특성을 도시한 도면이다.
도 16은 본 발명의 다른 일 실시예에 따른 산화물 반도체 트랜지스터의 양의 전압(+20V) 및 60도의 온도를 인가할 때, 드레인 커런트 (100 μA) 및 60도의 온도를 인가할 때 전기적 특성을 각각 도시한 도면이다.1 is a perspective view of an oxide semiconductor transistor according to an embodiment of the present invention.
2 is a cross-sectional view of an oxide semiconductor transistor according to an embodiment of the present invention.
FIG. 3 is a view showing an overall flow of a method of manufacturing an oxide semiconductor transistor according to an embodiment of the present invention.
4 is a diagram illustrating an oxide semiconductor transistor island pattern according to an embodiment of the present invention.
5 is a graph showing a transfer curve and an output curve of an oxide semiconductor transistor according to an embodiment of the present invention.
6 is a graph showing a characteristic graph and an island pattern according to a threshold voltage VTH and a swing value according to an island pattern structure of an oxide semiconductor transistor according to an embodiment of the present invention
7 is a graph showing electrical characteristics when a drain current (100 A) and a temperature of 60 degrees are applied when a positive voltage (+ 20 V) and a temperature of 60 degrees are applied to an oxide semiconductor transistor according to an embodiment of the present invention Graph.
8 and 9 are cross-sectional views of an oxide semiconductor transistor according to another embodiment of the present invention.
10 is a view showing a general flow of a method of manufacturing an oxide semiconductor transistor according to another embodiment of the present invention.
11 is a schematic view of an LCD panel and an AMOLED panel according to an embodiment of the present invention.
12 to 15 are views showing electrical characteristics according to another embodiment of the present invention.
16 is a graph showing an electric characteristic when applying a positive voltage (+ 20V) and a temperature of 60 degrees in an oxide semiconductor transistor according to another embodiment of the present invention, a drain current (100 A) and a temperature of 60 degrees Fig.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "특징으로 한다", "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms " comprising, "" including, " or" having ", when used in this application, specify features, numbers, steps, operations, elements, But do not preclude the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하면 다음과 같다. 다만, 본 발명을 설명함에 있어서, 이미 공지된 기능 혹은 구성에 대한 설명은, 본 발명의 요지를 명료하게 하기 위하여 생략하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, the well-known functions or constructions are not described in order to simplify the gist of the present invention.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 산화물 반도체 트랜지스터(100)는 기판(102), 제1 게이트 전극(104), 게이트 절연막(106), 산화물 반도체층(108), 에치 스토퍼층(111), 소스 전극(112), 드레인 전극(114)으로 구성될 수 있다.1, an
본 발명의 산화물 반도체 트랜지스터(100)는 산화물 반도체 박막 트랜지스터(TFT: Thin Film Transistor)일 수 있다. The
본 발명의 기판(102)은 유리(glass), 플라스틱 또는 석영 소재가 적용될 수 있다.The
본 발명의 제1 게이트 전극(104)은 상기 기판(102)상에 일정한 면적을 가지며 형성된다. 제1 게이트 전극(104)은 금속 재질일 수 있으며, 일례로, 몰리브덴(Mo)이 적용될 수 있다.The
본 발명의 게이트 절연막(106)은 제1 게이트 전극(104) 위에 게이트 절연막(Gate Insulator)(106), 산화물 반도체층(108) 및 에치스토퍼(Etch Stopper)(111)를 순차적으로 형성(증착)한다. 상기 제1 게이트 전극(104) 상부면 전체를 덮으면서 기판(102)상에 형성될 수 있다. 게이트 절연막(106)은 산화물 또는 금속 산화물일 수 있으며, 바람직하게는 실리콘 산화물일 수 있다. A
본 발명의 산화물 반도체층(108)은 상기 게이트 절연막(106) 상에 형성되며, 산화물 반도체층(108)은 인듐(In)을 포함할 수 있으며, 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나일 수 있다. The
본 발명의 에치 스토퍼층(111)은 일측 단면이 도 1 및 도 2 (b)에 도시된 바와 같이 상기 산화물 반도체층(108) 상에 산화물 반도체층(108)를 덮으면서 평행하게 형성될 수 있으며, 다른 일측 단면은 도 2의 (d)와 같이 반도체 채널의 수직한 단면으로 보아 산화물 반도체 층과 같은 패턴으로 평행하게 형성 될 수 있다. 에치 스토퍼층(111)은 산화물 또는 금속 산화물일 수 있으며, 일례로, 실리콘 산화물일 수 있다. The
상기 반도체 산화물층(108) 및 상기 에치 스토퍼층(111)은 도 2의 (a) 및 (c)와 도 4의 (b)에 도시된 바와 같이 복수의 아일랜드 패턴으로 형성될 수 있다. 아일랜드 패턴은 2이상의 복수로 형성되는 패턴으로, 동일 폭과 패턴간의 동일 간격(이격거리)을 가지며 형성될 수 있다. 아일랜드 패턴 폭은 1 μm 내지 10 μm로 형성될 수 있으며, 바람직하게는 1 μm 내지 5 μm으로 형성될 수 있다. 다만, 아일랜드 패턴 전체 폭은 도 4에 도시된 바와 같이, 소스 및 드레인 전극(112, 114)의 폭보다 작게 형성될 수 있으며, 아일랜드 패턴의 너비는 제1 게이트 전극(104)의 너비보다 크게 형성될 수 있으며, 소스 및 드레인 전극(112, 114)의 이격간격보다 넓게, 즉 소스 및 드레인 전극(112, 114)과 일부 겹치게 형성될 수 있다. 또한, 복수의 아일랜드 패턴 사이의 이격거리는 1 μm 내지 5 μm일 수 있다. 도 4(b)에 도시된 바와 같이, 상기 아일랜드 패턴 및 이격거리를 포함한 전체 아일랜드 패턴의 폭(Total Width)은 100 내지 110μm의 범위를 가질 수 있다. 전체 아일랜드 패턴의 폭(Total Width)은 100 내지 110μm의 범위로 유지되면서, 아일랜드 패턴의 폭과 이격거리를 줄여 아일랜드 패턴의 개수를 늘리는 것이 전기적 특성을 향상시키는데 바람직하다. 전기적 특성의 향상에 대해서는 후술하도록 한다.(도 5 내지 도 7 설명 참고) The
본 발명의 에치 스토퍼층(111)의 아일랜드 패턴은 상기 산화물 반도체층(108)의 아일랜드 패턴 상에 형성될 수 있다. 즉, 산화물 반도체층(108)과 에치 스토퍼층(111)의 아일랜드 패턴은 동일한 폭과 패턴간의 이격거리를 가질 수 있다. 다만, 에치 스토퍼층(111)의 아일랜드 패턴의 너비는 도 4에 도시된 바와 같이, 산화물 반도체층(108)의 아일랜드 패턴 너비보다 작으며, 단면 형상은 도 2의 (b)와 (d) 같이 평행하게 형성될 수 있다. An island pattern of the
상기의 반도체 산화물층(108) 및 상기 에치 스토퍼층(111)의 아일랜드 패턴은 복수로 도 2 및 도 4와 같이 서로 평행하게 형성될 수 있으며, 소스 전극(112) 및 상기 드레인 전극(114)의 폭방향에 서로 평행하게 형성될 수 있다. 아일랜드 패턴의 개수는 2 내지 50개로 동일한 패턴 폭 및 동일한 이격거리를 가지며 형성될 수 있다. 본 발명은 도 4 (a)와 같이 하나의 반도체 산화물층(108)으로 사용되던 기존 방식을 같은 마스크 개수를 사용하여 2개 이상의 아일랜드 패턴으로 구현함으로써 후술할 전기적 특성을 개선하였으며, 20 내지 50개의 아일랜드 패턴으로 구현시 최적의 전기적 특성이 발현됨을 실험적으로 확인하게 되었다. The island pattern of the
본 발명의 소스 전극 및 드레인 전극은 상기 산화물 반도체층(108)의 측부와 상부 및 상기 에치 스토퍼층(111)을 덮으면서 이격되어 형성될 수 있다. 이때 소스 전극(112) 및 드레인 전극(114)은 에치 스토퍼층(111)의 중심축을 경계로 일정한 이격거리를 가지면서 형성될 수 있다. 즉, 에치 스토퍼층(111)의 상부면이 오픈되는 공간만큼의 이격거리를 가지며 평행하게 형성될 수 있다. 소스 전극(112) 및 드레인 전극(114)은 금속 재질일 수 있으며, 일례는, 몰리브텐이 적용될 수 있다. The source electrode and the drain electrode of the present invention may be formed so as to cover the side and top of the
도 2에 도시된 바와 같이, 본 발명은 상기 소스 전극(112), 드레인 전극(114), 에치 스토퍼층(111) 및 게이트 절연막(106) 상에 보호층(116)을 더 포함할 수 있다. 보호층(116)은 산화물 또는 금속산화물일 수 있으며, 일례는, 실리콘 산화물일 수 있다. 2, the present invention may further include a
도 9및 도 10은 본 발명의 다른 일실시예로, 제2 게이트 전극(120)을 포함하는 실시예이다. 중복 설명을 피하기 위해 상기에서 설명한 부분을 제외하고 설명한다. FIGS. 9 and 10 show an embodiment including the
도 9 및 도 10에 도시된 바와 같이, 본 발명은 소스 전극(112)과 드레인 전극(114) 및 에치 스토퍼층(111) 상에 보호층(116)을 더 포함할 수 있으며, 이 보호층(116)을 관통하여 픽셀 전극(118, 119)이 소스 전극(112) 및 드레인 전극(114)과 각각 전기적으로 연결되어 형성될 수 있다. 이러한 전기적 연결에 의해 픽셀 전극(118, 119)은 소스 전극(112) 및 드레인 전극(114)을 표시 소자용 산화물 반도체 트랜지스터(100)의 외부 다른 구성 요소와 전기적으로 연결시키는 역할을 수행한다. 픽셀전극(118, 119)은 금속재질일 수 있으며 일례는, 몰리브덴일 수 있다. 9 and 10, the present invention may further include a
본 발명은 상기 보호층(116) 상에 제2 게이트 전극(120)을 더 포함할 수 있다. 제2 게이트 전극(120)은 제1 게이트 전극(104)의 위치에 대응되게 형성될 수 있으며, 도 9에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면의 이격 거리보다 큰 폭을 가지고 형성될 수 있으며, 도 10에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 작은 폭을 가지며 형성될 수 있다. 이때, 소스 전극(112) 및 드레인 전극(114) 말단과 제2 게이트 전극(120) 말단의 이격된 폭만큼의 간격을 이격간격(124)으로 정의한다. The present invention may further include a
도 9에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 큰 폭을 가지는 경우, 즉 이격간격(124)이 없는 경우에는 제2 게이트 전극(120)과 소스 전극(112) 및 드레인 전극(114) 사이에서 기생 전압이 발생하게 되며, 이로 인해 고성능의 전기적 특성을 가지는 산화물 반도체 트랜지스터의 특성이 저하되는 문제점을 발생시킬 수 있는 반면, 도 10에 도시된 바와 같이, 제2 게이트 전극(120)의 단면 폭이 소스 전극(112)과 드레인 전극(114)의 단면 이격 거리보다 작은 폭을 가지는 경우에는, 제2 게이트 전극(120)과 소스 전극(112) 및 드레인 전극(114) 사이에 기생 전압이 발생하는 것을 최소화할 수 있게 되어 고성능의 전기적 특성을 얻을 수 있다. 제2 게이트 전극(120)의 폭은 1.5 μm 이상일 수 있으며, 1.5 μm 내지 10 μm의 범위를 가질 수 있다. 이격간격(124)은 0.5 μm내지 5 μm 범위가 바람직하다. 9, when the cross-sectional width of the
상기와 같이 보호층(116) 상에 제2 게이트 전극(120)을 형성시키고, 제1 게이트 전극(104)과 제2 게이트 전극(120)에 동일한 전압을 인가하는 경우, 산화물 반도체층(108)에 형성되는 채널의 형성 폭을 증가시킬 수 있다. 이에 따라, 소스 전극(112) 및 드레인 전극(114)를 통과하는 전류의 양을 증가시킬 수 있게 될 뿐만 아니라, 양의 전압, 음의 전압 및 빛에 대한 신뢰성 테스트에서 안정화될 수 있게 된다. 이에 따라, 본 발명의 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성이 향상될 수 있다.When the
상기 제2 게이트 전극(120)은 광을 차단할 수 있는 금속재질 또는 광을 투과할 수 있는 투명한 금속재질이 적용될 수 있다. The
본 발명은 상기 제1 게이트 전극(104)과 제2 게이트 전극(120)을 전기적으로 연결하는 연결 전극(미도시)을 더 포함할 수 있다. 연결 전극은 제1 게이트 전극(104)과 제2 게이트 전극(120)에 동일한 전압을 인가하는 역할을 할 수 있다. 이렇게 하나의 연결전극으로 제1 및 제2 게이트 전극(104, 120)에 동시에 전압을 인가할 수 있어, 별도의 추가 장치가 없는 심플한 구조를 가질 수 있으며, 연결전극과 제2 게이트 전극(120)을 동시에 형성할 수 있어, 제조공정상의 생산성도 높일 수 있는 장점이 있다. The present invention may further include a connection electrode (not shown) electrically connecting the
또한, 상기 제1 게이트 전극(104)은 생략 가능하며, 제2 게이트 전극(120)만으로 형성될 수도 있다. In addition, the
이하에서는 도 5 내지 도 7을 참조하여 본 발명의 일 실시예에 따른 표시 소자용 산화물 반도체 트랜지스터(100)의 전기적 특성을 설명한다.Hereinafter, the electrical characteristics of the
도 5 는 아일랜드 패턴 개수 및 이격거리에 따른 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)을 나타낸 그래프이다. 도 5의 (a) 및 (b)는 이격거리를 1.5 μm로 고정하고, 아일랜드 개별 폭에 변동을 준 것으로, 아일랜드 패턴의 개별 폭이 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 transfer 특성 및 output 특성이 좋아지는 것을 확인 할 수 있다. 도 5의 (c) 및 (d)는 아일랜드 개별 패턴 폭을 3 μm로 고정하였을 때 이격거리가 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 transfer 특성 및 output 특성이 좋아지는 것을 확인 할 수 있다. 5 is a graph showing a transfer curve and an output curve according to the number of island patterns and the separation distance. 5 (a) and 5 (b) show the variation of the individual island width by fixing the separation distance at 1.5 μm. As the individual width of the island pattern becomes smaller (as the number of island patterns increases) The transfer characteristics and the output characteristics of the TFT are improved. 5 (c) and 5 (d) show that when the island pattern width is fixed at 3 μm, the transfer characteristics and output characteristics of the TFT become better as the spacing distance becomes smaller (as the number of island patterns increases) Can be confirmed.
도 6은 아일랜드 패턴 개수에 따른 문턱 전압 및 스윙 값을 나타낸 것이다. 도 6 (a), (b) 및 (c)는 이격거리를 1.5 μm로 고정하고, 아일랜드 개별 폭에 변동을 준 것으로, 아일랜드 패턴의 개별 폭이 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 Subthreshold Swing 값이 작아지고, mobility 값이 커지는 것을 확인 할 수 있다. 도 6의 (d), (e) 및 (f)는 아일랜드 개별 패턴 폭을 3 μm로 고정하였을 때 이격거리가 작아질 수 록(아일랜드 패턴의 개수가 많아질 수 록) TFT의 Subthreshold Swing 값이 작아지고, mobility 값이 커지는 것을 확인 할 수 있다. 6 shows the threshold voltage and swing value according to the number of island patterns. 6 (a), 6 (b) and 6 (c) show the variation of the individual island width by fixing the spacing distance to 1.5 μm. As the individual width of the island pattern becomes smaller (the number of island patterns increases It can be seen that the subthreshold swing value of the TFT becomes smaller and the mobility value becomes larger. 6 (d), 6 (e), and 6 (f) show that when the island pattern width is fixed at 3 μm, the subthreshold swing value of the TFT decreases as the spacing distance becomes smaller (as the number of island patterns increases) And it is confirmed that the mobility value becomes larger.
도 7은 본 발명의 일 실시예에 따른 양의 전압(+20V)을 인가할 때와 드레인 커런트(IDS=100μm)의 각각 60도의 척 온도에서 전기적 특성을 도시한 그래프이다. 도 7의 (a), (b)를 비교하면, 아일랜드 패턴이 1개일 때((a))는 positive bias 스트레스 시간이 늘어남에 따라 TFT의 특성이 악화되는 반면, 아일랜드 패턴이 복수 일 때(아일랜드 패턴 폭은 4 μm로, 이격거리는 1.5 μm로, 아일랜드 패턴을 포함하는 반도체산화물층의 폭이 100 μm((b))일 때)에는 positive bias 스트레스를 오랫동안 가하여도 특성이 바뀌지 않음을 확인 할 수 있다. 도 7의 (c), (d)는 high current 스트레스에 따른 아일랜드 패턴이 1개일 때와 복수 일때의 TFT 특성 변화를 보여주며 (a), (b)의 결과와 동일함을 확인 할 수 있다. 또한, 도 7의 (e), (f)는 TFT의 Vgs voltage sweep을 ? 40 V ~ + 40 V a + 40 V ~ ? 40 V 으로 연속으로 sweep했을 때, TFT transfer 특성 hysteresis 그래프로, 아일랜드 패턴이 1개일 때에는 약 1.2 V의 Vth 변화가 있는 반면, 아일랜드 패턴이 복수 일 때에는 Vth의 변화가 0.18 V로 거의 변하지 않음을 확인 할 수 있다. 7 is a graph showing electrical characteristics at a chuck temperature of 60 degrees each of a drain current (IDS = 100 mu m) and a positive voltage (+20 V) according to an embodiment of the present invention. 7A and 7B, when the island pattern is one ((a)), the characteristic of the TFT deteriorates as the positive bias stress time increases, whereas when the island pattern is plural The pattern width is 4 μm and the separation distance is 1.5 μm. When the width of the semiconductor oxide layer including the island pattern is 100 μm ((b)), it can be confirmed that the characteristics are not changed even if positive bias stress is applied for a long time have. FIGS. 7 (c) and 7 (d) show changes in the TFT characteristics when the island pattern is one and a plurality of island patterns according to the high current stress, and the results are the same as those in FIGS. 7 (e) and 7 (f) show the Vgs voltage sweep of the TFT. 40 V ~ + 40 V a + 40 V ~? When sweeping continuously at 40 V, the TFT transfer characteristics hysteresis graph shows that the Vth change is about 1.2 V when the island pattern is one, while the Vth change is almost unchanged to 0.18 V when the island pattern is plural can do.
도 11의 (a)는 LCD 패널로 산화물 반도체 트랜지스터가 1개가 삽입된 도면으로, 제1 게이트 전극과 제2 게이트 전극의 구동부 라인과의 전기적 연결을 보여주고 있다. 도 12의 (b)는 AMOLED로 산화물 반도체 트랜지스터가 2개가 삽입된 도면으로, 스위칭(Switching) 트랜지스터는 제1 게이트 전극과 제2 게이트 전극은 구동부 라인과 연결되며, 구동(Driving) 트랜지스터는 제1 게이트 전극 및 제2 게이트 전극이 스위칭 트랜지스터의 나머지 라인 부분과 전기적 연결이 됨을 보여준다. 이에 해당하는 트랜지스터로 구성 되어질 수 있다. FIG. 11A is a view illustrating a state in which one oxide semiconductor transistor is inserted into an LCD panel, and shows an electrical connection between a first gate electrode and a driver section line of a second gate electrode. FIG. FIG. 12B is a view illustrating an AMOLED in which two oxide semiconductor transistors are inserted. In a switching transistor, a first gate electrode and a second gate electrode are connected to a driving unit line, and a driving transistor is connected to a first The gate electrode and the second gate electrode are electrically connected to the remaining line portion of the switching transistor. And a transistor corresponding thereto.
이하에서는 도 12 내지 도 16를 참조하여 본 발명의 다른 일 실시예에 따른 표시 소자용 산화물 반도체 트랜지스터의 도 9 및 도 10에 제시된 구조의 전기적 특성을 보다 상세하게 설명한다.Hereinafter, the electrical characteristics of the structure shown in FIGS. 9 and 10 of the oxide semiconductor transistor for a display device according to another embodiment of the present invention will be described in detail with reference to FIGS. 12 to 16. FIG.
도 12는 도 8의 본 발명의 다른 일 실시예 따른 아일랜드 패턴이 형성된 산화물 반도체 트랜지스터(100)의 듀얼게이트 전극의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)의 그래프를 도시한 도면으로, 각각 제2 게이트 전극을 Ground (0V)(Bottom Sweep) 또는 제1 게이트 전극(104)을 Ground (0V)(Top sweep) 및 듀얼 게이트 전극을 전기적 연결(Dual Sweep)을 하여 측정한 결과를 나타내고 있다. 도 13을 보면, 상기 도 5 내지 도 7의 싱글(single) 게이트 전극구조와 같이, 드레인 전극(114)에 흐르는 전류의 최대치가 증가함을 알 수 있다. 즉, 아일랜드 패턴 개수가 많아 질수록 실제 아일랜드의 폭이 줄어듬에 따라 전기적 특성이 향상됨을 알 수 있다. FIG. 12 is a graph showing a transfer curve and an output curve of a dual gate electrode of an
도 13은 도 12의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve)에 따른 이동도 및 문턱전압, 스윙값을 아일랜드 패턴 개수에 따라 나타낸 그래프이다. 싱글 게이트 전극 구조에 비해 균일성이 높은 결과를 보임을 확인할 수 있으며, 싱글게이트 구조와 동일하게 아일랜드 패턴의 수가 많아질수록 높은 값의 이동도를 나타내고 있다.13 is a graph showing the mobility, threshold voltage, and swing value according to the transition curve of Bottom Sweep, Top Sweep, and Dual Sweep in FIG. 12 according to the number of island patterns. It can be confirmed that the uniformity is higher than that of the single gate electrode structure, and the higher the number of island patterns is, the higher the mobility is, as in the case of the single gate structure.
도 14 및 도 15는 도 9의 본 발명의 다른 일 실시예에 따른 아일랜드 패턴이 형성된 산화물 반도체 트랜지스터(100)의 오프셋 듀얼게이트 전극의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve) 및 전류 곡선(output curve)의 측정 그래프이다. 오프셋 듀얼게이트 전극구조에서도 아일랜드 패턴 개수가 많아질수록 실제 아일랜드의 폭이 줄어듬에 따라 전기적 특성이 향상됨을 알 수 있다. FIG. 14 and FIG. 15 illustrate transition curves of bottom sweep, top sweep, and dual sweep of offset dual gate electrodes of an
도 15는 도 14의 Bottom Sweep, Top Sweep, Dual Sweep의 전이 특성 곡선(Transfer Curve) 따른 이동도 및 문턱전압, 스윙 값을 아일랜드 패턴 개수에 따른 그래프로, 오프셋 듀얼게이트 전극 구조에서도 우수한 균일성을 보임을 확인할 수 있으며, 싱글게이트 전극 구조와 동일하게 아일랜드 패턴 개수가 많아질수록 높은 값의 이동도를 나타냄을 알 수 있다. FIG. 15 is a graph showing the mobility, threshold voltage, and swing value according to the transfer curve of the bottom sweep, top sweep, and dual sweep of FIG. 14 according to the number of island patterns, and shows excellent uniformity in the offset dual gate electrode structure. And it can be seen that the higher the number of island patterns, the higher the mobility is, as in the single gate electrode structure.
도 16은 도 8의 본 발명의 다른 일 실시예에 따른 양의 전압(+20V)을 인가할 때와 드레인 커런트(IDS=100μm)에 각각 60도의 척 온도에서 Dual Sweep의 전기적 특성을 나타내는 그래프로, 높은 온도에서도 전압과 전류에 따른 신뢰성이 매우 안정적인 반도체 특성을 나타냄을 알 수 있다. 즉, 아일랜드 패턴이 형성된 트랜지스터를 사용함으로써 고 이동도 뿐만 아니라, 우수한 신뢰성을 나타냄을 알 수 있다. 16 is a graph showing the electrical characteristics of the dual sweep at a chuck temperature of 60 degrees in each case of applying a positive voltage (+ 20V) and a drain current (IDS = 100 mu m) according to another embodiment of the present invention shown in FIG. 8 , And the dependence of the voltage and current on the high temperature shows a very stable semiconductor characteristic. That is, by using a transistor formed with an island pattern, not only high mobility but also excellent reliability can be seen.
이하에서는 도 3과 도 10에 도시된 본 발명의 일실시예 따른 산화물 반도체 트랜지스터의 제조 방법에 대해서 설명한다.Hereinafter, a method of manufacturing an oxide semiconductor transistor according to an embodiment of the present invention shown in FIGS. 3 and 10 will be described.
S302 단계는 기판(102) 상에 제1 게이트 전극(104)을 형성하는 단계로, 제1 게이트 전극(104)은 기판(102) 상에 게이트 전극을 증착하고, 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 게이트 전극(104)을 선택적으로 식각, 즉, 패터닝함으로써 형성될 수 있다. In operation S302, a
S304 단계는 제1 게이트 전극(104) 상에 게이트 절연막(Gate Insulator)(106), 산화물 반도체층(108) 및 에치 스토퍼층(111)을 순차적으로 증착하는 단계이다.Step S304 is a step of sequentially depositing a
S306 단계는 에치 스토퍼층(111)에 아일랜드 패턴을 형성하는 단계로, 아일랜드 패턴 형성시 NF3 플라즈마를 이용한 dry etch를 통해 형성 될 수 있다.Step S306 is a step of forming an island pattern on the
S308 단계는 산화물 반도체층(108) 및 게이트 절연막(106)을 식각하여 패턴을 형성하는 단계이다. 이때, 산화물 반도체층(108) 또한 상기 에치 스토퍼층(111)층과 같은 마스크를 사용 하여 같은 아일랜드 패턴 구조로 형성될 수 있다.In step S308, the
S310 단계는 게이트 절연막(106), 산화물 반도체층(108) 및 에치 스토퍼층(111) 상에 소스 전극(112) 및 드레인 전극(114)을 형성하는 단계이다. Step S310 is a step of forming the
S312 단계는 소스 전극(112) 및 드레인 전극(114) 상에 보호층(Passivation Layer)(116)을 형성하는 단계이다.Step S312 is a step of forming a
S314 단계는 보호층(116) 상에 픽셀 전극(118, 119)를 형성하는 단계이다.Step S314 is a step of forming the
S316 단계는 픽셀전극 (118, 119) 형성 후, 보호층을 형성하는 단계이다. Step S316 is a step of forming a protective layer after the
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and limited embodiments and drawings. However, it should be understood that the present invention is not limited to the above- Various modifications and variations may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .
100 : 산화물 반도체 트랜지스터
102 : 기판
104 : 제1 게이트 전극
106 : 게이트 절연막
108 : 산화물 반도체층
111 : 에치 스토퍼층
112 : 소스 전극
114 : 드레인 전극
116 : 보호층
118, 119 : 픽셀 전극
120 : 제2 게이트 전극
124 : 이격간격100: oxide semiconductor transistor
102: substrate
104: first gate electrode
106: gate insulating film
108: oxide semiconductor layer
111: Etch stopper layer
112: source electrode
114: drain electrode
116: Protective layer
118, 119: pixel electrode
120: second gate electrode
124: Spacing
Claims (39)
상기 기판 상에 형성되는 제1 게이트 전극;
상기 기판 및 상기 제1 게이트 전극 상에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성되는 산화물 반도체층;
상기 산화물 반도체층 상에 형성되는 에치 스토퍼층; 및
상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 포함하고,
상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터.
Board;
A first gate electrode formed on the substrate;
A gate insulating film formed on the substrate and the first gate electrode;
An oxide semiconductor layer formed on the gate insulating film;
An etch stopper layer formed on the oxide semiconductor layer; And
A source electrode and a drain electrode spaced apart from each other on the oxide semiconductor layer, the side of the etch stopper layer, and the etch stopper; Including,
Wherein the oxide semiconductor layer and the etch stopper layer are formed in a plurality of island patterns in the width direction of the first gate electrode.
상기 에치 스토퍼층의 아일랜드 패턴 폭은 상기 산화물 반도체층의 아일랜드 패턴 폭보다 같거나 작은 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein an island pattern width of the etch stopper layer is equal to or smaller than an island pattern width of the oxide semiconductor layer.
상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein the island pattern has a width of 1 占 퐉 to 10 占 퐉.
상기 아일랜드 패턴의 폭은 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein the island pattern has a width of 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
And the distance between the island patterns is 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴은 2 내지 50개인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein the island pattern has 2 to 50 island patterns.
상기 산화물 반도체와 산화물 반도체 상부에 형성되는 소스 전극 및 드레인 전극은 전기적으로 접착되어 있는 산화물 반도체 트랜지스터
The method according to claim 1,
The source electrode and the drain electrode formed on the oxide semiconductor and the oxide semiconductor are electrically connected to each other through an oxide semiconductor transistor
상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
And the plurality of island patterns are formed parallel to each other.
상기 복수의 아일랜드 패턴은 상기 소스 전극 및 상기 드레인 전극의 폭방향에 평행한 방향으로 나열된 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein the plurality of island patterns are arranged in a direction parallel to a width direction of the source electrode and the drain electrode.
상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
Wherein the etch stopper layer is at least one of SiO 2 , Al 2 O 3, and SiNx.
상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질 구조인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method according to claim 1,
The oxide semiconductor layer may include at least one of indium gallium oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc Wherein the amorphous structure is an amorphous or polycrystalline structure including at least one of HIZO, zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
상기 기판 상에 형성되는 제1 게이트 전극;
상기 기판 및 상기 제1 게이트 상에 형성되는 게이트 절연막;
상기 게이트 절연막 상에 형성되는 산화물 반도체층;
상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및
상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극;
상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 보호층;
상기 보호층 상에 형성되는 제2 게이트 전극을 포함하는 것을 특징으로 하는 산화물 반도체 트랜지스터.
Board;
A first gate electrode formed on the substrate;
A gate insulating film formed on the substrate and the first gate;
An oxide semiconductor layer formed on the gate insulating film;
An etch stopper layer formed on the oxide semiconductor; And
A source electrode and a drain electrode spaced apart from each other on the oxide semiconductor layer, the side of the etch stopper layer, and the etch stopper;
A protective layer formed on the source electrode, the drain electrode, and the etch stopper layer;
And a second gate electrode formed on the protective layer.
상기 제1 게이트 전극과 제2 게이트 전극은 비어홀 (via hole)로 연결되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
Wherein the first gate electrode and the second gate electrode are connected to each other through a via hole.
상기 제1 게이트 전극과 상기 제2 게이트 전극은 상하로 대응하여 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
Wherein the first gate electrode and the second gate electrode are formed vertically corresponding to each other.
상기 제2 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧은 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
Wherein a width of a cross section of the second gate electrode is shorter than a distance between the source electrode and the drain electrode.
상기 산화물 반도체와 산화물 반도체 상부에 형성되는 소스 전극 및 드레인 전극은 전기적으로 접착되어 있는 산화물 반도체 트랜지스터
The method of claim 12,
The source electrode and the drain electrode formed on the oxide semiconductor and the oxide semiconductor are electrically connected to each other through an oxide semiconductor transistor
상기 제2 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 이격간격은 0.5 μm 내지 5μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
16. The method of claim 15,
And the spacing distance between the second gate electrode and the source electrode and the drain electrode is 0.5 mu m to 5 mu m.
상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 제1 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되는 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
Wherein the oxide semiconductor layer and the etch stopper layer are formed in a plurality of island patterns in the width direction of the first gate electrode.
상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
Wherein the island pattern has a width of 1 占 퐉 to 10 占 퐉.
상기 아일랜드 패턴의 폭은 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
Wherein the island pattern has a width of 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm인 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
And the distance between the island patterns is 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴은 2 내지 50개인 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
Wherein the island pattern has 2 to 50 island patterns.
상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있는 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
And the plurality of island patterns are formed parallel to each other.
상기 복수의 아일랜드 패턴은 상기 소스 전극 및 상기 드레인 전극의 폭방향에 평행한 방향으로 나열된 것을 특징으로 하는 산화물 반도체 트랜지스터.
19. The method of claim 18,
Wherein the plurality of island patterns are arranged in a direction parallel to a width direction of the source electrode and the drain electrode.
상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
Wherein the etch stopper layer is at least one of SiO 2 , Al 2 O 3, and SiNx.
상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질로 구조인 것을 특징으로 하는 산화물 반도체 트랜지스터.
The method of claim 12,
The oxide semiconductor layer may include at least one of indium gallium oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc Wherein the amorphous oxide semiconductor has an amorphous or polycrystalline structure including at least one of HIZO, zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
상기 기판 상에 형성되는 절연막;
상기 절연막 상에 형성되는 산화물 반도체층;
상기 산화물 반도체 상에 형성되는 에치 스토퍼층; 및
상기 산화물 반도체층의 상부 및 상기 에치 스토퍼층의 측부 및 상기 에치스토퍼 상에 서로 이격되어 형성되는 소스 전극 및 드레인 전극;
상기 소스 전극과 드레인 전극 및 상기 에치 스토퍼층 상에 형성되는 게이트 절연막층;
상기 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 코플라나 (Coplanar) 형 산화물 반도체 트랜지스터.
Board;
An insulating film formed on the substrate;
An oxide semiconductor layer formed on the insulating film;
An etch stopper layer formed on the oxide semiconductor; And
A source electrode and a drain electrode spaced apart from each other on the oxide semiconductor layer, the side of the etch stopper layer, and the etch stopper;
A gate insulating layer formed on the source electrode, the drain electrode, and the etch stopper layer;
And a gate electrode formed on the gate insulating film. ≪ RTI ID = 0.0 > 11. < / RTI >
상기 게이트 전극의 단면 폭 너비는 상기 소스 전극과 상기 드레인 전극의 이격거리보다 짧은 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
28. The method of claim 27,
And the width of the gate electrode is smaller than the distance between the source electrode and the drain electrode.
상기 게이트 전극과 상기 소스 전극 및 상기 드레인 전극의 이격간격은 0.5 μm 내지 5 μm인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
28. The method of claim 27,
And the spacing distance between the gate electrode and the source electrode and between the drain electrode and the source electrode is 0.5 μm to 5 μm.
상기 산화물 반도체층 및 상기 에치 스토퍼층은 상기 게이트 전극의 폭방향으로 복수의 아일랜드 패턴으로 형성되는 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
28. The method of claim 27,
Wherein the oxide semiconductor layer and the etch stopper layer are formed in a plurality of island patterns in the width direction of the gate electrode.
상기 아일랜드 패턴의 폭은 1 μm 내지 10 μm인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
And the width of the island pattern is 1 占 퐉 to 10 占 퐉.
상기 아일랜드 패턴의 폭은 1 μm 내지 5 μm인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
Wherein the island pattern has a width of 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴간의 이격거리는 1 μm 내지 5 μm인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
And the spacing distance between the island patterns is 1 占 퐉 to 5 占 퐉.
상기 아일랜드 패턴은 2 내지 50개인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
Wherein the island pattern is 2 to 50 atoms / cm < 2 >.
상기 산화물 반도체와 산화물 반도체 상부에 형성되는 소스 전극 및 드레인 전극은 전기적으로 접착되어 있는 산화물 반도체 트랜지스터
28. The method of claim 27,
The source electrode and the drain electrode formed on the oxide semiconductor and the oxide semiconductor are electrically connected to each other through an oxide semiconductor transistor
상기 복수의 아일랜드 패턴은 서로 평행하게 형성되어 있는 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
And the plurality of island patterns are formed parallel to each other.
상기 복수의 아일랜드 패턴은 상기 소스 전극 및 상기 드레인 전극의 폭방향에 평행한 방향으로 나열된 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
32. The method of claim 30,
Wherein the plurality of island patterns are arranged in a direction parallel to a width direction of the source electrode and the drain electrode.
상기 에치 스토퍼층은 SiO2, Al2O3 및 SiNx 중 어느 하나 이상인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
28. The method of claim 27,
The etch stopper layer is coplanar type oxide semiconductor transistor, characterized in that at least either one of SiO 2, Al 2 O 3, and SiNx.
상기 산화물 반도체층은 인듐 갈륨 징크 옥사이드(IGZO), 징크 옥사이드(ZnO), 인듐 징크 옥사이드(IZO), 인듐 틴 옥사이드(ITO), 징크 틴 옥사이드(ZTO), 갈륨 징크 옥사이드(GZO), 하프늄 인듐 징크 옥사이드(HIZO), 징크 인듐 틴 옥사이드(ZITO) 및 알루미늄 징크 틴 옥사이드(AZTO) 중 어느 하나 이상을 포함하여 형성된 비정질 혹은 다결정질로 구조인 것을 특징으로 하는 코플라나 형 산화물 반도체 트랜지스터.
28. The method of claim 27,
The oxide semiconductor layer may include at least one of indium gallium oxide (IGZO), zinc oxide (ZnO), indium zinc oxide (IZO), indium tin oxide (ITO), zinc tin oxide (ZTO), gallium zinc oxide (GZO), hafnium indium zinc Wherein the amorphous oxide semiconductor has an amorphous or polycrystalline structure including at least one of HIZO, zinc indium tin oxide (ZITO), and aluminum zinc tin oxide (AZTO).
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