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KR20170042619A - 자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 구비 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치 - Google Patents

자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 구비 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치 Download PDF

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KR20170042619A
KR20170042619A KR1020177005640A KR20177005640A KR20170042619A KR 20170042619 A KR20170042619 A KR 20170042619A KR 1020177005640 A KR1020177005640 A KR 1020177005640A KR 20177005640 A KR20177005640 A KR 20177005640A KR 20170042619 A KR20170042619 A KR 20170042619A
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와타루 고시바에
주니치 이와사키
마사시 가와사키
요시노리 토쿠라
요시오 가네코
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고쿠리쓰 겐큐 가이하쓰 호징 리가가쿠 겐큐소
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Abstract

1개의 스커미온을 생성하고, 1개의 스커미온의 삭제할 수 있는 자기 소자로서, 실질적으로 사각형 평판 형상의 자성체와, 자성체의 폭(Wm) 방향으로 연결된 비자성 금속으로 이루어진 상류 측 전극과, 상류 측 전극과 대향하는 자성체의 폭(Wm) 방향으로 연결된 비자성 금속으로 이루어진 하류 측 전극과, 스커미온을 검출하는 스커미온 검출 소자를 갖고, 자성체의 실질적으로 사각형 형상의 폭(Wm)은, 스커미온 직경을 λ로 할 때, 3·λ > Wm ≥ λ이고, 자성체의 실질적으로 사각형 형상의 길이(hm)는, 2·λ > Hm ≥ λ이고, 자성체는 상류 측 전극과 하류 측 전극의 사이에 있는 단부에 오목부를 갖는 자기 소자를 제공한다.

Description

자기 소자, 스커미온 메모리, 스커미온 메모리 장치, 스커미온 메모리 구비 고체 전자 장치, 데이터 기록 장치, 데이터 처리 장치 및 통신 장치 {MAGNETIC ELEMENT, SKYRMION MEMORY, SKYRMION MEMORY DEVICE, SOLID STATE ELECTRONIC DEVICE EQUIPPED WITH SKYRMION MEMORY, DATA RECORDING DEVICE, DATA PROCESSING DEVICE, AND COMMUNICATION DEVICE}
본 발명은 스커미온을 1개만 생성하고, 생성된 1개의 스커미온을 삭제할 수 있는 자기 소자, 상기 자기 소자를 이용한 스커미온 메모리, 상기 자기 소자를 이용한 스커미온 메모리 장치, 스커미온 메모리 구비 고체 전자 장치, 스커미온 메모리를 내장한 데이터 기록 장치, 스커미온 메모리를 내장한 데이터 처리 장치 및 스커미온 메모리를 내장한 통신 장치에 관한 것이다.
자성체의 자기 모멘트를 디지털 정보로 이용하는 자기 소자가 알려져 있다. 상기 자기 소자는 정보 보유 시 전력을 필요로 하지 않는 비휘발성 메모리 요소로서 기능하는 나노 스케일의 자기 구조를 가진다. 상기 자기 소자는 나노 스케일의 자기 구조에 의한 초고밀도성 등의 장점에서 대용량 정보 저장 매체로의 응용이 기대되고 전자 장치의 메모리 장치로 그 중요도가 증가하고 있다.
차세대 자기 메모리 장치의 후보로는 미국 IBM을 중심으로 마그네틱 시프트 레지스터가 제안되어 있다. 마그네틱 시프트 레지스터는 자기 도메인 자벽을 구동하고 그 자기 모멘트 배치를 전류로 전송하고 기억 정보를 읽어낸다(특허 문헌 1 참조).
도 28은 전류에 의한 자기 도메인 자벽 구동의 원리를 나타내는 모식도이다. 서로 자기 모멘트의 방향이 상반되는 자기 영역의 경계가 도메인 자벽이다. 도 28는 마그네틱 시프트 레지스터(1)의 도메인 자벽을 실선으로 나타내고 있다. 마그네틱 시프트 레지스터 1에 화살표 방향의 전류를 흘림으로써 자기 도메인 자벽이 구동한다. 도메인 자벽이 이동함으로써 자기 센서(2)의 위쪽에 위치하는 자기 모멘트의 방향에 따른 자기가 변화한다. 상기 자기 변화를 자기 센서(2)에서 감지하여 자기 정보를 꺼낸다.
그러나, 이러한 마그네틱 시프트 레지스터(1)는 자기 도메인 자벽의 이동 시에 큰 전류가 필요하며, 또한 자기 도메인 자벽의 전송 속도가 느리다는 단점을 가지고 있다. 이로 인해 메모리의 쓰기, 삭제 시간이 늦어진다.
그래서 본원 발명자는 자성체 중에 발생하는 스커미온을 기억 단위로 사용한 스커미온 자기 소자를 제안했다(특허 문헌 2 참조). 이 제안에서 본원 발명자들은 스커미온을 전류로 구동할 수 있음을 보였다.
[선행 기술 문헌]
[특허 문헌]
[특허 문헌 1] 미국 특허 제6834005 호 명세서
[특허 문헌 2] 특개 2014-86470 호 공보
[비 특허 문헌 1] 永長 나오토, 十倉 好紀 "Topological properties and dynamics of magnetic skyrmions", Nature Nanotechnology, 영국, Nature Publishing Group, 2013 년 12 월 4 일, Vol. 8, p899-911.
[비 특허 문헌 2] 이와사키 준이치 모치즈키 維人, 永長 나오토 "Current skyrmion dynamics in constricted geometries", Nature Nanotechnology, 영국, Nature Publishing Group, 2013 년 9 월 8 일, Vol. 8, p742-747.
스커미온은 직경이 1nm부터 500nm까지 극히 미소한 자기 구조를 가지며, 그 구조를 장시간 유지할 수 있다는 것에서 메모리 소자에 응용하는 것에 대한 기대가 높아지고 있다. 스커미온의 기본적인 물리적 성질이 밝혀지고 있다(비 특허 문헌 1). 비 특허 문헌 2에서 스커미온을 메모리로의 응용으로 본격적인 발명의 보고가 이루어지고 있다. 이 비 특허 문헌 2에서는 스커미온의 생성, 삭제 방법의 발명이 표시되어 있다. 그러나 여기에 개시된 스커미온의 생성 방법 및 스커미온의 삭제 방법은 정상 전류에 의한다. 정상 전류의 경우, 복수의 스커미온이 발생되어 버린다. 연속해서 발생되는 스커미온을 기억 비트로 적용하는 경우의 이용 방법이 명확하지 않다. 정상 전류에서 메모리 사용은 소비 전력의 대폭 증가를 초래한다. 스커미온을 메모리로 유지하는 경우에도 전력이 필요하고, 비휘발성 메모리로서 실용화할 수 없다. 이와 같은 큰 해결해야 할 과제가 발생한다. 또한 스커미온 메모리의 제조 방법이 개시되어 있지 않다. 또한 회로도 공개되지 않는 등 실제 장치로 실용화 시의 기술적 과제도 개시되어 있지 않다.
본 발명의 제1 태양에서는 1개의 스커미온을 생성하고 1개의 스커미온을 삭제할 수 있는 자기 소자로서 실질적으로 사각형의 평판 형상의 자성체와 자성체의 폭(Wm) 방향에 연결된 비자성 금속으로 이루어진 상류 측 전극과 상류 측 전극과 대향하는 자성체의 폭(Wm) 방향에 연결된 비자성 금속으로 이루어진 하류 측 전극과 스커미온을 검출하는 스커미온 검출 소자를 가지며, 자성체의 실질적으로 사각형 형상의 폭(Wm)은 스커미온 직경을 λ로 할 때, 3·λ > Wm ≥ λ이고, 자성체의 실질적으로 사각형 형상의 길이(hm)는 2·λ > Hm ≥ λ이고, 자성체는 상류 측 전극 및 하류 측 전극을 끼우는 단부에 오목부를 갖는 자기 소자를 제공한다.
본 발명의 제2 태양에 있어서는, 제1 태양의 자기 소자와 자성체에 대향하여 설치된 자성체에 자기장을 인가 가능한 자기장 발생부와, 상류 측 전극 및 하류 측 전극에 연결되어 상류 측 전극과 하류 측 전극 사이의 자성체에 1개의 스커미온을 생성, 삭제하는 펄스 전류를 인가하는 전류 소스와, 스커미온 검출 소자에 연결되어 하나의 스커미온의 유무를 검출하는 소자에 의해 스커미온의 유무를 읽어내는 측정부를 구비하고, 1개의 스커미온의 유무를 기억 비트의 "1"과 "0"으로 이용하는 스커미온 메모리를 제공한다. 전류 소스는, 상류 측 전극으로부터 하류 측 전극에 펄스 전류를 인가함으로써 자성체에 1개의 스커미온을 생성하고, 스커미온을 생성하는 펄스 전류와 반대 방향의 펄스 전류를 하류 측 전극에서 상류 측 전극 방향으로 인가함으로써 자성체에 생성된 1개의 스커미온을 삭제한다. 스커미온 메모리는 자기 소자를 두께 방향으로 여러 번 적층하여 가질 수도 있다.
본 발명의 제3 태양에서는 복수의 자기 소자에 연결되어 각각 대응되는 자기 소자에 스커미온을 생성하는 생성용 펄스 전류를 공급하는 복수의 스커미온 생성선과, 복수의 자기 소자에 연결되어 각각 대응되는 자기 소자에 생성된 스커미온의 삭제를 위한 펄스 전류를 공급하는 복수의 스커미온 삭제선과, 복수의 자기 소자에 연결되어 각각 대응되는 자기 소자의 스커미온의 유무에 따라 전압 또는 전류를 전송하는 복수의 워드 라인과 복수의 스커미온 생성선, 복수의 스커미온 삭제선 및 복수의 워드 라인에 설치한 자기 소자를 선택하는 복수의 스위치와, 워드 라인에 흐르는 전류 또는 전압으로 스위치에 의해 선택된 자기 소자의 스커미온의 유무를 읽어내는 회로를 구비하는 스커미온 메모리 장치를 제공한다.
본 발명의 제4 태양에서는 기판과, 기판 상에 형성된 반도체 소자 및 반도체 소자의 상부에 적층된 적어도 하나의 제1 태양의 자기 소자를 구비하는 스커미온 메모리 장치를 제공한다.
본 발명의 제5 태양에서는 제2 내지 제4 태양의 스커미온 메모리 또는 스커미온 메모리 장치와 고체 전자 장치를 동일 칩에 가지는 스커미온 메모리 구비 고체 전자 장치를 제공한다.
본 발명의 제6 태양에서는 제2 내지 제4 태양의 스커미온 메모리 또는 스커미온 메모리 장치를 구비한 데이터 기록 장치를 제공한다.
본 발명의 제7 태양에서는 제2 내지 제4 태양의 스커미온 메모리 또는 스커미온 메모리 장치를 구비한 데이터 처리 장치를 제공한다.
본 발명의 제8 태양에서는 제2 내지 제4 태양의 스커미온 메모리 또는 스커미온 메모리 장치를 구비한 통신 장치를 제공한다.
[도 1] 자성체 중의 자기 모멘트의 나노 스케일 자기 구조체인 스커미온의 일례를 나타내는 모식도이다. 자기 모멘트의 강도와 방향을 화살표로 모식적으로 나타낸다.
[도 2] 헬리시티(helicity, γ)가 다른 스커미온을 나타내는 도면이다.
[도 3a] 스커미온 메모리(100)의 구성 예를 나타내는 도면이다.
[도 3b] 스커미온 메모리(100)의 다른 예를 나타내는 도면이다.
[도 4] 자성체 자기상의 위상 다이어그램을 나타낸다.
[도 5] 실시예 1(α = 0.08)의 시뮬레이션에서 상류 측 전극(12)에서 하류 측 전극(14)을 향해 자성체(10) 흐르게 하여 1개의 스커미온을 생성, 삭제하기 위한 펄스 전류의 인가 조건을 나타낸다.
[도 6] 실시예 1의 시뮬레이션에서 사용한 자성체(10)의 형상을 나타낸다.
[도 7a] 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 1개의 스커미온을 생성하기 위한 펄스 전류를 인가하기 시작한 때 t = 20psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
[도 7b] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 생성하기 위한 펄스 전류를 흘리기 시작한 직후인 60psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7c] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 생성하기 위한 펄스 전류를 흘린 직후 120psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7d] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 생성하기 위한 펄스 전류를 OFF 한 후 960psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7e] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 삭제하기 위한 펄스 전류를 흘리기 시작했을 때의 1020psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7f] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 삭제하기 위한 펄스 전류를 흘리기 시작 직후의 1100psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7g] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 삭제하기 위한 펄스 전류를 OFF했을 때의 1120psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7h] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 삭제하기 위한 펄스 전류를 OFF 한 후 1180psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 7i] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 1개의 스커미온을 삭제하기 위한 펄스 전류를 OFF 한 후 1360psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 8]은 실시예 2(α = 0.04)의 시뮬레이션에서 상류 측 전극(12)에서 하류 측 전극(14)을 향해 자성체(10)에 흘리는 펄스 전류의 인가 조건을 나타낸다.
[도 9]는 실시예 2의 자성체(10)의 시뮬레이션 크기와 오목부(16)의 크기를 나타낸다.
[도 10a] 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 1개의 스커미온을 생성하기 위한 펄스 전류를 흘리기 시작했을 때 t = 20psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다.
[도 10b] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 생성 펄스 전류가 흐를 때의 60psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10c] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 생성 펄스 전류를 OFF했을 때의 80psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10d] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 생성 펄스 전류를 OFF 한 후 960psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10e] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 삭제 펄스 전류를 흘린 직후 1300psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10F] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 삭제 펄스 전류를 OFF 직전의 1380psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10G] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 삭제 펄스 전류를 OFF했을 때의 1400psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10h] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 삭제 펄스 전류를 OFF 한 후 1440psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 10i] 자성체(10)에 상류 측 전극(12)에서 하류 측 전극(14)에 스커미온 삭제 펄스 전류를 OFF 한 후 1620psec 이후 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타내는 도면이다.
[도 11] 스커미온 메모리(100)의 다른 구성 예를 나타내는 도면이다.
[도 12] 스커미온 메모리(100)의 다른 구성 예를 나타내는 도면이다.
[도 13] 스커미온 메모리 장치 단면을 나타내는 모식도이다.
[도 14a] 자기장 발생부(20) 및 전극(157)의 형성 공정을 나타낸다.
[도 14b] 레지스트(85)의 박리 공정을 나타낸다.
[도 14c] 자성체(10)를 형성하는 공정을 나타낸다.
[도 14D] 자성체(10)의 삭제 공정 및 레지스트(85)의 도포 공정을 나타낸다.
[도 14e] 전극의 에칭 공정 및 절연체(61)의 형성 공정을 나타낸다.
[도 14f] 자성체 보호층(65) 및 제1 배선(71)을 형성하는 공정을 나타낸다.
[도 14g] 제1 배선층(70) 및 제2 배선층(75)의 형성 공정을 나타낸다.
[도 14h] 자기 소자(30)를 적층한 스커미온 메모리 장치(110)를 나타낸다.
[도 15] 자기 소자(30)를 n층 적층한 스커미온 메모리 장치(110)를 나타낸다.
[도 16] 복수의 자기장 발생부(20)를 갖는 스커미온 메모리 장치(110)를 나타낸다.
[도 17] 스커미온 메모리 장치(110)의 구성의 일례를 나타낸다.
[도 18] 스커미온 메모리 장치(110)의 회로 구성과 쓰기 동작을 나타내는 도면이다.
[도 19] 스커미온 메모리 장치(110)의 삭제 동작을 나타내는 도면이다.
[도 20] 스커미온 메모리 장치(110)의 읽기 동작을 나타내는 도면이다.
[도 21] 스커미온 메모리 장치(110)의 다른 회로 구성 및 쓰기 동작을 나타내는 도면이다.
[도 22] 스커미온 메모리 장치(110)의 삭제 동작을 나타내는 도면이다.
[도 23] 스커미온 메모리 장치(110)의 읽기 동작을 나타내는 도면이다.
[도 24] 스커미온 메모리 구비 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다.
[도 25] 데이터 처리 장치(300)의 구성 예를 나타낸 모식도이다.
[도 26] 데이터 기록 장치(400)의 구성 예를 나타낸 모식도이다.
[도 27] 통신 장치(500)의 구성 예를 나타낸 모식도이다.
[도 28] 전류에 의한 자기 도메인 구동 원리를 나타내는 도면이다.
이하, 발명의 실시예를 통해 본 발명을 설명하지만, 이하의 실시예는 청구 범위에 관한 발명을 한정하는 것은 아니다. 또한, 실시 형태에서 설명되는 특징의 조합 모두가 발명의 해결 수단에 필수적인 것은 아니다.
스커미온을 생성할 수 있는 자성체의 일례로 카이럴 자성체가 있다. 카이럴 자성체는 외부 자기장의 인가가 없는 경우의 자기 모멘트 배치가 자기 모멘트의 방향에 대해서 나선상으로 회전하는 자기 질서상을 따르는 자성체이다. 외부 자기장을 인가함으로써, 카이럴 자성체는 스커미온이 존재하는 상태를 거쳐 강자성 상이 된다.
도 1은 자성체(10)의 나노 스케일 자기 구조체인 스커미온(40)의 일례를 나타내는 모식도이다. 도 1에서 각 화살표는 스커미온(40)의 자기 모멘트의 방향을 나타낸다. x축과 y축은 서로 직교하는 축이며, z축은 xy 평면에 직교하는 축이다.
자성체(10)는 x-y 평면에 평행한 평면을 갖는다. 자성체(10)의 상기 평면에서 모든 방향을 향하는 자기 모멘트는, 스커미온(40)을 구성한다. 본 예에서는 자성체(10)에 인가되는 자기장의 방향은 양의 z 방향이다. 이 경우 본 예의 스커미온(40)의 최 외주의 자기 모멘트는 양의 z 방향으로 향한다.
스커미온(40)에서 자기 모멘트는 최 외주에서 안쪽으로 향해 나선형으로 회전한다. 또한 자기 모멘트의 방향은 그 나선형의 회전에 따라 서서히 양의 z 방향에서 음의 z 방향으로 방향을 바꾼다.
스커미온(40)은 중심부터 최 외주 사이에서 자기 모멘트의 방향이 연속적으로 뒤틀린다. 즉, 스커미온(40)은 자기 모멘트의 소용돌이 구조를 갖는 나노 스케일 자기 구조이다. 스커미온(40)이 존재하는 자성체(10)가 얇은 판형 고체 물질의 경우 스커미온(40)을 구성하는 자기 모멘트는 그 두께 방향으로는 같은 방향이다. 즉, 판의 깊이 방향(z 방향)에는 표면에서 뒷면까지 같은 방향의 자기 모멘트로 구성된다. 스커미온(40)의 직경(λ)은 스커미온(40)의 최 외주의 직경을 말한다. 본 예에서 최 외주는 도 1 외부 자기장과 같은 방향을 향하는 자기 모멘트의 원주를 가리킨다.
스커미온 수 Nsk은 소용돌이 구조를 갖는 나노 스케일 자기 구조체인 스커미온(40)를 특징 짓는다. 스커미온 수는 다음 [수식 1] 및 [수식 2]로 표현될 수 있다. [수식 2]에서 자기 모멘트와 z축의 극 각도 Θ(r)은 스커미온(40)의 중심으로부터의 거리 r의 연속 함수이다. 극각도 Θ(r)는 r을 0에서 ∞까지 변화시켰을 때, π에서 0까지 또는 0부터 π까지 변화한다.
Figure pct00001
Figure pct00002
[수식 1]에서 n(r)은 위치 r에서 스커미온(40)의 자기 모멘트의 방향을 나타내는 단위 벡터이다. [수식 2]에서 m은 볼티시티(vorticity), γ는 헬리시티(helicity)다. [수식 1] 및 [수식 2]에서 r을에서 ∞까지 변화시켜, Θ(r)이 π에서 0까지 변화할 때 Nsk = -m이 된다.
도 2는 헬리시티 γ가 다른 스커미온(40)을 나타내는 모식도이다. 특히 스커미온 수 Nsk = -1의 경우의 예를 도 2에 나타낸다. 도 2(e)는 자기 모멘트 n 좌표를 취하는 방법(오른손 계)을 나타낸다. 또한 오른손 계이기 때문에, nx축 및 ny축에 대해서 nz축은 지면 뒤에서 앞쪽 방향으로 향한다. 도 2(a) 내지 도 2(e)에서 색조는 자기 모멘트의 방향을 나타낸다.
도 2(e)의 원주상의 색조로 나타내는 자기 모멘트는 nx-ny 평면의 방향을 가진다. 이에 대해 도 2(e)의 원형 중심의 가장 얇은 색조(흰색)에 나타내는 자기 모멘트는 지면 뒤에서 앞쪽 방향을 향한다. 원주에서 중심까지의 각 위치의 색조로 나타낸 자기 모멘트의 nz축에 대한 각도는 중심으로부터의 거리에 따라 π부터 0의 값을 취한다. 도 2(a) 내지 도 2(d)에서의 각 자기 모멘트의 방향은 도 2(e)에서 동일한 농도로 나타낸다. 또한, 도 2(a) 내지 도 2(d)의 스커미온(40)의 중심과 같이 가장 어두운 색조(검정)로 나타내는 자기 모멘트는 지면 앞에서 지면 뒷면으로 방향을 가진다. 도 2(a) 내지 도 2(d)에서 각 화살표는 자기 구조체의 중심으로부터 소정의 거리에서의 자기 모멘트를 나타낸다. 도 2(a) 내지 도 2(d)에서 나타내는 자기 구조체는 스커미온(40)으로 정의할 수 있는 상태에 있다.
도 2(a)(γ = 0)에서 스커미온(40)의 중심으로부터 소정 거리의 색조는 도 2(e)의 원주상의 색조와 일치하고 있다. 따라서 도 2(a)에서 화살표로 나타낸 자기 모멘트의 방향은 중심에서 바깥쪽으로 방사형으로 향하고 있다. 도 2(a)(γ = 0)의 각 자기 모멘트에 대해서, 도 2(b)(γ = π)의 각 자기 모멘트의 방향은 도 2(a)의 각 자기 모멘트를 180° 회전한 방향이다. 도 2(a)(γ = 0)의 각 자기 모멘트에 대해 도 2(c)(γ = -π/2)의 각 자기 모멘트의 방향은 도 2(a)의 각 자기 모멘트를 - 90도(시계 방향으로 90도) 회전한 방향이다.
도 2(a)(γ = 0)의 각 자기 모멘트에 대해 도 2(d)(γ = π/2)의 각 자기 모멘트의 방향은 도 2(a)의 각 자기 모멘트를 90도(시계 반대 방향으로 90도) 회전한 방향이다. 또한, 도 2(d)에 나타내는 헬리시티 γ = π/2의 스커미온이 도 1의 스커미온(40)에 상당한다.
도 2(a) ~(d)에 도시한 4개의 예에서 자기 구조는 다른 것처럼 보이지만 토폴로지 측면에서 동일한 자기 구조이다. 도 2(a) ~(d)의 구조를 갖는 스커미온은 한 번 생성되면 안정되어 있으며, 외부 자기장을 인가한 자성체(10)에서 정보 전달을 담당하는 역할을 한다.
도 3a는, 스커미온 메모리(100)의 구성 예를 나타낸 모식도이다. 스커미온 메모리(100)는 1개의 스커미온(40)을 펄스 전류에서 생성, 삭제를 가능하게 함으로써 정보를 기록한다. 예를 들어, 자성체(10)의 소정의 위치에서 스커미온(40)의 유무가 1 비트의 정보에 대응한다. 본 예의 스커미온 메모리(100)는 자기 소자(30), 자기장 발생부(20), 펄스 전류 소스(52) 및 측정부(34)를 구비한다.
자기 소자(30)는 펄스 전류에 의해 스커미온(40)를 생성, 삭제 및 검출할 수 있다. 본 예의 자기 소자(30)는 실질적으로 사각형 형상을 가진다. 본 예의 자기 소자(30)는 자성체(10), 상류 측 전극(12), 하류 측 전극(14) 및 스커미온 검출 소자(15)를 가진다.
자성체(10)는 인가되는 자기장에 따라 적어도 스커미온 결정상 및 강자성 상이 발현한다. 스커미온 결정상은 스커미온(40)이 자성체(10)에 발생될 수 있는 상태를 가리킨다. 예를 들면 자성체(10)는 카이럴 자성체이다. 스커미온(40)이 안정되어 존재할 수 있도록 자성체(10)는 얇은 층상이다. 자성체(10)는 예를 들어 스커미온(40) 직경의 10배 이하 정도의 두께를 가질 수 있다. 스커미온(40)의 직경은 스커미온의 최 외주의 직경을 말한다.
자기장 발생부(20)는 자성체(10)에 자기장 H를 인가한다. 본 예의 자기장 발생부(20)는 자성체(10)를 강자성 상으로 하는 자기장 H를 발생한다. 또한 자기장 발생부(20)는 박막 형태의 자성체(10)의 표면에 거의 수직인 자기장 H를 자성체(10)에 인가한다. 본 예에서 자성체(10)는 xy 평면과 평행한 표면(일면)을 가지고 있으며, 자기장 발생부(20)는 자기장 발생부(20)의 화살표와 같이 양의 z 방향으로 자기장 H를 발생한다. 자기장 발생부(20)는 자성체(10)의 뒷면과 마주하여 설치하고 있다. 자기장 발생부(20)는 자성체(10)와 이격되어 있을 수 있고 또는 접촉하고 있을 수도 있다. 자기장 발생부(20)가 금속의 경우, 자기장 발생부(20)는 자성체(10)와 이격되어 있는 것이 바람직하다. 자기장 발생부(20)의 자성체(10)에 대향하는 면적의 크기는 자성체(10)와 같지 않아도 된다. 자기장 발생부(20)는 다른 자성체(10)에 대한 자기장 발생부(20)로 겸용할 수 있다.
상류 측 전극(12)은 자성체(10)에 연결된다. 상류 측 전극(12)은 자성체(10)의 연장되는 방향으로 연결된다. 본 예에서 자성체(10)의 연장되는 방향은 xy 평면에 평행한 방향을 가리킨다. 상류 측 전극(12)은 박막 형상을 가질 수 있다. 또한 상류 측 전극(12)은 자성체(10)와 동일한 두께를 가질 수 있다.
하류 측 전극(14)은 상류 측 전극(12)과 이격되어 자성체(10)에 연결된다. 하류 측 전극(14)은 자성체(10)의 연장되는 방향으로 연결되어 있다. 상류 측 전극(12) 및 하류 측 전극(14)은, 전압을 인가한 경우에 xy 평면과 거의 평행한 방향의 전류가 자성체(10)로 흐르도록 배치된다.
펄스 전류 소스(52)는 상류 측 전극(12) 및 하류 측 전극(14)에 연결된다. 펄스 전류 소스(52)는 상류 측 전극(12)에서 하류 측 전극(14)으로 향하는 방향 및 상류 측 전극(12)에서 하류 측 전극(14)으로 향하는 방향 중 하나를 선택하고, 자성체(10)에 펄스 전류를 흘린다. 펄스 전류 소스(52)는 자성체(10)에 스커미온(40)를 발생하는 경우, 상류 측 전극(12)에서 하류 측 전극(14)으로 향하는 방향으로 자성체(10)에 펄스 전류를 인가한다. 또한 펄스 전류 소스(52)는 자성체(10)에 있는 스커미온(40)을 삭제하는 경우, 하류 측 전극(14)에서 상류 측 전극(12)으로 향하는 방향으로 자성체(10)에 펄스 전류를 인가한다.
자성체(10)는 단부(18)에 오목부(16)를 가진다. 본 예에서 단부(18)는 자성체(10)의 단부 중 상류 측 전극(12) 및 하류 측 전극(14)이 끼워지는 단부이다. 더 구체적인 예로는 단부(18)는 상류 측 전극(12)을 오른쪽, 하류 측 전극(14)을 왼쪽에 배치한 경우의 자성체(10)의 위쪽 끝 부분이다. 오목부(16)는 단부(18)에서 상류 측 전극(12) 및 하류 측 전극(14)의 쌍방으로부터 이격되어 마련된다. 오목부(16) 내부에는 비자성체를 마련할 수 있다.
스커미온 메모리(100)는 펄스 전류 소스(52)에 의한 전류에서 발생되는 1개의 스커미온(40)을 정보 저장 매체에 사용한다. 도 3a에서 펄스 전자 흐름의 방향을 화살표로 나타낸다(전류의 방향은 이와는 반대 방향). 이 펄스 전자 흐름에 의해 자성체(10)의 오목부(16)에서 1개의 스커미온(40)을 생성할 수 있다.
본 예에서는 오목부(16)의 모서리 부분 중 상류 측 전극(12)에 대향하는 모서리 부분을 제1 모서리(24)라고 한다. 펄스 전자 흐름을 하류 측 전극(14)에서 인가하면 제1 모서리(24) 근방에서 스커미온(40)이 생긴다. 오목부(16)는 상류 측 전극(12)과 평행한 변과 하류 측 전극(14)과 평행한 변을 갖고 있다. 제1 모서리(24)는 상류 측 전극(12)과 평행한 변의 단부이어도 좋다. 본 예의 오목부(16)는 사각형 형상을 가진다. 자성체(10)는 오목부(16)의 3변을 둘러싸고 있을 수 있다. 오목부(16)의 나머지 1변은, 오목부(16) 양쪽의 단부(18) 사이를 보간하는 직선이다. 이 경우 제1 모서리(24)는 오목부(16) 끝에서 2개의 모서리 중 상류 측 전극(12)에 대향하는 모서리 부이다. 하류 측 전극(14)에 대향하는 모서리 부분을 제2 모서리(22)로한다. 그러나 오목부(16)의 형상은 사각형에 한정되지 않는다. 오목부(16)의 형상은 다각형일 수 있다. 또한 오목부(16)의 각 변은 직선이 아니어도 좋다. 또한 오목부(16) 중 적어도 하나의 모서리 부분의 끝은 둥근 형태를 가질 수 있다.
자성체(10)는 자기장 발생부(20)에 의해 강자성 상이 된다. 따라서 자성체(10)의 자기 모멘트는 자기장 H와 동일한 방향을 향한다. 그러나 자성체(10)의 단부에서의 자기 모멘트는 자기장 H와 같은 방향을 향하지 않고 자기장 H에 경사를 가지고 있다. 특히 오목부(16) 제1 모서리(24) 근방에서는 자기 모멘트 기울기가 연속적으로 변화한다. 따라서 자성체(10)의 모서리 부분은 다른 영역에 비해 스커미온(40)이 생기기 쉽고, 소정의 펄스 전자 흐름에 의해 스커미온(40)을 생성할 수 있다. 1개의 스커미온 생성을 위해서는 자성체(10)의 제1 모서리(24)와 상류 측 전극(12)과의 거리는 소정의 간격 이하로 하여야 한다. 이것보다 큰 간극을 이용하면 복수의 스커미온이 생성되어 버린다.
오목부(16)의 모서리 부분 중 상류 측 전극(12)에 인접한 제1 모서리(24)의 내각은 180° 이상이다. 또한 하류 측 전극(14)에 인접한 제2 모서리(22)의 내각도 180° 이상일 수 있다. 여기에서 오목부(16)의 모서리 부분의 내각은 모서리 부분의 자성체(10) 측의 각도를 가리킨다. 예를 들어 도 3a의 예에서, 상류 측 전극(12)에 인접한 제1 모서리(24)의 내각은 270°이다.
제1 모서리(24)의 내각이 270°의 경우, 전류를 인가하지 않은 상태에서 제1 모서리(24) 근방의 자기 모멘트가 나선형에 가장 가까워진다. 따라서 스커미온(40)의 생성에 있어서는 제1 모서리(24)의 내각이 270° 인 것이 바람직하다.
또한 상류 측 전극(12)에서 하류 측 전극(14)을 향해 자성체(10)에 음의 펄스 전류를 흘린다. 하류 측 전극(14)에서 상류 측 전극(12)을 향해 자성체(10)에 펄스 전류를 흘리는 것과 같다. 펄스 전자 흐름의 방향은 도 3a와는 반대 방향으로 된다. 반대 방향의 펄스 전자 흐름은 스커미온(40)을 오목부(16)에 몰아넣어 삭제한다. 오목부(16) 및 하류 측 전극(14)의 간극을 소정의 길이보다 작게 할 필요가 있다. 그렇지 않으면 오목부(16) 및 하류 측 전극(14) 사이에서 스커미온이 생성되어 버린다.
또한, 본 예의 오목부(16)는, 자성체(10)의 연장 방향으로 자성체(10)와 연결된 전극으로 구성된 오목부 전극(153)을 가진다. 또한 상류 측 전극(12)은, 스커미온(40)의 생성 및 삭제의 전극으로 기능할 뿐만 아니라 스커미온 검출 소자(15)의 전극으로서도 기능한다. 스커미온 검출 소자(15)는 스커미온(40)의 생성 및 삭제를 검출한다. 예를 들어, 스커미온 검출 소자(15)는 스커미온(40)의 유무에 따라 저항값이 변화하는 저항 소자이다.
오목부 전극(153)은 오목부(16)에서 상류 측 전극(12)과 대향하는 변에 접한다. 또한, 도 3a와 같이 오목부(16)의 전체가 오목부 전극(153)일 수도 있다. 오목부(凹) 전극(153)은, 안정 상태의 스커미온(40)이 존재하는 위치를 상류 측 전극(12)과의 사이에 둔다. 본 예에서 스커미온(40)의 생성 및 삭제에 따라 상류 측 전극(12)과 오목부 전극(153) 사이의 자성체(10)의 저항값이 변화한다. 스커미온 검출 소자(15)는 자성체(10) 내에 스커미온(40)이 존재하지 않는 경우에 저항값이 최소값을 나타내고 스커미온(40)이 존재하는 경우에 저항값이 증가한다. 스커미온 검출 소자(15)의 고 저항(H)과 저 저항(L)은 스커미온(40)의 유무에 대응되어 메모리 셀이 기억한 정보 "1"과 "0"에 대응된다.
측정부(34)는 오목부 전극(153) 및 상류 측 전극(12)에 연결된다. 측정부(34)는 오목부 전극(153) 및 상류 측 전극(12) 사이의 자성체(10)의 저항값을 측정한다. 오목부 전극(153) 및 상류 측 전극(12) 사이의 저항값은 자성체(10)의 저항값에 대응하고 스커미온(40)의 생성 및 삭제에 따라 변화한다. 예를 들어, 스커미온(40)이 존재하지 않는 경우, 자성체(10)는 공간적으로 균일한 자기장 H가 발생된다. 한편 스커미온(40)이 존재하는 경우, 자성체(10)에 걸리는 자기장은 공간적으로 균일하지 않게 된다. 공간적으로 균일하지 않은 자기장이 발생했을 경우, 자성체(10)를 흐르는 전도 전자는 자성체(10)의 자기 모멘트에 의해 산란된다. 즉, 자성체(10)의 저항값은 스커미온(40)이 존재하는 경우가, 스커미온(40)이 존재하지 않는 경우보다 높아진다.
본 예의 측정부(34)는 측정용 전원(31) 및 전류계(32)를 가진다. 측정용 전원(31)는 오목부 전극(153)과 상류 측 전극(12) 사이에 설치된다. 전류계(32)는 측정용 전원(31)에서 흐르는 측정 전류를 측정한다. 측정용 전원(31)이 인가하는 알려진 전압과, 전류계(32)이 측정된 전류의 비로부터 자성체(10)의 저항값을 검출할 수 있다. 그러면 스커미온 메모리(100)가 저장된 정보를 읽을 수 있다.
도 3b는 스커미온 메모리(100)의 다른 예를 나타내는 모식도이다. 오목부(16)의 하류 측 전극(14) 측의 단부가 자성체(10)의 하류 측 전극(14) 측의 단부까지 뻗어져 있을 수 있다. 이 경우 오목부(16)의 모서리 부분은 제1 모서리(24) 뿐이다. 본 예의 자성체의 디자인은 도 3a에 비해 구조상 단순하고 미세 가공에 바람직하다. 또한 하류 측 전극(14)의 x 방향의 길이는 자성체(10)의 하류 측 전극(14) 측의 단부와 실질적으로 동일한 길이를 가질 수 있다. 그러나 하류 측 전극(14)은 오목부 전극(153)과는 전기적으로 절연되어 있다. 오목부 전극(153)은 하류 측 전극(14)과 절연되도록 오목부(16)의 상류 측 전극(12) 측의 일부 영역에만 설치되어 있다.
펄스 전류를 이용한 상세한 시뮬레이션 실험 결과 스커미온 생성, 삭제에 관해서 놀라운 특성이 나타내는 것을 발견했다. 펄스 전류에 의한 나노 크기의 스커미온 생성, 삭제에 필요한 시간은 극히 짧은 펄스의 수백 피코 초(psec) 정도 된다. 즉, 스커미온의 생성 또는 삭제용의 전류 펄스 전류 인가 시간은 1nsec보다 짧다. 이것은 DRAM(Dynamic Random Access Memory)에 필요한 20nsec에 비해 2 자리수 만큼 속도가 빠르다. 또한 고속 SRAM(Static Random Access Memory)은 2nsec이며, 스커미온 메모리(100)의 동작 속도는 고속 SRAM 보다 빠르다. 또한 펄스 전류를 인가하지 않는 경우에, 생성된 스커미온은 제자리에 머물 것으로 밝혀졌다. 즉, 스커미온 메모리(100)는 기억 유지 시 전력을 소비하지 않는 비휘발성 메모리 특성을 가진다. 스커미온을 생성, 삭제 시에만 전력이 필요하다. 또한 위에서 언급했듯이 극히 짧은 펄스로 끝나므로 데이터의 쓰기, 삭제도 매우 작은 전력으로 끝난다. 이것이 실현될 수 있기 때문에 궁극적인 메모리 소자로서의 특징을 가질 가능성이 높은 메모리 소자이다.
스커미온(40)을 생성할 수 있는 자기 소자(30)는, 예를 들어 두께가 500nm 이하의 얇은 층상에 형성된 소자이며, MBE(Molecular Beam Epitaxy) 또는 스퍼터링 등의 기술을 이용하여 형성할 수 있다. 상류 측 전극(12) 및 하류 측 전극(14)은 Cu, W, Ti, TiN, Al, Pt, Au 등의 도전성 비자성체 금속으로 이루어진다.
자성체(10)는 카이럴 자성체로 이루어진다. 자성체(10)는 다이폴 자성체, 불규칙한 자성체와, 자성체와 비자성체를 적층한 구조에도 상술한 결론을 적용할 수 있다. 다이폴 자성체는 자기 쌍극자 상호 작용이 중요한 자성체이다. 불규칙한 자성체는 자기 불일치 상태를 선호하는 자기적 상호 작용의 공간 구조를 포함하는 자성체이다. 자성체와 비자성체의 적층 구조를 가지는 자성체는, 자성 재료의 비자성 재료에 접하는 자기 모멘트가 비자성 재료의 스핀 궤도 상호 작용에 의해 변조된 자성체이다.
상술한 구성으로 이루어진 본 발명에서는, 펄스 전류에 의해 자성체 중에 1개의 스커미온을 생성, 삭제할 수 있는 자기 소자로 구체화될 수 있다. 다음으로, 그 스커미온의 생성, 삭제 방법을 실시예를 통해 설명한다.
실시예 1에서 펄스 전류에 의한 1개의 스커미온(40)의 생성에 대해 상세하게 시뮬레이션 실험을 실시한다.
스커미온(40)의 운동은 다음의 방정식으로 설명할 수 있다. 이하, 절연, 비절연 스핀 트랜스퍼 토크 항을 가지는 [수식 3] 및 [수식 4]로 이루어진 방정식을 수치적으로 해결한다.
Figure pct00003
또한 카이럴 자성체에서 해밀턴은 [수식 4]로 나타낼 수 있다.
Figure pct00004
상기 [수식 3]과 [수식 4]에서, X는 외적을 나타낸다. 여기서, Mr = M·n(r)이며 [수식 2]에 주어져 있다. Br eff = -(1 /(hΓ))(∂H/∂Mr) 에 의해 [수식 3]과 [수식 4]이 연관된다. Γ = gμB/h( > 0)은 자기 회전비이다. h는 플랑크 상수이다. Mr는 무차원 양으로 된 자화를 나타낸다.
여기에서, [수식 4]에서 나타낸 H로 되는 해밀턴은 카이럴 자성체의 경우이다. 다이폴 자성체, 불규칙한 자성체 및 자성 재료와 비자성 재료의 적층 계면을 갖는 자성체에 관해서는 이 H의 표현을 각각의 자성체를 설명하는 것으로 대체하면 된다.
본 실시예에서는 비자성체로 이루어진 전극은 x축에 평행하게 배치하고, 자기장은 자성체(10)의 뒷면(자기장 발생부(20)와 대향하는 면)에서 표면 방향으로 인가한다는 조건에서 위 방정식을 이용하여 시뮬레이션을 실시한다.
도 4는 자성체 자성상의 자기장 의존성을 나타낸 위상 다이어그램이다. 본 실시예에서는 도 4에 나타나는 Hsk 및 Hf의 조건으로 시뮬레이션 실험을 실시했다. 카이럴 자성체는 자기장 강도 Hsk 의해 카이럴 자성상으로부터 스커미온 결정상(SkX)으로, 더 강한 자기장 강도 Hf에 의해 스커미온 결정상(SkX)에서 강자성 상이 되는 자성체이다. 상기 스커미온 결정상(SkX)에서는 복수의 스커미온(40)이 최밀 구조로 정렬하여 xy 평면에 발생한다.
다음으로, 이 자성체의 자기 교환 상호 작용의 크기를 J로 하고 이 양에 의해 표준화된 값으로 각종 물리량을 기술한다. 이 경우, 낮은 자기장에서 나선형의 자기 모멘트의 자기 구조를 갖는 카이럴 상에서 자기장 강도 Hsk = 0.0075J에서 스커미온 결정상이 된다. 스커미온(40)의 직경(λ)은 λ = 2π√2·J × a/D로 나타낼 수 있다. 여기서 a는 자성체(10)의 격자 상수이며, D는 자이아로신스키-모리야(dzyaloshinskii-moriya) 상호 작용의 크기에서의 물질 고유의 물리적 상수이다. 따라서 스커미온 직경(λ)은 물질 고유 상수가 된다. 스커미온 직경(λ)은 선행 기술 문헌 1에서 보듯이, 예를 들어 FeGe에서는 70nm, MnSi에서는 18nm이다.
본 실시예에서 이용하는 카이럴 자성체는 D = 0.18J, 자기 모멘트 M = 1, 길버트 감쇠 상수 α = 0.08이다. 본 예에서는 D = 0.18J이기 때문에, λ = 50a이 된다. 자성체(10)의 격자 상수 a = 0.5nm의 경우 λ = 25nm의 크기이다. 또한, 본 실시예에서 이용하는 카이럴 자성체에서는 자기장 강도 Hf = 0.0252J에서 스커미온 결정상으로부터 강자성 상이 된다.
도 5는 시뮬레이션에서 상류 측 전극(12)에서 하류 측 전극(14)을 향해 자성체(10)에 흘리는 펄스 전류의 인가 조건을 나타낸다. 도 5는 시간 t = 20 ~ 80psec에서 1개의 스커미온(40)을 생성하는 생성용 펄스 전류와 시간 t = 980 ~ 1120psec에서 생성한 스커미온(40)을 삭제하는 삭제용 펄스 전류를 나타낸다. 생성 펄스, 삭제 펄스 인가 시간 이외는 전류 밀도가 0이다. 생성용 펄스 전류와 삭제용 펄스 전류는 도 5에서와 같이 전류 방향이 다르다.
도 6은 시뮬레이션에 이용한 오목부(16) 및 오목부 전극(153)을 갖는 자성체(10)를 나타낸다. 자성체(10)는 x 방향에 폭(Wm), y 방향으로 Hm의 높이를 가지는 실질적으로 사각형 형상이다. 본 예에서는 자성체(10)의 격자 상수 a를 단위로서, Wm × Hm = 80 × 50의 크기이다. 자성체(10)의 대향하는 2개의 면에 비자성 금속으로 이루어진 상류 측 전극(12) 및 하류 측 전극(14)이 접하고 있다. 본 예에서는 상류 측 전극(12) 및 하류 측 전극(14)의 높이는 자성체(10)와 동일하고, 폭은 15이다. 본 예에서는 전극(12 및 14)는 자성체(10)의 연장 방향에서 자성체(10)의 단부에 접하고 있다. 자성체(10)는, 폭(w), 높이(h)의 오목부(16) 및 오목부 전극(153)을 가진다. 또한 본 예에서는 오목부(16)의 전체에 오목부 전극(153)를 마련하고 있다. 즉, 본 예에서는 오목부(16) 및 오목부 전극(153)은 동일한 형상을 가지며, 동일한 위치에 설치된다.
상류 측 전극(12)과 오목부(16)의 거리는 S1, 하류 측 전극(14)과 오목부(16)의 거리는 S2이다. 여기에서는 격자 상수 a를 단위로서, w = 11, h = 25, S1 = 52, S2 = 17로 설정했다. 도 6에서는 시각 t = 0psec의 자기 모멘트를 화살표로 나타낸다. 자성체(10)의 단부는 자기 모멘트가 비스듬히 기울어져 있는 것을 알 수 있다. 특히 오목부(16)의 내각이 둔각을 나타내는 꼭지점 A의 자기 모멘트에 유의하는 것이 중요하다. 꼭지점 A에서 왼쪽으로 감기는 방향으로 자기 모멘트가 발생하고 있다. 꼭지점 A는 제1 모서리(24)에 대응하고 있다. 또한, 도 7a 내지 도 7i에 나타낸 시뮬레이션 결과에서, 자기 모멘트는 크기가 일정한 벡터량이다. 시뮬레이션 도면 내의 화살표는 xy 평면에 대한 자기 모멘트의 사영을 나타내고 있다. z 방향의 자기 모멘트를 점으로 나타낸다. 긴 화살표처럼 자기 모멘트가 z축에서 기울어져 xy 성분이 커지면서, 이른바 xy면에 기울어져 있음을 나타내고 있다.
다음으로, 도 5와 같이 시간 20psec ~ 80psec에서 스커미온 생성용 펄스 전류를 자성체(10)에 준다. 상류 측 전극(12)에서 하류 측 전극(14)에 4 × 107a/cm2의 전류 밀도로 펄스 전류를 흘린다.
도 7a는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10) 생성 펄스 전류를 흘리기 시작할 때 t = 20psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 초기 상태이다.
도 7b는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10) 생성 펄스 전류를 흘리기 시작 직후 t = 60psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 6에 나타낸 바와 같이, 오목부(16) 아래쪽의 자성체(10)의 높이(Hm - h)는 상류 측 전극(12)에 접촉하는 영역의 자성체(10) 높이(Hm)보다 낮다. 따라서 도 3a에 나타낸 바와 같이, 제1 모서리(24)의 근방을 통과 한 생성 펄스 전자 흐름은 상류 측 전극(12)과 오목부(16) 사이의 영역을 향해 확산된다. 도 7b에서 이러한 펄스 전자 흐름에 의해 꼭지점 A에서 스커미온(40)을 생성한다.
도 7c는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10) 생성 펄스 전류를 흘린 직후 t = 120psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 꼭지점 A에서 발생한 1개의 스커미온(40)을 명확하게 알아 볼 수 있다. 이윽고 오목부(16) 제1 모서리(24)로부터 이탈하도록 상류 측 전극(12) 측으로 스커미온(40)은 이동한다. t = 80psec에서 생성 펄스를 OFF하고 있지만 스커미온(40)은 이후에도 이동을 계속한다.
도 7d는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10) 생성 펄스 전류를 OFF 한 후 t = 960psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 1개의 스커미온(40)은 오목부(16)와 상류 측 전극(12) 사이에서 안정된다. 이처럼 생성 펄스 전류를 흘리기 시작한 후, 스커미온(40)이 안정될 때까지의 시간은 840psec 정도이다. 1개의 스커미온을 생성하는 전류 밀도는 4 × 107a/cm2이다. 도 7d의 예에서는 전류 밀도는 4 × 107a/cm2로했다. 비교적 작은 전류 밀도로 스커미온(40)을 생성할 수 있다.
오목부(16)의 폭(w)은 스커미온을 생성하기 위해서는 0.2·λ 이상의 크기가 필요하다. 이보다 작은 꼭지점 A에서의 자기 모멘트의 적절한 배향을 확보할 수 없다. 즉, 폭(w)은
0.5·λ > w > 0.2·λ
의 범위이다.
또한, 오목부(16)의 상류 측 전극(12)과의 거리(S1)는 적절한 범위가 있다. S1은 단일 생성된 스커미온이 안정적으로 존재하기 위해서는 0.5·λ보다 커야 한다. 이것보다 이하이면 생성된 스커미온은 오목부(16) 다시 흡수되어 소멸해 버린다. 또한 S1이 2·λ 이상의 범위의 영역에 있으면 2 번째의 스커미온이 생성된다. 이상, 단일 생성한 스커미온이 안정적으로 존재하기 위한 거리(S1)는 다음의 범위이다.
2·λ > S1 ≥ 0.5·λ
다음으로, 스커미온(40)을 삭제하기 위해 상류 측 전극(12)에서 하류 측 전극(14)으로 반대(음의) 방향 삭제 펄스 전류를 흘린 경우의 시뮬레이션 실험 결과를 나타낸다. 도 5와 같이 생성 펄스 전류를 흘리는 것을 마친 뒤, 900psec 동안의 시간에서 전류를 0으로 하고, 시각 t = 980psec에서 삭제 펄스 전류를 흘린다. 1개의 스커미온을 삭제하는 전류 밀도는 2 × 107a/cm2로했다.
도 7e는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 흘리기 시작했을 때 t = 1020psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 삭제 펄스는 생성 펄스와는 역방향 펄스 전자 흐름을 흘린다. 스커미온(40)을 펄스 전자 흐름에 의해 하류 측 전극(14)의 방향으로 이동시킨다.
도 7f는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 흘리기 시작 직후 t = 1100psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 펄스 전자 흐름에 따라 스커미온(40)은 오목부(16)의 꼭지점 A에 접촉한다.
도 7g는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 OFF했을 때의 시각 t = 1120psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)을 오목부(16)의 하단에 흡수시킨다. 이 시간 t = 1120psec에서 삭제 전류를 OFF 한다. 삭제 전류를 0으로 하고 있지만, 스커미온(40)의 관성에 의해 이동 상태는 계속되고 있다.
도 7h는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10) 삭제 펄스 전류를 OFF 한 후 t = 1180psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 7h에 나타낸 바와 같이 스커미온(40)은 오목부(16)의 왼쪽 부분을 이동하지만 스커미온(40)을 생성해 버리는 것은 아니다. 스커미온(40)에는 펄스 전자 흐름의 스핀 트랜스퍼 힘에 의해 오목부(16)와 하류 측 전극(14) 사이의 공간에 집어 넣으려고 하는 힘이 작용한다. 삭제 전류를 0으로 해도 스커미온(40)은 관성에 의해 상기 영역으로 이동하려고 하지만, 상기 영역은 스커미온(40) 존재할 수 없는 정도의 크기이므로, 도 7i과 같이 t = 1360psec에서는 스커미온(40)은 완전히 소멸한다. 오목부(16) 하류 측 전극(14)과의 거리(S2)는
0.4·λ > S2
의 범위인 0.25·λ 정도가 좋다.
스커미온(40)을 지울 시간은 지울 펄스 전류를 흘리기 시작 후 140psec이다. 이때에 필요한 전류 밀도는 2 × 107a/cm2이며, 비교적 작은 전류 밀도로 스커미온(40)을 삭제할 수 있다.
또한, 도 6에 나타낸 자성체(10) 오목부(16)의 상류 측 전극(12)에 대향하는 변의 길이(h)는 집적도를 향상하기 위해, 스커미온(40)을 생성할 수 있는 범위 내에서 최대한 작은 것이 바람직하다. 오목부(16)의 길이(h)는
0.8·λ ≥ h ≥ 0.2·λ
의 범위이며, 0.5·λ 정도가 바람직하다.
또한, 오목부(16)의 폭(w)은 미세화의 관점에서 작은 것이 바람직하다. 오목부(16)의 폭(w)이 너무 작으면 전류를 흘리지 않은 상태에서 제1 모서리(24) 근방에서의 자기 모멘트가 소용돌이 모양이 되지 않는다. 스커미온 생성을 위해서는 오목부(16)의 폭(w)은
0.5·λ > w > 0.2·λ
의 범위이다.
또한 오목부(16)와 하류 측 전극(14)과의 거리(S2)는, 스커미온(40)을 삭제하기 위해서 λ/2 이하일 필요가 있다. 0.25·λ이어도 좋다. 또는 S2는 0이어도 좋다. 이 경우, 오목부(16)의 모서리 부분은 1개가 되고, 미세 가공이 용이해져 바람직하다.
또한, 자성체(10)의 크기(Wm)는 상술한 오목부(16) 크기, 오목부(16)와 전극과의 거리의 조건을 충족하는 범위에서 최대한 작은 것이 바람직하다. 자성체(10)의 단부(18) 길이(Wm)는 Wm = S1 + w + S2이기 때문에, 3·λ > Wm ≥ λ 일 수 있다. 스커미온(40)의 단일 생성을 위해서는 자성체(10)의 단부(18)의 길이(Wm)는 3·λ 미만의 길이이어야 한다. 더 이상 긴 Wm의 경우, 생성용 펄스 전류가 길어지는 경우에는 2개 이상의 스커미온이 생성된다. 길이(Wm)는 상류 측 전극(12)에서 하류 측 전극(14)까지의 직선 거리를 가리킨다.
또한 자성체(10)의 상류 측 전극(12) 또는 하류 측 전극(14)과 연결된 단부의 폭(Hm)은 2·λ > Hm ≥ h + 0.5·λ 일 수 있다. 먼저, h ~ 0.5·λ이기 때문에, λ 정도로 될 수 있다. 즉, 2·λ > Hm ≥ λ 일 수 있다. 이 크기보다 Hm이 작으면 스커미온(40)을 생성할 수 없다. 단일 스커미온 생성을 위한 전자 편극류의 분포는 이 범위가 적당하다. 한편, 삭제용 전류는 생성용 전류와 부호가 반대이고, 또한 작은 전류일 수 있다.
위에서 언급한 메모리 셀의 설계 규칙을 다음에 정리한다.
(조건 1) 셀의 폭(Wm)은 다음의 범위이다.
3·λ > Wm ≥ λ
(조건 2) 셀의 높이(Hm)은 다음의 범위이다.
2·λ > Hm ≥ λ
(조건 3) 오목부(16)의 상류 측 전극(12)과의 거리(S1)는 다음의 범위이다.
2·λ > S1 ≥ 0.5·λ
(조건 4) 오목부(16)의 폭(w)은 다음의 범위이다.
0.5·λ > w > 0.2·λ
(조건 5) 오목부(16)의 길이(h)는 다음의 범위이며, 0.5·λ 정도가 바람직하다.
0.8·λ ≥ h ≥ 0.2·λ
(조건 6) 오목부(16) 하류 측 전극(14)과의 거리(S2)는 다음의 범위이고, 0.25·λ 정도가 바람직하다.
0.4·λ > S2
(조건 7) 단일 스커미온을 생성하기 위한 펄스 전류의 최소인가 시간은 대략 10 피코 초일 수 있다.
(조건 8) 단일 스커미온을 삭제하기 위한 펄스 전류의 인가 최소 시간은 대략 100 피코 초일 수 있다.
(조건 9) 삭제용 전류는 생성용 전류와 부호가 반대이고, 또한 작은 전류일 수 있다.
본 실시예에서 이용하는 카이럴 자성체는 길버트 감쇠 상수 α = 0.04 인 경우이다. 길버트 감쇠 상수가 실시예 1에 비해 작은 경우이다. 그 외에 다른 조건의 변경은 없다.
도 8은, 시뮬레이션에서 상류 측 전극(12)에서 하류 측 전극(14)을 향해 자성체(10)에 흐르는 전류 밀도의 시간 의존성을 나타낸다. 도 8은 시간 t = 20 ~ 80psec에서 스커미온(40)을 생성하는 생성용 펄스 전류와, 시간 t = 1140 ~ 1400psec에서 스커미온(40) 삭제하는 삭제용 펄스 전류를 나타낸다. 생성 펄스, 삭제 펄스 인가 시간 이외는 전류 밀도가 0이다. 생성용 펄스 전류, 삭제를 위한 펄스 전류는 도 8과 같이 전류 방향이 다르다. 전류 밀도의 크기는 실시 예 1과 동일하다.
도 9는 시뮬레이션에 이용한 오목부(16) 및 오목부 전극(153)을 갖는 자성체(10)를 나타낸다. 자성체(10)는 x 방향으로 폭(Wm), y 방향으로 높이(Hm)를 가지는 사각형 형상이다. 본 예에서는 자성체(10)의 격자 상수 a를 단위로서, Wm × Hm = 90 × 50의 크기이다.
상류 측 전극(12)과 오목부(16)와의 거리(S1)을 S1 = 62로 설정한다. S1 이외에는 실시예 1과 동일한 크기이다. 도 9에서는 시각 t = 0psec의 자기 모멘트를 화살표로 나타낸다. 도 10a 내지 도 10i에 시뮬레이션 결과를 나타낸다.
도 10a는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 생성 펄스 전류를 흘리기 시작했을 때 t = 20psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 초기 상태이다.
도 10b는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 생성 펄스 전류가 흐를 때 t = 60psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 꼭지점 A에서 스커미온(40)이 생성된다.
도 10c는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 생성 펄스 전류를 OFF했을 때 t = 80psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 꼭지점 A에서 발생된 스커미온(40)을 명확하게 알아 볼 수 있다. 이윽고 오목부(16)의 제1 모서리(24)로부터 이탈하도록 상류 측 전극(12) 측으로 스커미온(40)은 이동한다. 이 시간에 생성 펄스를 OFF한다.
도 10d는 상류 측 전극(12)에서 하류 측 전극(14)을 향해, 자성체(10)에 생성 펄스 전류를 OFF했을 때 t = 960psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)은 오목부(16)와 상류 측 전극(12) 사이에서 안정된다. 이처럼 생성 펄스 전류를 끊은 때부터 스커미온(40)이 안정될 때까지의 시간은 880psec 정도이다.
다음으로, 스커미온(40)을 삭제하기 위해 상류 측 전극(12)에서 하류 측 전극(14)으로 반대(음의) 방향의 삭제 펄스 전류를 흘린 경우의 시뮬레이션 실험 결과를 나타낸다. 도 8과 같이 생성 펄스 전류를 흘리는 것을 마친 뒤, 1020psec의 시간 동안 전류를 0으로 하고, 시간 t = 1140psec에서 삭제 펄스 전류를 흘린다.
도 10e는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 흘린 직후 t = 1300psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 5와 같이, 삭제 펄스 전류의 전류 밀도는 2 × 107a/cm2이다. 삭제 펄스는 생성 펄스와는 반대 방향으로 펄스 전자 흐름을 흘린다. 스커미온(40)은 펄스 전자 흐름에 의해 하류 측 전극(14)의 방향으로 이동된다.
도 10F는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 OFF 직전의 t = 1380psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 펄스 전자 흐름에 따라 스커미온(40)은 오목부(16)의 꼭지점 A에 접촉한다.
도 10G는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 OFF했을 때의 시각 t = 1400psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 스커미온(40)을 오목부(16)의 하단에 흡수시킨다. 이 시간 t = 1400psec에서 삭제 전류를 OFF한다. 삭제 전류를 0으로 하고 있지만, 관성을 갖도록 스커미온(40)의 이동 상태는 계속되고 있다.
도 10h는 하류 측 전극(14)에서 상류 측 전극(12)을 향해, 자성체(10)에 삭제 펄스 전류를 OFF 한 후 t = 1440psec의 자성체(10)의 자기 모멘트의 시뮬레이션 결과를 나타낸다. 도 10h에 나타낸 바와 같이 스커미온(40)은 오목부(16)의 왼쪽 부분을 이동하지만 스커미온(40)이 생성되어 버리는 것은 아니다. 스커미온(40)은 펄스 전자 흐름의 스핀 트랜스퍼 힘에 의해 오목부(16)와 하류 측 전극(14) 사이의 공간으로 집어 넣으려고 하는 힘이 작용한다. 삭제 전류를 0으로 해도, 스커미온(40)은 관성에 의해 상기 영역으로 이동하려고 하지만, 상기 영역은 스커미온(40)이 존재할 수 없는 정도의 크기이므로, 도 10i와 같이 t = 1620psec에서는 스커미온(40)이 완전히 소멸된다.
스커미온(40)을 삭제하는 시간은 삭제 펄스 전류를 흘리기 시작한 후부터 260psec이다. 이때에 필요한 전류 밀도는 2 × 107a / cm2이며, 비교적 작은 전류 밀도로 스커미온(40)을 삭제할 수 있다.
이상, 길버트 감쇠 상수 α = 0.04 인 경우의 스커미온(40)의 전류에 의한 생성, 삭제에 대한 시뮬레이션 결과를 보여 주었다. 스커미온 생성 펄스는 60psec, 삭제 펄스는 260psec의 초단 펄스일 수 있다. 길버트 감쇠 상수 α = 0.04의 경우 자성체 크기는 길버트 감쇠 상수 α = 0.08의 경우와 비교하여, 80에서 90으로 10 % 정도 커진다. 길버트 감쇠 상수가 작으면 한 번 생성된 스커미온(40)은 오목부에서 소멸해 버린다. 따라서 소정의 S1의 크기가 필요하다. 생성 펄스 시간은 동일하다. 삭제 시간은 140psec에서 260psec로 약간 길어진다. 실시예 2에서의 설계 규칙은 실시예 1과 동일하다.
이상, 스커미온(40)의 전류에 의한 생성, 삭제에 대한 시뮬레이션 결과를 보여 주었다. 스커미온 생성 펄스는 60psec, 삭제 펄스는 140 ~ 200psec의 초단 펄스일 수 있다. 생성 펄스 및 삭제 펄스 후 안정화 시간은 특히 전류가 필요 없으며, 스커미온(40)은 포텐셜의 안정 위치로 스스로 이동한다. 따라서 안정화 시간은 필요 없다. 다음의 자기 매체의 기록이나 삭제 시간을 즉시 이행할 수 있다. 스커미온 자기 소자의 스커미온 생성, 삭제 시간은, 현재 가장 빠른 2nsec의 SRAM보다 고속으로 정보를 기록하고 삭제할 수 있음을 보여주고 있다. DRAM은 20nsec 정도이므로, 이보다 2 자릿수 빠른 시간으로 메모리가 동작한다. SRAM과 DRAM 메모리는 휘발성이므로 전원을 OFF하면 즉시 메모리 정보는 사라진다. 스커미온 메모리는 자기 모멘트를 이용한 비휘발성 메모리이다. 이상에서, 바로 꿈의 비휘발성 고속 메모리의 실현성을 단번에 높였다고 할 수 있다.
또한, 여기서 언급한 메모리 셀의 설계 규칙은 다이폴 자성체에서도, 불규칙한 자성체에서도, 자성 재료와 비자성 재료의 적층 구조에서도 변경이 없다. 물질이 정해지면 스커미온 직경(λ)이 결정된다. 이 λ가 정해지면 상기 설계 규칙이 적용될 수 있다.
이와 같이, 본 발명은 전류에 의한 스커미온 생성, 삭제 방법의 최적의 배치를 나타내고, 저전력 고속 메모리가 가능하다는 점에서, 스커미온 자기 소자 및 이 자기 소자를 응용한 스커미온 메모리, 스커미온 메모리 구비 CMOS-LSI 장치 및 스커미온 메모리를 내장한 개인용 컴퓨터, 데이터 기록 매체, 데이터 기록 장치 및 통신 장치를 실용화하는 데 큰 영향을 가져올 것으로 기대된다.
스커미온은 직경이 1 ~ 500nm인 나노 스케일의 크기를 갖는 극미세 구조이며, 방대한 비트 정보를 극세밀화할 수 있는 대용량 저장 자기 소자로 응용할 수 있다.
또한, 스커미온 메모리는 데이터 저장과 삭제가 가능한 메모리에 응용할 수 있는 비휘발성 자기 메모리이며, 현재의 정보 연산으로 사용되는 DRAM과 고속 SRAM 메모리의 대체 가능한 비휘발성 메모리를 담당하는 장치로서 기대되고 있다. 특히 본 발명에 따라 전류에 의해 스커미온 생성, 삭제 방법의 최적 배치를 실현한 것은 이 실현 가능성에 크게 기여한다.
도 11은 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다. 본 예의 스커미온 메모리(100)는 홀 전압을 검출함으로써 스커미온(40)의 유무를 검출한다. 본 예의 스커미온 메모리(100), 스커미온 검출 소자(15)(도 11에서는 부호를 생략하고 있다) 및 측정부(34)를 제외하고 도 3a 또는 도 3b의 실시예에 따른 스커미온 메모리(100)과 같은 구성을 가진다. 본 예의 스커미온 검출 소자(15)는 도 3a 또는 도 3b에 나타낸 스커미온 검출 소자(15)의 구성(즉, 오목부 전극(153) 및 상류 측 전극(12)) 이외에 전극으로 형성하는 제1 전극(155) 및 제2 전극(156)을 더 구비한다. 제1 전극(155) 및 제2 전극(156)은 각각 동일한 재료의 전극일 수도 있고, 다른 재료의 전극일 수도 있다.
제1 전극(155)은 상류 측 전극(12)과 오목부 전극(153) 사이의 자성체(10)의 단부(18)에서, 자성체(10)의 연장 방향으로 자성체(10)와 접하는 전극으로 형성된다. 제1 전극(155)은, 오목부 전극(153) 및 상류 측 전극(12)의 양측과 이격된다. 제2 전극(156)은 제1 전극(155)과 이격되어 제1 전극(155)과 대향하는 자성체(10)의 단부(19)에서, 자성체(10)의 연장 방향으로 자성체(10)와 접하는 전극으로 형성된다. 제2 전극(156)은 상류 측 전극(12) 및 하류 측 전극(14)의 양측과 이격되어 마련된다.
제1 전극(155) 및 제2 전극(156)은, 상류 측 전극(12)과 오목부 전극(153)이 이루는 배열 방향에 대해 수직으로 배치된다. 본 예에서는, 상류 측 전극(12)과 오목부 전극(153)의 배열 방향은 y축 방향이며, 제1 전극(155) 및 제2 전극(156)의 배열 방향은 x축 방향이다. 스커미온(40)의 생성 및 삭제에 따라 상류 측 전극(12)과 오목부 전극(153) 사이에 전류가 흐를 때, 제1 전극(155)과 제2 전극(156) 사이의 자성체(10)의 전압 값이 변화한다. 제1 전극(155)과 제2 전극(156) 사이의 전압을 측정하는 것을 바꾸어서, 제2 전극(156)을 사용하지 않고 제1 전극(155)과 상류 측 전극(12) 사이의 전압을 측정하는 것으로 대체해도 좋다.
본 예의 측정부(34)는 측정용 전원(31) 및 전압계(33)가 있다. 오목부 전극(153)과 상류 측 전극(12) 사이에 전류를 흐르게 하면 전류의 흐름과 수직 방향으로 홀 전압이 발생한다. 이 홀 전압은 스커미온(40)의 여부에 달려있다. 도 11에서는, 오목부 전극(153)과 상류 측 전극(12) 사이에 전류가 흐를 때의 펄스 전자 흐름을 화살표로 나타내고 있다. 전압계(33)는 제1 전극(155)과 제2 전극(156) 사이의 자성체(10)의 전압 값을 측정한다. 측정부(34)는 "1"또는 "0"을 나타내는 신호를 스커미온(40)의 유무에 따라 홀 전압의 차이로 감지하기 때문에 직접적이다. 본 실시예에 따른 스커미온(40)의 검출 방법은, 비교되는 한쪽의 홀 전압이 작기 때문에 감도가 높다.
도 12는, 스커미온 메모리(100)의 다른 구성 예를 나타낸 모식도이다. 본 예의 스커미온 메모리(100)는, 스커미온 검출 소자(15)를 제외하고는, 도 3a 또는 도 3b에 나타낸 스커미온 메모리(100)와 동일한 구성을 갖는다. 도 12에서는, 스커미온(40)의 생성 시의 펄스 전자 흐름을 화살표로 나타내고 있다. 본 예의 스커미온 검출 소자(15)는 터널 자기 저항 소자(TMR 소자)이다. 스커미온 검출 소자(15)는, 오목부(16)와 상류 측 전극(12)의 사이에 둔 자성체(10)의 표면에 접하는 비자성체 박막(151)과 자성체 금속(152)의 적층 구조를 가진다.
자성체 금속(152)은, 자성체(10)에서 양의 z 방향의 자기장에 의해 양의 z 방향의 자기 모멘트를 갖는 강자성 상이 된다. 자성체(10)와, 자성체 금속(152)의 자성체(10) 측과 반대 측의 단부 사이에는 측정부(34)가 연결된다. 이로써 스커미온 검출 소자(15)의 저항값을 감지할 수 있다. 스커미온 검출 소자(15)는 자성체(10) 내에 스커미온(40)이 존재하지 않는 경우에 저항값이 최소값을 나타내고, 스커미온(40)이 존재하는 경우 저항값이 증가한다. 스커미온 검출 소자(15)의 저항값은, 비자성체 박막(151)의 전자의 터널 전류의 확률이 자성체(10)와 강자성 상이 된 자성체 금속(152)과의 자기 모멘트의 방향에 의존하므로 결정된다. 스커미온 검출 소자(15)의 높은 저항(H)와 저 저항(L)은, 스커미온(40)의 유무에 대응하고, 메모리 셀이 기억한 정보 "1"과 "0"에 대응한다. 이로써 스커미온 메모리(100)에 저장된 정보를 읽을 수 있다. 또한, 본 예의 오목부(16)도, 도 3b에 나타낸 오목부(16)와 마찬가지로, 자성체(10)의 하류 측 전극(14)과 접하는 단부까지 형성될 수 있다.
도 13은, 스커미온 메모리 장치(110)의 단면 구조를 나타낸다. 스커미온 메모리 장치(110)는 스커미온 메모리(100)를 적어도 하나 구비하는 장치이다. 스커미온 메모리 장치(110)는 강자성체 층인 자기장 발생부(20) 및 자기장 발생부(20)의 상부에 형성된 자기 소자(30)를 구비한다. 자기 소자(30)와 자기장 발생부(20) 사이에는 비자성체 층을 마련한다. 본 예의 자기 소자(30)는, 도 3a, 도 3b, 또는 도 11에 나타낸 자기 소자(30)와 동일한 구성을 갖는다. 도 13에서는, 도 3a, 도 3b 또는 도 11에 나타낸 자기 소자(30)가 갖는 금속 전극 중 하류 측 전극(14) 및 상류 측 전극(12)만을 나타내고, 다른 금속 전극을 생략하고 있다. 도 13에서는 측정부(34)의 단면도는 도시하지 않는다. 자기 소자(30)는, 자성체 층(60), 자성체 보호층(65), 제1 배선층(70) 및 제2 배선층(75)의 순으로 적층한 적층 구조를 가진다.
자성체 층(60)은, 자성체(10), 절연체(61), 오목부(16), 하류 측 전극(14) 및 상류 측 전극(12)을 가진다. 또한 자기 소자(30)가 도 3a 또는 도 3b에 나타낸 구성의 경우, 자성체 층(60)은 오목부 전극(153)을 더 가진다. 자기 소자(30)가 도 11에 나타낸 구성의 경우, 자성체 층(60)은 오목부 전극(153), 제1 전극(155) 및 제2 전극(156)을 더 가진다. 자성체(10)에서 스커미온(40)을 생성 및 삭제한다. 절연체(61)는 자성체(10) 및 금속 전극을 에워싼다. 자성체(10)와 하류 측 전극(14) 및 상류 측 전극(12) 등의 금속 전극은 스커미온 자기 매체의 기본 구조인 비자성체 금속(Nonmagnetic Metal), 자성체(Magnetic Material) 및 비자성체 금속(Nonmagnetic Metal)이 결합된 구조를 갖는다. 상기 구조를 줄여서 NMN 구조라고 칭한다. 자성체 층(60)은 같은 층에 여러 NMN 구조를 갖추고 있다. 즉, 자성체 층(60)은 동일 층에 도 3a, 도 3b 또는 도 11에 나타낸 자기 소자(30)를 다수 구비할 수 있다.
자성체 보호층(65)은, 자성체 보호막(66) 및 제1 비아(67)를 가진다. 자성체 보호막(66)는 자성체 층(60)을 보호한다. 제1 비아(67)는 각각의 금속 전극에 스커미온 생성, 삭제 및 검출용의 전류를 공급한다. 도 13에서는 하나의 제1 비아(67)를 나타내고 있지만, 제1 비아(67)는 각각의 금속 전극에 대해서 설치된다.
제1 배선층(70)은, 제1 배선(71), 제1 배선 보호막(72) 및 제2 비아(73)를 가진다. 제1 배선(71)은 스커미온 생성, 삭제 및 검출용의 전압 또는 전류를 공급 경로를 형성한다. 제1 배선 보호막(72)는 제1 배선(71) 및 제2 비아(73)을 형성하는 층간 절연막으로서 기능한다. 스커미온 생성, 삭제 및 검출용의 경로를 동일 층에 형성하는 것이 곤란한 경우, 도 13과 같이 제1 배선층(70) 상에 제2 배선층(75)을 형성할 수 있다.
제2 배선층(75)은, 제2 배선(76) 및 제2 배선 보호막(77)을 가진다. 제2 배선(76)은 제2 비아(73)와 연결된다. 제2 배선 보호막(77)은 제2 배선(76)을 절연하는 층간 절연막으로서 기능한다. 예를 들어, 제2 비아(73)는 자기장 생성용과 스커미온 검출용의 2 종류의 전류 경로 중 적어도 한쪽에 연결된다. 제2 배선(76)은 제1 배선(71)과 함께 스커미온 생성, 삭제 및 검출용의 전압 또는 전류를 전송하는 통로를 형성한다. 이러한 경로는 외부 단자를 통해 스커미온 메모리 장치(110)의 외부 펄스 전류 소스 등과 연결되어 있다.
도 14a 내지 도 14h는, 도 13에 나타낸 스커미온 메모리 장치(110)의 제조 공정을 나타낸다. 도 14a는 자기장 발생부(20) 및 전극(157)의 형성 공정을 나타낸다. 본 예의 자기장 발생부(20)는 실리콘으로 형성한 기판(80) 상에 형성한다. 자기장 발생부(20)는, 강자성체 막으로 구성되며, 기판(80) 측에서 자성체 층(60) 측으로 균일한 수직 자기장을 발생한다. 예를 들어, 자기장 발생부(20)는 스퍼터링 장치에 의해 3000Å의 두께로 형성된다. 자기장 발생부(20)에서, 자성체(10)에 자기장 강도 H = 0.03J를 인가할 수 있는 유지 특성을 갖도록 재료 및 두께를 선택한다. 자기장 발생부(20)는, 철 산화물로 이루어진 페라이트 자석 또는 희토류 금속 자석으로 형성한다. 자기장 발생부(20)와 기판(80)의 층간에 실리콘 산화막 등의 절연막이 존재하고 있을 수 있다.
자기장 발생부(20)에 있어서, 레지스트(85)를 자성체(10)의 형상으로 패터닝한다. 예를 들어, 레지스트(85)를 스핀 코팅에 의해 몇 1000Å의 두께로 형성한다. EUV 노광에 의해 자성체(10)를 형성해야 할 영역의 레지스트(85)를 노광한다. EUV 노광 영역 이외의 영역은 현상에 의해 제거한다. 레지스트(85)의 재료는 반도체 제조 공정에서 일반적으로 사용하는 재료일 수 있다.
전극(157)은 자기장 발생부(20) 및 레지스트(85) 위에 형성한다. 전극(157)은 후에 패터닝함으로써 자기 소자(30)의 각각의 금속 전극이 된다. 예를 들어, 전극(157)을 스퍼터링 장치에 의해 500Å의 두께로 형성한다. 전극(157)은 구리 Cu 또는 알루미늄 Al 등의 전극으로 형성된다.
도 14b는, 레지스트(85)의 박리 공정을 나타낸다. 드라이 공정 또는 웨트 공정에 의해 레지스트(85)를 박리한다. 예를 들어, 드라이 공정의 경우, 산소 가스 애셔(asher)에 의해 레지스트(85)를 박리한다. 레지스트(85)를 박리함으로써, 자성체(10)를 형성할 위치에 전극(157)의 오목부를 형성할 수 있다. 본 예의 전극(157)은 리프트 오프 공정에 의해 형성하지만, 에칭 프로세스에 의해 형성될 수 있다.
도 14c는, 자성체(10)를 형성하는 공정을 나타낸다. 본 예의 자성체(10)는 MBE 장치에 의해 500Å의 두께로 형성한다. 또한, 전극(157)의 오목부 및 자성체 층(60)의 전면에 자성체(10)를 형성한다. 본 예의 자성체(10)는 전극(157)과 동일한 두께를 가진다. 그러나 본 공정에서 증착하는 자성체(10)의 두께는 전극(157)의 두께보다 두꺼울 수 있고, 전극(157)의 두께보다 얇을 수도 있다.
도 14D는, 자성체(10)의 삭제 공정 및 레지스트(85)의 도포 공정을 나타낸다. 자성체(10)는, 화학 기계 처리법(CMP : Chemical Mechanical Process)으로 전극(157)의 상부에 형성한 자성체(10)를 삭제한다. 그 후, 각각의 금속 전극을 형성하기 위해 레지스트(85)를 도포한다. EUV 노광 및 현상 공정에 의해 자성체(10) 및 각각의 금속 전극의 형상에 따라 레지스트(85)를 패터닝한다.
도 14e는, 전극의 에칭 공정 및 절연체(61)의 형성 공정을 나타낸다. 각각의 금속 전극은 드라이 에칭에 의해 형성된다. 본 공정으로 스커미온 메모리(100)의 기본 구조인 NMN 구조가 완성된다. 이하의 공정은 통상의 LSI의 배선 공정과 동일하다. 자성체 층(60)에서 NMN 구조의 주위에 절연체(61)를 형성한다.
도 14f는, 자성체 보호층(65) 및 제1 배선(71)을 형성하는 공정을 나타낸다. 자성체 층(60) 위에 자성체 보호막(66)를 형성한다. 제1 비아(67)는 자성체 보호막(66)에 형성된 개구에 배선용 금속을 증착함으로써 형성할 수 있다. 즉, 자성체 보호막(66) 및 제1 비아(67)는 일반적인 반도체 제조 공정과 같은 공정에 의해 형성할 수 있다.
또한, 자성체 보호층(65) 위에 제1 배선(71)을 형성한다. 제1 배선(71)은 일반적인 리소그래피 공정 및 에칭 공정을 이용하여 패터닝할 수 있다. 제1 배선(71)은, 에칭 프로세스 및 리프트 오프 공정 중의 어느 방법에 의해서도 형성될 수 있다.
도 14g는, 제1 배선층(70) 및 제2 배선층(75)의 형성 공정을 나타낸다. 자성체 보호층(65) 및 제1 배선(71) 위에, 제1 배선 보호막(72)를 형성한다. 제2 비아(73)는 제1 배선 보호막(72)에 형성된 개구에 배선용 금속을 증착함으로써 형성될 수 있다.
또한, 제1 배선층(70) 위에 제2 배선(76)을 형성한다. 제2 배선(76)은 일반적인 리소그래피 공정 및 에칭 공정을 이용하여 패터닝할 수 있다. 제2 배선(76)은 에칭 프로세스 및 리프트 오프 공정 중의 어느 방법에 의해서도 형성될 수 있다. 또한 제1 배선층(70) 및 제2 배선(76) 위에 제2 배선 보호막(77)을 형성한다. 제2 배선(76) 및 제2 배선 보호막(77)은, 일반적인 반도체 제조 공정과 같은 공정에 의해 형성될 수 있다.
이상에서, 자기장을 발생하는 자기장 발생부(20) 상에 자기 소자(30)를 형성하는 제조 공정을 보여 주었다. 스커미온 메모리 장치(110)의 제조에 필요한 포토마스크의 수는 총 6장이다. 즉, NMN 구조(자성체(10) 및 각각의 금속 전극)에 2장, 제1 비아(67)의 형성에 1장, 제1 배선(71)의 형성에 1장, 제2 비아(73)의 형성에 1장, 제2 배선(76)의 형성에 1장의 포토마스크를 사용한다. 통상의 2층 배선의 CMOS 포토 공정의 3 분의 1 이하로 자기 소자를 제조할 수 있다. 또한 본 예의 제조 공정은 기존의 LSI 제조 공정을 사용하고 있기 때문에 프로세스 개발 비용 및 제조 비용이 작다. 자기 소자(30)를 제어하는 스위치나 센서 증폭용 CMOS-FET 구조는 동일 칩에 구비하는 것이 필수적이다. 이 CMOS-FET 제조 공정의 사용 포토 공정은 스커미온 메모리 제조를 위한 포토 공정과 겸용될 수 있기 때문에, 포토 마스크의 매수 증가는 자기장 발생부(20)에 대해서 1장으로 줄어들 수 있다. 제조 비용의 증가를 현저하게 줄일 수 있다.
도 14h는, 자기 소자(30)를 적층한 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는, 자기 소자(30-1) 및 자기 소자(30-2)를 갖춘다. 스커미온 메모리 장치(110)는 도 14a 내지 도 14g까지의 제조 공정을 반복함으로써 제조할 수 있다. 본 예의 스커미온 메모리 장치(110)는 공통의 자기장 발생부(20) 상에 복수의 자기 소자(30)를 적층하여 집적도를 증가시킬 수 있다. 본 예의 스커미온 메모리 장치(110)는, 도 14g에 나타낸 스커미온 메모리 장치(110)의 2배의 집적도를 실현할 수 있다. 본 예에서는 인접한 층의 자기 소자(30)의 자성체(10)를, 겹치지 않는 위치에 마련할 수 있다.
도 15는, 자기 소자(30)를 n층 적층한 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 n = 12의 경우이다. 자기장 발생부(20)는 3000Å의 두께를 가진다. 자기 소자(30)는 자기 소자(30-1)에서 자기 소자(30-n)까지 적층한 구조를 갖는다. 본 예의 자기 소자(30)는 총 35000Å의 두께를 가진다.
도 16은, 적층 방향으로 복수의 자기장 발생부(20)를 갖는 스커미온 메모리 장치(110)를 나타낸다. 본 예의 스커미온 메모리 장치(110)는, 자기 소자(30-1)에서 자기 소자(30-8)까지 총 8층의 자기 소자(30)를 가진다. 스커미온 메모리 장치(110)는 자기장 발생부(20-1)에 4층의 자기 소자(30)를 더 가진다. 스커미온 메모리 장치(110)는 자기 소자(30-4)와 자기 소자(30-5) 사이에 자기장 발생부 (20-2)을 더 가진다. 이로써 자기 소자(30)는, 자기장 발생부(20)로부터 받는 자기장의 강도를 일정하게 유지할 수 있다. 자기장 발생부(20)는 자기 소자(30)의 재료 등에 따라 적당한 간격으로 배치될 수 있다.
도 17은, 스커미온 메모리 장치(110)의 구성의 일례를 나타낸다. 스커미온 메모리 장치(110)는, 스커미온 메모리(100)와 CPU 기능을 구성하는 CMOS-FET(90)을 갖춘다. CMOS-FET(90) 상에 스커미온 메모리(100)를 형성한다. 본 예의 CMOS-FET(90)은 PMOS-FET(91) 및 NMOS-FET(92)를 가진다.
스커미온 메모리 장치(110)는 CPU 기능을 구성하는 CMOS-FET(90)과, 적층한 대용량 비휘발성 메모리인 스커미온 메모리(100)을 동일한 칩 내에 가질 수 있다. 따라서 CPU의 처리 시간의 단축, 고속화를 실현하여 CPU의 소비 전력을 크게 줄일 수 있다. 즉, PC 시작 시 기본 OS 등의 HD로부터의 호출, 외부 SRAM과 DRAM 등에의 쓰기, 읽기 등의 처리 시간을 대폭 단축 가능하며, CPU 타임의 감소(대폭 고속화)에 공헌한다. 이 결과, 크게 저전력 CPU를 실현할 수 있다. 또한 대규모 비휘발성 메모리인 스커미온 메모리(100)는 메모리 유지를 위한 전력 소모가 0이다. 스커미온(40)의 자기 모멘트의 방향은 토폴로지컬 측면에서 안정성을 갖기 때문에 외부로부터의 일체의 전력 공급을 필요로 하지 않는다. DRAM 메모리는 데이터 새로 고침이 필요하며, SRAM도 휘발성이기 때문에 지속적인 전력 투입이 필요하다. 플래시 메모리는 데이터 액세스 타임이 길기 때문에 CPU와 직접 데이터를 교환할 수 없다.
도 18은, 스커미온 메모리 장치(110)의 회로 구성의 일례를 나타낸다. 본 예의 스커미온 메모리 장치(110)는 도 3a 또는 도 3b에 나타낸 자기 소자(30)를 매트릭스 형태로 여럿 갖춘다. 도 18는 매트릭스의 여러 열과 행 중 제n-1열, n번째 열, 제m-1행과 제m행만을 나타내고 있다.
스커미온 메모리 장치(110)는, 복수의 자기 소자(30), 복수의 비트선(96), 복수의 쓰기 워드 라인(95), 복수의 읽기 워드 라인(97), 복수의 스위치(181), 복수의 스위치(183), 복수의 스위치(184) 및 여러 검출 회로(98)을 갖춘다. 비트선(96)은 자기 소자(30)에 연결되고, 각각 대응하는 자기 소자(30)에 스커미온(40)을 생성하는 생성용 전류를 공급하는 스커미온 생성선으로 작동한다. 쓰기 워드 라인(95)은 자기 소자(30)에 연결되고, 각각 대응하는 자기 소자(30)의 스커미온(40)을 삭제하는 삭제용 전류를 공급하는 스커미온 삭제선으로 작동한다. 읽기 워드 라인(97)은 자기 소자(30)에 연결되고, 각각 대응하는 자기 소자(30)의 스커미온(40)의 유무에 따른 전압 또는 전류를 전송한다. 스위치(181)는 각각의 비트선(96)에 마련된다. 스위치(183)은 각각의 쓰기 워드 라인(95)에 마련된다. 스위치(184)는 각각의 읽기 워드 라인(97)에 마련된다. 스위치(181, 183, 184)는, 예를 들면 FET이다.
비트선(96) 및 쓰기 워드 라인(95)은 각각의 스위치를 통해 외부 펄스 전류 소스에 연결한다. 상기 외부 펄스 전류 소스는, 예를 들어 펄스 전류 소스(52) 또는 측정용 전원(31)이다. 펄스 전류 소스(52) 및 측정용 전원(31)은 공통되는 펄스 전류 소스가 될 수 있다. 또한, 외부 펄스 전류 소스는 비트선(96)마다 마련될 수도 있고, 복수의 여러 비트선(96)에 공통으로 마련될 수도 있다.
검출 회로(98)는 읽기 워드 라인(97)에 연결되고, 읽기 워드 라인(97)에 흐르는 전류 또는 읽기 워드 라인(97)의 전압을 감지한다. 검출 회로(98)는, 측정부(34)의 전류계(32) 또는 전압계(33)로 기능한다. 검출 회로(98)는, 각각의 읽기 워드 라인(97)에 마련될 수도 있고, 복수의 읽기 워드 라인(97)에 공통으로 마련될 수도 있다.
자기 소자(30)의 상류 측 전극(12)은 대응하는 비트선(96)에 연결된다. 하류 측 전극(14)은 대응하는 쓰기 워드 라인(95)에 연결된다. 오목부 전극(153)은 대응하는 읽기 워드 라인(97)에 연결된다.
하나의 자기 소자(30)에 데이터를 쓸 경우(즉, 스커미온을 생성하는 경우) 대응하는 스위치(181) 및 스위치(183)를 온(on) 상태로 제어하여 상기 비트선(96) 및 쓰기 워드 라인(95)를 선택한다. 예를 들어,, 자기 소자(30)(m-1, n-1)에 데이터를 기록할 때 쓰기 워드 라인(95)(m-1)에 대응하는 스위치(183)과 비트선(96(n-1))에 대응하는 스위치(181)를 온(on) 상태로 한다. 그 후, 도 18에서 화살표로 나타낸 바와 같이, 비트선(96)(n-1)에서 쓰기 워드 라인을 향해서 쓰기의 전류를 흘리면, 자기 소자(30)(m-1, n-1)에 스커미온(40)을 생성할 수 있다. 또한 상기 화살표는 도 3a 또는 도 3b의 자성체(10)면에 나타낸 펄스 전자 흐름과는 반대 방향이다.
도 19는, 스커미온 메모리 장치(110)의 삭제 동작의 일례를 나타낸다. 스커미온 메모리 장치(110)의 삭제 동작은 스커미온(40)을 삭제하는 동작을 말한다. 쓰기 동작의 경우와 마찬가지로, 스위치(181) 및 스위치(183)을 통해 스커미온(40)을 삭제할 자기 소자(30)에 대응하는 비트선(96) 및 쓰기 워드 라인(95)를 선택한다. 그러나 삭제 동작의 경우에는 쓰기 워드 라인(95)에서 비트선(96)을 향해 자기 소자(30)에 전류를 흘린다. 이로써, 자기 소자(30)의 스커미온(40)이 지워진다.
예를 들어, 자기 소자(30)(m-1, n-1)의 데이터를 삭제하는 경우, 쓰기 워드 라인(95)(m-1)에 대응하는 스위치(183)와 비트선(96(n-1))에 대응하는 스위치(181)과를 on 상태로 한다. 그 후, 도 19에서 화살표로 표시된 대로 쓰기 워드 라인(95)(m-1)에서 비트선(96)(n-1)을 향해 삭제용 전류를 흘리면, 자기 소자(30)(m-1, n -1)의 스커미온(40)을 삭제할 수 있다.
도 20은, 스커미온 메모리 장치(110)의 읽기 동작의 일례를 나타낸다. 스커미온 메모리 장치(110)의 읽기 동작은 각각의 자기 소자(30)의 스커미온(40)의 유무를 검출하는 경우를 말한다. 읽기 동작에서의 자기 소자(30)의 선택에 있어서는, 스위치(181) 및 스위치(184)에 의해 대응하는 비트선(96) 및 읽기 워드 라인(97)를 선택한다.
읽기 동작에서는 스위치(181) 및 스위치(184)를 온(on) 상태로 하고, 스위치(183)을 오프한다. 이 경우, 상류 측 전극(12)에서 하류 측 전극(14)으로는 전류가 흐르지 않고, 상류 측 전극(12)에서 오목부 전극(153)으로 흐르는 전류가 읽기 워드 라인(97)에 흐른다.
예를 들어, 자기 소자(30)(m-1, n-1)의 데이터를 읽으려면, 읽기 워드 라인(97)(m-1)에 대응하는 스위치(184)와 비트선(96)(n-1)에 대응하는 스위치(181)를 온으로 한다. 그러면 도 20에서 화살표로 나타낸 바와 같이, 비트선(96)(n-1)에서 읽기 워드 라인(97)(m-1) 사이에 소정의 전압을 인가하면, 자기 소자(30)(m-1, n-1)의 스커미온(40)의 유무에 따른 저항값으로 읽기 워드 라인(97)에 전류가 흐른다.
검출 회로(98)는, 읽기 워드 라인(97)에 흐르는 전류 또는 전압을 증폭하고, 스커미온(40)의 유무를 검출한다. 본 예의 검출 회로(98)는 입력 저항(Rin), 귀환 저항(Rf), 증폭 회로(C1) 및 전압 비교 회로(C2)를 갖추고, 전류를 검출한다. 읽기 워드 라인(97)에서 검출 회로(98)에 입력된 전류는 입력 저항(Rin)를 통해 증폭 회로(C1)로 입력된다. 귀환 저항(Rf)은 증폭 회로(C1)와 병렬로 마련된다. 증폭 회로(C1)는, 워드 라인(97)의 전류를 전압 변환하여 증폭한다. 전압 비교 회로(C2)는, 증폭 회로(C1)의 출력 전압 및 참조 전압(Vref)을 입력한다. 전압 비교 회로(C2)는, 증폭 회로(C1)의 출력 전압이 참조 전압(Vref)보다 클 경우 "1"을 출력한다. 한편, 전압 비교 회로(C2)는, 증폭 회로(C1)의 출력 전압이 참조 전압(Vref)보다 작을 경우에는 "0"을 출력한다. 이로써, 자기 소자(30)의 데이터를 읽을 수 있다.
도 21은, 스커미온 메모리 장치(110)의 회로 구성의 다른 예를 나타낸다. 본 예의 스커미온 메모리 장치(110)는, 도 12에 나타낸 자기 소자(30)를 매트릭스 형태로 여러 개 갖춘다. 본 예에서는 스커미온 검출 소자(15)의 단부를 읽기 워드 라인(97)에 연결한다. 도 21에서는 스커미온 생성 시의 동작을 나타내고 있다. 스커미온 생성의 각 스위치의 동작 및 전류의 흐름은 도 18의 예와 동일하다. 또한, 본 예에서 상류 측 전극(12)이, 스커미온 검출 소자(15)의 한쪽 전극으로도 기능한다.
도 22은, 스커미온 메모리 장치(110)의 삭제 동작의 일례를 나타낸다. 스커미온 삭제의 각 스위치의 동작 및 전류의 흐름은 도 19의 예와 동일하다.
도 23은, 스커미온 메모리 장치(110)의 읽기 동작의 일례를 나타낸다. 스커미온 읽기의 각 스위치의 동작은 도 20의 예와 동일하다. 본 예에서는 비트 라인(96)에서, 전압에 의해 상류 측 전극(12) 및 스커미온 검출 소자(15) 사이의 저항에 따라 전류가 읽기 워드 라인(97)을 흐른다. 검출 회로(98)는 상기 전류를 검출한다. 또한, 본 예에서는 상류 측 전극(12) 측에 고전압을 인가하고, 스커미온 검출 소자(15) 측에 저전압을 인가하고 있지만, 도 12에 나타낸 바와 같이, 역방향 전압을 인가할 수도 있다.
또한, 도 11에 나타낸 자기 소자(30)를 이용한 경우에도, 도 18 내지 도 23에 나타낸 회로와 같은 매트릭스 회로에서 스커미온(40)의 생성, 삭제 및 읽기가 가능하다. 예를 들어, 상류 측 전극(12), 하류 측 전극(14), 오목부 전극(153) 제1 전극(155) 및 제2 전극(156)의 각각 비트선 또는 워드 라인을 마련하여 전류를 흘리면 전극 쌍을 스위치에서 적절히 선택하여 스커미온(40) 생성, 삭제 및 읽기가 가능하다.
이상, 도 18 내지 도 23과 같이, 스커미온 메모리 장치(110)는 임의의 자기 소자(30)를 선택하고 스커미온(40) 생성, 삭제 및 읽기가 가능하다. 자기 소자(30)의 주변에 배치된 FET, 검출 회로(98), 증폭 회로(C1) 및 전압 비교 회로(C2)는 CMOS 장치를 갖춘다. 여러 자기 소자(30)들은 평면상에 배열된다. 또한 평면상에 배열된 자기 소자(30)들을 적층할 수 있다. 여러 자기 소자(30)들은 도 14a 내지 도 14h에 나타낸 바와 같이 적은 포토마스크 매수의 제조 공정에서 적층될 수 있다. 자기 소자(30)는 적층이 가능하다는 점에 따라 집적도를 크게 증가시킬 수 있다.
도 24는, 스커미온 메모리 구비 고체 전자 장치(200)의 구성 예를 나타낸 모식도이다. 스커미온 메모리 구비 고체 전자 장치(200)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 고체 전자 장치(210)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 도 1 내지 도 23에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 고체 전자 장치(210)는 예를 들어 CMOS-LSI 장치이다. 고체 전자 장치(210)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 데이터의 읽기 중 적어도 하나의 기능을 가진다.
도 25는, 데이터 처리 장치(300)의 구성 예를 나타낸 모식도이다. 데이터 처리 장치(300)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 프로세서(310)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는, 도 1 내지 도 23에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 프로세서(310)는, 예를 들어, 디지털 신호를 처리하는 디지털 회로를 가진다. 프로세서(310)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 데이터의 읽기 중 적어도 하나의 기능을 가진다.
도 26은, 데이터 기록 장치(400)의 구성 예를 나타낸 모식도이다. 데이터 기록 장치(400)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 입출력 장치(410)를 구비한다. 데이터 기록 장치(400)는, 예를 들면 하드 디스크 또는 USB 메모리 등 메모리 장치이다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는, 도 1 내지 도 23에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 입출력 장치(410)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 대해 외부로부터의 데이터 쓰기 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 데이터를 읽어내어 외부로 출력하는 기능 중 적어도 어느 하나를 가진다.
도 27은, 통신 장치(500)의 구성 예를 나타낸 모식도이다. 통신 장치(500)는, 예를 들어 휴대 전화, 스마트 폰, 태블릿 형 단말기 등 외부와의 통신 기능을 갖는 장치 전반을 가리킨다. 통신 장치(500)는 휴대용일 수 있고, 비 휴대용일 수도 있다. 통신 장치(500)는, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)와 통신부(510)를 구비한다. 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는, 도 1 내지 도 23에서 설명한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)이다. 통신부(510)는, 통신 장치(500)의 외부와의 통신 기능을 가진다. 통신부(510)는, 무선 통신 기능을 가질 수 있고, 유선 통신 기능을 가질 수도 있고, 무선 통신 및 유선 통신의 쌍방의 기능을 가지고 있을 수도 있다. 통신부(510)는, 외부로부터 수신한 데이터를 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)에 기록하는 기능, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)로부터 읽어낸 데이터를 외부로 전송하는 기능 및 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)가 기억한 제어 정보에 따라 동작하는 기능 중 적어도 하나를 가진다.
또한, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용한 전자 기기의 전력 절약화를 실현할 수 있기 때문에, 구비 배터리의 장기 수명화를 실현할 수 있다. 이것은 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용하는 모바일 전자 기기에 더욱 획기적인 사양을 사용자 측에 제공할 수 있게 한다. 덧붙여서, 전자 기기로는 개인용 컴퓨터, 화상 기록 장치 등을 비롯한 어떠한 것일 수 있다.
또한 CPU를 구비한 통신 장비(휴대폰, 스마트 폰, 태블릿 단말 등)에 대해, 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용함으로써, 화상 정보의 수집과 다양한 대규모 응용 프로그램 동작을 보다 빠르게 수행할 수 있으며, 또한 고속의 응답성을 실현할 수 있는 것으로부터 사용자에게 쾌적한 환경을 확보해주는 것이 가능해진다. 또한 화면에 표시하는 화상 표시의 고속화 등을 실현할 수 있기 때문에, 그 사용 환경을 더욱 향상할 수 있다.
또한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 디지털 카메라 등의 전자 기기에 적용함으로써, 동영상을 대용량에 걸쳐 기록하는 것이 가능해진다. 또한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 4K 텔레비전 수상기 등의 전자 기기에 적용함으로써, 그 화상 기록의 대용량화를 실현하는 것이 가능해진다. 그 결과, 텔레비전 수상기에서 외장 하드 연결의 필요성을 없앨 수 있다. 또한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는, 하드 디스크를 비롯한 데이터 기록 장치에 적용할 경우에 더하여, 데이터 기록 매체로서 구체화되고 있다.
또한 자동차용 내비게이션 시스템 등의 전자 기기에 대해서도 이 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)를 적용하여 더욱 고기능화를 실현하는 것이 가능하며, 대량의 지도 정보도 쉽게 기억이 가능해진다.
또한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는, 자체 추진 장치, 비행 장치를 실용화하는 데 큰 영향을 가져올 것으로 기대된다. 즉, 비행 장치의 복잡한 제어 처리, 날씨 정보 처리, 고해상도의 화질로 이루어진 영상의 제공에 의한 승객에 대한 서비스의 충실, 나아가 우주 비행 장치의 제어 및 관찰한 화상 정보의 방대한 기록 정보를 기록하여, 인류에 많은 지식을 가져온다.
또한 스커미온 메모리(100) 또는 스커미온 메모리 장치(110)는 자기 메모리이다. 그러므로 우주 공간에 떠도는 고에너지 소립자에 대한 높은 내성을 가지고 있다. 전자에 따른 전하를 기억 유지 매체로 사용하는 플래시 메모리와 크게 다른 장점을 가진다. 이 때문에 우주 공간 비행 장치 등의 저장 매체로서 중요하다.
10 ... 자성체 12 ... 상류 측 전극, 14 ... 하류 측 전극, 15 ... 스커미온 검출 소자, 16 ... 오목부 18 ... 단부 19 ... 단부 20 ... 자기장 발생부, 22 ... 제2 모서리, 24 ... 제1 모서리, 30 ... 자기 소자, 31 ... 측정용 전원 32 ... 전류계 33 ... 전압계, 34 ... 측정부, 40 ... 스커미온 52 ... 펄스 전류 소스, 60 ... 자성체 층, 61 ... 절연체, 65 ... 자성체 보호층, 66 ... 자성체 보호막 67 ... 제1 비아 70 ... 제1 배선층, 71 ... 제1 배선, 72 ... 제1 배선 보호막 73 ... 제2 비아 75 ... 제2 배선층 76 ... 제2 배선, 77 ... 제2 배선 보호막 80 ... 기판, 85 ... 레지스트 90 ... CMOS-FET, 91 ... PMOS-FET, 92 ... NMOS-FET, 95 ... 쓰기 워드 라인, 96 ... 비트선, 97 ... 읽기 워드 라인, 98 ... 검출 회로 100 ... 스커미온 메모리, 110 ... 스커미온 메모리 장치, 151 ... 비자성체 박막 152 ... 자성체 금속, 153 ... 오목부 전극, 155 ... 제1 전극, 156 ... 제2 전극, 157 ... 전극, 181 ... 스위치, 183 ... 스위치, 184 ... 스위치 200 ... 스커미온 메모리 구비 고체 전자 장치 210 ... 고체 전자 장치 300 ... 데이터 처리 장치, 310 ... 프로세서, 400 ... 데이터 기록 장치, 410 ... 입출력 장치, 500 ... 통신 장비, 510 ... 통신부

Claims (26)

1개의 스커미온을 생성하고, 1개의 스커미온의 삭제할 수 있는 자기 소자로서,
실질적으로 사각형 평판 형상의 자성체와,
상기 자성체의 폭(Wm) 방향으로 연결된 비자성 금속으로 이루어진 상류 측 전극과,
상기 상류 측 전극과 대향하는 상기 자성체의 폭(Wm) 방향으로 연결된 비자성 금속으로 이루어진 하류 측 전극과,
상기 스커미온을 검출하는 스커미온 검출 소자를 가지며,
상기 자성체의 실질적으로 사각형 형상의 폭(Wm)은, 스커미온 직경을 λ로 할 때,
3·λ > Wm ≥ λ이며,
상기 자성체의 실질적으로 사각형 형상의 길이(hm)은,
2·λ > Hm ≥ λ이며,
상기 자성체는 상기 상류 측 전극 및 상기 하류 측 전극을 끼우는 단부에 오목부를 갖는
자기 소자.
제1항에 있어서,
상기 오목부는 상기 상류 측 전극에 대향하는 제1의 모서리 부분의 내각이 180도 이상이며,
상기 제1 모서리의 위치는,
상기 자성체의 폭(Wm)의 중심에 대해서 상기 하류 측 전극에 근접해 있는
자기 소자.
제2항에 있어서,
상기 자성체가 생성하는 상기 스커미온의 직경을 λ로 할 때,
상기 자성체의 상기 오목부의 상기 제1 모서리와 상기 상류 측 전극과의 거리(S1)는,
2·λ > S1 ≥ 0.5·λ
인 자기 소자.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 자성체가 생성하는 상기 스커미온의 직경을 λ로 할 때,
상기 자성체의 상기 오목부의 폭을 w로 하면,
w는 0.5·λ > w > 0.2·λ
인 자기 소자.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 자성체가 생성하는 상기 스커미온의 직경을 λ로 할 때,
상기 자성체의 상기 오목부의 상기 상류 측 전극에 대향하는 변의 길이를 h라고 하면,
h는 0.8·λ ≥ h ≥ 0.2·λ
인 자기 소자.
제2항 또는 제3항에 있어서,
상기 자성체가 생성하는 상기 스커미온의 직경을 λ로 할 때,
상기 자성체의 상기 오목부의 상기 제1 모서리에 대향하는 제2 모서리와 상기 하류 측 전극과의 거리(S2)는,
0.5·λ ≥ S2
인 자기 소자.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 자성체는 인가 자기장에 따라,
상기 스커미온이 발생하는 스커미온 결정상과 강자성 상이 적어도 발현하는
자기 소자.
제7항에 있어서,
상기 자성체는 카이럴 자성체, 다이폴 자성체, 불규칙한 자성체 또는 자성 재료와 비자성 재료의 적층 구조 중 어느 하나로 구성된
자기 소자.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 스커미온 검출 소자는,
상기 오목부에서 상기 자성체의 연장 방향으로 상기 자성체와 연결된 비자성 금속으로 이루어진 오목부 전극을 가지며,
상기 스커미온의 생성 및 삭제에 따라, 상기 상류 측 전극과, 상기 오목부 전극 사이에서 상기 자성체의 저항값이 변화하는
자기 소자.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 스커미온 검출 소자는,
상기 오목부에서 상기 자성체의 연장 방향으로 상기 자성체와 연결된 비자성 금속으로 이루어진 오목부 전극과,
상기 상류 측 전극과 상기 오목부 전극 사이에 상기 자성체의 단부에 있어서, 상기 자성체의 연장 방향으로 상기 자성체와 접하는 비자성 금속으로 이루어진 제1 전극과,
상기 제1 전극과 이격되어 있으며, 상기 제1 전극과 대향하는 상기 자성체의 단부에서, 상기 자성체의 연장 방향으로 상기 자성체와 접하는 비자성 금속으로 이루어진 제2 전극을 갖추고,
상기 제1 전극 및 상기 제2 전극을 상기 상류 측 전극과 상기 오목부 전극을 이루는 배열 방향에 수직으로 배치하고,
상기 스커미온의 생성 및 삭제에 따라 상기 제1 전극과 상기 제2 전극 사이에서 상기 자성체의 전압 값이 변화하는
자기 소자.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 스커미온 검출 소자는,
상기 자성체의 일면에 상기 자성체의 표면에 접하는 비자성 절연체 박막과,
상기 비자성 절연체 박막 상에 마련된 자성체 금속의 적층 구조를 가지며,
상기 적층 구조는 상기 스커미온의 생성 및 삭제에 따라, 저항값이 변화하는
자기 소자.
제11항에 있어서,
상기 스커미온 검출 소자의 상기 적층 구조는,
상기 상류 측 전극과 상기 자성체의 상기 오목부 사이에 위치하는
자기 소자.
제1항 내지 제12항 중 어느 한 항에 기재된 자기 소자와,
상기 자성체에 대향하여 마련된, 상기 자성체에 자기장을 인가 가능한 자기장 발생부와,
상기 상류 측 전극 및 상기 하류 측 전극에 연결되어, 상기 상류 측 전극과 상기 하류 측 전극 사이의 상기 자성체에 전류 펄스를 인가하는 전류 소스와,
상기 스커미온 검출 소자에 연결되어, 상기 스커미온 검출 소자의 검출 결과에 따라,
상기 스커미온의 생성 및 삭제를 측정하는 측정부를 구비하는
스커미온 메모리.
제13항에 있어서,
상기 전류 소스가 생성용 전류 펄스를 상기 자성체에 인가함으로써,
상기 스커미온을 생성하는
스커미온 메모리.
제14항에 있어서,
상기 전류 소스가 삭제용 전류 펄스를 상기 자성체에 인가함으로써,
상기 스커미온을 삭제하는
스커미온 메모리.
제15항에 있어서,
상기 생성용 전류 펄스와 상기 삭제용 전류 펄스의 전류 방향이 다른
스커미온 메모리.
제16항에 있어서,
상기 전류 소스가 인가하는 상기 삭제용 전류 펄스의 전류 밀도는,
상기 생성용 전류 펄스의 전류 밀도보다 작은
스커미온 메모리.
제13항 내지 제17항 중 어느 한 항에 있어서,
상기 측정부는,
상기 스커미온의 생성 및 삭제를,
상기 스커미온 검출 소자가 검출하는 저항값 또는 전압값의 변화로 측정하는
스커미온 메모리.
제13항 내지 제18항 중 어느 한 항에 있어서,
상기 자기 소자를 두께 방향으로 복수 개 적층하고 있는,
스커미온 메모리.
제1항 내지 제12항 중 어느 한 항에 기재된 복수의 자기 소자와
상기 복수의 자기 소자에 연결되고, 각각 대응하는 자기 소자에 스커미온을 생성하는 생성용 전류를 공급하는 복수의 스커미온 생성선과,
상기 복수의 자기 소자에 연결되고, 각각 대응하는 자기 소자의 스커미온을 삭제하는 삭제용 전류를 공급하는 복수의 스커미온 삭제선과,
상기 복수의 자기 소자에 연결되고, 각각 대응하는 자기 소자의 스커미온의 유무에 따른 전압 또는 전류를 전송하는 복수의 읽기 워드 라인과,
상기 복수의 스커미온 생성선, 상기 복수의 스커미온 삭제선 및 상기 복수의 읽기 워드 라인에 마련된 자기 소자를 선택하는 복수의 스위치와,
상기 읽기 워드 라인에 흐르는 전류 또는 전압에 따라, 스위치에 의해 선택된 자기 소자의 상기 스커미온의 유무를 검출하는 검출 회로를 구비하는
스커미온 메모리 장치.
제20항에 있어서,
각각의 스커미온 생성선은, 대응되는 상기 자기 소자의 상기 상류 측 전극에 연결하고,
각각의 스커미온 삭제선은, 대응되는 상기 자기 소자의 상기 하류 측 전극에 연결하고,
각각의 읽기 워드 라인은, 대응되는 상기 자기 소자의 스커미온 검출 소자에 연결하고,
상기 복수의 스위치는,
하나의 상기 자기 소자에 있어서 상기 스커미온을 생성 및 삭제하는 경우에,
대응되는 상기 스커미온 생성선 및 상기 스커미온 삭제선을 선택하고,
하나의 상기 자기 소자에 있어서 상기 스커미온의 유무를 검출하는 경우에,
대응되는 상기 스커미온 생성선 및 상기 읽기 워드 라인을 선택하는
스커미온 메모리 장치.
기판과,
상기 기판 상에 형성 한 반도체 소자와,
상기 반도체 소자의 상부에 적층한,
제1항 내지 제12항 중 어느 한 항에 기재된 자기 소자의 적어도 하나를 구비하는
스커미온 메모리 장치.
제13항 내지 제19항 중 어느 한 항에 기재된 스커미온 메모리,
또는, 제20항 내지 제22항 내지 어느 한 항에 기재된 스커미온 메모리 장치와,
고체 전자 장치를 동일한 칩 내에 구비하는
스커미온 메모리 구비 고체 전자 장치.
제13항 내지 제19항 중 어느 한 항에 기재된 스커미온 메모리,
또는, 제20항 내지 제22항 중 어느 한 항에 기재된 스커미온 메모리 장치를 구비하는
데이터 기록 장치.
제13항 내지 제19항 중 어느 한 항에 기재된 스커미온 메모리,
또는, 제20항 내지 제22항 중 어느 한 항에 기재된 스커미온 메모리 장치를 구비하는
데이터 처리 장치.
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또는, 제20항 내지 제22항 중 어느 한 항에 기재된 스커미온 메모리 장치를 구비하는
통신 장치.

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