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KR20160080365A - 전자 장치 및 그 제조 방법 - Google Patents

전자 장치 및 그 제조 방법 Download PDF

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KR20160080365A
KR20160080365A KR1020140192025A KR20140192025A KR20160080365A KR 20160080365 A KR20160080365 A KR 20160080365A KR 1020140192025 A KR1020140192025 A KR 1020140192025A KR 20140192025 A KR20140192025 A KR 20140192025A KR 20160080365 A KR20160080365 A KR 20160080365A
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KR
South Korea
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film
forming
films
sacrificial
layer
Prior art date
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Withdrawn
Application number
KR1020140192025A
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English (en)
Inventor
이기홍
백지연
피승호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to US14/732,390 priority patent/US9570462B2/en
Publication of KR20160080365A publication Critical patent/KR20160080365A/ko
Priority to US15/398,467 priority patent/US9991279B2/en
Priority to US15/821,388 priority patent/US10269827B2/en
Priority to US15/970,462 priority patent/US10559587B2/en
Priority to US16/298,923 priority patent/US10923497B2/en
Priority to US17/151,412 priority patent/US11678487B2/en
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Abstract

전자 장치는 트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 제1 도전막들 및 다수의 제1 절연막들을 포함하는 제1 구조물; 및 상기 제1 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 제1 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 제1 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 제1 구조물의 내부로 확장되고, 상기 다수의 제1 채널막들의 일부를 감싸는 다수의 돌출부들을 포함한다.

Description

전자 장치 및 그 제조 방법 {ELECTRONIC DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치 및 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 데이터 저장 유닛을 포함하는 전자 장치 및 그 제조 방법에 관한 것이다.
전자 장치는 그 종류 여하를 막론하고 기능과 형태는 다를 수 있겠지만 데이터를 저장할 수 있는 데이터 저장 유닛을 포함하고 있다. 전자 장치의 성능 향상에 대한 요구는 인류 역사가 계속되는 한 멈출 수 없는 사안이다. 이를 위해 데이터 저장 유닛 역시 성능 향상의 숙제를 안고 있으며 고성능, 고용량을 요구하고 있다. 이를 뒷받침하듯 좀 더 좋은 성능, 많은 용량의 데이터 저장 유닛을 포함하는 전자 장치들이 계속적으로 제안되고 있다.
이러한 전자 장치들 중에는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 데이터 저장 유닛을 요구하는 전자 장치들이 늘고 있는 추세이다. 최근에는 여기에 더불어 저장 용량을 늘리면서도 읽고 쓰는 속도가 빠른 데이터 저장 유닛을 요구하고 있어 이에 대한 기술 개발이 활발히 진행되고 있다.
본 발명의 실시예는 특성이 개선되고 제조가 용이한 전자 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 전자 장치는 트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 제1 도전막들 및 다수의 제1 절연막들을 포함하는 제1 구조물; 및 상기 제1 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 제1 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 제1 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 제1 구조물의 내부로 확장되고, 상기 다수의 제1 채널막들의 일부를 감싸는 다수의 돌출부들을 포함한다.
본 발명의 일 실시예에 따른 전자 장치는 제1 도전막; 상기 제1 도전막 상에 형성되고, 관통홀을 포함하는 적층물; 상기 관통홀 내에 형성되는 관통부 및 상기 관통부와 연결되고 상기 제1 도전막 내부로 삽입된 돌출부를 포함하는 필라; 상기 필라의 돌출부 및 상기 돌출부와 인접한 상기 관통부의 일부를 감싸도록 상기 제1 도전막과 상기 적층물 내에 형성되며, 상기 제1 도전막과 전기적으로 연결되는 제2 도전막; 및 상기 제2 도전막이 감싸지 않는 상기 필라와 상기 적층물 사이에 개재된 유전막을 포함한다.
본 발명의 일 실시예에 따른 전자 장치의 제조 방법은 트렌치를 포함하는 제1 소스막을 형성하는 단계; 상기 트렌치 내에 제1 희생막을 형성하는 단계; 상기 제1 소스막 상에 교대로 형성된 제1 물질막들 및 제2 물질막들을 포함하는 제1 구조물을 형성하는 단계; 상기 제1 구조물을 관통하고 상기 제1 희생막까지 연장되도록 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 내에 제1 채널막들을 형성하는 단계; 상기 제1 구조물을 관통하고 상기 제1 희생막까지 확장된 슬릿을 형성하는 단계; 상기 슬릿을 통해 상기 제1 희생막을 제거하여 제2 개구부를 형성하는 단계; 및 상기 제2 개구부를 통해 노출된 상기 제1 채널막들과 접하도록, 상기 제2 개구부 내에 제2 소스막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 전자 장치의 제조 방법은 제1 희생막을 형성하는 단계; 상기 제1 희생막 상에 관통홀을 포함하는 적층물을 형성하는 단계; 상기 관통홀 내에 위치된 관통부 및 상기 관통부와 연결되고 상기 제1 희생막 내부로 삽입된 돌출부를 포함하는 필라를 형성하는 단계; 상기 제1 희생막을 제거하는 단계; 상기 돌출부 및 상기 돌출부와 인접한 상기 관통부의 일부를 감싸도록 상기 필라와 상기 제1 도전막 사이에 개재되는 제1 도전막을 형성하는 단계; 및 상기 제1 도전막과 전기적으로 연결되는 제2 도전막을 형성하는 단계를 포함한다.
제조 공정의 난이도를 낮추고, 전자 장치의 특성을 개선할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 단면도이고, 도 1c는 도 1a 및 도 1b의 G 영역을 확대한 확대도이다.
도 2a 내지 도 8a, 도 2b 내지 도 8b 및 도 3c 및 도 6c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 변형된 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10a 내지 도 10c는 본 발명의 변형된 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11a 내지 도 11d는 본 발명의 변형된 실시예에 따른 전자 장치의 구조를 설명하기 위한 레이아웃이다.
도 12a 내지 도 16a 및 도 12b 내지 도 16b는 본 발명의 일 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 확대도이다.
도 17a 내지 도 17c 및 도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 확대도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 전자 장치의 구조를 설명하기 위한 단면도이다. 여기서, 전자 장치는 반도체 장치일 수 있으며, 반도체 장치는 휘발성 메모리 장치, 비휘발성 메모리 장치 등을 포함한다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 전자 장치는 제1 소스막(13), 제2 소스막(14), 구조물(ST) 및 필라들(19)을 포함한다.
제1 소스막(13)은 소스용으로 별도로 형성된 막이거나, 기판(11) 내에 불순물을 도핑하여 형성된 영역일 수 있다. 본 실시예는 도프드 폴리실리콘 등의 도전막으로 제1 소스막(13)을 형성한 경우를 나타낸다. 이러한 경우, 전자 장치는 제1 소스막(13)의 하부에 위치된 기판(11) 및 기판(11)과 제1 소스막(13)을 절연시키는 절연막(12)을 더 포함할 수 있다. 기판(11) 내에 불순물을 도핑하여 제1 소스막(13)을 형성할 경우, 제2 소스막(14)이 기판(11) 내에 형성되어 기판(11)과 직접 접하게 된다.
제2 소스막(14)은 제1 소스막(13)의 트렌치(T) 내에 형성된 도프드 실리콘 등의 도전막일 수 있다. 제2 소스막(14)은 트렌치(T) 내부에 형성된 기저부(14A) 및 기저부(14A)로부터 돌출된 돌출부들(14B)을 포함한다. 여기서, 기저부(14A)는 이웃한 필라들(19)을 전기적으로 연결시킨다. 각각의 돌출부들(14B)은 필라(19)의 일부를 감싸고, 구조물(ST)의 내부로 확장된다. 예를 들어, 각각의 돌출부들(14B)은 필라(19)의 하부를 감싼다. 또한, 제2 소스막(14)은 상부면에 형성된 홈(H)을 포함할 수 있다.
구조물(ST)은 복수의 막들이 적층된 적층물일 수 있다. 구조물(ST)은 교대로 적층된 도전막들(16) 및 절연막들(17)을 포함할 수 있다. 구조물(ST)에서 제1 도전막(13)과 접하는 최하부에는 절연막(17)이 위치될 수 있다. 여기서, 최하부 절연막(17)은 제2 소스막(14)과 도전막(16)이 절연되도록 충분한 두께로 형성되며, 나머지 절연막들(17)에 비해 두껍게 형성될 수 있다. 예를 들어, 최하부 절연막(17)은 제2 소스막(14)의 돌출부(14B) 높이를 고려하여 두껍게 형성된다.
도전막들(16)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극일 수 있다. 예를 들어, 최하부 적어도 하나의 도전막(16)은 하부 선택 트랜지스터의 하부 선택 게이트 전극이고, 최상부 적어도 하나의 도전막(16)은 상부 선택 트랜지스터의 상부 선택 게이트 전극이고, 나머지 도전막들(16)은 메모리 셀의 게이트 전극일 수 있다. 도전막들(16)은 실리콘, 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 또한, 절연막들(17)은 적층된 게이트 전극들을 절연시키기 위한 절연물일 수 있다. 예를 들어, 절연막들(17)은 산화물, 질화물 등을 포함할 수 있다. 구조물(ST)은 도전막들(16)을 감싸는 유전막들(15)을 더 포함할 수 있으며, 유전막들(15)은 전하차단막일 수 있다.
필라들(19)은 구조물(ST)을 관통하여 제2 소스막(14)의 기저부(14A) 내부까지 확장된다. 필라들(19)은 반도체막을 포함할 수 있으며, 메모리 스트링을 구성하는 채널막일 수 있다.
필라들(19)은 제2 소스막(14)과 전기적으로 연결되며, 제2 소스막(14)을 공유할 수 있다. 또한, 필라들(19)은 중심 영역까지 완전히 채워진 형태를 갖거나, 중심 영역이 오픈된 형태를 갖거나, 이들을 조합한 형태를 가질 수 있다. 오픈된 중심 영역에는 갭필 절연막(20)이 채워질 수 있다.
필라들(19)과 도전막들(16)의 사이에는 유전막들(18)이 개재될 수 있다. 각각의 유전막들(18)은 필라(19)의 측벽을 감싸는 형태로 형성될 수 있으며, 필라(19)와 구조물(ST)의 사이에 개재될 수 있다. 유전막(18)은 서로 다른 식각 선택비를 갖는 유전막들의 적층 구조를 가질 수 있다. 예를 들어, 유전막(18)은 차례로 적층된 산화막, 질화막 및 산화막을 포함할 수 있다. 유전막(18)이 메모리막인 경우, 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함한다. 여기서, 데이터 저장막은 실리콘, 질화물, 나노 닷, 상변화 물질 등을 포함할 수 있다.
필라들(19)의 사이에는 구조물(ST)을 관통하여 제2 소스막(14)까지 확장된 슬릿(SL)이 위치될 수 있다. 슬릿(SL)은 제2 소스막(14)의 홈(H)을 노출시키도록 형성될 수 있으며, 슬릿(SL) 내에는 슬릿 절연막(21)이 채워질 수 있다. 예를 들어, 슬릿 절연막(21)은 산화물을 포함한다. 또한, 도전막들(16)을 감싸도록 형성된 유전막(15)은 슬릿(SL) 및 홈(H)의 내면을 따라 형성될 수 있다.
도 1b를 참조하면, 제1 구조물(ST1) 및 그 하부 구조물은 앞서 도 1a을 참조하여 설명한 구조를 가질 수 있다. 또한, 제1 구조물(ST1) 상에 제2 구조물(ST2)이 형성될 수 있다.
제2 구조물(ST2)은 교대로 적층된 도전막들(23) 및 절연막들(24)을 포함한다. 제2 채널막들(26)은 제2 구조물(ST2)을 관통하고, 제1 채널막들(19)과 각각 연결된다. 여기서, 제2 채널막들(26)과 제2 구조물(ST2)의 사이에는 제2 메모리막(25)이 개재되며, 제2 메모리막(25)에 의해 감싸지지 않은 제2 채널막들(26)의 하부 측벽에는 연결 패턴(28)이 형성된다. 연결 패턴들(28)은 제2 채널막들(26)의 하부 및 제1 채널막들(19)의 상부에 직접 접하며, 이들을 각각 연결시킨다. 또한, 연결 패턴들(28)은 절연막(24) 내에 형성된다.
슬릿(SL)은 제1 및 제2 구조물들(ST1, ST2)을 관통하도록 형성되며, 제1 및 제2 구조물들(ST1, ST2)을 관통하도록 슬릿 절연막(21)이 형성된다.
전술한 바와 같은 구조에 따르면, 적어도 하나의 하부 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 상부 선택 트랜지스터가 직렬로 연결되어 하나의 스트링을 구성하며, 스트링이 수직으로 배열된다. 또한, 복수의 스트링들이 제1 및 제2 소스막들(13, 14)을 공유한다.
도 1c는 도 1a 및 도 1b의 G 영역을 확대한 확대도이다. 도 1c를 참조하면, 구조물(ST)은 제1 개구부(OP1)를 포함할 수 있고, 제1 개구부(OP1)는 구조물(ST)을 관통하는 관통 홀의 형태를 가질 수 있다. 필라(19)는 관통 홀 내에 형성된 관통부(19A) 및 관통부(19A)와 연결되고 제1 도전막(13) 내부로 삽입된 돌출부(19B)를 포함할 수 있다.
제2 도전막(14)의 제1 영역(14A)은 필라(19)의 돌출부(19B)를 감싸도록 제1 소스막(13) 내에 형성된다. 또한, 제2 소스막(14)의 돌출부(14B)는 기저부(14A)로부터 돌출되어 구조물(ST) 내에 형성되고, 필라(19)의 돌출부(19B)와 인접한 관통부(19A)의 일부를 감싼다.
또한, 제2 소스막(14)에 의해 감싸지지 않은 필라(19)의 관통부(19A)의 측벽에는 유전막(18)이 형성된다. 다시 말해, 제2 소스막(14)에 의해 감싸지지 않은 필라(19)와 구조물(ST)의 사이에 유전막(18)이 개재된다.
도 2a 내지 도 8a, 도 2b 내지 도 8b 및 도 3c 및 도 6c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 도면으로서, 각 번호의 a도는 레이아웃이고 각 번호의 b도는 a도의 A-A' 단면도이고, 각 번호의 c도는 a도의 B-B' 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(30) 상에 제1 절연막(31) 및 제1 도전막(32)을 차례로 형성한다. 여기서, 제1 도전막(32)은 제1 소스막일 수 있고, 도프드 폴리실리콘을 포함할 수 있다. 제1 절연막(31)은 기판(30)과 제1 도전막(32)을 절연시키기 위한 것이다.
이어서, 제1 도전막(32)에 트렌치(T)를 형성한다. 트렌치(T)는 셀 영역(C) 및 콘택 영역(CT)에 위치되거나, 이들 중 한 영역에 위치될 수 있다. 셀 영역(C)에 위치된 트렌치(T)는 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 패턴들(LP1~LP3) 및 라인 패턴들(LP1~LP3)을 연결시키는 아일랜드 패턴들(IP)을 포함할 수 있다. 라인 패턴들(LP1~LP3)은 동일한 길이를 갖거나 상이한 길이를 가질 수 있으며, 동일한 폭을 갖거나 상이한 폭을 가질 수 있다. 본 실시예에서는, 향후 공정에서 제1 및 제3 라인 패턴들(LP1, LP3) 상에 필라들이 형성되고, 제2 라인 패턴(LP2) 상에 슬릿이 형성된다. 따라서, 제1 및 제3 라인 패턴들(LP1, LP3)을 제2 라인 패턴(LP2)에 비해 상대적으로 넓은 폭으로 형성하고, 제2 라인 패턴(LP2)이 제1 및 제3 라인 패턴들(LP1, LP3)에 비해 상대적으로 긴 길이를 갖도록 형성할 수 있다. 특히, 제2 라인 패턴(LP2)은 콘택 영역(CT)까지 확장될 수 있다.
이어서, 트렌치(T) 내에 제1 희생막(34)을 형성한다. 제1 희생막(34)은 도프드 폴리실리콘, 언도프드 폴리실리콘 등을 포함할 수 있다. 제1 희생막(34)을 형성하기 전에, 트렌치(T)의 내면을 따라 제2 희생막(33)을 형성하는 것도 가능하다. 제2 희생막(33)은 제1 희생막(34) 대비 식각 선택비가 높은 물질로 형성될 수 있다. 여기서, 제2 희생막(33)은 산화물, 질화물, 티타늄(Ti), 티타늄 질화물(TiN) 및 금속 중 적어도 하나를 포함하도록 형성될 수 있다. 예를 들어, 트렌치(T)를 포함하는 제1 도전막(32)의 전면을 따라 제2 희생막(33)을 형성한 후, 트렌치(T)를 채우도록 제1 도전막(32) 상에 제1 희생막(34)을 형성한다. 이어서, 제1 도전막(32)의 표면이 노출될 때까지 평탄화 공정을 실시한다. 이로써, 트렌치(T) 내에 제1 및 제2 희생막들(34, 33)이 형성된다.
도 3a 내지 도 3c를 참조하면, 제1 도전막(32) 상에 하부 구조물을 형성한다. 하부 구조물은 교대로 적층된 적어도 하나의 제1 물질막(35) 및 적어도 하나의 제2 물질막들(36)을 포함한다. 여기서, 제1 물질막(35)은 하부 선택 트랜지스터의 게이트 전극을 형성하기 위한 것이고, 제2 물질막(36)은 적층된 게이트 전극들을 절연시키기 위한 것일 수 있다.
제1 물질막(35)은 제2 물질막(36)에 대해 식각 선택비가 큰 물질로 형성될 수 있다. 일 예로, 제1 물질막(35)은 질화물을 포함하는 희생막으로 형성되고, 제2 물질막(36)은 산화물을 포함하는 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(35)은 도프드 폴리실리콘, 도프드 비정질 실리콘 등을 포함하는 도전막으로 형성되고, 제2 물질막(36)은 산화물 등의 절연막으로 형성될 수 있다. 본 실시예에서는 제1 물질막(35)이 희생막으로 형성되고, 제2 물질막(36)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 하부 구조물을 관통하는 제1 슬릿(SL1)을 형성한 후, 제1 슬릿(SL1) 내에 제2 절연막(37)을 형성한다. 여기서, 제2 절연막(37)은 하부 구조물을 패터닝하기 위한 제1 슬릿 절연막일 수 있다. 제2 절연막(37)은 콘택 영역(CT)의 트렌치들(T) 사이에 위치되며, 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가질 수 있다. 또한, 제2 절연막(37)의 일부는 셀 영역(C)의 트렌치(T)와 중첩될 수 있으며, 특히, 트렌치(T)의 제2 라인 패턴(LP2)과 중첩될 수 있다(도면 부호 D 참조).
도 4a 및 도 4b를 참조하면, 하부 구조물 상에 상부 구조물을 형성함으로써, 구조물(ST)을 형성한다. 상부 구조물은 교대로 적층된 제1 물질막들(35) 및 제2 물질막들(36)을 포함한다. 여기서, 최상부 적어도 하나의 제1 물질막(35)은 상부 선택 트랜지스터의 게이트 전극을 형성하기 위한 것이고, 나머지 제1 물질막들(35)은 메모리 셀의 게이트 전극을 형성하기 위한 것이다. 또한, 제2 물질막들(36)은 적층된 게이트 전극들을 절연시키기 위한 것이다. 참고로, 최상부의 제2 물질막(36)은 나머지 제2 물질막들(36)에 비해 두꺼운 두께를 가질 수 있다.
이어서, 구조물(ST)을 관통하는 제1 개구부들(OP1)을 형성한다. 여기서, 셀 영역(C)의 트렌치(T) 상부에 위치되며, 특히, 제1 및 제3 라인 패턴(LP1, LP3)의 상부에 위치될 수 있다. 제1 개구부들(OP1)은 제1 희생막(34)까지 확장된 깊이를 가질 수 있으며, 원형, 사각형, 다각형, 타원형 등의 다양한 형태의 단면을 가질 수 있다.
이어서, 제1 개구부들(OP1) 내에 다층 유전막(38)을 형성한다. 여기서, 다층 유전막(38)은 메모리 셀의 메모리막 또는 선택 트랜지스터의 게이트 절연막일 수 있다. 예를 들어, 다층 유전막(38)은 터널절연막, 데이터 저장막 및 전하차단막을 포함할 수 있다. 데이터 저장막은 실리콘, 질화물, 나노닷, 상변화 물질 등을 포함할 수 있다.
이어서, 다층 유전막(38)이 형성된 제1 개구부(OP1) 내에 필라들(39)을 형성한다. 필라들(39)의 오픈된 중심 영역 내에는 갭필 절연막(40)을 형성할 수 있다. 필라들(39)은 일정 간격의 매트릭스 형태로 배열되거나, 중심이 어긋난 지그재그 형태로 배열될 수 있다. 이어서, 구조물(ST)의 상부면에 노출된 다층 유전막(38) 및 필라(39)를 덮도록, 구조물(ST) 상에 제2 물질막(36)을 추가로 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 이웃한 메모리 블록들(MB)의 경계에 위치된 제2 슬릿(SL2), 셀 영역(C)의 이웃한 트렌치들(T) 사이에 위치된 제3 슬릿(SL3) 및 콘택 영역(CT)에 위치된 제4 슬릿(SL4) 중 적어도 하나를 형성한다. 이어서, 제2 내지 제4 슬릿들(SL2~SL4) 내에 제3 절연막들(41)을 형성한다. 제3 절연막들(41)은 후속 제1 물질막들(35) 제거 공정에서 지지체로 사용될 수 있다.
제2 슬릿(SL2)은 이웃한 메모리 블록들(MB)의 구조물(ST)을 상호 분리시키기 위한 것으로, 셀 영역(C) 및 콘택 영역(CT)에 위치되고 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 갖는다. 제2 슬릿(SL2)은 구조물(ST)을 관통하는 깊이로 형성되며, 제1 도전막(32)까지 확장될 수 있다. 또한, 제2 슬릿(SL2) 내에 형성된 제3 절연막(41)은 제2 슬릿 절연막일 수 있다.
제3 슬릿(SL3)은 구조물(ST)을 관통하는 깊이로 형성되며, 제1 도전막(32)까지 확장될 수 있다. 제3 슬릿(SL3)은 제2 방향(Ⅱ-Ⅱ')으로 확장된 라인 형태를 가지며, 제1 슬릿(SL1)과 중첩될 수 있다. 또한, 제3 슬릿(SL3) 내에 형성된 제3 절연막(41)은 제3 슬릿 절연막으로, 제1 슬릿(SL1) 내에 형성된 제1 슬릿 절연막과 연결된다. 따라서, 구조물(ST)의 상부는 제3 슬릿 절연막에 의해 셀 영역(C)만 패터닝되는 반면, 구조물(ST)의 하부는 제1 슬릿 절연막 및 제3 슬릿 절연막에 의해 셀 영역(C) 및 콘택 영역(CT)이 패터닝된다.
제4 슬릿(SL4)은 콘택 영역(CT)에 위치되며, 구조물(ST)을 관통하는 깊이로 형성된다. 제4 슬릿(SL4)은 제1 또는 제2 슬릿(SL1, SL2)과 교차되도록 제1 방향(I-I')으로 확장될 수 있으며, 라인 형태, 아일랜드 형태 등 다양한 형태를 가질 수 있다. 제4 슬릿(SL4) 내에 형성된 제3 절연막(41)은 제4 슬릿 절연막일 수 있다.
도 6a 내지 도 6c 참조하면, 셀 영역(C)에 위치된 제5 슬릿(SL5) 및 콘택 영역(CT)에 위치된 제6 슬릿(SL6)을 형성한다.
제5 슬릿(SL5)은 구조물(ST)을 관통하는 깊이로 형성된다. 제5 슬릿(SL5)은 셀 영역(C)에 위치된 트렌치(T), 특히, 제2 라인 패턴(LP2)의 상부에 위치되며, 제1 희생막(34)까지 확장될 수 있다. 제5 슬릿(SL5)은 제2 라인 패턴(LP2)과 동일한 폭을 갖거나 더 좁은 폭을 가질 수 있다. 또한, 제5 슬릿(SL5)은 제2 라인 패턴(LP2)과 동일한 길이를 갖거나 더 짧은 길이를 가질 수 있다. 제5 슬릿(SL5)은 제1 슬릿(SL1) 절연막과 일부 중첩될 수 있다. 따라서, 제5 슬릿(SL5) 형성시에 제1 슬릿 절연막이 일부 식각되고, 제5 슬릿(SL5) 내에 제1 슬릿 절연막이 노출될 수 있다.
제6 슬릿(SL6)은 구조물(ST)을 관통하는 깊이로 형성된다. 제6 슬릿(SL6)은 콘택 영역(CT)에 위치된 트렌치(T)의 상부에 위치되며, 제1 희생막(34)까지 확장될 수 있다. 제6 슬릿(SL6)은 트렌치(T)와 동일한 폭을 갖거나 더 좁은 폭을 가질 수 있다. 또한, 제6 슬릿(SL5)은 트렌치(T)와 동일한 길이를 갖거나 더 짧은 길이를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 제5 슬릿(SL5)을 통해 노출된 제1 희생막(34) 및 제2 희생막(33)을 제거하여 제2 개구부(OP2)를 형성한다. 이를 통해, 제2 개구부(OP2) 내에 다층 유전막(38)이 일부 노출된다. 이어서, 제2 개구부(OP2) 내에 노출된 다층 유전막(38) 및 제5 및 제6 슬릿들(SL5, SL6)을 통해 노출된 제1 물질막들(35)을 제거한다. 여기서, 제1 물질막들(35)이 제거된 영역에 제3 개구부들(OP3)이 형성된다. 또한, 제2 개구부(OP2)를 통해 필라(39)의 하부가 노출되고, 제3 개구부(OP3)를 통해 다층 유전막(38)이 노출된다.
도 8a 및 도 8b를 참조하면, 제2 개구부(OP2) 내에 제2 도전막(42)을 형성한다. 제2 도전막(42)은 트렌치(T) 내에 형성된 기저부(42A) 및 기저부(42A)로부터 돌출된 돌출부들(42B)을 포함한다. 여기서, 제2 도전막(42)은 제2 소스막일 수 있다.
또한, 제3 개구부들(OP3) 내에 제3 도전막들(43)을 형성한다. 여기서, 제3 도전막들(43)은 메모리 셀 또는 선택 트랜지스터의 게이트 전극일 수 있다. 이때, 제3 도전막들(43)을 형성하기 전에 유전막(44)을 형성할 수 있으며, 유전막(44)은 전하차단막일 수 있다.
이어서, 제5 및 제5 슬릿들(SL5, SL6) 내에 제4 절연막(45)을 형성한다. 여기서, 제5 슬릿(SL5) 내에 형성된 제4 절연막(45)은 제5 슬릿 절연막이고, 제6 슬릿(SL6) 내에 형성된 제4 절연막(45)은 제6 슬릿 절연막일 수 있다.
제5 슬릿 절연막은 제1 슬릿 절연막과 연결되므로, 구조물(ST)의 하부는 제1 및 제5 슬릿 절연막에 의해 셀 영역(C) 및 콘택 영역(CT)이 패터닝된다. 또한, 구조물(ST)의 상부는 제5 슬릿 절연막에 의해 셀 영역(C)만 패터닝된다. 따라서, 하부 구조물(ST)에 포함된 제3 도전막들(43)은 제1 슬릿 절연막, 제3 슬릿 절연막 및 제5 슬릿 절연막에 의해 라인 형태로 패터닝되는 반면, 상부 구조물(ST)에 포함된 제3 도전막들(43)은 셀 영역(C)만 패터닝된다. 이러한 경우, 하부 구조물(ST)에 포함된 제3 도전막들(43)은 제5 슬릿(또는 제3 슬릿)을 기준으로 좌측에 위치된 제3 도전막(43)과 우측에 위치된 제3 도전막(43)에 각각 바이어스를 인가할 수 있다. 반면에, 상부 구조물(ST)에 포함된 제3 도전막들(43)은 제5 슬릿(또는 제3 슬릿)을 기준으로 좌측에 위치된 제3 도전막(43)과 우측에 위치된 제3 도전막(43)에 동일한 바이어스가 인가된다.
도 9a 및 도 9b는 본 발명의 변형된 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 도 9a는 앞서 설명한 도 4b에 대응되며, 도 9b는 앞서 설명한 도 8b에 대응된다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 9a를 참조하면, 제1 개구부(OP1)가 제2 희생막(33)까지 확장된 깊이로 형성된다. 따라서, 메모리막(38) 및 필라(39) 또한 제2 희생막(33)까지 확장된 깊이로 형성될 수 있다. 이 밖에도, 제1 개구부(OP1)가 트렌치(T)를 관통하여 제1 도전막(33)까지 확장되도록 형성하는 것도 가능하다. 또한, 도 9b를 참조하면, 도 9a를 참조하여 설명한 실시예에 비해 필라(39)가 제2 도전막(42)에 깊게 함입된다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10a를 참조하면, 기판(30) 상에, 제1 절연막(31), 제1 도전막(32), 제1 희생막(34) 및 제2 희생막(33)을 형성한 후, 교대로 적층된 제1 물질막들(35) 및 제2 물질막들(36)을 포함하는 제1 구조물(ST1)을 형성한다. 본 실시예에서는, 제1 물질막들(35)이 도전막이고, 제2 물질막들(36)이 절연막인 경우에 대해 설명하도록 한다.
이어서, 제1 구조물(ST1)을 관통하는 제1 개구부(OP1)를 형성한 후, 제1 개구부(OP1) 내에 제1 다층 유전막(38), 제1 필라(39) 및 제1 갭필 절연막(40)을 형성한다.
이어서, 제1 구조물(ST1) 상에 제3 희생막(50) 및 제4 희생막(51)을 차례로 형성한다. 제4 희생막(51)은 제1 필라(39)와 향후 형성될 제2 필라의 연결 패턴이 형성될 영역을 확보하기 위한 것이므로, 적어도 하나의 제1 필라(41)와 중첩되도록 형성된다. 예를 들어, 제3 희생막(50)은 산화물을 포함하고, 제4 희생막(51)은 폴리실리콘을 포함할 수 있다.
여기서, 제4 희생막(51)은 제2 절연막(52) 내에 형성될 수 있다. 일 예로, 제3 희생막(50) 상에 제2 절연막(52)을 형성한 후, 제2 절연막(52)을 일부 식각하여 트렌치를 형성한다. 이어서, 트렌치 내에 제4 희생막(51)을 형성한다. 이어서, 제4 희생막(41) 및 기 형성된 제2 절연막(52)을 덮도록 제2 절연막(52)을 한번 더 형성할 수 있다. 다른 예로, 제1 구조물(ST1) 상에 제3 희생막(50)을 형성한 후, 제3 희생막(50) 상에 원하는 패턴의 제4 희생막(51)을 형성한다. 이어서, 제4 희생막(51)이 형성된 제3 희생막(50) 상에, 제2 절연막(52)을 형성한다.
이어서, 제2 절연막(52) 상에 교대로 적층된 제1 물질막들(53) 및 제2 물질막들(54)을 포함하는 제2 구조물(ST2)을 형성한다. 여기서, 제1 물질막들(35)은 도전막으로 형성되고, 제2 물질막들(36)은 절연막으로 형성된다.
이어서, 제2 구조물(ST2)을 관통하는 제2 개구부들(OP2)을 형성한 후, 제2 개구부들(OP2) 내에 제2 다층 유전막들(55), 제2 필라들(56) 및 제2 갭필 절연막들(57)을 형성한다. 여기서, 제2 개구부들(OP2)은, 제1 필라(39)의 상부와 제2 필라(56)의 하부가 중첩되도록, 제1 필라들(39)을 일부 식각하는 깊이로 형성될 수 있다. 또한, 제2 필라들(56)은 제1 필라들(39)에 각각 대응되는 위치에 형성된다.
도 10b를 참조하면, 제2 구조물(ST2), 제2 절연막(52), 제3 희생막(50), 제4 희생막(51), 제1 구조물(ST1) 및 제1 희생막(34)을 관통하는 슬릿(SL)을 형성한다. 이어서, 슬릿(SL)을 통해 노출된 제1 희생막(34), 제2 희생막(33) 및 제4 희생막(51)을 제거하여, 제3 개구부(OP3) 및 제4 개구부(OP4)를 형성한다. 이를 통해, 제1 다층 유전막(38)의 일부가 제3 개구부(OP3) 내에 노출되고, 제2 다층 유전막(55)의 일부가 제4 개구부(OP4) 내에 노출된다.
이어서, 제3 및 제4 개구부들(OP3, OP4) 내에 노출된 제1 및 제2 다층 유전막들(38, 55)을 제거한다. 이를 통해, 제1 필라(39)의 일부가 제3 개구부(OP3) 내에 노출되고, 제2 필라(56)의 일부가 제4 개구부(OP4) 내에 노출된다.
도 10c를 참조하면, 제3 개구부(OP1) 내에 노출된 제1 도전막(32) 및 제1 필라(39) 상에 제2 도전막(42)을 형성한다. 예를 들어, 선택적 성장 방식으로, 실리콘을 포함하는 제2 도전막(42)을 성장시킨다. 이때, 선택적 성장으로 제2 도전막(42)을 성장시키기 전에, 제1 도전막(32) 및 제1 필라(39)의 표면에 형성된 자연 산화막을 제거하기 위한 건식 세정 공정을 실시할 수 있다. 건식 세정 공정을 실시한 후에는 진공 브레이크(vacuum break) 없이 선택적 성장 공정을 바로 실시할 수 있다.
또한, 제4 개구부(OP4) 내에 노출된 제1 필라(39) 및 제2 필라(56) 상에 연결 패턴(59)을 형성한다. 예를 들어, 선택적 성장 방식으로, 제1 필라들(39) 및 제2 필라들(56)로부터 연결 패턴들(59)을 성장시킨다. 이때, 이웃한 연결 패턴들(59)이 상호 연결되지 않도록, 성장 조건을 조절한다. 이를 통해, 실리콘을 포함하는 연결 패턴(59)이 형성된다. 이어서, 제1 개구부(OP1), 제2 개구부(OP2) 및 슬릿(SL) 내에 제3 절연막(60)을 형성한다.
전술한 바와 같은 공정에 따르면, 종횡비가 큰 필라를 두번으로 나누어 형성하므로, 전자 장치의 제조 공정 난이도를 낮출 수 있다. 또한, 건식 세정 공정을 실시한 후에 선택적 성장 방식으로 제1 필라(39)과 제2 필라(56)를 연결시키는 연결 패턴(59)을 형성함으로써, 제1 필라(39)와 제2 필라(56)의 콘택 저항을 감소시킬 수 있다. 또한, 연결 패턴(59)과 제2 도전막(42)을 동시에 형성하므로, 전자 장치의 제조 공정을 간소화할 수 있다.
도 11a 내지 도 11d는 본 발명의 변형된 실시예에 따른 전자 장치의 구조를 설명하기 위한 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하고, 레이아웃 중심으로 설명하도록 한다.
도 11a를 참조하면, 셀 영역(C) 및 콘택 영역(CT)에 위치된 제1 및 제2 트렌치(T1-1, T1-2, T2)를 형성한다. 제1 트렌치(T1-1, T1-2)는 메모리 블록(MB)의 내부에 위치되거나, 이웃한 메모리 블록들(MB) 간의 경계에 위치된다. 또한, 제2 트렌치(T2)는 콘택 영역(CT)에 위치된다.
각각의 제1 트렌치들(T1-1, T1-2)은 제1 내지 제3 라인 패턴들(LP1~LP3) 및 이들을 연결시키는 아일랜드 패턴들(IP)을 포함한다. 여기서, 제1 트렌치(T1-1)과 제1 트렌치(T1-2)는 동일하거나 상이한 형태를 가질 수 있으며, 제2 라인 패턴(LP2)의 길이가 상이할 수 있다. 예를 들어, 제1 트렌치(T1-1)는 제1 트렌치(T1-2)에 비해 긴 길이의 제2 라인 패턴(LP2)을 포함한다. 또한, 제1 트렌치(T1-1)의 제2 라인 패턴(LP2)은 셀 영역(C)부터 콘택 영역(CT)까지 확장되어, 이웃한 메모리 블록들(MB)의 제1 도전막(32)을 상호 분리시킨다.
도 11b를 참조하면, 콘택 영역(CT)에 하부 구조물을 관통하는 제1 슬릿들(SL1)을 형성한다. 제1 슬릿들(SL1)은 제2 트렌치들(T2)의 사이에 위치되며, 일부 제1 슬릿들(SL1)은 제1 트렌치(T1-2)와 중첩된다. 제1 슬릿들(SL1) 내에는 제1 슬릿 절연막을 형성한다.
도 11c를 참조하면, 셀 영역(C)의 이웃한 제1 트렌치들(T1-1, T1-2)의 사이에 위치된 제3 슬릿(SL3) 및 콘택 영역(CT)에 위치된 제4 슬릿들(SL4)을 형성한다.
제3 슬릿(SL3)은 구조물(ST)을 관통하는 깊이로 형성되며, 제1 슬릿 절연막을 노출시킨다. 따라서, 제3 슬릿(SL3) 내에 형성된 제3 슬릿 절연막은 제1 슬릿 절연막과 연결된다.
제4 슬릿(SL4)은 제1 및 제2 트렌치들(T1-1, T1-2, T2)의 사이에 위치되며, 동일하거나 상이한 길이를 가질 수 있다. 또한, 제4 슬릿들(SL4) 중 일부는 제1 슬릿(SL1)과 교차될 수 있다. 제4 슬릿들(SL4) 내에는 제4 슬릿 절연막을 형성한다.
도 11d를 참조하면, 이웃한 메모리 블록들(MB) 간의 경계에 위치된 제2 슬릿(SL2), 셀 영역(C)에 위치된 제5 슬릿(SL5) 및 콘택 영역(CT)에 위치된 제6 슬릿(SL6)을 형성한다.
제2 슬릿(SL2)은 구조물(ST)을 관통하는 깊이로 형성되며, 제1 트렌치(T1-1)의 제2 라인 패턴(LP2)의 상부에 위치될 수 있다. 제2 슬릿(SL2)은 제2 라인 패턴(LP2)에 비해 좁은 폭 및 짧은 길이를 가질 수 있다.
제5 슬릿(SL5)은 구조물(ST)을 관통하는 깊이로 형성되며, 제1 트렌치(T1-2)의 제2 라인 패턴(LP2)의 상부에 위치될 수 있다. 또한, 제1 슬릿(SL1)과 중첩될 수 있다.
제6 슬릿(SL6)은 제2 트렌치(T2)의 상부에 위치될 수 있으며, 제2 트렌치(T2)에 비해 좁은 폭 및 짧은 길이를 가질 수 있다.
이러한 레이아웃의 경우, 제2, 제5 및 제6 슬릿(SL2, SL5, SL6)을 통해, 제1 및 제2 희생막들(34,33)을 제2 도전막(42)으로 대체하고 제1 물질막들(35)을 제3 도전막들(43)로 대체할 수 있다. 또한, 제2, 제5 및 제6 슬릿들(SL2, SL5, SL6) 내에는 제2, 제5 및 제6 슬릿 절연막들을 형성하고, 제5 슬릿 절연막은 제1 슬릿 절연막과 연결된다. 이 밖에도 슬릿의 형태, 배열, 형성 순서 등은 다양하게 변경될 수 있다.
도 12a 내지 도 16a 및 도 12b 내지 도 16b는 본 발명의 일 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 도 7b 및 8b의 E 영역을 확대한 부분 확대도이고, 각 번호의 b도는 도 7b 및 도 8b의 F 영역을 확대한 부분 확대도이다.
도 12a 및 도 12b를 참조하면, 다층 유전막(38)은 제1 개구부(OP1)의 내면을 따라 형성된 제1 유전막(38A), 제1 유전막(38A) 상에 형성되고 제1 유전막(38A) 대비 식각 선택비가 높은 제2 유전막(38B) 및 제2 유전막(38B) 상에 형성되고 제2 유전막(38B) 대비 식각 선택비가 높은 제3 유전막(38C)을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 각 유전막의 기능에 따라 전하차단막(38A), 데이터 저장막(38B) 및 터널절연막(38C)으로 명명하여 설명하도록 한다.
제1 개구부(OP1) 내에 전하차단막(38A), 데이터 저장막(38B) 및 터널절연막(38C)을 차례로 형성한 후, 필라(39) 및 갭필 절연막(40)을 형성한다. 이어서, 제5 슬릿(SL5)을 통해 제1 희생막(34)을 제거하면 제2 개구부(OP2)가 형성된다. 이를 통해, 제2 개구부(OP2) 내에 전하차단막(38A)이 노출된다.
도 13a 및 도 13b를 참조하면, 제2 개구부(OP2) 내에 노출된 전하차단막(38A)을 제거한다. 이를 통해, 제2 개구부(OP2) 내에 데이터 저장막(38B)이 노출된다. 여기서, 전하차단막(38A) 및 제2 물질막들(36)이 산화물을 포함하는 경우, 전하차단막(38A)의 식각시에 제5 슬릿(SL5)을 통해 노출된 제2 물질막들(36)이 일부 두께 식각될 수 있다. 이러한 경우, 제1 물질막들(35)이 제2 물질막들(36)에 비해 돌출되어 제2 슬릿(SL2), 제5 슬릿(SL5) 및 제6 슬릿(SL6)의 내벽에 요철이 형성될 수 있다.
또한, 전하차단막(38A), 제2 물질막들(36) 및 제2 희생막(33)이 산화물을 포함하는 경우, 전하차단막(38A)의 식각 시에 제2 개구부(OP2)를 통해 노출된 제2 희생막(33) 및 제2 물질막(36)이 일부 두께 식각될 수 있다. 따라서, 제2 개구부(OP2)가 확장될 수 있다.
도 14a 및 도 14b를 참조하면, 제2 개구부(OP2) 내에 노출된 데이터 저장막(38B)을 제거한다. 이를 통해, 제2 개구부(OP2) 내에 터널절연막들(38C)이 노출된다. 이때, 데이터 저장막(38B)은 전하차단막(38A)에 비해 깊은 깊이로 제거될 수 있다. 또한, 데이터 저장막(38B) 제거에 의해, 제2 개구부(OP2)가 수직 방향으로 확장된다.
여기서, 데이터 저장막(38B) 및 제1 물질막들(35)이 질화물을 포함하는 경우, 제2 데이터 저장막(38B)의 식각 시에 제1 물질막들(35)이 식각될 수 있다. 따라서, 제1 물질막들(35)이 제거된 영역에 제3 개구부들(OP3)이 형성된다.
도 15a 및 도 15b를 참조하면, 제2 개구부(OP2) 내에 노출된 터널절연막(38C)을 제거한다. 이때, 제2 개구부(OP2) 내에 노출된 전하차단막(38A)이 함께 제거될 수 있으며, 터널절연막(38C) 및 전하차단막(38A)은 데이터 저장막(38B)이 제거된 깊이와 실질적으로 동일한 깊이로 제거될 수 있다. 이를 통해, 제2 개구부(OP2) 내에 필라들(39)이 노출된다. 여기서, 터널절연막(38C) 및 제2 물질막들(36)이 산화물을 포함하는 경우, 터널절연막(38C)의 식각 시에 제2 물질막들(36)이 일부 식각될 수 있다.
또한, 잔류하는 제2 희생막(33)이 완전히 제거되어 제2 개구부(OP2) 내에 제1 도전막(32)이 노출될 수 있다. 참고로, 터널절연막(38C) 제거 시에 제3 개구부들(OP3)을 통해 노출된 전하차단막(38A)이 일부 또는 전체가 제거될 수 있으나, 향후 제3 도전막(43)을 형성하기 전에 유전막(44)을 추가로 형성함으로써 전하차단막(38A)의 기능을 보완할 수 있다.
도 16a 및 도 16b를 참조하면, 제2 개구부(OP2)를 통해 노출된 제1 도전막(32) 및 필라(39) 상에 제2 도전막(42)을 형성한다. 일 예로, 선택적 성장 방식으로 제1 도전막(32) 및 필라(39)로부터 도프드 폴리실리콘을 성장시킴으로써, 제2 도전막(42)을 형성한다. 이러한 경우, 제2 개구부(OP2) 내에 선택적으로 도프드 폴리실리콘이 성장되며, 제3 개구부(OP3) 내에는 도프드 폴리실리콘이 성장되지 않는다. 다른 예로, 제2 개구부(OP2) 내에 도프드 폴리실리콘을 증착하여 제2 도전막(42)을 형성한다. 이러한 경우, 제2 개구부(OP2) 뿐만 아니라 제3 개구부(OP3) 내에도 도프드 폴리실리콘이 일부 증착될 수 있다. 또 다른 예로, 제2 개구부(OP2) 내에 노출된 제1 도전막(32) 및 필라(39)를 실리사이드화하여 제2 도전막(42)을 형성한다. 먼저, 노출된 제1 도전막(32) 및 필라(39)에 불순물을 도핑한 후, 금속막을 형성한다. 이어서, 금속막과 불순물 도핑 영역을 반응시켜 실리사이드막을 형성한다.
이어서, 제2 슬릿(SL2), 제5 슬릿(SL5), 제6 슬릿(SL6) 및 제3 개구부들(OP3)의 내면을 따라 유전막(44)을 형성한 후, 제3 개구부들(OP3) 내에 제3 도전막들(43)을 형성한다. 이어서, 제2 슬릿(SL2), 제5 슬릿(SL5) 및 제6 슬릿(SL6) 내에 제4 절연막(45)을 형성한다.
한편, 도 10a 내지 도 10c를 참조하여 설명한 전자 장치의 경우, 앞서 설명한 제조 방법을 응용하여 제2 도전막(42) 및 연결 패턴(59)을 형성할 수 있다. 예를 들어, 선택적 성장 방식으로, 실리콘을 포함하는 제2 도전막(42) 및 연결 패턴(59)을 형성할 수 있다.
도 17a 내지 도 17c 및 도 18a 내지 도 18c는 본 발명의 일 실시예에 따른 전자 장치의 제조 방법을 설명하기 위한 확대도이다. 각 번호의 a도는 도 10b 또는 도 10c의 H영역에 대응되고, 각 번호의 b도는 도 10b 또는 도 10c의 I영역에 대응되고, 각 번호의 c도는 도 10b 또는 도 10c의 J영역에 대응된다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 17a 내지 도 17c를 참조하면, 제3 개구부(OP3)를 통해 노출된 제1 다층 유전막(38), 제1 희생막(34) 및 제2 희생막(33)을 제거한다. 또한, 제4 개구부(OP4)를 통해 노출된 제2 다층 유전막(55), 제3 희생막(50) 및 제4 희생막(51)을 제거한다. 이를 통해, 제3 개구부(OP3) 내에 제1 필라(39) 및 제1 도전막(32)이 노출되고, 제4 개구부(OP4) 내에 제1 필라(39) 및 제2 필라(56)가 노출된다.
여기서, 제1 물질막(35)이 도프드 실리콘막 등의 도전막으로 형성된 경우, 제1 및 제2 데이터 저장막들(38B, 55B)을 제거하는 과정에서 제1 물질막(35)은 제거되지 않는다. 또한, 제1 및 제2 터널절연막(38C, 55C) 및 제1 및 제2 전하차단막(38A, 55A)을 제거하는 과정에서 제2 물질막들(36)이 제거될 수 있으며, 이러한 경우, 슬릿(SL)의 내벽에 요철이 형성되어 제1 물질막들(35)이 돌출될 수 있다.
이어서, 노출된 제1 필라(39), 제2 필라(56) 및 제1 도전막(32)에 불순물을 도핑할 수 있다. 예를 들어, PH3 가스 등과 같이 불순물을 포함한 가스 분위기에서 열처리 공정을 실시하거나, As, P 등의 N타입 불순물을 플라즈마 도핑한다. 이를 통해, 불순물 도핑 영역(39A, 56A, 32A)이 형성된다. 이때, 제1 물질막들(35)에도 불순물 도핑 영역(35A)이 형성될 수 있다.
도 18a 내지 도 18c를 참조하면, 불순물 도핑 영역(39A, 56A, 32A)을 실리사이드화시켜 제2 도전막(44) 및 연결 패턴(59)을 형성한다. 예를 들어, 슬릿(SL), 및 제3 및 제4 개구부(OP3, OP4)를 통해 불순물 도핑 영역(39A, 56A, 32A) 상에 금속막을 형성한다. 여기서, 금속막은 코발트, 니켈 등을 포함할 수 있다. 이어서, 열처리 공정 등으로 불순물 도핑 영역(39A, 56A, 32A)을 금속막과 반응시켜 실리사이드시킨다. 이를 통해, 실리사이드막을 포함하는 제2 도전막(44) 및 연결 패턴(59)이 형성된다. 또한, 제1 물질막들(35)이 폴리실리콘을 포함하는 경우, 제1 물질막들(35)의 불순물 도핑 영역(35A)에도 실리사이드막(35C)이 형성될 수 있다.
참고로, 제1 필라(39)에 형성된 불순물 도핑 영역(39A)과 제1 도전막(32)에 형성된 불순물 도핑 영역(32A)은 실리사이드화 과정에서 연결되어 제2 도전막(42)을 형성한다. 또한, 제1 필라(39)에 형성된 불순물 도핑 영역(39A)과 제2 필라(56A) 상에 형성된 불순물 도핑 영역(56A)은 실리사이드화 과정에서 연결되어 연결 패턴(59)을 형성한다.
도 19는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 19에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 18c를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 도전막들 및 다수의 절연막들을 포함하는 구조물; 및 상기 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 구조물의 내부로 확장되고, 상기 다수의 채널막들의 일부를 감싸는 다수의 돌출부들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 제조가 용이하고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 개선할 수 있다.
도 20은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 20에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 18c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(1200')는트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 도전막들 및 다수의 절연막들을 포함하는 구조물; 및 상기 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 구조물의 내부로 확장되고, 상기 다수의 채널막들의 일부를 감싸는 다수의 돌출부들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 제조가 용이하고 특성이 개선된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 특성 또한 개선시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 21은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 21에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 18c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(2100)는 트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 도전막들 및 다수의 절연막들을 포함하는 구조물; 및 상기 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 구조물의 내부로 확장되고, 상기 다수의 채널막들의 일부를 감싸는 다수의 돌출부들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 20을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 제조가 용이하고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 개선할 수 있다.
도 22는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 22에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 18c를 참조하여 설명된 메모리 스트링을 포함할 수 있다. 또한, 메모리 장치(3500)는 트렌치를 포함하는 제1 소스막; 상기 트렌치 내에 형성된 제2 소스막; 상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 도전막들 및 다수의 절연막들을 포함하는 구조물; 및 상기 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 채널막들을 포함하며, 상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 구조물의 내부로 확장되고, 상기 다수의 채널막들의 일부를 감싸는 다수의 돌출부들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 제조가 용이하고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 기판 12: 절연막
13: 제1 소스막 14: 제2 소스막
14A: 기저부 14B: 돌출부
15: 유전막 16: 도전막
17: 절연막 18: 유전막
19: 필라 20: 갭필 절연막
21: 슬릿 절연막

Claims (35)

  1. 트렌치를 포함하는 제1 소스막;
    상기 트렌치 내에 형성된 제2 소스막;
    상기 제1 및 제2 소스막들 상에 교대로 형성된 다수의 제1 도전막들 및 다수의 제1 절연막들을 포함하는 제1 구조물; 및
    상기 제1 구조물을 관통하여 상기 제2 소스막의 내부까지 확장된 다수의 제1 채널막들
    을 포함하며,
    상기 제2 소스막은 상기 트렌치의 내부에 형성되어 이웃한 상기 제1 채널막들을 전기적으로 연결하는 기저부 및 상기 기저부로부터 돌출되어 상기 제1 구조물의 내부로 확장되고, 상기 다수의 제1 채널막들의 일부를 감싸는 다수의 돌출부들을 포함하는 전자 장치.
  2. 제1항에 있어서,
    상기 제1 도전막들과 상기 다수의 제1 채널막들의 사이에 개재된 다수의 제1 메모리막들
    을 더 포함하는 전자 장치.
  3. 제1항에 있어서,
    상기 제2 소스막은 상부면에 홈을 포함하는 전자 장치.
  4. 제3항에 있어서,
    상기 제1 구조물을 관통하여 상기 홈을 노출시키는 슬릿; 및
    상기 슬릿 및 상기 홈 내에 형성된 슬릿 절연막을 더 포함하는 전자 장치.
  5. 제1항에 있어서,
    상기 제1 구조물 상에 형성되고, 교대로 형성된 제2 도전막들 및 제2 절연막들을 포함하는 제2 구조물; 및
    상기 제2 구조물을 관통하고 상기 다수의 제1 채널막들과 대응되는 위치에 형성되는 제2 채널막들을 더 포함하는 전자 장치.
  6. 제5항에 있어서,
    상기 제1 구조물과 상기 제2 구조물의 사이에 형성되며, 상기 제2 채널막들과 상기 제1 채널막들을 전기적으로 연결하는 연결 패턴을 더 포함하는 전자 장치.
  7. 제5항에 있어서,
    상기 제2 물질막들과 상기 제2 채널막들의 사이에 개재된 다수의 제2 메모리막들을 더 포함하는 전자 장치.
  8. 제1항에 있어서,
    상기 트렌치는,
    일 방향으로 확장된 제1 내지 제3 라인 패턴들; 및
    상기 제1 내지 제3 라인 패턴들을 연결시키는 아일랜드 패턴들을 포함하는 전자 장치.
  9. 제8항에 있어서,
    상기 제1 채널막들은 상기 제1 및 제3 라인 패턴들의 상부에 위치되고, 상기 제2 라인 패턴의 상부에 상기 제1 구조물을 관통하는 슬릿 절연막이 위치된 전자 장치.
  10. 제8항에 있어서,
    상기 제2 라인 패턴은 이웃한 메모리 블록들 간의 경계에 위치된 전자 장치.
  11. 제1 도전막;
    상기 제1 도전막 상에 형성되고, 관통홀을 포함하는 적층물;
    상기 관통홀 내에 형성되는 관통부 및 상기 관통부와 연결되고 상기 제1 도전막 내부로 삽입된 돌출부를 포함하는 필라;
    상기 필라의 돌출부 및 상기 돌출부와 인접한 상기 관통부의 일부를 감싸도록 상기 제1 도전막과 상기 적층물 내에 형성되며, 상기 제1 도전막과 전기적으로 연결되는 제2 도전막; 및
    상기 제2 도전막이 감싸지 않는 상기 필라와 상기 적층물 사이에 개재된 유전막을 포함하는 전자 장치.


  12. 제11항에 있어서,
    상기 필라는 반도체 또는 도전막을 포함하는 전자 장치.
  13. 트렌치를 포함하는 제1 소스막을 형성하는 단계;
    상기 트렌치 내에 제1 희생막을 형성하는 단계;
    상기 제1 소스막 상에 교대로 형성된 제1 물질막들 및 제2 물질막들을 포함하는 제1 구조물을 형성하는 단계;
    상기 제1 구조물을 관통하고 상기 제1 희생막까지 연장되도록 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 내에 제1 채널막들을 형성하는 단계;
    상기 제1 구조물을 관통하고 상기 제1 희생막까지 확장된 슬릿을 형성하는 단계;
    상기 슬릿을 통해 상기 제1 희생막을 제거하여 제2 개구부를 형성하는 단계; 및
    상기 제2 개구부를 통해 노출된 상기 제1 채널막들과 접하도록, 상기 제2 개구부 내에 제2 소스막을 형성하는 단계를 포함하는 전자 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 희생막을 형성하기 전에, 상기 트렌치의 내면을 따라 제2 희생막을 형성하는 단계; 및
    상기 제1 채널막을 형성하기 전에, 상기 제1 개구부들 내에 제1 메모리막을 형성하는 단계를 더 포함하는 전자 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 소스막을 형성하기 전에, 상기 제1 희생막을 제거하여 상기 제2 개구부 내에 노출시킨 상기 제1 메모리막 및 상기 제2 희생막을 제거하는 단계를 더 포함하는 전자 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제2 희생막은 산화물, 질화물, 티타늄 질화물, 티타늄, 티타늄 질화물 및 금속 중 적어도 하나를 포함하는 전자 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제1 개구부를 형성하는 단계는,
    상기 제1 구조물 및 상기 제1 희생막을 관통하고 상기 제2 희생막까지 연장되도록 상기 제1 개구부를 형성하는 전자 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제1 메모리막을 형성하는 단계는,
    각각의 상기 제1 개구부 내에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 상기 제1 유전막 대비 식각 선택비가 높은 제2 유전막을 형성하는 단계; 및
    상기 제2 유전막 상에 상기 제2 유전막 대비 식각 선택비가 높은 제3 유전막을 형성하는 단계를 포함하는 전자 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 개구부를 통해 노출된 상기 제1 유전막을 제거하는 단계;
    상기 제1 유전막을 제거하여 노출된 상기 제2 유전막을 상기 제1 유전막에 비해 깊은 깊이로 제거하는 단계; 및
    상기 제2 유전막을 제거하여 노출된 상기 제1 및 제3 유전막들을 제거하는 단계를 더 포함하는 전자 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 희생막을 형성하기 전에, 상기 트렌치의 내면을 따라 제2 희생막을 형성하는 단계를 더 포함하고, 상기 제1 유전막 제거 시에 상기 제2 희생막이 일부 제거되고, 상기 제1 및 제3 유전막들 제거 시에 잔류하는 상기 제2 희생막이 제거되는 전자 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제1 및 제3 유전막들을 제거하는 단계는, 상기 제2 유전막이 제거된 깊이로 상기 제1 및 제3 유전막들을 제거하는 전자 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 제2 유전막 제거 시에, 상기 슬릿을 통해 상기 제1 물질막들이 제거되어 제3 개구부들이 형성되는 전자 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 제3 개구부들 내에 도전막들을 형성하는 단계를 더 포함하는 전자 장치의 제조 방법.
  24. 제13항에 있어서,
    상기 제2 소스막을 형성하는 단계는, 상기 제1 채널막으로부터 선택적으로 도프드 폴리실리콘막을 성장시키는 전자 장치의 제조 방법.
  25. 제13항에 있어서,
    상기 제2 소스막을 형성하는 단계는, 상기 제1 채널막 상에 도프드 폴리실리콘을 증착하는 전자 장치의 제조 방법.
  26. 제13항에 있어서,
    상기 제2 도전막을 형성하는 단계는, 상기 유전막을 제거하여 노출된 상기 필라 상에 실리사이드막을 형성하는 전자 장치의 제조 방법.
  27. 제13항에 있어서,
    상기 제1 채널막들을 형성한 후, 상기 제1 구조물 상에 제3 희생막을 형성하는 단계;
    상기 제1 구조물 상에 적어도 하나의 상기 제1 채널막와 중첩되도록 제4 희생막을 형성하는 단계;
    상기 제3 및 제4 희생막들 상에 제2 구조물을 형성하는 단계; 및
    상기 제2 구조물을 관통하고, 상기 제3 또는 제4 희생막까지 연장된 제2 채널막들을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 슬릿은 상기 제1 및 제2 구조물들을 관통하고, 상기 슬릿을 통해 상기 제1, 제3 및 제4 희생막들을 제거하는 전자 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제3 및 제4 희생막들을 제거하여 노출된 상기 제1 및 제2 채널막과 접하도록, 연결 패턴을 형성하는 단계
    를 더 포함하는 전자 장치의 제조 방법.
  30. 제1 희생막을 형성하는 단계;
    상기 제1 희생막 상에 관통홀을 포함하는 적층물을 형성하는 단계;
    상기 관통홀 내에 위치된 관통부 및 상기 관통부와 연결되고 상기 제1 희생막 내부로 삽입된 돌출부를 포함하는 필라를 형성하는 단계;
    상기 제1 희생막을 제거하는 단계;
    상기 돌출부 및 상기 돌출부와 인접한 상기 관통부의 일부를 감싸도록 상기 필라와 상기 제1 도전막 사이에 개재되는 제1 도전막을 형성하는 단계; 및
    상기 제1 도전막과 전기적으로 연결되는 제2 도전막을 형성하는 단계를 포함하는 전자 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 관통홀은 상기 제1 희생막까지 연장되는 깊이로 형성되는 전자 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 필라를 형성하기 전에, 상기 관통홀 내에 유전막을 형성하는 단계를 더 포함하는 전자 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 제1 희생막을 제거하여 상기 필라의 상기 돌출부에 상에 형성된 상기 유전막이 노출된 후, 노출된 상기 유전막을 제거하는 단계를 더 포함하는 전자 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 유전막 제거 시에 상기 필라의 상기 관통부 상에 형성된 상기 유전막이 일부 제거되는 전자 장치의 제조 방법.
  35. 제30항에 있어서,
    상기 필라는 반도체막 또는 도전막을 포함하는 전자 장치의 제조 방법.
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US14/732,390 US9570462B2 (en) 2014-12-29 2015-06-05 Electronic device and method for manufacturing the same
US15/398,467 US9991279B2 (en) 2014-12-29 2017-01-04 Method for manufacturing electronic device using sacrificial layer
US15/821,388 US10269827B2 (en) 2014-12-29 2017-11-22 Electronic device having stacked structures
US15/970,462 US10559587B2 (en) 2014-12-29 2018-05-03 Electronic device and method for manufacturing the same
US16/298,923 US10923497B2 (en) 2014-12-29 2019-03-11 Electronic device having stacked structures and method for manufacturing the same
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180053918A (ko) * 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US12193234B2 (en) 2021-05-06 2025-01-07 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
KR102498247B1 (ko) * 2015-12-21 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
TWI624007B (zh) * 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US9728266B1 (en) 2016-07-08 2017-08-08 Micron Technology, Inc. Memory device including multiple select gates and different bias conditions
KR102721966B1 (ko) * 2016-07-20 2024-10-29 삼성전자주식회사 메모리 장치
US10090318B2 (en) * 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US10431591B2 (en) * 2017-02-01 2019-10-01 Micron Technology, Inc. NAND memory arrays
US10083981B2 (en) 2017-02-01 2018-09-25 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
KR102333021B1 (ko) 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10224340B2 (en) * 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
JP6842386B2 (ja) * 2017-08-31 2021-03-17 キオクシア株式会社 半導体装置
KR102344984B1 (ko) 2017-11-10 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR102576211B1 (ko) 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102553126B1 (ko) * 2018-03-19 2023-07-07 삼성전자주식회사 채널 구조체를 갖는 메모리 장치
JP2019192663A (ja) 2018-04-18 2019-10-31 東芝メモリ株式会社 半導体メモリ
KR102721967B1 (ko) * 2018-08-17 2024-10-28 삼성전자주식회사 3차원 반도체 소자
JP2020035985A (ja) * 2018-08-31 2020-03-05 キオクシア株式会社 半導体記憶装置
JP7194813B2 (ja) * 2018-09-13 2022-12-22 長江存儲科技有限責任公司 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング
KR102633034B1 (ko) * 2018-10-02 2024-02-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102635442B1 (ko) * 2018-10-25 2024-02-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102682440B1 (ko) 2018-11-30 2024-07-05 삼성전자주식회사 수직형 메모리 장치
US10784273B2 (en) * 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11177269B2 (en) 2019-02-15 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10770476B1 (en) * 2019-04-01 2020-09-08 Macronix International Co., Ltd. Semiconductor structure for three-dimensional memory device and manufacturing method thereof
KR102712150B1 (ko) 2019-04-30 2024-09-30 삼성전자주식회사 반도체 메모리 소자
KR102833149B1 (ko) 2019-08-21 2025-07-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조방법
US20220326580A1 (en) * 2019-09-17 2022-10-13 Sony Group Corporation Capacitor structure, transistor array substrate, transistor array substrate production method, liquid crystal display device, and electronic apparatus
KR102744384B1 (ko) * 2019-10-10 2024-12-18 삼성전자주식회사 메모리 장치
KR102791603B1 (ko) * 2019-11-29 2025-04-08 에스케이하이닉스 주식회사 수직형 반도체 장치 및 그 제조 방법
WO2021146889A1 (en) 2020-01-21 2021-07-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having adjoined source contact structures and methods for forming the same
KR102811462B1 (ko) * 2020-01-30 2025-05-22 에스케이하이닉스 주식회사 반도체 장치 및 그의 제조 방법
JP2021129044A (ja) 2020-02-14 2021-09-02 キオクシア株式会社 半導体記憶装置
US11557597B2 (en) 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11121145B1 (en) 2020-03-03 2021-09-14 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11257839B2 (en) 2020-05-12 2022-02-22 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11387243B2 (en) 2020-05-13 2022-07-12 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11282847B2 (en) 2020-05-13 2022-03-22 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11393835B2 (en) 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11444101B2 (en) * 2020-06-30 2022-09-13 Sandisk Technologies Llc Spacerless source contact layer replacement process and three-dimensional memory device formed by the process
US11342347B2 (en) * 2020-06-30 2022-05-24 Sandisk Technologies Llc Spacerless source contact layer replacement process and three-dimensional memory device formed by the process
KR102738406B1 (ko) * 2020-09-24 2024-12-04 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템
KR20220167424A (ko) * 2021-06-11 2022-12-21 삼성전자주식회사 반도체 장치 및 데이터 저장 시스템
CN114899191A (zh) * 2022-05-05 2022-08-12 长江存储科技有限责任公司 三维存储器及其制备方法、存储器系统
US20240081070A1 (en) * 2022-09-06 2024-03-07 Micron Technology, Inc. Intervening polysilicon materials that are thicker at distal edges than at pillars defining memory cells and related apparatuses, systems, and methods
CN118175834A (zh) * 2022-12-09 2024-06-11 长江存储科技有限责任公司 存储器设备及其制造方法
JP2024100200A (ja) * 2023-01-13 2024-07-26 キオクシア株式会社 メモリデバイス

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140980A (en) * 1992-03-13 2000-10-31 Kopin Corporation Head-mounted display system
US5320684A (en) * 1992-05-27 1994-06-14 Mobil Solar Energy Corporation Solar cell and method of making same
US5391236A (en) * 1993-07-30 1995-02-21 Spectrolab, Inc. Photovoltaic microarray structure and fabrication method
US6057224A (en) * 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US7259038B2 (en) * 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
KR101196392B1 (ko) * 2006-11-28 2012-11-02 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7629247B2 (en) * 2007-04-12 2009-12-08 Sandisk 3D Llc Method of fabricating a self-aligning damascene memory structure
US7923330B2 (en) * 2007-10-02 2011-04-12 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
JP5300419B2 (ja) * 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130103942A (ko) 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20150115344A1 (en) 2013-10-29 2015-04-30 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
KR20150062768A (ko) * 2013-11-29 2015-06-08 삼성전자주식회사 이중 블로킹 절연막들을 갖는 반도체 메모리 소자를 제조하는 방법
KR20150067811A (ko) 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN104392962B (zh) * 2014-04-28 2017-06-13 中国科学院微电子研究所 三维半导体器件制造方法
KR20160080365A (ko) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20170027571A (ko) * 2015-09-02 2017-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102546653B1 (ko) 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR102812030B1 (ko) 2020-06-24 2025-05-26 삼성전자주식회사 반도체 장치
KR20250025037A (ko) 2020-07-31 2025-02-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 콘택 구조를 형성하기 위한 방법 및 이의 반도체 디바이스
US20230021060A1 (en) * 2021-07-16 2023-01-19 Micron Technology, Inc. Memory Array Comprising Strings Of Memory Cells And Method Used In Forming A Memory Array Comprising Strings Of Memory Cells

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180053918A (ko) * 2016-11-14 2018-05-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US12193234B2 (en) 2021-05-06 2025-01-07 SK Hynix Inc. Semiconductor memory device and manufacturing method of semiconductor memory device

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