KR20160016840A

KR20160016840A - 교정 장치

Info

Publication number: KR20160016840A
Application number: KR1020157034628A
Authority: KR
Inventors: 제랄드 에이치. 존슨; 바박 니쿠마네쉬; 치이 진; 울프강 마이첸
Original assignee: 테라다인 인코퍼레이티드
Priority date: 2013-06-07
Filing date: 2014-05-21
Publication date: 2016-02-15
Anticipated expiration: 2034-05-21
Also published as: CN105247383A; WO2014197208A1; US9164158B2; CN105247383B; SG11201509188VA; KR102178541B1; JP2016521852A; US20140361798A1; JP2019082482A

Abstract

복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 예시적인 장치가 개시된다. 이 예시적인 장치는 소켓에 연결 가능한 디바이스 인터페이스; 및 복수의 회로 경로를 포함하고, 각각의 회로 경로는, 디바이스 인터페이스를 통해, 테스트 시스템의 대응 채널에 연결 가능하고 공통의 노드에 연결되어 있다. 이 예시적인 장치는, 교정 동안, 신호들이 (i) 각각 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 나머지 회로 경로들을 통해 테스트 시스템으로 돌아오도록, 또는 (ii) 각각 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 상기 하나의 회로 경로를 통해 테스트 시스템으로 돌아오도록 구성되어 있다.

Description

교정 장치{CALIBRATION DEVICE}

본 발명은 일반적으로 테스트 시스템용 교정 장치에 관한 것이다.

ATE는 반도체, 전자 회로 및 인쇄회로기판 어셈블리와 같은 장치들을 테스트하기 위한 자동화된, 통상적으로 컴퓨터에 의해 구동되는 시스템을 의미한다. ATE에 의해 테스트되는 장치를 피시험 장치(DUT)라 한다.

ATE는 전형적으로 컴퓨터 시스템 및 테스팅 장치 또는 대응하는 기능을 가진 단일 장치를 포함한다. ATE는 DUT에 테스트 신호를 제공하고, DUT로부터 응답 신호를 수신하고, 이러한 응답 신호를 DUT가 테스트 자격을 충족하는지 여부를 판정하는 프로세싱을 위해 전송할 수 있다.

교정(calibration)은 ATE의 성능에 영향을 줄 수 있다. 예를 들어, ATE는 타이밍 정밀도(timing accuracy)를 달성하기 위해 교정될 수 있다. ATE에서, 타이밍 정밀도는, 여러 가지 중에서 특히, 미리 정해진 타이밍 제약을 충족하는 DUT에 신호를 인가하는 것을 포함한다. 예를 들어, 신호의 라이징 에지는 DUT를 정확하게 테스트하기 위해 규정된 시간 프레임 내에 DUT에 도달할 필요가 있을 수 있다. DUT의 동작 속도가 증가할수록, 전형적으로 테스트 동안 신호 시간 변동에 대하여 더 낮은 허용오차가 존재하기 때문에, 타이밍 정밀도는 더욱 더 중요해진다.

전형적으로, 타이밍 데스큐 교정(timing deskew calibration)(예컨대, 테스터 채널 간 신호 타이밍의 정렬)은 채널 내로 펄스를 보내는 단계 및 반사를 찾는 단계를 포함할 수 있는 TDR(time domain reflectometry) 또는 부하 보드를 통한 지연의 오프라인 측정과 결합된 로봇 교정(robotic calibration) 중 하나를 이용한다. 두 방법 모두 피코초 범위 내에서 스큐(skew) 달성을 어렵게 만드는 측정 오차를 겪는다. 이것은, 두 방법 모두에서, 타이밍 측정이 테스트 시간 동안, 예컨대, DUT 소켓 내에서 DUT가 놓인 위치에서 수행되지 않기 때문이다. 몇몇 타입의 교정이 소켓 랜딩 패턴(socket landing pattern)에서 프로빙을 이용하지만, 이는 전형적으로 각각의 교정 전에 소켓의 제거를 필요로 하여 시간 소비적이고, 부하 보드를 손상시킬 수 있으며 여전히 DUT가 놓인 위치에서의 타이밍을 반드시 달성하지도 못한다. 이는 또한 프로브, 케이블, 테스트 기기 등과 같은 외부 장치를 필요로 한다.

예시적인 장치는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하기 위한 것이다. 이 예시적인 장치는 소켓에 연결 가능한 디바이스 인터페이스; 및 복수의 회로 경로를 포함하고, 각각의 회로 경로는 디바이스 인터페이스를 통해, 테스트 시스템의 대응 채널에 연결 가능하고 공통의 노드에 연결되어 있다. 이 장치는, 교정 동안, 신호들이 (i) 각각 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 나머지 회로 경로들을 통해 테스트 시스템으로 돌아오도록, 또는 (ii) 각각 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 상기 하나의 회로 경로를 통해 테스트 시스템으로 돌아오도록 구성된다. 이 예시적인 장치는 아래의 특징 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

복수의 회로 경로 중 상기 나머지 회로 경로는 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 복수의 회로 경로를 포함할 수 있다. 신호들이 각각 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들은 복수의 회로 경로 중 상이한 회로 경로를 통해 테스트 시스템으로 돌아온다. 신호들이 각각 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들은 복수의 회로 경로의 상기 나머지 회로 경로 중 상이한 회로 경로를 통해 보내진다. 복수의 회로 경로 각각은 회로 트레이스 및/또는 임피던스 소자를 포함할 수 있다. 임피던스 소자는 공통의 노드를 포함하는 저항 분할기 네트워크의 일부분인 저항을 포함할 수 있다. 저항은 내장형 저항, 표면 장착형 저항 및 박막 저항으로 이루어진 그룹에서 선택될 수 있다. 임피던스 소자와 드라이버 임피던스 및 수신 채널의 부하 임피던스의 조합은 매칭된 임피던스 네트워크를 포함할 수 있다.

이 장치는 피시험 장치의 패키지 크기와 동일한 패키지 크기를 가질 수 있다. 교정은 테스트 시스템 내의 핀 일렉트로닉스를 이용하여 타이밍을 변경함으로써 채널의 타이밍을 정렬시키는 것을 포함할 수 있다. 이 장치는 테스트 시스템의 채널들이 최대 5피코초의 타이밍 오정렬(misalignment)을 가지도록 테스트 시스템 내의 채널들을 교정할 수 있다.

예시적인 테스트 시스템은 피시험 장치(DUT)로 신호를 보내고 그로부터 신호를 수신하는 채널을 포함할 수 있고, 각각의 채널은 DUT로 테스트 신호를 전송하고 DUT로부터 응답 신호를 수신하는 핀 일렉트로닉스를 포함하고, 각각의 채널은 대응 채널의 타이밍을 조절하기 위한 적어도 하나의 가변 지연 엘리먼트를 포함한다. 예시적인 테스트 시스템은 DUT에 채널을 인터페이싱하기 위한 소켓; 및 DUT를 대신하여 소켓 내에 연결되는, 테스트 시스템을 교정하기 위한 교정 장치를 포함할 수 있다. 이 교정 장치는 소켓에 연결 가능한 디바이스 인터페이스; 및 복수의 회로 경로를 포함하고, 각각의 회로 경로는 테스트 시스템의 대응 채널에, 디바이스 인터페이스를 통해, 연결 가능하고 공통의 노드에 연결되어 있다. 이 장치는, 교정 동안, 신호들이 (i) 각각 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 나머지 회로 경로들을 통해 테스트 시스템으로 돌아오도록, 또는 (ii) 각각 복수의 회로 경로 중 나머지 회로 경로들을 통해 테스트 시스템으로부터 보내지고, 그리고 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로 돌아오도록 구성되어 있다. 예시적인 테스트 시스템은 아래의 특징 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다.

복수의 회로 경로 중 상기 나머지 회로 경로는 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 복수의 회로 경로를 포함할 수 있다. 각각의 채널의 핀 일렉트로닉스는 테스트 신호를 출력하는 핀 드라이버 및 테스트 신호를 수신하는 비교기를 포함할 수 있다. 신호들이 각각 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들은 복수의 회로 경로 중 상이한 회로 경로를 통해 테스트 시스템으로 돌아온다. 신호들이 각각 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들은 복수의 회로 경로의 상기 나머지 회로 경로 중 상이한 회로 경로를 통해 보내진다. 복수의 회로 경로 각각은 회로 트레이스를 포함할 수 있다. 복수의 회로 경로 각각은 임피던스 소자를 포함할 수 있다. 임피던스 소자는 공통의 노드를 포함하는 저항 분할기 네트워크의 일부분인 저항을 포함할 수 있다. 임피던스 소자와 드라이버 임피던스 및 수신 채널의 부하 임피던스의 조합은 매칭된 임피던스 네트워크를 포함할 수 있다.

교정 장치는 DUT의 패키지 크기와 동일한 패키지 크기를 가질 수 있다. 교정은 채널 내의 가변 지연 엘리먼트에 의해 제공되는 지연을 변경함으로써 채널의 타이밍을 정렬시키는 것을 포함할 수 있다. 교정 장치는 테스트 시스템의 채널들이 최대 5피코초의 타이밍 오정렬을 가지도록 테스트 시스템 내의 채널들을 교정할 수 있다.

복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 예시적인 방법은 소켓에 연결 가능한 디바이스 인터페이스; 및 복수의 회로 경로를 포함하는 장치를 이용하는데, 각각의 회로 경로는, 디바이스 인터페이스를 통해, 테스트 시스템의 대응 채널에 연결 가능하고, 공통의 노드에 연결되어 있다. 이 예시적인 방법은 각각의 신호가 복수의 회로 경로로 중 하나의 회로 경로를 통해 보내지고, 복수의 회로 경로 중 나머지 회로 경로를 통해 테스트 시스템으로 돌아오도록 테스트 시스템으로부터 신호를 보내는 단계; 신호의 흐름(passage)을 기초로 타이밍 정보를 판정하는 단계; 및 타이밍 정보를 기초로 교정 정보를 판정하는 단계를 포함한다.

이 예시적인 방법은 아래의 특징 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다. 복수의 회로 경로 중 상기 나머지 회로 경로는 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 복수의 회로 경로를 포함할 수 있다. 타이밍 정보를 판정하는 단계는 타이밍 정보를 하나의 시스템의 식으로 결합하는 단계 및 상기 시스템의 식을 풀어 교정 정보를 풀어내는 단계를 포함할 수 있다.

복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 예시적인 방법은 소켓에 연결 가능한 디바이스 인터페이스; 및 복수의 회로 경로를 포함하는 장치를 이용하는데, 각각의 회로 경로는, 디바이스 인터페이스를 통해, 테스트 시스템의 대응 채널에 연결 가능하고, 공통의 노드에 연결되어 있다. 이 예시적인 방법은 각각의 신호가 복수의 회로 경로 중 하나의 세트의 회로 경로를 통해 보내지고, 복수의 회로 경로 중 하나의 회로 경로를 통해 테스트 시스템으로 돌아오도록 테스트 시스템으로부터 신호를 보내는 단계; 신호의 흐름을 기초로 타이밍 정보를 판정하는 단계; 및 타이밍 정보를 기초로 교정 정보를 판정하는 단계를 포함한다.

이 예시적인 방법은 아래의 특징 중 하나 이상을 단독으로 또는 조합하여 포함할 수 있다. 복수의 회로 경로 중 상기 세트의 회로 경로는 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 복수의 회로 경로를 포함할 수 있다. 타이밍 정보를 판정하는 단계는 타이밍 정보를 하나의 시스템의 식으로 결합하는 단계 및 시스템의 식을 풀어 교정 정보를 풀어내는 단계를 포함할 수 있다.

본 '발명의 내용' 색션을 포함하여, 본 명세서에 서술된 임의의 2 이상의 특징들은 여기 구체적으로 명시되지 않은 구현방법을 형성하기 위해 결합될 수 있다.

여기 서술된 시스템 및 기술 또는 그 일부분은 하나 이상의 비일시적 기계 판독 가능한 저장 매체 상에 저장되어 있고, 여기 서술된 오퍼레이션을 제어(예컨대, 조율)하기 위해 하나 이상의 프로세싱 장치 상에서 실행 가능한 명령어들을 포함하는 컴퓨터 프로그램 프로덕트로 구현되거나/그것에 의해 제어될 수 있다. 여기 서술된 시스템 및 기술 또는 그 일부분은 장치, 방법, 또는 하나 이상의 프로세싱 장치 및 다양한 오퍼레이션을 구현하기 위해 실행 가능한 명령어들을 저장하는 메모리를 포함할 수 있는 전자 시스템으로 구현될 수도 있다.

하나 이상의 구현방법의 세부사항은 첨부된 도면 및 아래의 설명에서 제공된다. 다른 특징 및 이점들은 설명 및 도면 및 청구항으로부터 명백해질 것이다.

도 1은 ATE 테스트 시스템의 한 예이다.
도 2는 ATE 내에 포함된 회로의 한 예이다.
도 3은 ATE의 핀 전자기기 내에 포함된 회로의 한 예이다.
도 4는 ATE와 DUT 소켓 사이의 연결의 한 예이다.
도 5는 ATE에 대한 타이밍 교정을 수행하기 위해 사용될 수 있는 교정 장치의 한 예이다.
상이한 도면 내의 유사한 참조번호들은 유사한 엘리먼트를 나타낸다.

제조자들은 일반적으로 다양한 제조 단계에서 장치들을 테스트한다. 하나의 예시적인 제조 공정에서, 집적회로는 단일 실리콘 웨이퍼 상에서 대량으로 제조된다. 이 웨이퍼는 다이스(dice)라 불리는 각각의 집적회로로 절단된다. 각각의 다이는 하나의 프레임 내에 적재되어 있고, 본딩 와이어(bonding wire)가 부착되어 프레임으로부터 뻗어 있는 리드(lead)에 다이를 연결한다. 그 다음, 적재된 프레임은 플라스틱 또는 다른 패키징 재료로 캡슐화되어 최종 제품이 만들어진다.

제조자들은 제조 프로세스에서 가능한 빨리 불량인 컴포넌트를 탐지하고 폐기시키기 위한 경제적인 우대정책을 가진다. 따라서, 많은 제조자들은 웨이퍼를 다이스로 절단하기 전에 웨이퍼 레벨에서 집적회로를 테스트한다. 불량인 회로는 마킹되고 일반적으로 패키징 이전에 폐기되어, 불량인 다이스를 패키징하는 비용을 절약한다. 최종 체크로서, 많은 제조자들은 각각의 최종 제품을 선적하기 전에 테스트한다. 이러한 프로세스는 패키징 된 부품을 테스트하는데, 이는 벗겨진 상태의(bare) 다이에 비해 추가 비용이 들게 할 것이다. 그러므로, 정교한 테스트를 하게 하는 것이 가치 있는 부품을 폐기할 가능성을 줄인다.

많은 컴포넌트를 테스트하기 위해, 제조자들은 흔히 ATE(또는 "테스터")를 사용한다. 테스트 프로그램 내의 명령에 응답하여, ATE는 DUT에 인가될 입력 신호를 자동 생성하고 출력 신호를 모니터한다. ATE는 DUT가 불량인지 판정하기 위해 출력 신호를 예상 응답과 비교한다.

도 1을 참조하면, 반도체 장치와 같은 DUT(18)를 테스트하는 예시적인 ATE 시스템(10)은 테스터(12)를 포함한다. 테스터(12)를 제어하기 위해, 시스템(10)은 하드와이어 커넥션(16)을 통해 테스터(12)와 상호작용하는 컴퓨터 시스템(14)을 포함한다. 예시적인 동작에서, 컴퓨터 시스템(14)은 DUT(18)를 테스트하는 루틴 및 기능의 실행을 초기화하기 위해 테스터(12)에 커맨드를 전송한다. 이러한 테스트 루틴을 실행하는 것은 테스트 신호의 생성 및 DUT(18)로의 전송을 개시할 수 있고, DUT로부터 응답을 수집할 수 있다. 다양한 장비의 DUT가 시스템(10)에 의해 테스트될 수 있다. 예를 들어, DUT는 집적회로(IC) 칩과 같은 반도체 장치(예컨대, 메모리 칩, 마이크로프로세서, 아날로그 디지털 컨버터, 디지털 아날로그 컨버터) 또는 다른 장치일 수 있다.

테스트 신호를 제공하고 DUT로부터 응답을 수집하기 위해, 테스터(12)는 DUT(18)의 내부 회로에 대한 인터페이스에 접속된다. 예를 들어, DUT는 테스터 내의 소켓으로 삽입될 수 있는데, 이 소켓은 DUT와 테스터 간의 전기적 접속을 위한 인터페이스를 포함한다. 도체(20)(예컨대, 하나 이상의 도전 경로)는 인터페이스에 접속되고, 테스트 신호(예컨대, AC 또는 DC 테스트 신호 등)를 DUT(18)의 내부 회로로 전달하기 위해 사용된다. 도체(20)는 또한 테스터(12)에 의해 제공되는 테스트 신호에 응답하여 신호를 감지한다. 예를 들어, 핀(22)에서 전압 신호 또는 전류 신호가 테스트 신호에 응답하여 감지될 수 있고, 분석을 위해 도체(20)를 통해 테스터(12)로 전송될 수 있다. 이러한 단일 포트 테스트는 또한 DUT(18) 내에 포함된 다른 핀에서 수행될 수도 있다. 예를 들어, 테스터(12)는 테스트 신호를 다른 핀에 제공할 수 있고 (제공된 신호를 전달하는) 도체들을 통해 뒤로 반사되는 연관된 신호들을 수집할 수 있다. 반사된 신호를 수집함으로써, 핀의 입력 임피던스는 다른 단일 포트 테스팅 퀀티티(quantity)와 함께 특징화될 수 있다. 다른 테스트 시나리오에서, 디지털 신호는 DUT(18)상에 디지털 값을 저장하기 위해 도체(20)를 통해 핀(22)으로 전송될 수 있다. 저장된 후, DUT(18)는 저장된 디지털 값을 검색하고 도체(20)를 통해 테스터(12)로 전송하기 위해 액세스될 수 있다. 그 다음, 검색된 디지털 값은 적절한 값이 DUT(18) 상에 저장되어 있는지 판단하기 위해 식별될 수 있다.

단일 포트 측정을 수행함과 더불어, 투-포트 테스트도 테스터(12)에 의해 수행될 수 있다. 예를 들어, 테스트 신호는 도체(20)를 통해 핀(22)으로 주입될 수 있고, 응답 신호는 DUT(18)의 하나 이상의 다른 핀으로부터 수집될 수 있다. 이러한 응답 신호는 이득 응답, 위상 응답, 및 다른 쓰루풋(throughput) 측정 퀀티티와 같은 퀀티티를 판정하기 위해 테스터(12)에 제공될 수 있다.

또한 도 2를 참조하면, 하나의 DUT(또는 복수의 DUT)의 복수의 커넥터 핀으로 테스트 신호를 보내고 그로부터 테스트 신호를 수집하기 위해, 테스터(12)는 다수의 핀과 통신할 수 있는 인터페이스 카드(24)를 포함한다. 예를 들어, 인터페이스 카드(24)는, 예컨대, 32, 84 또는 128 핀으로 테스트 신호를 전송할 수 있고, 대응하는 응답을 수집할 수 있다. 핀에 대한 각각의 통신 링크는 전형적으로 채널이라 불리는데, 다수의 채널에 테스트 신호를 제공하여, 복수의 테스트가 동시에 수행될 수 있으므로 테스팅 시간이 감소된다. 인터페이스 카드 상에 다수의 채널을 포함시키는 것과 더불어, 테스터(12) 내에 복수의 인터페이스 카드를 포함시킴으로써, 채널의 전체 개수가 증가하여 테스팅 시간을 더 줄일 수 있다. 본 예에서, 2개의 추가 인터페이스 카드(26 및 28)가 복수의 인터페이스 카드가 테스터(12)에 존재할 수 있음을 입증하기 위해 도시되어 있다.

각각의 인터페이스 카드는 특정 테스트 기능을 수행하기 위한 하나 이상의 전용 집적 회로(IC) 칩(예컨대, 주문자 반도체(ASIC))을 포함할 수 있다. 예컨대, 인터페이스 카드(24)는 핀 일렉트로닉스(PE) 테스트를 위한 IC 칩(30)을 포함한다. 더욱 상세하게는, IC 칩(30)은 PE 테스트를 수행하는 회로를 포함하는 PE 스테이지(34)를 가진다. 게다가, 인터페이스 카드(26 및 28)는 각각 PE 회로를 포함하는 IC 칩(36 및 38)을 포함한다. 전형적으로, PE 테스팅은 DUT의 성능을 더 특징짓기 위해 AC 테스트 신호 또는 웨이브폼(waveforms)을 DUT(예컨대, DUT(18))로 전송하는 것 및 응답을 수집하는 것을 포함한다. 예를 들어, IC 칩(30)은 DUT에 저장하기 위해 하나의 벡터의 이진 값을 나타내는 AC 테스트 신호를 (DUT로) 전송할 수 있다. 이러한 이진 값이 저장되고 나면, DUT는 정확한 이진 값이 저장되었는지 판정하기 위해 테스터(12)에 의해 평가 받을 수 있다. 디지털 신호가 전형적으로 급격한 전압 변화(transition)를 포함하기 때문에, IC 칩(30) 상의 PE 스테이지(34) 내의 회로는 다른 테스트 회로(예컨대, 도면에 도시되지 않은 파라미터 측정 유닛(PMU: parametric measurement unit) 회로)에 비해 비교적 고속으로 동작한다. PE 테스팅은 또한 테스터 신호에 지터를 추가하는 것, 및 지터의 존재 하에서 DUT 오퍼레이션을 관찰하는 것을 포함할 수 있다.

본 예시적인 구현에서, 인터페이스 카드(24)로부터 DUT(18)로 테스트 신호를 보내기 위해, 하나 이상의 도전 트레이스(40)가 인터페이스 보드(24)로 신호들의 통과를 온 오프할 수 있는 인터페이스 보드 커넥터(42)에 IC 칩(30)을 연결한다. 인터페이스 보드 커넥터(42)는 또한 테스터(12)로부터의 신호의 통과 및 테스터(12)로의 신호의 통과를 가능하게 하는 인터페이스 커넥터(46)에 연결된 하나 이상의 도체(44)에 연결된다. 본 예에서, 도체(20)는(들은) 테스터(12)와 DUT(18)의 핀 사이의 양방향 신호 통로를 위한 인터페이스 커넥터(46)에 접속된다. 몇몇 구현에서, 인터페이스 장치가 테스터(12)에서 DUT까지 하나 이상의 도체를 연결하기 위해 사용될 수 있다. 예를 들어, DUT(예컨대, DUT(18))는 각각의 DUT 핀에 대한 액세스를 제공하는 디바이스 인터페이스 보드(DIB) 상에 장착될 수 있다. 이러한 배열에서, 도체(20)는(들은) DUT의 적절한 핀(들)(예컨대, 핀(22))에 테스트 신호를 제공하기 위한 DIB에 연결될 수 있다.

몇몇 구현방법에서, 도전 트레이스(40)(들) 및 도체(44)(들) 각각은 신호를 전달하고 수집하기 위해 IC 칩(30) 및 인터페이스 보드(24)를 연결한다. IC 칩(30)(IC 칩(36 및 38)과 함께)은 복수의 핀, 예컨대, 8, 16 등의 핀을 가질 수 있는데, 각각의 핀은 (예컨대, DIB를 통해) DUT에 신호를 제공하고 그로부터 신호를 수집하는 복수의 도전 트레이스 및 대응하는 도체에 연결되어 있다. 게다가, 몇몇 구현방법에서, 테스터(12)는 하나 또는 복수의 피시험 장치에 인터페이스 카드(24, 26 및 28)에 의해 제공되는 채널을 인터페이싱하기 위한 2 이상의 DIB에 접속할 수 있다.

인터페이스 카드(24, 26 및 28)에 의해 수행되는 테스팅을 개시 및 제어하기 위해, 테스터(12), PE 제어 회로(50)는 테스트 신호를 생성하고 DUT 응답을 분석하기 위한 테스트 파라미터(예컨대, 테스트 신호 전압 레벨, 테스트 신호 전류 레벨, 디지털 값 등)를 제공한다. PE 제어 회로는 하나 이상의 프로세싱 장치를 이용하여 구현될 수 있다. 프로세싱 장치의 예는 마이크로프로세서, 마이크로컨트롤러, 프로그래밍 가능한 로직(예컨대, 현장 프로그래밍 가능한 게이트 어레이), 및/또는 이들의 조합(들)을 포함하지만, 이에 제한되지는 않는다. 테스터(12)는 또한 컴퓨터 시스템(14)이 테스터(12)에 의해 실행되는 오퍼레이션들을 제어할 수 있게 하고, 또한 데이터(예컨대, 테스트 파라미터, DUT 응답 등)을 테스터(12)와 컴퓨터 시스템(14) 사이에서 보낼 수 있게 하는 컴퓨터 인터페이스(52)를 포함한다.

PE와 DUT 사이의 전기적 경로는 그들의 지연에서 가변성(variability)을 가질 수 있다. 여기 서술된 바와 같이, 이것은 패키징 요구사항에 의해 좌우될 수 있는 상이한 물리적 길이의 경로에 기인한 것일 수 있고, 및/또는, 예컨대, 재료 특성의 가변성으로 인해 상이한 전기적 지연을 가지는 동등한 물리적 길이의 경로에 기인한 것일 수도 있다. 즉, 단위 길이 당 전파 지연(propagation delay)은 DUT로의 상이한 채널 경로에 대하여 상이할 수 있다. 타이밍 교정이 가변 지연을 보상하기 위해 사용될 수 있다.

더 구체적으로, 앞서 설명한 바와 같이, 예시적인 ATE는 복수의 채널을 포함하는데, 이러한 채널상으로 ATE와 DUT 사이에서 신호들이 전송된다. 도 3을 참조하면, 하나의 구현방법에서, 각각의 이러한 채널(50)은 드라이버(51) 및 비교기 회로(52)를 포함한다. 드라이버(51)는 (도 3에 도시되지 않은) DUT로부터 나오는 데이터 입력(54)에 대응하는 신호를 전송한다. 비교기 회로(52)는 DUT로부터의 신호를 수신하고, 수신된 신호를 기지의 값(55, 56)과 비교하고, 그러한 비교의 출력(57, 58)을 ATE 내부 또는 외부의 프로세싱 회로로 전송한다. 언급한 바와 같이, 채널 간의 타이밍 지연은 ATE에 의해 행해진 측정의 정확도에 영향을 줄 수 있다. 이러한 타이밍 지연을 줄이기 위해 채널들은 교정될 수 있다. 교정은, 예컨대, 2 이상의 채널 간 타이밍 차를 판정하는 것, 및 채널의 전송 타이밍을 실질적으로 동등하게 하기 위해 "더 빠르다"고 생각되는 채널에 지연을 프로그래밍하는 것을 포함한다. 이러한 지연들(예컨대, "지연 조절 입력")(60, 61)은 (채널의 드라이브 경로 내의) 가변 지연 엘리먼트(63) 및 (채널의 수신 경로 내의) 가변 지연 엘리먼트(64) 중 하나 또는 모두에 데이터를 프로그래밍함으로써 채널 내에 프로그래밍될 수 있다. 프로그래밍된 데이터는 대응하는 채널 내의 지연을 조절하여, 채널 간 지연 차를 보상한다.

도 4는 인터페이스 보드(70)를 통해 DIB(69)에 연결된 다양한 PE 보드(67)를 포함하는 예시적인 채널 카드(66)를 도시한다. 도 4에 도시된 바와 같이, 채널 카드는 각각의 테스터 채널에 대응하는 트레이스(71)를 포함한다. 이러한 트레이스들은 인터페이스 보드 상의 대응하는 (동축) 케이블(72)과 인터페이싱하고, 그 다음 DIB 상의 대응하는 트레이스(73)와 인터페이싱한다. 다른 구현방법에서, PE와 DUT 소켓 간의 연결은 도시된 것과 다를 수 있는데, 예컨대, 이러한 연결은 더 단순하거나 더 복잡할 수 있다. DUT가 삽입될 수 있는 DUT 소켓(75)은 (도시되지 않은) 인터페이스 커넥터를 통해 DIB 상의 트레이스에 연결되고, 그로 인해 테스터 내의 PE 회로와 DUT 소켓(75) 사이의 전기적 통로가 형성된다.

도 4의 예에서, 패키징 이슈로 인해, 채널 카드 상의 PCB 트레이스 길이는 동등한 길이가 아닐 수 있다. PCB 트레이스 길이(71)가 동등하다 하더라도, 그들은 상이한 길이 당 전파 지연으로 인해 동등한 전기적 길이가 아닐 수 있다. 이는 트레이스 내에 포함된 재료의 가변성(예컨대, PCB 글래스 위브 이펙트(weave effect) 등)에 기인한 것일 수 있다. 케이블(72)은 유사한 전기적 길이차 및/또는 물리적 길이차를 가질 수 있다. 이러한 내용은 DIB 트레이스(73)에 대해서도 참이다. 상기 차이에 기인하는 지연이 각각 비교적 작을 수도 있으나, 몇몇 구현에서, 테스트 시스템은 DUT 입/출력(I/O) 핀에서 직접적으로 매우 작은(대략 5피코초 이하) 스큐(skew)를 가진다. 따라서, 각각의 채널의 지연을 조절하여 지연차를 보상(보정)하기 위해 타이밍 교정이 사용될 수 있다.

타이밍 교정을 수행하기 위해, 교정 장치가 DUT 대신 DUT 소켓(75)에 삽입될 수 있다. DUT 접속 위치에서(예컨대, DUT 소켓 내에서) 교정 장치를 이용하는 이점은 신호들이 DUT I/O 핀에 실제로 연결되는 포인트에서(예컨대, 소켓 내에서) 교정이 수행된다는 것이다. 그 결과, 연결 경로 내의 모든 엘리먼트들이 교정에 포함된다. PE 수신 지연을 교정하기 위해, 교정 장치는 N(N>1)개의 DUT I/O 핀 사이에 접속된다. 채널 구동 회로(예컨대, 드라이버)에 의해 하나의 핀이 구동될 수 있다. 그 다음, 다른 핀(N-1)의 신호가 PE 수신 채널 내의 비교기에 다시 전기적으로 연결된다. 대안으로서, 다른 핀(N-1)은 신호를 구동시킬 수 있고, 하나의(N번째) 핀은 PE 수신 채널 내의 비교기에 다시 전기적으로 연결된다.

지연을 변경하여, 스트로브(78)(도 3)는 채널 간의 일정한 시간 오프셋이 판정되는 것을 가능하게 한다. PE 구동 지연을 교정하기 위해, N개의 채널 중 하나는 수신기로서 사용된다. 한번에 하나씩, 다른 채널이 교정 장치를 구동한다. 상이한 구동 경로 간의 스큐가 탐지될 수 있고, 구동 지연은 각각의 경로가 신호 수신 채널에서 동일한 도착 시간을 만들어내도록 조절될 수 있다. 수신 채널의 구동 경로를 교정하기 위해, 프로세스는 다른 수신 채널로 이동하고, 프로세스는 이전 수신 채널의 구동 경로를 포함하여 반복된다. 이러한 프로세스는 아래에 더 상세하게 설명된다.

상기 교정 프로세스를 수행하기 위해 사용될 수 있는 교정 장치(80)의 예가 도 5에 도시되어 있다. 예시적인 구현방법에서, 1:N(N>1)의 저항 분할기 네트워크(81)는 하나의 기준 회로 경로를 공통의 전압 노드를 통해 N개의 회로 경로에 연결하고, 이는 N의 전압 분할을 야기한다(각각의 수신기가 임의의 채널에 의해 구동되는 1/N의 신호를 본다는 것을 의미한다). 도시된 바와 같이, 교정 장치의 회로 경로(R1 내지 R11 포함)는 테스터의 대응 채널에 접속하며, 이러한 테스터는 도 3에 도시되고 그와 관련하여 서술한 바와 같이 드라이버 및 비교기 회로를 포함한다.

예시적인 오퍼레이션에서, 테스터는 저항(R1)을 통해 신호를 구동시키고, 저항(R2 내지 R11)은 데스큐 교정을 위해 비교기로 되돌아가는 회로 경로를 제공한다. 임의의 저항(R)이 구동될 수 있고, 예컨대, 네트워크는 양방향성이어서 네트워크는 구동 경로 또는 수신 경로를 데스큐잉 하기 위해 사용될 수 있다. 따라서, 신호는 각각의 R2 내지 R11을 통해 R1으로 구동될 수 있다. 일반적으로, 이러한 개념은 하나의 테스터 채널(예컨대, R1을 포함하는 회로 경로에 연결된 채널)을 기준으로서 사용하는 것이다. 기준 채널은 다른 채널의 비교 타이밍의 교정을 위한 드라이버(신호 소스) 뿐만 아니라 다른 채널의 구동 타이밍의 교정을 위한 비교기 이 둘 모두의 역할을 할 수 있다. 기준 회로 경로(예컨대, R1을 포함하는 회로 경로)가 드라이빙 또는 수신 중 하나를 위해 사용되기 때문에, 그 회로 경로 상의 지연은 채널 간 지연차에 영향을 주지 않는다. 결과적으로, R2 내지 R11을 포함하는 회로 경로를 통한 지연에 집중함으로써 데스큐잉이 수행될 수 있다. 이러한 지연은 각각의 채널 상의 PE의 수신 부분에서 측정될 수 있고 그에 따라, 예컨대, 도 3에 도시된 것과 유사한 가변 지연 엘리먼트를 프로그래밍함으로써 조절되다. R1을 포함하는 회로 경로가 기준 경로로서 사용된 후, 교정 프로세스는 R2를 포함하는 회로 경로를 기준으로서 사용하여 반복되고, 그 다음 R3 및 등등을 포함하는 회로 경로를 기준으로서 사용하여 반복되는데, 이는 아래에 더 설명된다.

더욱 상세하게 말하자면, 하나의 예시적인 구현에서, 신호들은 R1을 포함하는 회로 경로 상에서 구동되고, R2 내지 R11을 포함하는 회로 경로 상에서 수신된다. 그 다음, 신호들은 R2을 포함하는 회로 경로 상에서 구동되고, R1 및 R3 내지 R11을 포함하는 회로 경로 상에서 수신된다. 그 다음, 신호들은 R3을 포함하는 회로 경로 상에서 구동되고, R1, R2 및 R4 내지 R11을 포함하는 회로 경로 상에서 수신되는 그런 식이다. 대안으로서, 신호들은 R1 내지 R10을 포함하는 회로 경로 상에서 구동되고, R11을 포함하는 회로 경로 상에서 수신된다. 그 다음, 신호들은 R1 내지 R9 및 R11을 포함하는 회로 경로 상에서 구동되고, R10을 포함하는 회로 경로 상에서 수신된다. 그 다음, 신호들은 R1 내지 R8, R10 및 R11을 포함하는 회로 경로 상에서 구동되고, R9을 포함하는 회로 경로 상에서 수신되는 그런 식이다. 교정 장치를 통한 신호 전송 및 수신의 조합은 테스트 채널을 교정하기 위해 사용되는 교정 매트릭스를 생성하기 위해 사용된다. 예시적인 교정 프로세스의 세부사항은 아래에 서술된다.

도 5에 도시된 각각의 저항들은 내장형 저항, 표면 장착형 저항, 박막 저항, 또는 임의의 조합의 저항 엘리먼트일 수 있다. 대안으로서, 저항은 임의의 적절한 내장형 또는 비내장형 임피던스 산출 엘리먼트(들)로 대체될 수 있다. 몇몇 구현에서, 교정 장치는 특정 저항 또는 임피던스 산출 엘리먼트를 포함하지 않을 수 있고, 그 대신 각각의 저항은 추가되는 임피던스 없이 회로 트레이스로 대체될 수 있다. 이와 관련하여, 임의의 적절한 회로 엘리먼트는 예시적인 교정 장치 내에 사용된 분할기 네트워크 내에 포함될 수 있다.

앞서 지시한 바와 같이, 예시적인 구현방법에서, 교정 장치 내의 분할기 네트워크는 인쇄회로기판 상의 개별 소자(예컨대, 표면 장착형 저항)로 구현될 수 있다. 이러한 타입의 소자의 이점은 타이트한 임피던스 제어, 및 특수한 내장형 라미네이트에 대한 감소된 필요성을 포함할 수 있다. 대안으로서, 분할기 네트워크는 교정 장치가 DUT 소켓으로 끼워 맞춤 가능하도록 그 크기가 DUT 패키지의 크기와 매칭하는 인쇄회로기판(PCB) 내부의 하나의 세트의 내장형 소자(예컨대, 저항)로 구현될 수 있다. 그러므로, 각각의 타입의 DUT에 대하여, DUT의 크기와 일치하거나 실질적으로 근사치의 크기인 전용 교정 장치가 교정을 위해 사용될 수 있다.

이와 관련하여, 몇몇 구현에서, 소켓의 접촉 포인트와 접촉하는, 장치의 적어도 일부분은 DUT의 크기와 거의 일치한다. 몇몇 구현에서 실제 DUT 패키지를 복제(duplicate)하는 것이 바람직할 수 있으나, 몇몇 구현은 소켓에 끼워 맞춤될 돌출부를 가지는 더 큰 장치를 사용할 수도 있다. 몇몇 경우에, 구현 방법은 사용되는 소켓 또는 접촉 장치의 설계에 의존한다.

DUT의 물리적 치수와 일치하고, 표준 인쇄회로보드 내에 내장된 소자(예컨대, 저항)로 구성된 패시브 구조를 이용하는 예시적인 구현방법은 또한 교정 이전에 테스트 설정에 대한 수정(예컨대, 소켓의 제거 등)의 필요 없이 DUT 위치에서 신호의 타이밍 교정이 가능하다는 점(예컨대, 그러므로 예시적인 교정 장치가 DUT 소켓 내부의 테스트 포인트를 효과적으로 구현하고, 그로 인해 테스트 동안 DUT에 의해 실제로 보여지는 신호 타이밍의 측정을 가능하게 한다는 점); 비교적 타이트한 지연 매칭이 가능하다는 점(예컨대, 5피코초 이하까지); 특정 기하학적 형상, 핀 레이아웃, 또는 액티브 회로가 거의 없거나 전혀 없으므로 파워 서플라이에 대한 필요성이 적기 때문에, 기존의 DUT 소켓 및 테스터에서 사용 가능하다는 점; 및 (별도의 컴포넌트가 거의 없거나 전혀 없고 조립이 필요하지 않으며 최종적인 보드가 비교적 튼튼하기 때문에) 비교적 저렴하고 표준 PCB 제조 기술을 이용하는 대량 생산이 가능하다는 점과 같은 이점을 가질 수 있다.

임피던스 소자(예컨대, 저항)은 드라이버 임피던스 및 수신 채널의 부하 임피던스와 함께 임피던스 소자의 전체 조합이 매칭된 임피던스 네트워크를 만들도록 선택될 수 있다. 예를 들어, 회로 경로가 50옴 소스로부터 구동되고 나머지 10개의 회로 경로가 50옴 부하로 끝날(terminated) 때, 저항 값은 부하의 전체 조합과 임피던스의 합이 50옴의 구동시 소스와 매칭하도록 50옴의 부하를 나타내도록 계산된다. 이와 관련하여, 분할기 네트워크 트리에서의 반사를 줄이기 위해, 저항 또는 다른 임피던스 산출 소자를 사용하는 하나의 구현에서, 임피던스는 분할기에서 보았을 때 각각의 경로가 "X"(X≥1) 옴 임피던스("X"옴 시스템으로 추정)를 보도록 하는 방식으로 선택될 수 있다. 그러므로, 임피던스 값, Z는 다음과 같다.

여기서, N은 분할기 네트워크 내의 임피던스 생성 소자의 개수이다.

도 5의 예시적인 교정 장치를 이용하는 교정 프로세스의 예가 아래에 설명된다. 이와 관련하여, 여기 서술한 ATE는 또한 교정을 수행하기 위해 TDR 기술을 사용할 수 있다. 그러나, TDR 기술 단독으로는 원하는 레벨의 데스큐(예컨대, 피초코 단위)를 만들어낼 수 없다. 따라서, 여기 서술된 교정 장치는, 아래의 대응하는 프로세스와 함께, TDR 기술을 보완하고 원하는 레벨의 데스큐(예컨대, 5 피코초 이하)를 만들어내기 위해 사용될 수 있다. 이와 관련하여, 5 피코초 이하라는 것은 바람직한 데스큐 레벨의 한 예이지만, 몇몇 구현에서 바람직한 데스큐 레벨은 5피코초보다 크거나 작을 수 있다. 따라서, 여기 서술된 장치 및 프로세스는 5피초코 이하의 데스큐를 만드는 것으로 제한되지 않는다.

채널 그룹을 교정하기 위해, 도 5의 교정 장치는 DUT 소켓 내에 설치된다. 이와 관련하여, 교정 장치는 DUT 소켓 내의 대응하는 물리적 및 전기적 인터페이스와 짝을 이루는 물리적 및 전기적 인터페이스를 포함한다. 교정 장치는 하나의 그룹의 미리 선택된 버스 핀을 함께 교정 장치 내의 공통의 포인트(전압 노드(84))에 연결한다. 도 5의 예시적인 교정 장치에서, 채널들은 매칭 저항 분할기 네트워크 내의 회로 경로를 통해 교정 장치 내의 공통의 포인트에 함께 접속된다. 임의의 저항이 구동될 수 있고, 분할기 네트워크는 양방향일 수 있고, 구동 및 수신 채널들을 정렬하기 위해 사용될 수 있다.

예시적인 오퍼레이션에서, N+1개의 채널 중 하나는 (오픈 회로) 진폭 V의 전압 신호를 그 채널 그룹으로 구동시킨다. 저항 분할기 네트워크를 지난 후, 나머지 N개의 채널 비교기 각각의 50옴의 종단(termination)에 도달하는 신호는 V/2N일 것이다. 1:10 네트워크의 하나의 예에서, 1.5V(오픈 회로) 스윙(swing)이 (예컨대, R2를 포함하는 회로 경로로의) 하나의 채널에 의해 구동된다면, 나머지 10개의 수신 채널 각각에 대한 비교기는 75mV 스윙을 볼 것이다. 이러한 스윙은 10개의 비교 채널을 데스큐잉 하기 위해 사용될 수 있다. 동작에 있어서, 한 시점에 하나의 채널이 교정 장치 내에서 구동되고, 이진 검색이 나머지 비교 채널을 이용하여 수행된다. 테스터 구동 및 비교 타이밍이 테스터 인터페이스에서 정렬되기 때문에, 아래의 식은 측정된 비교기 타이밍, t_cmp _{_i_j}를 채널 DIB 길이와 관련짓는다.

여기서, t_cmp _{_i_j}는 채널, i가 네트워크로 드라이브하고 있을 때 채널, j에 대한 비교기 검색 시간 결과이고; t_DIB _{_cal_j} 및 t_DIB _{_cal_i}는 각각 채널 j 및 i에 대한 TDR DIB 교정 트레이스 길이이고; t_dib _{_len_j} 및 t_dib _{_len_i}는 실제 DIB 트레이스 길이이고; t_drv _{_} _prog는 구동 프로그램 시간이고; 그리고 t_pd는 네트워크를 통과하는 전파 지연이다. 모든 구동 채널 전체를 반복한 후, 구동 시간과 비교 시간 결과를 관련짓는 하나의 시스템의 식들이 생성된다. 이 식들은 실제 DIB 트레이스 길이를 구하기 위해 풀어질 수 있다. 이 정보는 ATE의 채널을 교정하기 위해 사용될 수 있다.

다른 예시적인 오퍼레이션에서, N+1개의 채널 중 N개의 채널은 (오픈 회로) 진폭 V의 전압 신호를 분할기 네트워크로 동시에 드라이브 한다. 나머지 (N+1번째) 채널은 분할기 네트워크 출력으로부터 합성 웨이브폼을 관찰하기 위한 비교 채널로서 구성된다. 이 예에서, 분할기 네트워크 후, 비교 채널의 50옴이 종단에 도달하는 신호는 V/2일 것이고, 그 신호는 N에 독립적이다. N개의 채널에 의해 1.5V(오픈 회로) 스윙이 드라이브 된다면, 수신 채널을 위한 비교기는 750mV 스윙을 볼 것이다.

교정 프로세스는 아래와 같다. 교정 장치의 분할기 네트워크에 연결된 하나의 채널(예컨대, R1을 포함하는 회로 경로에 연결된 채널)이 비교 채널로서 선택되고, 분할기 네트워크 내의 나머지 채널들은 동시에 동일한 스윙을 분할기 네트워크로 드라이브 하도록 프로그래밍된다. 비교 채널은 50옴에 걸친 DC 전압으로 끝나고, 분할기 네트워크로부터의 합성 드라이브 웨이브폼을 관찰한다. 공통의 드라이브 웨이브폼의 50%에서의 비교 시간이 기록된다. 상기 오퍼레이션들은 모든 채널을 반복할 때까지 상이한 비교 채널을 선택하여 반복된다. 드라이브 투 비교 채널 스큐(drive-to-compare channel skew)는 분할기 네트워크를 통과하는 기지의 전파 지연을 이용함으로써 교정되어 제거(calibrated-out)될 수 있다. 교정 목표는 모든 비교 채널이 드라이브 프로그램 시간과 교정 장치의 전파 지연을 합한 시간에 드라이브 파형을 찾도록 드라이브 및 비교 채널을 정렬시키는 것이다. 예시적인 구현에서, 교정은 가변 지연 엘리먼트에 지연을 프로그래밍함으로써 수행될 수 있다.

측정된 비교기 타이밍, t_cmp _{_j}를 이용하여 채널 DIB 길이를 구하기 위해 아래의 식이 사용된다.

여기서, t_cmp _{_j}는 다른 N개의 채널들이 1:N 네트워크로 드라이브할 때 채널, j에 대한 비교기 검색 시간 결과이고; t_DIB _{_cal_j} 및 t_DIB _{_cal_i}는 각각 채널 j 및 i에 대한 DIB 교정 트레이스 길이이고; t_dib _{_len_j} 및 t_dib _{_len_i}는 그들의 실제 DIB 길이이고; t_{drv_prog}는 구동 프로그램 시간이고; 그리고 t_pd는 네트워크를 통과하는 전파 지연이다. 여기서, 하나 가정한 것은 드라이브 채널이 그들의 트랜지션 오버랩 및 합성 웨이브폼의 드라이브 시간이 모든 구동 채널의 평균 시간이 되도록 합리적으로 정렬되오 있다는 것이다. 항을 재배열 한 후, 각각의 비교 채널, j에 대한 DIB 트레이스 길이의 선형식이 아래와 같이 얻어진다.

1:10 분할기 네트워크에 대하여, 아래의 선형식은 실제 DIB 길이를 판정하기 위해 상기 식으로부터 구성될 수 있다.

상기 선형 식을 풀기 위한 첫 번째 반복 동안, TDR 교정으로부터의 DIB 교정 값이 사용된다. 새로운 DIB 길이가 판정된 후, 그들은 드라이브 및 비교 타이밍을 보정하기 위해 테스터에 다시 인가되고, 이 길이는 다음 반복을 위한 새로운 DIB 교정 값으로서 사용된다. 이와 관련하여, DIB 트레이스 길이(예컨대, 도 4의 엘리먼트(73))는 전체 교정 데스큐 값을 나타내는 항이고, 교정을 수행할 때 다른 교정 항에 포함된다. DIB 이전의 임의의 것(예컨대, 도 5의 채널 카드(66) 상의 트레이스 또는 보드(70) 상의 케이블)은 전형적으로 이미 다른(예컨대, 공장 및 직업) 독립적인 교정에서 교정된다. 다른 구현에서, 이것은 그러한 경우가 아닐 수 있고, 교정 장치는 DUT 또는 임의의 적절한 그 서브셋으로/로부터 모든 와이어에 의해 발생되는 데스큐를 보상하기 위해 사용될 수 있다.

본 명세서는 "테스팅" 및 "테스트 시스템"과 관련된 구현 예를 서술하고 있으나, 여기 서술된 장치 및 방법은 임의의 적절한 시스템을 교정하기 위해 사용될 수 있고, 테스트 시스템을 교정하는 것 또는 여기 서술된 예시적인 테스트 시스템을 교정하는 것으로 제한되지 않는다.

여기 서술된 바와 같이 수행되는 테스팅 및 교정은 하드웨어 또는 하드웨어와 소프트웨어의 조합을 이용하여 구현될 수 있다. 예를 들어, 여기 서술된 것과 유사한 테스트 시스템은 다양한 포인트에 설치된 다양한 컨트롤러 및/또는 프로세싱 장치를 포함할 수 있다. 중앙 컴퓨터는 다양한 컨트롤러 또는 프로세싱 장치 간의 동작을 조율(coordinate)할 수 있다. 중앙 컴퓨터, 컨트롤러, 및 프로세싱 장치는 테스팅 및 교정의 제어 및 조율을 유효하게 하기 위해 다양한 소프트웨어 루틴을 실행할 수 있다.

테스팅 및 교정은 하나 이상의 데이터 프로세싱 장치, 예컨대, 프로그래밍 가능한 프로세서, 컴퓨터, 복수의 컴퓨터, 및/또는 프로그래밍 가능한 로직 컴포넌트의 실행을 위해, 또는 그 동작의 제어를 위해, 하나 이상의 비일시적 기계 판독 가능한 매체와 같은, 하나 이상의 정보 캐리어 내에 실재적으로 내장된 하나 이상의 컴퓨터 프로그램 프로덕트, 예컨대, 하나 이상의 컴퓨터 프로그램을 이용하여, 적어도 일부, 제어될 수 있다.

컴퓨터 프로그램은 컴파일형 또는 해석형 언어를 포함하는 임의의 형태의 프로그램 언어로 작성될 수 있고, 이것은 스탠드 얼론 프로그램, 또는 모듈, 컴포넌트, 서브루틴, 또는 컴퓨팅 환경에서 사용하기에 적합한 다른 유닛을 포함하는 임의의 형태로 전개(deploy)될 수 있다. 컴퓨터 프로그램은 하나의 컴퓨터 상에서, 또는 하나의 위치에 있거나 복수의 위치에 분산되고 네트워크에 의해 상호 연결된 복수의 컴퓨터 상에서 실행되도록 전개될 수 있다.

테스팅 및 교정의 일부 또는 모두를 구현하는 것과 연관된 액션들은 하나 이상의 프로그래밍 가능한 프로세서들이 여기 서술된 기능을 수행하기 위한 하나 이상의 컴퓨터 프로그램을 실행하게 함으로써 수행될 수 있다. 테스팅 및 교정의 일부 또는 모두는 특수 목적 로직 회로, 예컨대, FPGA(field programmable gate array) 및/또는 ASIC(application-specific integrated circuit)를 이용하여 구현될 수 있다.

컴퓨터 프로그램의 실행에 적합한 프로세서는, 예컨대, 범용 및 특수용 마이크로프로세서, 및 임의의 종류의 디지털 컴퓨터의 임의의 하나 이상의 프로세서를 포함한다. 일반적으로, 프로세서는 판독 전용 저장 영역 또는 랜덤 액세스 저장 영역 또는 이둘 모두로부터 명령어 및 데이터를 수신할 것이다. 컴퓨터(서버 포함)의 엘리먼트들은 명령어를 실행하는 하나 이상의 프로세서 및 명령어 및 데이터를 저장하는 하나 이상의 저장 영역 장치를 포함한다. 일반적으로, 컴퓨터는 또한 데이터를 저장하기 위한 대용량 PCB와 같은 하나 이상의 기계 판독 가능한 저장 매체, 예컨대, 자기, 자기-광 디스크, 또는 광 디스크를 포함하거나, 또는 이들로부터 데이터를 수신하거나 또는 이들로 데이터를 전송하기 위해 또는 데이터를 수신 및 전송하기 위해 동작적으로 연결될 수 있다. 컴퓨터 프로그램 및 데이터를 저장하기에 적합한 기계 판독 가능한 저장 매체는, 예컨대, 반도체 저장 영역 장치, 예컨대, EPROM, EEPROM, 및 플래시 저장 영역 장치; 자기 디스크, 예컨대, 내부 하드 디스크 또는 제거 가능한 디스크; 자기-광 디스크; 및 CD-ROM 및 DVD-ROM 디스크를 포함하는 모든 형태의 비휘발성 저장 영역을 포함한다.

여기서 사용된 임의의 "전기적 연결"은 직접적인 물리적 연결, 또는 개재 컴포넌트를 포함하기는 하지만 연결된 컴포넌트 사이로 전기 신호가 흐르는 것이 가능한 연결을 내포할 수 있다. 여기 언급된 전기 회로와 관련된 임의의 "연결"은, 다르게 언급되지 않았다면, "연결"을 수식하기 위해 단어 "전기적"이 사용되었든 그렇지 않든 관계없이 전기적 연결이고 반드시 직접적인 물리적 연결은 아니다.

여기 서술된 상이한 구현의 엘리먼트들은 앞서 구체적으로 나열되지 않은 다른 실시예를 형성하기 위해 결합될 수 있다. 엘리먼트들은 여기 서술된 구조에서 그 동작에 부정적인 영향을 주지 않는다면 제외될 수도 있다. 뿐만 아니라, 다양한 개별 엘리먼트들은 여기 서술된 기능을 수행하기 위해 하나 이상의 개별 엘리먼트로 결합될 수 있다.

Claims

복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치로서, 상기 장치는:
상기 소켓에 연결 가능한 디바이스 인터페이스; 및
복수의 회로 경로를 포함하고,
각각의 상기 회로 경로는, 상기 디바이스 인터페이스를 통해, 상기 테스트 시스템의 대응 채널에 연결 가능하고 공통의 노드에 연결되어 있고,
상기 장치는, 교정 동안, 신호들이
(i) 각각 상기 복수의 회로 경로 중 하나의 회로 경로를 통해 상기 테스트 시스템으로부터 보내지고, 그리고 상기 복수의 회로 경로 중 나머지 회로 경로들을 통해 상기 테스트 시스템으로 돌아오도록, 또는
(ii) 각각 상기 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 상기 테스트 시스템으로부터 보내지고, 그리고 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 통해 상기 테스트 시스템으로 돌아오도록
구성되어 있는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 상기 복수의 회로 경로 중 상기 나머지 회로 경로는 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 상기 복수의 회로 경로를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 신호들이 각각 상기 복수의 회로 경로 중 하나의 회로 경로를 통해 상기 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들이 상기 복수의 회로 경로 중 상이한 회로 경로를 통해 상기 테스트 시스템으로 돌아오는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 신호들이 각각 상기 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 상기 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들이 상기 복수의 회로 경로의 상기 나머지 회로 경로 중 상이한 회로 경로를 통해 보내지는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 상기 복수의 회로 경로 각각은 회로 트레이스를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 상기 복수의 회로 경로 각각은 임피던스 소자를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 6 항에 있어서, 상기 임피던스 소자는 상기 공통의 노드를 포함하는 저항 분할기 네트워크의 일부분인 저항을 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 6 항에 있어서, 상기 저항은 내장형 저항, 표면 장착형 저항, 및 박막 저항으로 이루어진 그룹에서 선택되는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 6 항에 있어서, 임피던스 소자와 드라이버 임피던스 및 수신 채널의 부하 임피던스의 조합은 매칭된 임피던스 네트워크를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 상기 장치는 상기 피시험 장치의 패키지 크기와 동일한 패키지 크기를 가지는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 1 항에 있어서, 교정은 상기 테스트 시스템 내의 핀 일렉트로닉스를 이용하여 타이밍을 변경함으로써 상기 채널의 타이밍을 정렬시키는 것을 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
제 11 항에 있어서, 상기 장치는 상기 테스트 시스템의 채널들이 최대 5피코초의 타이밍 오정렬(misalignment)을 가지도록 상기 테스트 시스템 내의 상기 채널들을 교정하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하기 위한 소켓을 포함하는 테스트 시스템의 교정에 사용하는 장치.
테스트 시스템으로서,
피시험 장치(DUT)로 신호를 보내고 그로부터 신호를 수신하는 채널로서, 각각의 채널은 상기 DUT로 테스트 신호를 전송하고 상기 DUT로부터 응답 신호를 수신하는 핀 일렉트로닉스를 포함하고, 각각의 채널은 대응 채널의 타이밍을 조절하기 위한 적어도 하나의 가변 지연 엘리먼트를 포함하는 상기 채널;
상기 DUT에 상기 채널을 인터페이싱하기 위한 소켓; 및
상기 DUT를 대신하여 상기 소켓 내에 연결되는, 상기 테스트 시스템을 교정하기 위한 교정 장치를 포함하고,
상기 교정 장치는:
상기 소켓에 연결 가능한 디바이스 인터페이스; 및
복수의 회로 경로를 포함하고,
각각의 회로 경로는 상기 테스트 시스템의 대응 채널에, 상기 디바이스 인터페이스를 통해, 연결 가능하고 공통의 노드에 연결되어 있고,
상기 장치는, 교정 동안, 신호들이
(i) 각각 상기 복수의 회로 경로 중 하나의 회로 경로를 통해 상기 테스트 시스템으로부터 보내지고, 그리고 상기 복수의 회로 경로 중 나머지 회로 경로들을 통해 상기 테스트 시스템으로 돌아오도록, 또는
(ii) 각각 상기 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 상기 테스트 시스템으로부터 보내지고, 그리고 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 통해 상기 테스트 시스템으로 돌아오도록
구성되어 있는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 상기 복수의 회로 경로 중 상기 나머지 회로 경로는 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 상기 복수의 회로 경로를 포함하는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 각각의 채널의 상기 핀 일렉트로닉스는 상기 테스트 신호를 출력하는 핀 드라이버 및 상기 테스트 신호를 수신하는 비교기를 포함하는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 신호들이 각각 상기 복수의 회로 경로 중 하나의 회로 경로를 통해 상기 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들이 상기 복수의 회로 경로 중 상이한 회로 경로를 통해 상기 테스트 시스템으로 돌아오는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 신호들이 각각 상기 복수의 회로 경로 중 상기 나머지 회로 경로들을 통해 상기 테스트 시스템으로부터 보내지는 경우에: 연속적인 신호들이 상기 복수의 회로 경로의 상기 나머지 회로 경로 중 상이한 회로 경로를 통해 보내지는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 상기 복수의 회로 경로 각각은 회로 트레이스를 포함하는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 상기 복수의 회로 경로 각각은 임피던스 소자를 포함하는 것을 특징으로 하는 테스트 시스템.
제 19 항에 있어서, 상기 임피던스 소자는 상기 공통의 노드를 포함하는 저항 분할기 네트워크의 일부분인 저항을 포함하는 것을 특징으로 하는 테스트 시스템.
제 19 항에 있어서, 임피던스 소자와 드라이버 임피던스 및 수신 채널의 부하 임피던스의 조합은 매칭된 임피던스 네트워크를 포함하는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 상기 교정 장치는 상기 DUT의 패키지 크기와 동일한 패키지 크기를 가지는 것을 특징으로 하는 테스트 시스템.
제 13 항에 있어서, 교정은 상기 채널 내의 가변 지연 엘리먼트에 의해 제공되는 지연을 변경함으로써 채널의 타이밍을 정렬시키는 것을 포함하는 것을 특징으로 하는 테스트 시스템.
제 23 항에 있어서, 상기 교정 장치는 상기 테스트 시스템의 채널들이 최대 5피코초의 타이밍 오정렬(misalignment)을 가지도록 상기 테스트 시스템 내의 상기 채널들을 교정하는 것을 특징으로 하는 테스트 시스템.
복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법으로서, 상기 방법은 장치로서,
상기 소켓에 연결 가능한 디바이스 인터페이스; 및
복수의 회로 경로로서, 각각의 회로 경로는, 상기 디바이스 인터페이스를 통해, 상기 테스트 시스템의 대응 채널에 연결 가능하고, 공통의 노드에 연결되어 있는 상기 복수의 회로 경로를 포함하는 장치를 이용하고,
상기 방법은:
각각의 신호가 상기 복수의 회로 경로로 중 하나의 회로 경로를 통해 보내지고, 상기 복수의 회로 경로 중 나머지 회로 경로를 통해 상기 테스트 시스템으로 돌아오도록 상기 테스트 시스템으로부터 신호를 보내는 단계;
상기 신호의 흐름을 기초로 타이밍 정보를 판정하는 단계; 및
상기 타이밍 정보를 기초로 교정 정보를 판정하는 단계를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.
제 25 항에 있어서, 상기 복수의 회로 경로 중 상기 나머지 회로 경로는 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 상기 복수의 회로 경로를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.
제 25 항에 있어서, 상기 타이밍 정보를 판정하는 단계는 상기 타이밍 정보를 하나의 시스템의 식으로 결합하는 단계 및 상기 시스템의 식을 풀어 상기 교정 정보를 풀어내는 단계를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.
복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법으로서, 상기 방법은 장치로서,
상기 소켓에 연결 가능한 디바이스 인터페이스; 및
복수의 회로 경로로서, 각각의 회로 경로는, 상기 디바이스 인터페이스를 통해, 상기 테스트 시스템의 대응 채널에 연결 가능하고, 공통의 노드에 연결되어 있는 상기 복수의 회로 경로를 포함하는 장치를 이용하고,
상기 방법은:
각각의 신호가 상기 복수의 회로 경로 중 하나의 세트의 회로 경로를 통해 보내지고, 상기 복수의 회로 경로 중 하나의 회로 경로를 통해 상기 테스트 시스템으로 돌아오도록 상기 테스트 시스템으로부터 신호를 보내는 단계;
상기 신호의 흐름을 기초로 타이밍 정보를 판정하는 단계; 및
상기 타이밍 정보를 기초로 교정 정보를 판정하는 단계를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.
제 28 항에 있어서, 상기 복수의 회로 경로 중 하나의 세트의 회로 경로는 상기 복수의 회로 경로 중 상기 하나의 회로 경로를 제외한 모든 상기 복수의 회로 경로를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.
제 28 항에 있어서, 상기 타이밍 정보를 판정하는 단계는 상기 타이밍 정보를 하나의 시스템의 식으로 결합하는 단계 및 상기 시스템의 식을 풀어 상기 교정 정보를 풀어내는 단계를 포함하는 것을 특징으로 하는 복수의 채널 및 피시험 장치를 수용하는 소켓을 가진 테스트 시스템을 교정하는 방법.