KR20150002062A - Epitaxial wafer - Google Patents
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Abstract
본 발명은 표면 결함 밀도가 감소되어, 특성 및 수율이 향상된 고품질의 에피택셜 웨이퍼에 관한 것이다.
본 발명의 일 실시 예에 따른 에피택셜 웨이퍼는 기판; 및 상기 기판 상에 형성된 버퍼층과 상기 버퍼층 상에 형성된 활성층을 포함하는 에피택셜 구조체를 포함하되, 상기 활성층의 표면 결함 밀도는 0.1개/cm2이하이다.The present invention relates to a high-quality epitaxial wafer with reduced surface defect density and improved properties and yield.
An epitaxial wafer according to an embodiment of the present invention includes a substrate; And an epitaxial structure including a buffer layer formed on the substrate and an active layer formed on the buffer layer, wherein a surface defect density of the active layer is 0.1 / cm 2 or less.
Description
본 발명은 에피택셜 웨이퍼에 관한 것으로, 보다 상세하게는 표면 결함 밀도(Surface Defect Density)가 감소된 에피택셜 웨이퍼에 관한 것이다.
The present invention relates to an epitaxial wafer, and more particularly, to an epitaxial wafer having a reduced surface defect density.
에피택셜(epitaxial) 성장은 통상적으로 화학 기상 증착 프로세스를 포함하며, 단결정 실리콘 웨이퍼(wafer)와 같은 기판은 기상/액상/고상의 실리콘 복합물이 웨이퍼 표면에 걸쳐 전달되어 열분해 또는 분해에 영향을 미치는 동안 가열된다. 단결정 실리콘 웨이퍼가 기판으로 사용될 때, 실리콘은 단결정 구조의 성장을 지속시키는 방식으로 적층된다. 그 결과, 기판 표면 상에 존재하는 결함은 결과적으로 에피택셜 웨이퍼의 품질에 직접적으로 영향을 미칠 수 있다.Epitaxial growth typically involves a chemical vapor deposition process, and a substrate such as a monocrystalline silicon wafer is heated while a gaseous / liquid / solid phase silicon composite is delivered across the wafer surface to effect pyrolysis or decomposition And heated. When a single crystal silicon wafer is used as a substrate, the silicon is deposited in such a way as to sustain growth of the single crystal structure. As a result, defects present on the substrate surface can consequently directly affect the quality of the epitaxial wafer.
이러한 표면 결함을 줄이기 위하여, 기판 상에 버퍼층(buffer layer)을 형성하고, 버퍼층 위에 활성층(active layer)을 형성하는 방법이 제안된 바 있다(한국공개특허 제2004-7019420호). 그러나, 기판과 활성층 사이에 버퍼층을 형성하더라도 표면 결함 문제를 완전히 해소할 수는 없다.In order to reduce such surface defects, a method of forming a buffer layer on a substrate and forming an active layer on the buffer layer has been proposed (Korean Patent Publication No. 2004-7019420). However, even if a buffer layer is formed between the substrate and the active layer, the problem of surface defects can not be completely solved.
따라서, 에피택셜 웨이퍼의 표면 결함을 근본적으로 최소화할 수 있는 방안이 요구되고 있다.
Therefore, there is a demand for a method capable of fundamentally minimizing the surface defects of the epitaxial wafer.
본 발명이 해결하고자 하는 기술적 과제는 에피택셜 웨이퍼의 표면 결함 밀도가 감소되어, 특성 및 수율이 향상된 고품질의 에피택셜 웨이퍼를 제공하는 데 있다.
It is an object of the present invention to provide a high-quality epitaxial wafer in which the density of surface defects of an epitaxial wafer is reduced, and characteristics and yield are improved.
상기 목적을 달성하기 위하여, 본 발명의 일 실시 예에서는 기판; 및 상기 기판 상에 형성된 버퍼층과 상기 버퍼층 상에 형성된 활성층을 포함하는 에피택셜 구조체를 포함하되, 상기 활성층의 표면 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼를 제공할 수 있다.In order to achieve the above object, in one embodiment of the present invention, And an epitaxial structure including a buffer layer formed on the substrate and an active layer formed on the buffer layer, wherein the active layer has a surface defect density of 0.1 / cm 2 or less.
상기 표면 결함은 용적(droplet), 트라이앵글(triagle defect), 피트(pit), 웨이비 피트(wavy pit), 파티클(particle) 중 어느 하나일 수 있다.The surface defect may be any one of a droplet, a triagle defect, a pit, a wavy pit, and a particle.
상기 에피택셜 구조체의 내부 결함 밀도는 0.1개/cm2이하일 수 있다.The internal defect density of the epitaxial structure may be 0.1 number / cm 2 or less.
상기 내부 결함은 기저면 전위 결함일 수 있다.The internal defect may be a basal plane dislocation defect.
상기 에피택셜 구조체의 도핑 균일도(표준편차/평균)는 10% 이하일 수 있다.The doping uniformity (standard deviation / average) of the epitaxial structure may be 10% or less.
상기 기판은 실리콘 카바이드계 웨이퍼이고, 오프각이 3˚~10˚일 수 있다.The substrate may be a silicon carbide-based wafer, and the off-angle may be 3 ° to 10 °.
상기 활성층의 표면 조도는 1㎚ 이하일 수 있다.The surface roughness of the active layer may be 1 nm or less.
상기 활성층의 두께 균일도(표준편차/평균)는 0.5% 이하일 수 있다.The thickness uniformity (standard deviation / average) of the active layer may be 0.5% or less.
상기 활성층은 상기 버퍼층이 형성된 이후, 어닐링 공정이 진행된 후에 상기 버퍼층 상에 형성될 수 있다.The active layer may be formed on the buffer layer after the annealing process is performed after the buffer layer is formed.
본 발명의 다른 실시 예에서는 챔버 내에 마련된 기판 상에 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 가스, 및 희석 가스를 포함하는 반응 가스를 주입하며, 제1 성장 온도에서 제1 성장 속도로 제1 성장 두께만큼 버퍼층을 성장시키는 제1 성장 단계; 상기 제1 성장 단계에 연이어, 상기 제1 성장 온도보다 낮거나 높은 온도에서 상기 희석 가스를 주입하는 제2 성장 단계; 및 상기 제2 성장 단계에 연이어, 상기 제1 성장 온도보다 낮은 온도에서 상기 반응 가스를 주입하여, 제2 성장 두께만큼 활성층을 성장시키는 제3 성장 단계를 포함하는 에피택셜 웨이퍼의 제조 방법을 제공할 수 있다.In another embodiment of the present invention, a reaction gas containing a growth source for epitaxial growth, a doping gas for doping, and a diluting gas is injected onto a substrate provided in a chamber, A first growth step of growing a buffer layer by one growth thickness; A second growth step of injecting the diluent gas at a temperature lower than or higher than the first growth temperature successively to the first growth step; And a third growth step of growing the active layer by a second growth thickness by injecting the reaction gas at a temperature lower than the first growth temperature successively to the second growth step .
상기 제2 성장 단계는 상기 제1 성장 단계에 연이어, 제2 성장 온도에서 상기 희석 가스를 주입하는 제2-1 성장 단계; 및 상기 제2-1 성장 단계에 연이어, 상기 제2 성장 온도를 제3 성장 온도로 조절하며 상기 희석 가스를 주입하는 제2-2 성장 단계를 포함할 수 있다.The second growth step includes a second-1 growth step of injecting the diluent gas at a second growth temperature successively to the first growth step; And a second-2 growth step of adjusting the second growth temperature to a third growth temperature successively to the second-1 growth step and injecting the diluent gas.
상기 제3 성장 단계는 상기 제2-2 성장 단계에 연이어, 상기 제3 성장 온도에서 상기 반응 가스를 주입하는 제3-1 성장 단계; 및 상기 제3-1 성장 단계에 연이어, 상기 제3 성장 온도에서 제2 성장 속도로 상기 제2 성장 두께만큼 상기 활성층을 성장시키는 제3-2 성장 단계를 포함할 수 있다.The third growth step includes a third growth step of injecting the reaction gas at the third growth temperature successively to the second-2 growth step; And a third-2 growth step of growing the active layer by the second growth thickness at the third growth temperature and at a second growth rate successively to the third-1 growth step.
상기 제2 성장 온도는 상기 제1 성장 온도에 비해 10℃ 내지 300℃ 낮거나 10℃ 내지 300℃ 높고, 상기 제3 성장 온도는 상기 제1 성장 온도에 비해 10℃ 내지 300℃ 낮게 설정될 수 있다.The second growth temperature may be set to be 10 to 300 ° C lower or 10 to 300 ° C higher than the first growth temperature and the third growth temperature may be set to be lower than the first growth temperature by 10 to 300 ° C .
상기 제3-1 성장 단계에서 주입되는 상기 반응 가스 내 도핑 가스의 양은 0.1㎖/min 내지 0.5㎖/min으로부터 1.5㎖/min 내지 2.5㎖/min까지 선형적 또는 단계적으로 증가하도록 설정될 수 있다.The amount of the doping gas in the reaction gas injected in the 3-1 growing step may be set to increase linearly or stepwise from 0.1 ml / min to 0.5 ml / min to 1.5 ml / min to 2.5 ml / min.
상기 제1 성장 속도는 1㎛/h 내지 3㎛/h이고, 상기 제2 성장 속도는 20㎛/h 이상으로 설정될 수 있다.The first growth rate may be set to 1 m / h to 3 m / h, and the second growth rate may be set to 20 m / h or more.
상기 제3 성장 온도는 1500℃ 내지 1700℃로 설정될 수 있다.The third growth temperature may be set to 1500 to 1700 ° C.
상기 기판은 실리콘 카바이드 계열의 웨이퍼이며, 상기 제1 성장 단계에서, C/Si 비는 0.7 내지 0.8이고, Si/H2 비는 0.03% 이하이며, 상기 성장 소스, 상기 도핑 가스, 및 상기 희석 가스는 (챔버 내로 주입되는 반응 가스의 양(㎖/min)) / {(도핑 가스의 양(㎖/min))*(도핑 가스의 양(㎖/min) + 희석 가스의 양(㎖/min))}에 따른 결과값이 1/4min/㎖ 내지 1/1.5min/㎖를 만족하도록 주입될 수 있다.
Wherein the substrate is a silicon carbide based wafer wherein the C / Si ratio is 0.7 to 0.8 and the Si / H2 ratio is 0.03% or less in the first growth step, the growth source, the doping gas, (Amount of doping gas (ml / min) + amount of diluting gas (ml / min)) (amount of doping gas (ml / min)) / { } Can be injected so that the resultant value satisfies 1 / 4min / ml to 1 / 1.5min / ml.
본 발명에 따르면, 에피택셜 웨이퍼의 표면 결함 밀도가 감소되어, 특성 및 수율이 향상된 고품질의 에피택셜 웨이퍼를 제조할 수 있다. 특히 표면 결함 밀도가 0.1개/㎠ 이하인 에피택셜 웨이퍼를 제조할 수 있다.According to the present invention, the surface defect density of epitaxial wafers is reduced, and high-quality epitaxial wafers with improved characteristics and yield can be produced. Especially, an epitaxial wafer having a surface defect density of 0.1 / cm 2 or less can be produced.
뿐만 아니라, 버퍼층의 형성 이후에 어닐링(annealing) 공정을 진행함으로써, 도핑 가스의 위치를 안정적으로 고정시킬 수 있어, 에피택셜 웨이퍼의 품질이 더욱 향상될 수 있다.
In addition, since the annealing process is performed after the formation of the buffer layer, the position of the doping gas can be stably fixed, and the quality of the epitaxial wafer can be further improved.
도 1은 본 발명의 실시 예에 따른 에피택셜 웨이퍼의 제조 방법을 나타낸 흐름도이다.
도 2는 본 발명의 실시 예에 따른 에피택셜 웨이퍼 제조 방법에서의 성장 조건을 나타낸 예시 도면이다.
도 3은 본 발명의 실시 예에 따른 에피택셜 웨이퍼의 단면도이다.1 is a flowchart showing a method of manufacturing an epitaxial wafer according to an embodiment of the present invention.
2 is an exemplary diagram showing growth conditions in an epitaxial wafer manufacturing method according to an embodiment of the present invention.
3 is a cross-sectional view of an epitaxial wafer in accordance with an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated and described in the drawings. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The terms including ordinal, such as second, first, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the second component may be referred to as a first component, and similarly, the first component may also be referred to as a second component. The term "and / or" includes any combination of a plurality of related listed items or any of a plurality of related listed items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.
마찬가지로 층, 막, 영역, 판 등의 구성요소가 다른 구성요소의 "위에" 있다고 할 때, 이는 다른 구성요소의 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 구성요소가 있는 경우도 포함한다. 반대로 어떤 구성요소가 다른 구성요소의 "바로 위에" 있다고 할 때에는 중간에 다른 구성요소가 없는 것을 뜻한다.Likewise, when an element such as a layer, film, region, plate, or the like is referred to as being "on" another element, it includes not only the element directly above another element, . Conversely, when an element is referred to as being "directly on" another element, it means that there are no other elements in between.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
Hereinafter, embodiments will be described in detail with reference to the accompanying drawings, wherein like or corresponding elements are denoted by the same reference numerals, and redundant description thereof will be omitted.
본 발명에서는 제조된 에피택셜 웨이퍼의 표면 결함 밀도(surface defect density)를 최소화할 수 있는 방법을 제공한다.The present invention provides a method of minimizing the surface defect density of an epitaxial wafer manufactured.
표면 결함의 종류로는 용적(droplet), triagle defect(또는 triangle defect), 피트(pit), 웨이비 피트(wavy pit), 파티클(particle) 등이 있다.The types of surface defects include droplets, triagle defects (or triangle defects), pits, wavy pits, and particles.
이러한 표면 결함은 에피텍셜 웨이퍼 전체의 품질을 저하시키는 직접적인 요인이 된다.Such surface defects are a direct cause of deteriorating the quality of the entire epitaxial wafer.
에피택셜 웨이퍼의 표면 결함 밀도는 초기에 투입되는 반응 가스의 양(flux), 성장 온도, 압력, 전체 가스의 양, C/Si 비율(ratio), Si/H2 비율 등의 변수들에 의해서 달라질 수 있다.The surface defect density of the epitaxial wafer is determined by the flux of initially introduced reaction gas, growth temperature, pressure, amount of total gas, C / Si ratio, Si / H 2 Rate, and so on.
본 발명에서는 이러한 에피택셜 웨이퍼의 표면 결함 밀도를 0.1/㎠ 이하(즉, 1㎠ 당 표면 결함 0.1개 이하)로 줄이기 위한 방법을 제공하며, 이를 위해 성장 온도, 성장 속도(즉, 투입되는 반응 가스의 양), 성장 단계, C/Si 비율을 제어하는 방법을 이용한다.The present invention provides a method for reducing the surface defect density of such epitaxial wafers to 0.1 / cm 2 or less (i.e., 0.1 or less surface defects per 1 cm 2), and for this purpose, the growth temperature, the growth rate The growth step, and the C / Si ratio.
이는 이하 첨부된 도면들에 관한 상세한 설명을 통해 명확히 이해될 수 있을 것이다.
This can be clearly understood from the following detailed description of the attached drawings.
도 1은 본 발명의 실시 예에 따른 에피택셜 웨이퍼의 제조 방법을 나타낸 흐름도이고, 도 2는 본 발명의 실시 예에 따른 에피택셜 웨이퍼 제조 방법에서의 성장 조건을 나타낸 예시 도면이다.FIG. 1 is a flow chart showing a method of manufacturing an epitaxial wafer according to an embodiment of the present invention, and FIG. 2 is an exemplary view showing a growth condition in an epitaxial wafer manufacturing method according to an embodiment of the present invention.
이하, 도 1의 흐름도를 중심으로, 도 2를 참조하여 본 발명의 실시 예에 따른 에피택셜 웨이퍼의 제조 방법에 대하여 상세히 설명하도록 한다.Hereinafter, with reference to the flowchart of FIG. 1, a method of manufacturing an epitaxial wafer according to an embodiment of the present invention will be described in detail with reference to FIG.
도 1을 참조하면, 먼저 반응 챔버 내에 기판을 마련한다(S300). 기판으로서 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)가 사용될 수 있으며, 이는 일 실시 예에 불과할 뿐, 기판의 소재는 최종적으로 제작하고자 하는 소자나 제품에 따라 다르게 구성 가능함은 물론이다.Referring to FIG. 1, a substrate is first provided in a reaction chamber (S300). As a substrate, a silicon carbide-based wafer (4H-SiC wafer) may be used, which is only an example, and the material of the substrate may be configured differently depending on the device or the product ultimately manufactured.
아울러, 기판은 오프각이 3˚~10˚일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 기판이 기울어진 각도로 정의할 수 있다.In addition, the substrate may have an off angle of 3 deg. To 10 deg.. Here, the off-angle can be defined as an angle at which the substrate is tilted with respect to the (0001) Si plane and the (000-1) C plane.
그리고, 반응 챔버 내에 에피택셜 성장을 위한 성장 소스, 도핑을 위한 도핑 가스, 및 희석 가스를 포함하는 반응 가스를 주입하며, 제1 성장 온도에서, 제1 성장 속도로 버퍼층을 성장시킨다(S310, 제1 성장 단계). 버퍼층은 제1 성장 두께를 가지도록 성장되며, 일 실시 예에서, 제1 성장 두께는 0.5㎛ 내지 1㎛일 수 있다.Then, a reaction gas containing a growth source for epitaxial growth, a doping gas for doping, and a diluting gas is injected into the reaction chamber, and a buffer layer is grown at a first growth temperature at a first growth rate (
한편, 기판으로 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)가 이용되는 경우, 에피택셜 성장을 위한 성장 소스로는 그 기판과 격자 상수의 일치가 가능한 물질로서, SiH4+C3H8+H2, MTS(CH3SiCl3), TCS(SiHCl3), SixCx 등의 탄소 및 규소를 포함하는 실리콘 화합물이 이용될 수 있다. 그리고 기판 상에 형성될 에피택셜 구조체를 N 타입으로 도핑하고자 하는 경우, 도핑 가스로는 질소 가스(N2) 등의 5족 원소 물질이 이용될 수 있다. 여기서 에피택셜 구조체란, 에피택셜 성장에 의하여 성장되는 버퍼층 및 활성층을 통칭하는 것일 수 있다.On the other hand, when a silicon carbide-based wafer (4H-SiC wafer) is used as a substrate, as a growth source for epitaxial growth, SiH 4 + C 3 H 8 + H 2 , MTS (CH 3 SiCl 3 ), TCS (SiHCl 3 ), Si x C x, and the like can be used. When an epitaxial structure to be formed on a substrate is to be doped with an N type dopant gas, a Group 5 element material such as nitrogen gas (N 2 ) may be used. Here, the epitaxial structure may be collectively referred to as a buffer layer and an active layer which are grown by epitaxial growth.
물론, 위 예시와 달리, 성장 소스는 에피택셜 구조체의 피적층 대상인 기판의 재질 및 종류에 따라서 달라질 수 있다. 또한 실제 도핑에 관여할 도핑 가스 또한 도핑될 타입(N 타입 또는 P 타입)에 따라 달라질 수 있다. 다만, 이하에서는 설명의 편의 및 집중을 위해, 실리콘 카바이드 계열의 기판에 질소 가스(N2)를 도핑 가스로 하여 에피택셜 도핑 성장을 시키는 경우를 가정하여 설명하기로 한다. 또한 도핑 가스인 질소 가스를 희석할 용도의 희석 가스로는 수소 가스(H2)가 이용되는 것으로 가정하여 설명한다.Of course, unlike the above example, the growth source may vary depending on the material and the type of the substrate to be laminated on the epitaxial structure. Also, the doping gas to be involved in the actual doping may be different depending on the type (N type or P type) to be doped. Hereinafter, for convenience and concentration of explanation, it is assumed that a silicon carbide-based substrate is epitaxially doped with nitrogen gas (N 2 ) as a doping gas. Further, it is assumed that hydrogen gas (H 2 ) is used as a diluting gas for diluting a nitrogen gas which is a doping gas.
버퍼층 성장 단계(S310, 제1 성장 단계)에서, C/Si 비는 0.7 내지 0.8이고, Si/H2 비는 0.03% 이하이며, 반응 가스의 주입 파라미터를 1.5㎖/min 내지 4.0㎖/min으로 조절한다.In the buffer layer growth step (S310, first growth step), the C / Si ratio is 0.7 to 0.8, the Si / H 2 ratio is 0.03% or less, and the injection parameter of the reaction gas is 1.5 mL / min to 4.0 mL / min .
반응 가스의 주입 파라미터는 하기 수학식 1과 같이 정의될 수 있다.
The injection parameter of the reaction gas can be defined as shown in Equation (1) below.
여기서, a1~a4는 양의 실수를 나타내고, b1~b3는 실수를 나타낸다. 예를 들어, a1=a2=a3=a4=1이고, b1=b2=b3=0일 수 있다. 그리고, 반응 가스의 양, 도핑 가스의 양, 희석 가스의 양은 그 단위가 각각 ㎖/min이다.Here, a1 to a4 represent positive real numbers, and b1 to b3 represent real numbers. For example, a1 = a2 = a3 = a4 = 1, and b1 = b2 = b3 = 0. The amount of the reactive gas, the amount of the doping gas, and the amount of the diluting gas are each ml / min.
즉, 버퍼층 성장 단계(S310, 제1 성장 단계)에서, 반응 가스, 도핑 가스, 및 희석 가스는 수학식 1에 따른 결과값이 1/4min/㎖ 내지 1/1.5min/㎖, 다시 말해, 1.5㎖/min 내지 4.0㎖/min을 만족하도록 주입될 수 있다.That is, in the buffer layer growth step (S310, first growth step), the reaction value, the doping gas, and the dilution gas have a value of 1/4 min / ml to 1 / 1.5min / ml, Ml / min to 4.0 ml / min.
이에 따라, 도핑 농도가 5×1017/㎤ 내지 7×1018/㎤인 버퍼층을 얻을 수 있다.Thus, a buffer layer having a doping concentration of 5 × 10 17 / cm 3 to 7 × 10 18 / cm 3 can be obtained.
이후, 제1 성장 단계(S310)에 연속하여, 제1 성장 단계보다 온도 범위를 낮거나 높게 조절하고 반응 챔버 내에 희석 가스(H2)를 주입한다(S320~S330, 제2 성장 단계).Subsequently, in succession to the first growth step (S310), the temperature range is adjusted to be lower or higher than the first growth step and a dilution gas (H 2 ) is injected into the reaction chamber (S320 to S330, second growth step).
구체적으로, 먼저 제2 성장 온도에서 희석 가스(H2)만을 연이어 주입한다(S320, 제2-1 성장 단계). 이때, 제2 성장 온도는 버퍼층의 성장 온도인 제1 성장 온도보다 낮거나 높게 설정될 수 있다. 일 실시 예에서, 제2 성장 온도는 제1 성장 온도에 비해 10℃ 내지 300℃ 더 낮거나, 10℃ 내지 300℃ 더 높게 설정 가능하다.Specifically, only the diluting gas (H 2 ) is injected successively at the second growth temperature (S320, growth stage 2-1). At this time, the second growth temperature may be set to be lower or higher than the first growth temperature, which is the growth temperature of the buffer layer. In one embodiment, the second growth temperature may be set to be 10 占 폚 to 300 占 폚 lower, or 10 占 폚 to 300 占 폚 higher than the first growth temperature.
제2-1 성장 단계에 연속하여, 반응 챔버 내에 희석 가스(H2)만을 연이어 주입하되, 제2 성장 온도를 제3 성장 온도로 조절한다(S330, 제2-2 성장 단계).In succession to the growth stage 2-1, only the diluting gas (H 2 ) is injected into the reaction chamber continuously, and the second growth temperature is adjusted to the third growth temperature (S330, growth stage 2-2).
제2 성장 단계를 통해, 격자(lattice) 내에서 도핑 가스의 위치가 안정적으로 고정될 수 있게 됨과 아울러, 침입 형태로 위치하고 있는 도펀트(dopant)가 치환형으로 위치되도록 함으로써, 도펀트로서의 기능을 수행할 수 있도록 한다. 즉, 제2 성장 단계는 어닐링(annealing) 공정을 수행하는 단계로서, 일 실시 예에 따르면 제2 성장 단계가 진행되는 시간은 5min 내지 60min일 수 있다.Through the second growth step, the position of the doping gas can be stably fixed in the lattice, and the dopant positioned in the intrusion form is placed in a substitutional manner, thereby performing a function as a dopant . That is, the second growth step is a step of performing an annealing process, and according to an embodiment, the time during which the second growth step proceeds may be from 5 min to 60 min.
한편, 제3 성장 온도는 활성층을 성장시키기 위한 온도로서, 일 실시 예에 따르면 제3 성장 온도는 1500℃ 내지 1700℃일 수 있으며, 이 경우 제1 성장 온도는 제3 성장 온도에 비해 10℃ 내지 300℃ 더 높게 설정될 수 있다. 이때, 상기에서 설명한 바와 같이 제2 성장 온도는 제1 성장 온도에 비해 10℃ 내지 300℃ 더 낮거나 높을 수 있으므로, 제2 및 제3 성장 온도는 동일한 온도일 수 있다. 제2 성장 온도가 제3 성장 온도에 비해 높게 설정된 경우, 제2-2 성장 단계에서는 제3 성장 온도로 온도의 하강이 이루어지게 된다.Meanwhile, the third growth temperature is a temperature for growing the active layer. According to one embodiment, the third growth temperature may be 1500 to 1700 ° C. In this case, the first growth temperature may be 10 ° C to Lt; RTI ID = 0.0 > 300 C < / RTI > At this time, since the second growth temperature may be lower or higher than the first growth temperature by 10 ° C to 300 ° C as described above, the second and third growth temperatures may be the same temperature. When the second growth temperature is set higher than the third growth temperature, the temperature is lowered to the third growth temperature in the second-2 growth stage.
이와 같이 조절된 제3 성장 온도에서 반응 가스를 주입한다(S340~S350, 제3 성장 단계).The reaction gas is injected at the third growth temperature thus controlled (S340 to S350, third growth step).
구체적으로, 먼저 제3 성장 온도에서 반응 가스를 주입하며, 그 양을 점차적으로 증가시킨다(S340, 제3-1 성장 단계).Specifically, first, the reaction gas is injected at the third growth temperature, and the amount thereof is gradually increased (S340, growth step 3-1).
그리고, 반응 가스를 연이어 주입하며, 제3 성장 온도에서 제2 성장 속도로 활성층의 목표 두께인 제2 성장 두께가 되도록 활성층을 성장시킨다(S350, 제3-2 성장 단계).Subsequently, the active layer is grown so as to have a second growth thickness, which is a target thickness of the active layer, at a third growth temperature and a second growth rate (S350, step 3-2 growth).
이때, 활성층의 성장 속도인 제2 성장 속도는 버퍼층의 성장 속도인 제1 성장 속도보다 더 높게 설정된다. 일 실시 예에서, 제1 성장 속도는 1㎛/h 내지 3㎛/h이고, 제2 성장 속도는 20㎛/h 이상으로 설정될 수 있다. 제1 및 제2 성장 속도는 반응 가스 내 성장 소스의 양에 따라 제어될 수 있다.At this time, the second growth rate, which is the growth rate of the active layer, is set to be higher than the first growth rate, which is the growth rate of the buffer layer. In one embodiment, the first growth rate may be set to 1 占 퐉 / h to 3 占 퐉 / h, and the second growth rate may be set to 20 占 퐉 / h or more. The first and second growth rates can be controlled according to the amount of growth source in the reaction gas.
이를 위하여, 활성층의 성장 단계(S350, 제3-2 성장 단계) 이전에 성장 소스의 양을 증가시키는 제3-1 성장 단계(S340)가 추가되는 것이다.To this end, a third-1 growth step (S340) for increasing the amount of the growth source is added before the growth step of the active layer (S350, 3-2 growth step).
제3-1 성장 단계(S340)에서 주입되는 반응 가스 내 성장 소스의 양은, 버퍼층 성장 단계(S310, 제1 성장 단계)에서의 제1 성장 속도를 만족시키는 성장 소스의 양으로부터, 활성층 성장 단계(S350, 제3-2 성장 단계)에서의 제2 성장 속도를 만족시키는 성장 소스의 양까지 증가하도록 설정된다. 이때, 성장 소스의 양은 선형적으로 증가하거나 단계적으로 증가하도록 설정될 수 있다.The amount of the growth source in the reactive gas injected in the third-first growth step (S340) is increased from the amount of the growth source that satisfies the first growth rate in the buffer layer growth step (S310, first growth step) S350, the third-2 growth stage). At this time, the amount of the growth source can be set to increase linearly or stepwise.
또한, 제3-1 성장 단계(S340) 동안 주입되는 반응 가스 내 도핑 가스의 양은, 버퍼층의 도핑 농도를 만족시키는 도핑 가스의 양으로부터, 활성층의 도핑 농도를 만족시키는 도핑 가스의 양까지 증가하도록 설정된다. 일반적으로 버퍼층의 도핑 농도가 활성층의 도핑 농도보다 높지만, 활성층의 성장 속도(제2 성장 속도)가 버퍼층의 성장 속도(제1 성장 속도)보다 훨씬 빠르게 설정되므로, 활성층의 성장 단계(S350, 제3-2 성장 단계)에서 주입되는 성장 소스의 양이 버퍼층의 성장 단계(S310, 제1 성장 단계)에서 주입되는 성장 소스의 양보다 훨씬 많다. 따라서, 제3-1 성장 단계(S340) 동안 주입되는 도핑 가스의 양도 성장 소스의 양과 함께 증가하도록 설정되어야 한다. 제3-1 성장 단계(S340) 동안 주입되는 도핑 가스의 양은, 예를 들면 0.1㎖/min 내지 0.5㎖/min으로부터 1.5㎖/min 내지 2.5㎖/min까지 선형적 또는 단계적으로 증가하도록 설정될 수 있다.Further, the amount of the doping gas in the reactive gas injected during the third-first growth step (S340) is set so as to increase from the amount of the doping gas that satisfies the doping concentration of the buffer layer to the amount of the doping gas that satisfies the doping concentration of the active layer do. Generally, the doping concentration of the buffer layer is higher than the doping concentration of the active layer, but the growth rate of the active layer (second growth rate) is set much faster than the growth rate of the buffer layer (first growth rate) -2 growth stage) is much larger than the amount of the growth source injected in the growth stage of the buffer layer (S310, the first growth stage). Thus, the amount of doping gas injected during the third-1 growth step (S340) must be set to increase with the amount of growth source. The amount of doping gas injected during the third-first growth step (S340) may be set to increase linearly or stepwise from, for example, 0.1 ml / min to 0.5 ml / min to 1.5 ml / min to 2.5 ml / min have.
이러한 제3-1 성장 단계(S340)는 성장 속도가 활성층 성장 단계(S350, 제3-2 성장 단계)에서의 조건을 만족시킬 때까지 유지될 수 있다.The 3-1 growth stage (S340) may be maintained until the growth rate satisfies the conditions in the active layer growth stage (S350, 3-2 growth stage).
활성층은 두께(thickness)의 균일도(표준편차/평균)가 0.005, 즉 0.5% 이하가 되도록 제조될 수 있다.The active layer can be manufactured such that the thickness uniformity (standard deviation / average) is 0.005, i.e., 0.5% or less.
일반적으로 에피택셜 성장을 빠른 성장 속도로 수행하는 경우, 균일한 적층(성장)이 어려울 수 있다. 따라서, 버퍼층 성장 단계(S310, 제1 성장 단계)에서는 높은 성장 온도를 유지함으로써, 성장 소스에 의한 원자간 이동을 활발히 하여, 고른 성장이 가능한 환경을 마련하되, 그 성장 속도는 낮춤으로써 원자들이 기판 상에 고르게 분포 및 성장할 수 있는 시간을 부여하는 것이다. 이와 같은 버퍼층의 성장 단계(S310, 제1 성장 단계)에 의하면, 격자 불일치(lattice mismatch)를 줄일 수 있어 표면 결함이 1㎠ 당 0.1개 이하로 크게 감소하는 효과가 있다. 아울러, 에피택셜 구조체의 기저면 전위 결함(Basal Plane Dislocation, BPD) 등과 같은 내부 결함 또한 1㎠ 당 0.1개 이하로 감소하며, 표면 거칠기를 나타내는 표면 조도가 1㎚ 이하로 감소한다. BPD의 경우, 격자 불일치 등에 의해 야기될 수 있는 결함이므로, 격자 불일치가 감소하는 본 발명의 특징으로 인해 BPD를 크게 감소시킬 수 있다.In general, when epitaxial growth is performed at a high growth rate, uniform stacking (growth) may be difficult. Therefore, by maintaining a high growth temperature in the buffer layer growth step (S310, first growth step), the interatomic migration due to the growth source is actively activated to provide an environment for uniform growth, Thereby allowing time to be evenly distributed and grown. According to the growth step of the buffer layer (S310, first growth step), lattice mismatch can be reduced, and surface defects are greatly reduced to less than 0.1 per cm 2. In addition, internal defects such as Basal Plane Dislocation (BPD) of the epitaxial structure are reduced to 0.1 or less per 1 cm 2, and the surface roughness showing surface roughness is reduced to 1 nm or less. In the case of BPD, the BPD can be greatly reduced due to the feature of the present invention that the lattice mismatch is reduced because it is a defect caused by lattice mismatch or the like.
또한, 본 발명에서는 어닐링 공정 단계인 제2 성장 단계(S320~S330)를 통해, 도핑 가스가 안정적으로 위치하게 되므로, 에피택셜 웨이퍼의 품질이 더욱 향상되는 효과가 있다.
Further, in the present invention, since the doping gas is stably positioned through the second growth step (S320 to S330), which is the annealing process step, the quality of the epitaxial wafer is further improved.
도 3은 상기와 같은 본 발명의 실시 예에 따라 제조된 에피택셜 웨이퍼의 단면도이다.3 is a cross-sectional view of an epitaxial wafer manufactured according to an embodiment of the present invention.
도 3을 참조하면, 본 발명의 실시 예에 따른 에피택셜 웨이퍼(100)는 기판(110), 기판(110) 상에 형성된 버퍼층(buffer layer, 120), 및 버퍼층(120) 상에 형성된 활성층(active layer, 130)을 포함한다. 여기서, 에피택셜 성장을 통해 형성되는 버퍼층(120)과 활성층(130)을 통칭하여, 에피택셜 구조체라고 할 수 있다.Referring to FIG. 3, an
기판(110)은 실리콘 카바이드 계열의 웨이퍼(4H-SiC 웨이퍼)일 수 있으며, 이에 따라 에피택셜 구조체도 도핑된 실리콘 카바이드 계열로 형성될 수 있다.The
이때, 기판(110)이 실리콘 카바이드(SiC)인 경우, 에피택셜 구조체는 모두 n형 전도성 실리콘 카바이드계, 즉 실리콘 카바이드 나이트라이드(SiCN)로 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 에피택셜 구조체는 모두 p형 전도성 실리콘 카바이드계, 즉 알루미늄 실리콘 카바이드 (AlSiC)로 형성될 수도 있다.In this case, when the
아울러, 기판(110)은 오프각이 3˚~10˚일 수 있다. 여기서 오프각이란 (0001)Si면, (000-1)C면을 기준으로 기판(110)이 기울어진 각도로 정의할 수 있다.In addition, the off-angle of the
버퍼층(120)은 기판(110)과 활성층(130) 간의 격자 상수 불일치로 인한 결정 결함을 줄이기 위하여 마련된 층으로, 활성층(130)보다 높은 도핑 농도를 가질 수 있다. 예를 들어, 버퍼층(120)의 도핑 농도는 5×1017/㎤내지 7×1018/㎤이고, 활성층(130)의 도핑 농도는 1×1015/cm3 내지 5×1015/cm3 일 수 있다.The
전체적으로, 에피택셜 구조체의 도핑 균일도(표준편차/평균)는 0.1, 즉 10% 이하일 수 있다.Overall, the doping uniformity (standard deviation / average) of the epitaxial structure may be 0.1, or 10% or less.
활성층(130)은 두께 균일도(표준편차/평균)가 0.005, 즉 0.5% 이하가 되도록 제조될 수 있으며, 표면 결함 밀도는 0.1개/1㎠ 이하이고, 표면 조도는 1㎚ 이하로 제조될 수 있다.The
이러한 활성층(130)은 버퍼층(120)이 형성된 이후, 어닐링 공정이 진행된 후에 버퍼층(120) 상에 형성될 수 있다.The
한편, 이와 같이 형성된 에피택셜 구조체의 내부 결함 밀도는 0.1개/1㎠ 이하일 수 있다.On the other hand, the internal defect density of the epitaxial structure thus formed may be 0.1 / 1 cm 2 or less.
이러한 본 발명의 에피택셜 웨이퍼는 다양한 반도체 소자에 적용될 수 있다.
Such an epitaxial wafer of the present invention can be applied to various semiconductor devices.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that
100 : 에피택셜 웨이퍼 110 : 기판
120 : 버퍼층 130 : 활성층100: epitaxial wafer 110: substrate
120: buffer layer 130: active layer
Claims (9)
상기 기판 상에 형성된 버퍼층과 상기 버퍼층 상에 형성된 활성층을 포함하는 에피택셜 구조체를 포함하되,
상기 활성층의 표면 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼.
Board; And
An epitaxial structure including a buffer layer formed on the substrate and an active layer formed on the buffer layer,
Wherein the active layer has a surface defect density of 0.1 / cm < 2 > or less.
상기 표면 결함은 용적(droplet), 트라이앵글(triagle defect), 피트(pit), 웨이비 피트(wavy pit), 파티클(particle) 중 어느 하나인 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the surface defect is any one of a droplet, a triagle defect, a pit, a wavy pit, and a particle.
상기 에피택셜 구조체의 내부 결함 밀도는 0.1개/cm2이하인 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the epitaxial structure has an internal defect density of 0.1 parts / cm 2 or less.
상기 내부 결함은 기저면 전위 결함인 에피택셜 웨이퍼.
The method of claim 3,
Wherein the internal defect is a basal plane dislocation defect.
상기 에피택셜 구조체의 도핑 균일도(표준편차/평균)는 10% 이하인 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the epitaxial structure has a doping uniformity (standard deviation / average) of 10% or less.
상기 기판은 실리콘 카바이드계 웨이퍼이고, 오프각이 3˚~10˚인 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the substrate is a silicon carbide based wafer and has an off angle of 3 DEG to 10 DEG.
상기 활성층의 표면 조도는 1㎚ 이하인 에피택셜 웨이퍼.
The method according to claim 1,
Wherein the active layer has a surface roughness of 1 nm or less.
상기 활성층의 두께 균일도(표준편차/평균)는 0.5% 이하인 에피택셜 웨이퍼.
The method according to claim 1,
And the thickness uniformity (standard deviation / average) of the active layer is 0.5% or less.
상기 활성층은 상기 버퍼층이 형성된 이후, 어닐링 공정이 진행된 후에 상기 버퍼층 상에 형성되는 에피택셜 웨이퍼.The method according to claim 1,
Wherein the active layer is formed on the buffer layer after the annealing process after the buffer layer is formed.
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