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KR20140074079A - QFN package inproving a solder joint ability and the method thereof - Google Patents

QFN package inproving a solder joint ability and the method thereof Download PDF

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KR20140074079A
KR20140074079A KR1020120142284A KR20120142284A KR20140074079A KR 20140074079 A KR20140074079 A KR 20140074079A KR 1020120142284 A KR1020120142284 A KR 1020120142284A KR 20120142284 A KR20120142284 A KR 20120142284A KR 20140074079 A KR20140074079 A KR 20140074079A
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Abstract

솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그 제조방법에 관해 개시한다. 이를 위해 본 발명은 반도체 칩이 탑재되고 몰딩(molding)이 완료된 매트릭스 형태의 리드프레임 중에서 상기 리드부의 밑면인 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계와, 상기 결과물에 전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계와, 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지 및 그 제조방법을 제공한다. 따라서 큐. 에프. 엔 반도체 패키지의 측면에 도금층을 안정적으로 형성하여 반도체 패키지가 인쇄회로기판에 실장될 때, 솔더 접합 능력을 높일 수 있다. Queue to improve solder joint ability. F. A semiconductor package and a manufacturing method thereof are disclosed. For this purpose, the present invention provides a method for manufacturing a semiconductor device, comprising: a first step of cutting a second surface, which is a bottom surface of the lead portion, of a matrix type lead frame on which a semiconductor chip is mounted and completed molding, to a range of 70 to 99.5% Forming a plating layer on a second surface of the chip mounting portion, a second surface of the lead portion, and a side of the first cut lid portion by advancing electrolytic plating; and a second cutting process is performed on the first cut region, And cutting the sealing material to separate the individual semiconductor packages. F. (QFN) semiconductor package and a method of manufacturing the same. Therefore, the queue. F. It is possible to stably form the plating layer on the side of the semiconductor package and to increase the solder bonding ability when the semiconductor package is mounted on the printed circuit board.

Description

솔더 접합 능력을 향상하는 큐. 에프. 엔 반도체 패키지 및 그의 제조방법{QFN package inproving a solder joint ability and the method thereof}Queue to improve solder joint ability. F. ≪ RTI ID = 0.0 > QFN < / RTI > package inproving a solder joint ability and the method thereof,

본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 큐. 에프. 엔(QFN: Quad Flat Non-lead) 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package, and more particularly to a queue. F. (QFN: Quad Flat Non-lead) semiconductor package and a manufacturing method thereof.

최근들어 노트북, 개인용 컴퓨터, 모바일 폰과 같은 전자제품의 크기는 소형화되면서, 제품의 처리능력은 더욱 향상되고 있다. 이에 따라 전자제품에 사용되는 반도체 패키지는 더욱 소형화, 대용량화 되어, 빠른 처리속도에도 적합한 형태의 반도체 패키지가 절실히 요구된다. 따라서 반도체 패키지의 개발 방향은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형에서, 표면실장형인 QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array), CSP(Chip Size Package)로 전환되었다.In recent years, electronic products such as notebook computers, personal computers and mobile phones have become smaller in size, and the processing capability of products has been further improved. Accordingly, the semiconductor package used for electronic products is required to be further miniaturized, increased in capacity, and a semiconductor package suitable for a high processing speed. Therefore, the direction of development of the semiconductor package may be a surface mount type quad flat non-lead (QFN), a thin small out-line package (TSOP), a thin QFN Quad Flat Package), BGA (Ball Grid Array) and CSP (Chip Size Package).

상술한 표면실장형 패키지 중에서, QFN 패키지는 일반적인 반도체 패키지와 같이 리드프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며 또한 높은 품질과 신뢰도를 얻을 수 있기 때문에 주목을 받고 있는 반도체 패키지이다.Among the above-described surface mount type packages, the QFN package is a semiconductor package that is attracting attention because it can remarkably reduce the size and weight of the semiconductor package while achieving high quality and reliability while using a lead frame as in a general semiconductor package .

본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and an object of the present invention is to provide a cue improving solder jointing ability. F. (QFN) semiconductor package.

본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 제공하는데 있다.Another technical problem to be solved by the technical idea of the present invention is to provide a cue improving solder joint ability. F. (QFN) semiconductor package.

본 발명의 기술적 사상의 일 양태에 의한 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지는, 칩 탑재부와 리드부를 갖는 리드프레임과, 상기 칩 탑재부의 제1면에 탑재된 반도체 칩과, 상기 반도체 칩과 상기 리드부의 제1면을 연결하는 와이어와, 상기 리드부의 측면을 노출하고, 상기 리드프레임의 제1면, 반도체 칩 및 와이어를 밀봉하는 봉지재에 있어서, 상기 측면에 노출된 리드부는, 70~99.5% 범위의 도금층이 표면에 형성된 측면 도금부와, 도금층이 형성되지 않은 측면 리드부를 구비하는 것을 특징으로 한다. A cue that improves the solder joint ability according to an aspect of the technical idea of the present invention. F. (QFN) semiconductor package includes a lead frame having a chip mounting portion and a lead portion, a semiconductor chip mounted on a first surface of the chip mounting portion, a wire connecting the semiconductor chip and the first surface of the lead portion, Wherein the lead portion exposed on the side surface includes a side plating portion having a plating layer in a range of 70 to 99.5% formed on a surface thereof, And a side lead portion having no plating layer formed thereon.

본 발명의 실험적인 실시예에 의하면, 상기 측면에 노출된 리드부는, 리드부의 제2면에 하프 에칭부를 포함할 수 있으며, 상기 하프 에칭부는, 상기 측면 도금부 내에 마련된 것이 적합하다.According to an experimental embodiment of the present invention, the lead portion exposed on the side surface may include a half-etching portion on the second surface of the lead portion, and the half-etching portion is preferably provided in the side plating portion.

본 발명의 기술적 사상의 다른 양태에 의한 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법은, 칩탑재부와 리드부를 갖는 단위 리드프레임들이 매트릭스 형태로 존재하는 리드프레임을 준비하는 단계와, 상기 리드프레임의 칩탑재부 제1면 위에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 리드부의 제1면을 와이어로 연결하는 단계와, 상기 리드프레임 제1면, 반도체 칩 및 와이어를 봉지재로 밀봉하는 단계와, 상기 매트릭스 형태의 리드프레임 중에서 상기 리드부의 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계와, 상기 결과물에 전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계와, 상기 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 한다.A cue that improves the solder joint ability according to another aspect of the technical idea of the present invention. F. (QFN) semiconductor package includes the steps of preparing a lead frame in which unit lead frames having a chip mounting portion and a lead portion exist in a matrix form, mounting a semiconductor chip on a first surface of the chip mounting portion of the lead frame, A step of connecting the semiconductor chip and the first surface of the lead portion with a wire; sealing the first surface of the lead frame, the semiconductor chip and the wire with an encapsulating material; Cutting the second surface to a range of 70 to 99.5% of the total thickness; and performing electroplating on the resultant surface to form a second surface of the chip mounting portion, a second surface of the lid portion, and a side surface of the first cut lid portion Forming a plated layer on the first cut area and cutting the remaining portion of the lead portion and the sealing material by advancing the second cut to the first cut area to separate the individual semiconductor packages The features.

본 발명의 실험적인 실시예에 의하면, 상기 1차 커팅이 진행되는 리드부는, 내부에 하부 에칭부를 더 구비할 수 있으며, 상기 하프 에칭부는, 전체 영역이 상기 도금층으로 덮이는 것이 바람직하다.According to the empirical embodiment of the present invention, the lead portion where the primary cutting is performed may further include a lower etch portion, and the entire area of the half etch portion is covered with the plating layer.

또한 본 발명의 실험적인 실시예에 의하면, 상기 1차 커팅은, 블레이드 커팅 레이저 커팅 및 식각(etching) 중에서 선택된 하나의 방식으로 진행할 수 있으며, 상기 2차 커팅은, 블레이드 커팅 및 레이저 커팅 중에서 선택된 하나의 방식으로 진행 할 수 있다. Further, according to the experimental embodiment of the present invention, the primary cutting can proceed in one manner selected from blade cutting laser cutting and etching, and the secondary cutting can be performed by one of a blade cutting and a laser cutting . ≪ / RTI >

이때, 상기 1차 커팅이 진행되는 폭(width)은, 상기 2차 커팅이 진행되는 폭보다 큰 것이 적합하다.At this time, it is preferable that the width of the primary cutting is larger than the width of the secondary cutting.

한편, 상기 2차 커팅은, 상기 커팅된 리드부의 측면에, 전해 도금에 의한 도금층이 전체 두께의 70~99.5%의 범위로 형성된 측면 도금부와, 도금부가 형성되지 않고 측면 리드부를 노출시키는 것이 바람직하다.On the other hand, in the secondary cutting, it is preferable that the side plating portion formed with the plated layer by electrolytic plating in the range of 70 to 99.5% of the total thickness and the side lead portion are exposed without forming the plating portion on the side of the cut lead portion Do.

따라서, 상술한 본 발명의 기술적 사상에 의하면, 기존의 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판(PCB)과의 불충분한 솔더 접합(solder joint)으로 인해 여러 가지 공정 불량이 발생할 수 있었다. 구체적으로는, 기존의 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판과의 불충분한 솔더 접합이 발생하면, 물리적으로는 외부의 충격에 쉽게 접합 경계면에서 크랙(crack) 불량이 발생할 수 있으며, 전기적으로는 접합 경계면에서 누설전류가 발생하거나, 이 부분에서 단선(open) 결함이 발생할 수 있었다. Therefore, according to the technical idea of the present invention described above, a conventional saw type queue. F. Various process defects could occur due to insufficient solder joint between the semiconductor package and printed circuit board (PCB). Specifically, the conventional saw type cue. F. If an insufficient solder joint between the semiconductor package and the printed circuit board occurs, a crack may easily occur physically due to an external impact, and electrical leakage may occur at the junction interface, Open defects could occur in this area.

하지만, 본 발명과 같이 2차에 걸친 커팅 공정을 통해 리드의 측면에 측면 도금부를 형성하면, 쏘우 타입(saw type) 큐. 에프. 엔 반도체 패키지와 인쇄회로기판과의 불충분한 솔더 접합을 보강할 수 있으며, 접합된 솔더링의 모니터링(monitoring)이 가능하여 불량 선별에 유리한 장점이 있다.However, if a side plating portion is formed on the side surface of the lead through a secondary cutting process as in the present invention, a saw type cue. F. It is possible to reinforce the insufficient solder joint between the semiconductor package and the printed circuit board, and it is possible to monitor the soldered soldered joint, which is advantageous in defective sorting.

도1 내지 도 4는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 5는 도 4의 A1 부분의 확대도이다.
도 6 내지 도 9는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.
도10 내지 도 13은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.
도 14는 도 4의 A2 부분의 확대도이다.
도 15 내지 도 18은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.1 to 4 show a queue according to the first embodiment of the present invention. F. (QFN) semiconductor package according to the present invention.
5 is an enlarged view of the portion A1 in Fig.
Figs. 6 to 9 show a queue according to the first embodiment of the present invention. F. (QFN) semiconductor package according to an embodiment of the present invention.
10 to 13 are views showing a queue according to a second embodiment of the present invention. F. (QFN) semiconductor package according to the present invention.
Fig. 14 is an enlarged view of a portion A2 in Fig.
Figs. 15 to 18 show a queue according to a second embodiment of the present invention. F. (QFN) semiconductor package according to an embodiment of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It should be understood, however, that the description of the embodiments is provided to enable the disclosure of the invention to be complete, and will fully convey the scope of the invention to those skilled in the art. In the accompanying drawings, the constituent elements are shown enlarged for the sake of convenience of explanation, and the proportions of the constituent elements may be exaggerated or reduced.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may only be used for the purpose of distinguishing one element from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning in the context of the relevant art and are not to be construed as ideal or overly formal in meaning unless expressly defined in the present application .

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도1 내지 도 4는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.1 to 4 show a queue according to the first embodiment of the present invention. F. (QFN) semiconductor package according to the present invention.

도 1 내지 도 4를 참조하면, 도 1과 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 상부면(T)에는 봉지재(104)로 몰딩된 평면 위에 오리엔테이션 마크(Orientation mark, 102)가 귀퉁이에 형성되어 있다. 상기 오리엔테이션 마크(102)는 리드부 중에 어느 리드(lead)가 첫번째 리드인지를 구별할 수 있는 수단이 될 수 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(102)의 상부면(T)에는 제품의 고유번호가 인쇄될 수 있다.Referring to FIGS. 1 to 4, as shown in FIG. F. Orientation marks 102 are formed on the upper surface T of the QFN semiconductor package 100 at the corners on a plane molded with the encapsulant 104. The orientation mark 102 may be a means that can distinguish which lead in the lead portion is the first lead. On the other hand, the queue. F. (QFN) semiconductor package 102 may be printed on the upper surface T thereof with the unique number of the product.

또한 도 2와 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 밑면(B)에는, 봉지재(104) 및 리드프레임(110)이 각각 외부로 노출되어 있다. 상기 리드프레임(110)은 반도체 칩이 탑재되는 칩탑재부(108)를 중심으로 복수개의 리드부(106)가 상하, 좌우 방향으로 형성되어 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(100)의 밑면(B)에서 노출된 리드부(106)와 칩 탑재부(108)는, 표면에 도금층이 형성되어 있기 때문에 큐. 에프. 엔(QFN) 반도체 패키지(100)가 인쇄회로기판(PCB)에 탑재될 때, 솔더 접합을 강화하도록 되어 있다.Also, as shown in FIG. F. The encapsulation material 104 and the lead frame 110 are exposed to the outside on the bottom surface B of the QFN semiconductor package 100. In the lead frame 110, a plurality of lead portions 106 are vertically and horizontally formed around a chip mounting portion 108 on which the semiconductor chip is mounted. On the other hand, the queue. F. Since the lead portion 106 and the chip mounting portion 108 exposed from the bottom surface B of the QFN semiconductor package 100 are formed with a plating layer on the surface thereof, F. (QFN) semiconductor package 100 is mounted on a printed circuit board (PCB), the solder joint is enhanced.

도3과 같이 큐. 에프. 엔(QFN) 반도체 패키지(100)의 측면에는, 봉지재(104) 및 리드부(106)가 각각 노출되어 있다. 이때 리드부(106)의 하단부는 측면 도금부(112)가 형성되어 있으며, 그 상부에는 도금층이 형성되지 않은 측면 리드부(114)가 형성된 구조적인 특징이 있다. As shown in Fig. F. The encapsulant 104 and the lead portion 106 are exposed on the side surface of the QFN semiconductor package 100, respectively. At this time, the lower end portion of the lead portion 106 is formed with the side plating portion 112, and the side lead portion 114 having no plating layer is formed thereon.

도 4는 큐. 에프. 엔(QFN) 반도체 패키지(100)의 단면도로서, 칩 탑재부(108) 위에 다이접착제(116)를 사용하여 반도체 칩(118)이 탑재되어 있다. 상기 반도체 칩(118)과 리드부(106)는 와이어(120)를 통해 전기적으로 서로 연결된다. 그리고 리드부(106)의 측면 및 밑면, 칩 탑재부(108)의 밑면을 제외한, 리드프레임, 반도체 칩(118) 및 와이어(120)는 봉지재(104)에 의해 완전히 밀봉된다. 이와 함께, 상기 리드부(106)의 측면 및 밑면, 칩 탑재부(108)의 밑면은 도금층(124)에 의해 솔더층이 형성된다. Fig. F. (QFN) semiconductor package 100 in which a semiconductor chip 118 is mounted on a chip mounting portion 108 using a die bonding agent 116. [ The semiconductor chip 118 and the lead portion 106 are electrically connected to each other through the wire 120. The lead frame, the semiconductor chip 118, and the wire 120 are completely sealed by the sealing material 104, except for the side and bottom surfaces of the lead portion 106 and the bottom surface of the chip mounting portion 108. [ The solder layer is formed on the side surface and the bottom surface of the lead portion 106 and the bottom surface of the chip mounting portion 108 by the plating layer 124.

도 5는 도 4의 A1 부분의 확대도이다.5 is an enlarged view of the portion A1 in Fig.

도 5를 참조하면, 일반적으로 큐. 에프. 엔(QFN) 반도체 패키지는, 각각의 반도체 패키지가 매트릭스 모양으로 정렬된 스트립(Strip) 상태로 제조가 이루어진다. 그 후, 제조가 완료되면 블레이드(blade)를 사용하여 낱개로 분리하는 싱귤레이션(singulation) 공정을 진행하게 된다. 이 경우 리드부(106)를 절단하면서 각각의 반도체 패키지를 낱개로 분리되기 때문에 리드부(106)의 측면에 리드프레임 소재인 구리(Cu)가 그대로 노출된다.Referring to FIG. 5, generally a queue. F. (QFN) semiconductor package is manufactured in a strip state in which each semiconductor package is arranged in a matrix shape. Thereafter, when the manufacturing is completed, a singulation process is performed to separate the pieces using a blade. In this case, since each semiconductor package is divided into individual pieces while cutting the lead portion 106, copper (Cu), which is a lead frame material, is directly exposed to the side of the lead portion 106.

이때, 큐. 에프. 엔(QFN) 반도체 패키지를 인쇄회로기판에 실장(mounting)할 때, 노출된 구리 소재에는 솔더링이 잘되지 않기 때문에, 큐. 에프. 엔(QFN) 반도체 패키지와 인쇄회로기판의 접합 경계면에서 물리적으로 크랙 결함(creak defects)이 발생하거나, 전기적으로는 누설전류나 단선(open) 결함이 발생하였다.At this time, the queue. F. (QFN) When mounting a semiconductor package on a printed circuit board, the exposed copper material is not well soldered, so the cue. F. (QFN) creak defects physically occurred at the junction interface between the semiconductor package and the printed circuit board, or electrical leakage current or open defect occurred.

하지만, 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지(100)의 리드부(106) 측면에는 측면 도금부(112)와 측면 리드부(114)가 존재하며, 상기 측면 도금부(112)에는 별도의 솔더층이 존재하는 구조이다. 상기 측면 도금부(112)의 높이는 리드부(106) 두께의 70~99.5% 범위인 것이 적합하다. 따라서 사용자가 상기 범위 내에서 최적화된 높이를 조정할 수 있다. 이러한 측면 도금부(112)는 본 발명의 바람직한 실시예에 따라 2회에 걸친 리드프레임 커팅에 의해 발생한 독특한 구조이다. 따라서 기존에는 리드프레임 소재인 구리가 곧바로 노출되어 이 부분에서 솔더링이 원활하게 이루어지지 않아 솔더 접합 강도가 떨어졌으나, 본 발명에 의하면 노출된 리드부(106)의 측면에 측면 도금부(112)가 있음으로 말미암아 솔더링이 원활하게 이루어져 솔더 접합 강도를 보강할 수 있다.However, the queue according to the present invention. F. The side plating part 112 and the side lead part 114 are present on the side of the lead part 106 of the QFN semiconductor package 100 and a solder layer exists in the side plating part 112 to be. The height of the side plating portion 112 is preferably in the range of 70 to 99.5% of the thickness of the lead portion 106. Thus, the user can adjust the optimized height within the above range. The side plating part 112 is a unique structure generated by the lead frame cutting twice in accordance with the preferred embodiment of the present invention. Therefore, copper, which is a lead frame material, is exposed immediately, and soldering is not smoothly performed at this portion so that the solder joint strength is lowered. However, according to the present invention, the side plating portion 112 is formed on the side of the exposed lead portion 106 This facilitates soldering and enhances solder joint strength.

도 6 내지 도 9는 본 발명의 제1 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.Figs. 6 to 9 show a queue according to the first embodiment of the present invention. F. (QFN) semiconductor package according to an embodiment of the present invention.

도 6을 참조하면, 복수개의 큐. 에프. 엔(QFN) 반도체 패키지가 형성될 수 있는 리드프레임 스트립(strip)을 준비한다. 이어서 상기 리드프레임(110)의 칩 탑재부(108)에 다이접착제를 이용하여 반도체 칩(118)을 탑재한다. 그 후, 반도체 칩(118)과 리드부(106)를 와이어(120)를 사용하여 서로 전기적으로 연결한다. 이어서 리드프레임(110)의 상부면인 제1면, 반도체 칩(118) 및 와이어(120)를 봉지재(104)로 밀봉하는 몰딩 공정(molding process)을 진행한다.Referring to FIG. 6, a plurality of queues. F. (QFN) semiconductor package can be formed. The semiconductor chip 118 is mounted on the chip mounting portion 108 of the lead frame 110 using a die bonding agent. Thereafter, the semiconductor chip 118 and the lead portion 106 are electrically connected to each other by using the wire 120. A molding process for sealing the semiconductor chip 118 and the wire 120 with the encapsulating material 104 is carried out on the first surface which is the upper surface of the lead frame 110.

이어서 도면과 같이 큐. 에프. 엔(QFN) 반도체 패키지(101)의 밑면(B)이 위를 향하도록 배치시킨다. 도면에서 참조부호 122는 싱귤레이션 공정에서 큐. 에프. 엔(QFN) 반도체 패키지(101)가 낱개로 분리되는 영역을 가리키는 스크라이브 라인(scribe line)이다.Then, as shown in the drawing, the queue. F. (QFN) semiconductor package 101 with the bottom surface B facing upward. Reference numeral 122 denotes a queue in the singulation process. F. (QFN) semiconductor package 101 is a scribe line pointing to an area where the semiconductor packages 101 are separated one by one.

도 7을 참조하면, 레이저 커팅, 혹은 블레이드를 사용한 커팅 혹은 식각(etching) 중에서 선택된 하나의 방법을 사용하여 상기 리드부(106)의 제2면을 전체두께의 70~99.5% 범위로 1차 커팅을 진행한다. 이때 1차 커팅되는 깊이(D1)는 깊을수록 후속 공정에서 측면 도금부(도9의 112)의 면적을 넓힐 수 있기 때문에, 깊게 할수록 더욱 유리하다.7, the second face of the lead portion 106 is first cut to a range of 70 to 99.5% of the entire thickness by using a method selected from laser cutting, cutting using a blade, or etching. . At this time, the deeper the depth D1 to be cut first, the wider the area of the side plating portion (112 in FIG. 9) in the subsequent process, the more advantageous it becomes.

도 8을 참조하면, 상기 1차 커팅이 진행된 결과물(101)에 전해도금을 진행하여 외부로 노출된 리드프레임(110) 표면에 솔더 재질의 도금층(124)을 형성한다. 이때 리드프레임(110)은 1차 커팅시 완전히 절단된 상태가 아니기 때문에 전해 도금을 이용하여 노출된 리드프레임(110) 표면에 도금층(124)을 형성하는 것이 가능하다. 이에 따라, 리드부(106)의 측면에도 솔더 재질의 도금층(124)이 형성되며, 이러한 구조는 큐. 에프. 엔(QFN) 반도체 패키지(101)를 인쇄회로기판(PCB)에 실장할 때 솔더 접합 강도를 보강할 수 있는 수단이 된다.Referring to FIG. 8, a plating layer 124 of a solder material is formed on the surface of the lead frame 110 exposed to the outside by performing electrolytic plating on the result 101 of the primary cutting. At this time, since the lead frame 110 is not completely cut at the time of the first cutting, it is possible to form the plating layer 124 on the exposed surface of the lead frame 110 by using electrolytic plating. As a result, a plating layer 124 made of solder is formed on the side surface of the lead portion 106, F. (QFN) semiconductor package 101 is mounted on a printed circuit board (PCB), the solder joint strength can be reinforced.

도 9를 참조하면, 상기 도금층(124)이 형성된 결과물에서, 스크라이브 라인(122)에 2차 커팅을 진행하여, 리드부(106)의 나머지 부분과 봉지재(104) 부분을 절단하여 완성된 형태의 큐. 에프. 엔(QFN) 반도체 패키지(100)를 만든다. 여기서 2차 커팅이 이루어지는 폭은 1차 커팅이 이루어지는 폭보다 더 좁은 것이 적합하다. 9, the secondary cutting is performed on the scribe line 122 in the resultant product in which the plating layer 124 is formed to cut the remaining portion of the lead 106 and the sealing material 104, Of the queue. F. (QFN) semiconductor package 100 is fabricated. Here, the width at which the secondary cutting is performed is preferably narrower than the width at which the primary cutting is performed.

이때 상기 2차 커팅은, 레이저 커팅 혹은 블레이드 커팅 중에서 선택된 하나의 방법을 사용할 수 있다. 상기 2차 커팅을 진행한 후, 낱개로 분리된 리드부(106)의 측면에는 도금층(124)이 형성된 측면 도금부(112)와 리드프레임 소재인 구리가 외부로 곧바로 노출되는 측면 리드부(114)가 각각 만들어진다.
At this time, the secondary cutting may use one of laser cutting and blade cutting. After the secondary cutting, the side plating part 112 having the plating layer 124 formed on the side of the separately separated lead part 106 and the side lead part 114 Respectively.

도10 내지 도 13은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 평면도, 밑면도, 측면도 및 단면도이다.10 to 13 are views showing a queue according to a second embodiment of the present invention. F. (QFN) semiconductor package according to the present invention.

도 10 내지 도 13을 참조하면, 도 10과 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 상부면(T)에는 봉지재(204)로 몰딩된 평면 위에 오리엔테이션 마크(Orientation mark, 202)가 귀퉁이에 형성되어 있다. 상기 오리엔테이션 마크(202)는 리드부 중에 어느 리드(lead)가 첫번째 리드인지를 구별할 수 있는 수단이 될 수 있다. 한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(102)의 상부면(T)에는 제품의 고유번호가 인쇄될 수 있다.Referring to Figs. 10 to 13, F. Orientation marks 202 are formed on the upper surface T of the QFN semiconductor package 200 at the corners on a plane molded with the encapsulant 204. The orientation mark 202 may be a means that can distinguish which lead in the lead portion is the first lead. On the other hand, the queue. F. (QFN) semiconductor package 102 may be printed on the upper surface T thereof with the unique number of the product.

또한 도 11과 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 밑면(B)에는, 봉지재(204) 및 리드프레임(210)이 각각 외부로 노출되어 있다. 상기 리드프레임(210)은 반도체 칩이 탑재되는 칩탑재부(208)를 중심으로 복수개의 리드부(206)가 상하, 좌우 방향으로 형성되어 있다. 또한 리드부(206) 내부에는 하프 에칭부(half etching portion, 207)가 형성되어 있다.Also, as shown in FIG. F. The encapsulant 204 and the lead frame 210 are exposed to the outside on the bottom surface B of the QFN semiconductor package 200. In the lead frame 210, a plurality of lead portions 206 are vertically and laterally formed around a chip mounting portion 208 on which the semiconductor chip is mounted. A half etching portion 207 is formed in the lead portion 206.

한편, 상기 큐. 에프. 엔(QFN) 반도체 패키지(200)의 밑면(B)에서 노출된 리드부(206) 및 하부 에칭부(207) 및 칩탑재부(08)는, 표면에 도금층이 형성되어 있기 때문에 큐. 에프. 엔(QFN) 반도체 패키지(200)가 인쇄회로기판(PCB)에 탑재될 때, 솔더 접합을 강화하도록 되어 있다.On the other hand, the queue. F. The lead portion 206 and the lower etching portion 207 and the chip mounting portion 08 which are exposed from the bottom surface B of the QFN semiconductor package 200 have a plating layer formed on the surface thereof. F. (QFN) semiconductor package 200 is mounted on a printed circuit board (PCB).

도12와 같이 큐. 에프. 엔(QFN) 반도체 패키지(200)의 측면에는, 봉지재(204) 및 리드부(206), 하부 에칭부(207)가 각각 노출되어 있다. 이때 리드부(206)의 하단부는 측면 도금부(212)가 형성되어 있으며, 그 상부에는 도금층이 형성되지 않은 측면 리드부(214)가 형성된 구조적인 특징이 있다. As shown in FIG. F. The sealing material 204, the lead portion 206 and the lower etching portion 207 are exposed on the side surface of the silicon (QFN) semiconductor package 200, respectively. At this time, the lower end portion of the lead portion 206 is formed with the side plating portion 212, and the side lead portion 214 having no plating layer is formed thereon.

도 13은 큐. 에프. 엔(QFN) 반도체 패키지(200)의 단면도로서, 칩 탑재부(208) 위에 다이접착제(216)를 사용하여 반도체 칩(218)이 탑재되어 있다. 상기 반도체 칩(218)과 리드부(206)는 와이어(220)를 통해 전기적으로 서로 연결된다. 그리고 리드부(206)의 측면 및 밑면, 칩 탑재부(208)의 밑면을 제외한, 리드프레임, 반도체 칩(218) 및 와이어(220)는 봉지재(204)에 의해 완전히 밀봉된다. 이와 함께, 상기 리드부(206)와 하프 에칭부(207)의 측면 및 밑면, 칩 탑재부(208)의 밑면은 도금층(224)에 의해 솔더층이 형성된다. 13 shows a queue. F. (QFN) semiconductor package 200, in which a semiconductor die 218 is mounted on a chip mounting portion 208 using a die bonding agent 216. [ The semiconductor chip 218 and the lead portion 206 are electrically connected to each other through the wire 220. The lead frame, the semiconductor chip 218 and the wire 220 are completely sealed by the sealing material 204 except for the side and bottom surfaces of the lead portion 206 and the bottom surface of the chip mounting portion 208. [ A solder layer is formed on the side surfaces and the bottom surface of the lead portion 206 and the half etching portion 207 and the bottom surface of the chip mounting portion 208 by the plating layer 224. [

도 14는 도 14의 A2 부분의 확대도이다.14 is an enlarged view of the portion A2 in Fig.

도 14를 참조하면, 일반적으로 큐. 에프. 엔(QFN) 반도체 패키지는, 각각의 반도체 패키지가 매트릭스 모양으로 정렬된 스트립(Strip) 상태로 제조가 이루어진다. 그 후, 제조가 완료되면 블레이드(blade)를 사용하여 낱개로 분리하는 싱귤레이션(singulation) 공정을 진행하게 된다. 이 경우 리드부(206)를 절단하면서 각각의 반도체 패키지를 낱개로 분리되기 때문에 리드부(206)의 측면에 리드프레임 소재인 구리(Cu)가 그대로 노출된다.Referring to FIG. 14, generally a queue. F. (QFN) semiconductor package is manufactured in a strip state in which each semiconductor package is arranged in a matrix shape. Thereafter, when the manufacturing is completed, a singulation process is performed to separate the pieces using a blade. In this case, since each semiconductor package is divided into individual pieces while cutting the lead portion 206, copper (Cu), which is a lead frame material, is directly exposed to the side of the lead portion 206.

이때, 큐. 에프. 엔(QFN) 반도체 패키지를 인쇄회로기판에 실장(mounting)할 때, 노출된 구리 소재에는 솔더링이 잘되지 않기 때문에, 큐. 에프. 엔(QFN) 반도체 패키지와 인쇄회로기판의 접합 경계면에서 물리적으로 크랙 결함(creak defects)이 발생하거나, 전기적으로는 누설전류나 단선(open) 결함이 발생하였다.At this time, the queue. F. (QFN) When mounting a semiconductor package on a printed circuit board, the exposed copper material is not well soldered, so the cue. F. (QFN) creak defects physically occurred at the junction interface between the semiconductor package and the printed circuit board, or electrical leakage current or open defect occurred.

하지만, 본 발명에 의한 큐. 에프. 엔(QFN) 반도체 패키지(200)는 하프에칭부의 하부와 함께 리드부(206) 측면에도 측면 도금부(212)와 측면 리드부(214)가 존재하며, 상기 측면 도금부(212)에는 별도의 솔더층이 존재하는 구조이다. 상기 측면 도금부(212)의 높이는 리드부(206) 전체 두께의 70~99.5% 범위인 것이 적합하다. 따라서 사용자가 상기 범위 내에서 최적화된 높이를 조정할 수 있다. 이러한 측면 도금부(212)는 본 발명의 바람직한 실시예에 따라 2회에 걸친 리드프레임 커팅에 의해 발생한 독특한 구조이다. 따라서 기존에는 리드프레임 소재인 구리가 곧바로 노출되어 이 부분에서 솔더링이 원활하게 이루어지지 않아 솔더 접합 강도가 떨어졌으나, 본 발명에 의하면 노출된 리드부(206)의 측면에 측면 도금부(212)가 있음으로 말미암아 솔더링이 원활하게 이루어져 솔더 접합 강도를 보강할 수 있다.However, the queue according to the present invention. F. (QFN) semiconductor package 200 has a side plating portion 212 and a side lead portion 214 on the side surface of the lead portion 206 along with a lower portion of the half etching portion, and the side plating portion 212 has a separate A structure in which a solder layer exists. The height of the side plating portion 212 is preferably in the range of 70 to 99.5% of the entire thickness of the lead portion 206. Thus, the user can adjust the optimized height within the above range. This side plating part 212 is a unique structure generated by the lead frame cutting twice in accordance with the preferred embodiment of the present invention. However, in the present invention, the side plating portion 212 is formed on the side surface of the exposed lead portion 206. In this case, This facilitates soldering and enhances solder joint strength.

도 15 내지 도 18은 본 발명의 제2 실시예에 의한 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법을 설명하기 위한 단면도들이다.Figs. 15 to 18 show a queue according to a second embodiment of the present invention. F. (QFN) semiconductor package according to an embodiment of the present invention.

도 15를 참조하면, 복수개의 큐. 에프. 엔(QFN) 반도체 패키지가 형성될 수 있는 리드프레임 스트립(strip)을 준비한다. 상기 리드프레임 스트립은 스크라이브 라인(222) 영역에 하부 에칭부를 갖는 구조인 것이 적합하다. Referring to FIG. 15, a plurality of queues. F. (QFN) semiconductor package can be formed. The lead frame strip is preferably a structure having a lower etched portion in the scribe line 222 region.

이어서 상기 리드프레임(210)의 칩 탑재부(208)에 다이접착제를 이용하여 반도체 칩(218)을 탑재한다. 그 후, 반도체 칩(218)과 리드부(206)를 와이어(220)를 사용하여 서로 전기적으로 연결한다. 이어서 리드프레임(210)의 상부면인 제1면, 반도체 칩(218) 및 와이어(220)를 봉지재(204)로 밀봉하는 몰딩 공정(molding process)을 진행한다.Next, the semiconductor chip 218 is mounted on the chip mounting portion 208 of the lead frame 210 using a die bonding agent. Thereafter, the semiconductor chip 218 and the lead portion 206 are electrically connected to each other using a wire 220. [ The molding process for sealing the semiconductor chip 218 and the wire 220 with the encapsulating material 204 is carried out on the first surface of the lead frame 210.

이어서 도면과 같이 큐. 에프. 엔(QFN) 반도체 패키지(201)의 밑면(B)이 위를 향하도록 배치시킨다. 도면에서 참조부호 222는 싱귤레이션 공정에서 큐. 에프. 엔(QFN) 반도체 패키지(201)가 낱개로 분리되는 영역을 가리키는 스크라이브 라인(scribe line)이다.Then, as shown in the drawing, the queue. F. (QFN) semiconductor package 201 with the bottom surface B facing upward. Reference numeral 222 denotes a queue in the singulation process. F. (QFN) semiconductor package 201 is a scribe line pointing to an area where the semiconductor packages 201 are separated one by one.

도 16을 참조하면, 레이저 커팅, 혹은 블레이드를 사용한 커팅 혹은 식각(etching) 중에서 선택된 하나의 방법을 사용하여 상기 스크라이브 라인(222)에서 리드부(206)의 제2면을 전체두께의 70~99.5% 범위로 1차 커팅을 진행한다. 이때 1차 커팅되는 깊이(D1)는 깊을수록 후속 공정에서 측면 도금부(도18의 212)의 면적을 넓힐 수 있기 때문에, 깊게 할수록 더욱 유리하다.16, the second surface of the lid portion 206 in the scribe line 222 is formed to have a total thickness of 70 to 99.5 (mm) by using a method selected from laser cutting or cutting with a blade or etching. The first cutting is performed in the range of%. At this time, the deeper the depth D1 to be cut first, the wider the area of the side plating portion (212 in FIG. 18) in the subsequent process, the more advantageous it becomes.

도 17을 참조하면, 상기 1차 커팅이 진행된 결과물(201)에 전해도금을 진행하여 외부로 노출된 리드프레임(210) 표면에 솔더 재질의 도금층(224)을 형성한다. 따라서, 스크라이브 라인(222)에서 도금층(224)은, 리드부(206)의 밑면, 하프 에칭부의 밑면 및 절단이 이루어진 리드부의 상부면에 각각 형성된다. 이때 리드프레임(210)은 1차 커팅시 완전히 절단된 상태가 아니기 때문에 전해 도금을 이용하여 노출된 리드프레임(210) 표면에 도금층(224)을 형성하는 것이 가능하다. 이에 따라, 리드부(206)의 측면에도 솔더 재질의 도금층(224)이 형성되며, 이러한 구조는 큐. 에프. 엔(QFN) 반도체 패키지(201)를 인쇄회로기판(PCB)에 실장할 때 솔더 접합 강도를 보강할 수 있는 수단이 된다.Referring to FIG. 17, a plating layer 224 of a solder material is formed on the surface of the lead frame 210 exposed to the outside by conducting electrolytic plating on the result 201 of the primary cutting. The plated layer 224 in the scribe line 222 is formed on the bottom surface of the lead portion 206, the bottom surface of the half-etched portion, and the top surface of the cut-formed lead portion. At this time, since the lead frame 210 is not completely cut at the time of the first cutting, it is possible to form the plating layer 224 on the surface of the lead frame 210 exposed by electrolytic plating. Thus, a plating layer 224 made of a solder material is also formed on the side surface of the lead portion 206, F. (QFN) semiconductor package 201 is mounted on a printed circuit board (PCB), the solder joint strength can be reinforced.

도 18을 참조하면, 상기 도금층(224)이 형성된 결과물에서, 스크라이브 라인(222)에 2차 커팅을 진행하여, 리드부(206)의 나머지 부분과 봉지재(204) 부분을 절단하여 완성된 형태의 큐. 에프. 엔(QFN) 반도체 패키지(200)를 만든다. 여기서 2차 커팅이 이루어지는 폭은 1차 커팅이 이루어지는 폭보다 더 좁은 것이 적합하다. 18, secondary cutting is performed on the scribe line 222 in the resultant of the plating layer 224 to cut the remaining portion of the lead portion 206 and the sealing material 204, Of the queue. F. (QFN) semiconductor package 200 as shown in FIG. Here, the width at which the secondary cutting is performed is preferably narrower than the width at which the primary cutting is performed.

이때 상기 2차 커팅은, 레이저 커팅 혹은 블레이드 커팅 중에서 선택된 하나의 방법을 사용할 수 있다. 상기 2차 커팅을 진행한 후, 낱개로 분리된 리드부(206)의 측면에는 도금층(224)이 형성된 측면 도금부(212)와 리드프레임 소재인 구리가 외부로 곧바로 노출되는 측면 리드부(214)가 각각 만들어진다.At this time, the secondary cutting may use one of laser cutting and blade cutting. After the secondary cutting, the side plating part 212 having the plating layer 224 formed on the side of the individually separated lead part 206 and the side lead part 214 Respectively.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.It will be apparent to those skilled in the art that the present invention is not limited to the above-described embodiment and that many modifications are possible within the technical scope of the present invention.

100: QFN 반도체 패키지, 102: 오리엔테이션 마크,
104: 봉지재, 106: 리드부,
108: 칩 탑재부, 110: 리드프레임,
112: 측면 도금부, 114: 측면 리드부,
116: 다이접착제, 118: 반도체 칩,
120: 와이어, 122: 스크라이브 라인,
124: 도금층.100: QFN semiconductor package, 102: Orientation mark,
104: sealing material, 106: lead portion,
108: chip mounting part, 110: lead frame,
112: side plating portion, 114: side lead portion,
116: Die adhesive, 118: Semiconductor chip,
120: wire, 122: scribe line,
124: plated layer.

Claims (10)

칩 탑재부와 리드부를 갖는 리드프레임;
상기 칩 탑재부의 제1면에 탑재된 반도체 칩;
상기 반도체 칩과 상기 리드부의 제1면을 연결하는 와이어;
상기 리드부의 측면을 노출하고, 상기 리드프레임의 제1면, 반도체 칩 및 와이어를 밀봉하는 봉지재에 있어서,
상기 측면에 노출된 리드부는,
70~99.5% 범위의 도금층이 표면에 형성된 측면 도금부; 및
도금층이 형성되지 않은 측면 리드부를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지. A lead frame having a chip mounting portion and a lead portion;
A semiconductor chip mounted on a first surface of the chip mounting portion;
A wire connecting the semiconductor chip and the first surface of the lead portion;
And an encapsulation member for exposing a side surface of the lead portion and sealing the first surface of the lead frame, the semiconductor chip and the wire,
The lead portion exposed on the side surface,
A side plating portion formed on the surface of a plated layer in a range of 70 to 99.5%; And
And a side lead portion on which a plating layer is not formed. F. Yen (QFN) semiconductor package. 제1항에 있어서,
상기 측면에 노출된 리드부는,
리드부의 제2면에 하프 에칭부를 포함하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지.The method according to claim 1,
The lead portion exposed on the side surface,
And a half-etched portion on the second surface of the lead portion. F. Yen (QFN) semiconductor package. 제2항에 있어서,
상기 하프 에칭부는,
상기 측면 도금부 내에 마련된 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지.3. The method of claim 2,
The half-
And wherein the side plating portion is provided in the side plating portion. F. Yen (QFN) semiconductor package. 칩탑재부와 리드부를 갖는 단위 리드프레임들이 매트릭스 형태로 존재하는 리드프레임을 준비하는 단계;
상기 리드프레임의 칩탑재부 제1면 위에 반도체 칩을 탑재하는 단계;
상기 반도체 칩과 상기 리드부의 제1면을 와이어로 연결하는 단계;
상기 리드프레임 제1면, 반도체 칩 및 와이어를 봉지재로 밀봉하는 단계;
상기 매트릭스 형태의 리드프레임 중에서 상기 리드부의 제2면을 전체 두께의 70~99.5% 범위로 1차 커팅하는 단계;
상기 결과물에 전해도금을 진행하여 상기 칩탑재부의 제2면, 리드부의 제2면 및 1차 커팅된 리드부의 측면에 도금층을 형성하는 단계;
상기 1차 커팅된 영역에 2차 커팅을 진행하여 리드부의 나머지 부분과 봉지재를 커팅하여 개별 반도체 패키지를 분리하는 단계를 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.Preparing a lead frame in which unit lead frames having a chip mounting portion and a lead portion exist in a matrix form;
Mounting a semiconductor chip on a first surface of a chip mounting portion of the lead frame;
Connecting the first surface of the semiconductor chip and the lead portion with a wire;
Sealing the lead frame first side, the semiconductor chip and the wire with a sealing material;
First cutting the second surface of the lead portion of the matrix type lead frame to a range of 70 to 99.5% of the total thickness;
Forming a plating layer on the second surface of the chip mounting portion, the second surface of the lead portion, and the side surfaces of the first cut lid portion by conducting electrolytic plating on the resultant product;
And cutting the remaining portion of the lead portion and the sealing material by separating the individual semiconductor packages by performing secondary cutting on the first cut region. F. (QFN) semiconductor package. 제4항에 있어서,
상기 1차 커팅이 진행되는 리드부는,
내부에 하부 에칭부를 더 구비하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.5. The method of claim 4,
The lead portion, in which the primary cutting proceeds,
Further comprising a lower etch portion in the inside of the cage. F. (QFN) semiconductor package. 제5항에 있어서,
상기 하프 에칭부는,
전체 영역이 상기 도금층으로 덮이는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.6. The method of claim 5,
The half-
And the entire area is covered with the plating layer. F. (QFN) semiconductor package. 제4항에 있어서,
상기 1차 커팅은,
블레이드 커팅, 레이저 커팅 및 식각(etching) 중에서 선택된 하나의 방식으로 진행하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.5. The method of claim 4,
In the primary cutting,
Wherein the process proceeds in one of a blade cutting, a laser cutting, and an etching. F. (QFN) semiconductor package. 제4항에 있어서,
상기 2차 커팅은,
블레이드 커팅 및 레이저 커팅 중에서 선택된 하나의 방식으로 진행하는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지 제조방법.5. The method of claim 4,
In the secondary cutting,
Blade cutting, and laser cutting. ≪ Desc / Clms Page number 24 > F. (QFN) semiconductor package manufacturing method. 제4항에 있어서,
상기 1차 커팅이 진행되는 폭(width)은,
상기 2차 커팅이 진행되는 폭보다 큰 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.5. The method of claim 4,
The width at which the primary cutting proceeds may be,
Wherein the width of the second cutting is larger than the width of the second cutting. F. (QFN) semiconductor package. 제4항에 있어서,
상기 2차 커팅은,
상기 커팅된 리드부의 측면에,
전해 도금에 의한 도금층이 전체 두께의 70~99.5%의 범위로 형성된 측면 도금부와, 도금부가 형성되지 않고 측면 리드부를 노출시키는 것을 특징으로 하는 솔더 접합 능력을 향상하는 큐. 에프. 엔(QFN) 반도체 패키지의 제조방법.5. The method of claim 4,
In the secondary cutting,
On the side of the cut lead portion,
A side plating section formed by electroplating to have a plating layer in a range of 70 to 99.5% of the total thickness; and a cue that improves the solder jointing ability, wherein the side lead section is exposed without forming a plating section. F. (QFN) semiconductor package.
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