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KR20130140671A - 평탄한 실리콘 함유막 - Google Patents

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KR20130140671A
KR20130140671A KR1020137009445A KR20137009445A KR20130140671A KR 20130140671 A KR20130140671 A KR 20130140671A KR 1020137009445 A KR1020137009445 A KR 1020137009445A KR 20137009445 A KR20137009445 A KR 20137009445A KR 20130140671 A KR20130140671 A KR 20130140671A
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film
silicon
plasma
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substrate
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키스 폭스
동 니우
조 워맥
만디암 스리람
조지 앤드류 안토넬리
슈라벤디크 바르트 판
제니퍼 올러프린
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노벨러스 시스템즈, 인코포레이티드
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Abstract

초평탄 실리콘 함유막들 및 막 스택들을 위한 방법들 및 하드웨어가 개시된다. 일 예에 있어서, 플라즈마 강화 화학기상증착 장치에서 기판 상에 실리콘 함유막을 성막하는 방법의 일 실시형태가 개시되며, 방법은 플라즈마 강화 화학기상증착 장치에 실리콘 함유 반응물을 공급하는 단계; 플라즈마 강화 화학기상증착 장치에 공반응물을 공급하는 단계; 플라즈마 강화 화학기상증착 장치의 프로세스 스테이션에 용량 결합형 플라즈마를 공급하는 단계로서, 플라즈마는 실리콘 함유 반응물로부터 발생된 실리콘 라디칼들 및 공반응물로부터 발생된 공반응물 라디칼들을 포함하는, 용량 결합형 플라즈마를 공급하는 단계; 및 기판 상에 실리콘 함유막을 성막하는 단계를 포함하고, 실리콘 함유막은 1.4 내지 2.1 의 굴절률을 가지며, 실리콘 함유막은 또한 실리콘 기판 상에서 측정될 때 4.5 이하의 절대 조도를 갖는다.

Description

평탄한 실리콘 함유막{SMOOTH SILICON-CONTAINING FILMS}
관련 출원들의 상호 참조
본 출원은, 발명의 명칭이 "IN-SITU PLASMA-ENHANCED CHEMICAL VAPOR DEPOSITION OF FILM STACKS" 이고, 2010년 9월 13일에 출원된 미국 가특허출원 제 61/382,465 호; 발명의 명칭이 "SMOOTH SILANE-BASED FILMS" 이고, 2010년 9월 13일에 출원된 미국 가특허출원 제 61/382,468 호; 발명의 명칭이 "IN-SITU PLASMA-ENHANCED CHEMICAL VAPOR DEPOSITION OF FILM STACKS" 이고, 2010년 10월 19일에 출원된 미국 가특허출원 제61/394,707호; 및 발명의 명칭이 "SMOOTH SILICON-CONTAINING FILMS" 이고, 2010년 12월 16일에 출원된 미국 특허출원 제12/970,853호에 대해 우선권을 주장하며, 이들 전부는 본 명세서에서 모든 목적들을 위해 참조로서 통합된다.
3 차원 (3D) 메모리 디바이스들에 대한 막 스택들을 패터닝하는 것이 어려울 수 있다. 막 층들을 성막하기 위한 몇몇 종래의 원자층증착 (ALD), 화학기상증착 (CVD), 고밀도 플라즈마 화학기상증착(HDP-CVD) 및 플라즈마 강화 화학기상증착 (PECVD) 프로세스들은, 수용할 수 없을 정도로 거친 막들을 제조할 수도 있고, 막 층들 사이에 수용할 수 없는 계면 혼합을 야기할 수도 있으며, 연속 성막된 막 층들 사이의 진공 파괴에 의해 야기되는 계면 결함들을 가질 수도 있다. 얻어지는 거친 막 계면들 및 계면 결함들은, 막 스택이 축적될 때, 연속 성막된 층들에 의해 커질 수도 있어서, 막 스택의 상부 표면이 다운스트림 패터닝 프로세스들에 대하여 수용할 수 없을 정도로 거칠어질 수도 있다. 또한, 막 스택 내의 계면 결함들은 3D 메모리 디바이스 내에서 구조적 및/또는 전기적 결함들을 유도할 수도 있다.
본 명세서에서 설명되는 다양한 실시형태들은 초평탄 실리콘 함유 막들을 성막하는 것과 관련된다. 예를 들어, 개시된 일 실시형태는 인 시튜로 기판 상에 제 1 막 및 제 2 막을 포함하는 막 스택을 형성하는 방법을 제공하며, 제 1 막은 제 2 막과 상이한 재료 조성을 갖는다. 방법은, 제 1 막 성막 페이즈에서, 제 1 반응물 가스 혼합물을 프로세스 스테이션에 공급하는 단계, 제 1 반응물 가스 혼합물을 사용하여 제 1 플라즈마를 유지하는 단계, 제 1 플라즈마에 의해, 기판 상에 제 1 막을 성막하는 단계; 및 제 2 막 성막 페이즈에서 그리고 중간 진공 파괴 없이, 프로세스 스테이션에 제 2 반응물 가스 혼합물을 공급하는 단계, 제 2 반응물 가스 혼합물을 사용하여 제 2 플라즈마를 유지하는 단계, 제 2 플라즈마에 의해, 기판 상에 제 2 막을 성막하는 단계, 및 제 2 막의 두께 증가에 따라 제 2 막의 절대 조도가 감소하도록 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계를 포함한다.
다른 개시된 실시형태는, 플라즈마 강화 화학기상증착 장치에 실리콘 함유 반응물을 공급하는 단계; 플라즈마 강화 화학기상증착 장치에 공반응물 (co-reactant) 을 공급하는 단계; 플라즈마 강화 화학기상증착 장치의 프로세스 스테이션에 용량 결합형 플라즈마를 공급하는 단계로서, 플라즈마는 실리콘 함유 반응물로부터 발생된 실리콘 라디칼들 및 공반응물로부터 발생된 공반응물 라디칼들인, 용량 결합형 플라즈마를 공급하는 단계; 및 기판 상에 실리콘 함유막을 성막하는 단계를 포함하고, 실리콘 함유막은 1.4 내지 2.1의 굴절률을 갖고, 또한 실리콘 함유막은 실리콘 기판 상에서 측정될 때 (즉, 실리콘 기판 상에 직접 성막된 막 상에서 측정될 때) 4.5Å 이하의 절대 조도를 갖는다.
이러한 개요는 이하 상세한 설명에서 더 설명되는 개념들의 선택을 간략화된 형태로 소개하기 위해 제공된다. 이 개요는 청구되는 청구물의 주요 피쳐들 또는 본질적인 피쳐들을 식별하려는 것도 아니며, 청구되는 청구물의 범위를 한정하기 위해 사용되는 것도 아니다. 또한, 청구되는 청구물은 본 개시물의 임의의 부분에서 주시되는 임의의 또는 모든 단점들을 해결하는 구현들에 한정되지 않는다.
도 1은 기판 상에 성막된 제 1 막 및 제 2 막의 교번층들을 포함하는 막 스택의 일 예의 실시형태를 나타낸다.
도 2는 11 쌍의 교번 SiN/SiO2 층들을 포함하는 막 스택의 상부에 성막된 일 예의 테트라에틸 오르도실리케이트 (TEOS) 계 플라즈마 강화 화학기상증착 (PECVD) SiO2막의 표면에 대한 원자력 현미경 (AFM) 이미지를 나타낸다.
도 3은 11 쌍의 교번 SiN/SiO2 층들을 포함하는 막 스택의 상부에 성막된 일 예의 종래 실란계 PECVD SiO2막의 표면에 대한 원자력 현미경 (AFM) 이미지를 나타낸다.
도 4는 14 쌍의 교번 SiN/SiO2 층들을 포함하는 막 스택의 상부에서 본 개시물의 일 실시형태에 따라 성막된 일 예의 초평탄 PECVD SiO2막의 표면에 대한 원자력 현미경 (AFM) 이미지를 나타낸다.
도 5은 종래의 PECVD 및 원자층증착 (ALD) SiO2 막들과 본 개시물의 실시형태들에 따라 성막된 예시의 초평탄 PECVD SiO2막들 사이의 절대 조도의 비교를 그래프로 나타낸다.
도 6은 본 개시물의 일 실시형태에 따라 성막된 예시의 초평탄 PECVD SiO2막들을 포함하는 막 스택의 일 실시형태를 개략적으로 나타내며, 초평탄 PECVD SiO2막들에는 실리콘 질화물막들이 끼워져 있다.
도 7은 도 6에 개략적으로 도시된 막 스택의 상부에 성막된 본 개시물의 일 실시형태에 따라 성막된 초평탄 PECVD SiO2막을 개략적으로 나타낸다.
도 8은 도 6에 개략적으로 도시된 막 스택의 상부에서 노출된 실리콘 질화물 표면의 AFM 이미지를 나타낸다.
도 9는 도 7에 개략적으로 도시된 막 스택의 상부에서 본 개시물의 일 실시형태에 따라 성막된 300Å 초평탄 PECVD SiO2막의 표면의 AFM 이미지를 나타낸다.
도 10은 도 7에 개략적으로 도시된 막 스택의 상부에서 본 개시물의 일 실시형태에 따라 성막된 3000Å 초평탄 PECVD SiO2막의 표면의 AFM 이미지를 나타낸다.
도 11은 본 개시물의 일 실시형태에 따라 성막된 예시의 초평탄 PECVD SiO2막들을 포함하는 막 스택의 다른 실시형태를 개략적으로 나타내며, 초평탄 PECVD SiO2막들에는 실리콘 질화물막들이 끼워진다.
도 12는 본 개시물의 일 실시형태에 따라 성막된 초평탄 PECVD SiO2 막들, 종래 TEOS계 PECVD SiO2 막들, 및 종래 실란계 PECVD SiO2 막들의 두께와 이러한 막들에 대한 절대 조도 측정치들 사이의 일 예의 관계를 그래프로 나타낸다.
도 13은 도 11에 개략적으로 도시된 막 스택의 상부에 성막된 실리콘 질화물막을 개략적으로 나타낸다.
도 14는 본 개시물의 일 실시형태에 따라 성막된 초평탄 PECVD SiO2막들, 종래 TEOS계 PECVD SiO2 막들, 및 종래 실란계 PECVD SiO2막들의 두께와, 이러한 각각의 SiO2막 상에 성막된 800Å 실리콘 질화물막에 대한 절대 조도 측정치들 사이의 일 예의 관계를 그래프로 나타낸다.
도 15는 본 개시물의 일 실시형태에 따라 초평탄 PECVD 실리콘 함유막을 성막하는 방법을 도시하는 플로우 챠트를 나타낸다.
도 16은 종래의 PECVD SiO2막들 및 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들에 대한 표면 조도와 실란 유량 사이의 일 예의 관계를 그래프로 나타낸다.
도 17은 도 7에 나타낸 예시의 막들에 대하여 실란 유량과 SiO2막 성막 레이트 사이의 일 예의 관계를 나타낸다.
도 18은 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들에 대한 프로세스 스테이션 압력과 SiO2막 성막 레이트들 사이의 관계들을 그래프로 나타내며, SiO2 막들은 전체 가스 유량들은 상이하지만 유사한 실란 유량들을 갖는 초평탄 PECVD 프로세스들로부터 성막된다.
도 19는 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들에 대한 막 스트레스, SiO2막 성막 레이트 및 실란 유량 사이의 관계를 그래프로 나타낸다.
도 20은 본 개시물의 일 실시형태에 따라 성막된 초평탄 PECVD SiO2막에 대한 막 스트레스, 기판 보우 (bow) 및 막 두께 사이의 관계들을 나타낸다.
도 21은 열성장된 SiO2 막, TEOS 계 PECVD SiO2 막 및 본 개시물의 일 실시형태에 따라 성막된 초평탄 PECVD SiO2 막에 대한 Si-O 결합-스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들의 비교를 그래프로 나타낸다.
도 22는 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들의 절대 조도와 고주파 플라즈마의 전력 레벨 사이의 관계를 그래프로 나타낸다.
도 23은 본 개시물의 실시형태들에 따라 성막된 PECVD SiO2 막들에 대한 프로세스 스테이션 압력의 의존도 및 절대 조도를 그래프로 도시한다.
도 24는 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2 막들에 대한 기판 범위 내 불균일도와 프로세스 스테이션 압력 사이의 관계를 그래프로 나타낸다.
도 25는 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들에 대한 성막 레이트와 아르곤 유량 사이의 관계를 그래프로 나타낸다.
도 26은 본 개시물의 실시형태들에 따라 성막된 초평탄 PECVD SiO2막들의 절대 조도와 아르곤 유량 사이의 관계를 그래프로 나타낸다.
도 27은 본 개시물의 실시형태들에 따라 성막된 예시의 초평탄 PECVD 실리콘 산화물 및 실리콘 산질화물막들에 대한 Si-O 결합-스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들의 다른 비교를 그래프로 나타낸다.
도 28은 본 개시물의 실시형태들에 따라 성막된 예시의 초평탄 PECVD 실리콘 질화물막들과 일 예의 종래 실리콘 질화물막에 대한 Si-N 결합-스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들의 비교를 그래프로 나타낸다.
도 29는 본 개시물의 실시형태들에 따라 성막된 예시의 초평탄 PECVD 실리콘 질화물막들과 일 예의 종래 실리콘 질화물막에 대한 N-H 결합-스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들의 다른 비교를 그래프로 나타낸다.
도 30은 본 개시물의 실시형태들에 따라 성막된 예시의 초평탄 PECVD 실리콘 질화물막들과 일 예의 종래 실리콘 질화물막에 대한 Si-H 결합-스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들의 다른 비교를 그래프로 나타낸다.
도 31은 본 개시물의 일 실시형태에 따른 프로세스 스테이션을 개략적으로 나타낸다.
도 32는 본 개시물의 일 실시형태에 따른 멀티 스테이션 프로세스 툴을 개략적으로 나타낸다.
도 33은 본 개시물의 일 실시형태에 따른 다른 멀티 스테이션 프로세스 툴을 개략적으로 나타낸다.
도 34는 본 개시물의 일 실시형태에 따른 다른 멀티 스테이션 스테이션 툴을 개략적으로 나타낸다.
NAND 플래시 메모리와 같은 일부 메모리 디바이스들은 2차원 어레이들로 배열된다. 이러한 메모리 디바이스들은 평면 배열에 한정되기 때문에, 다이 사이즈 및 메모리 밀도 파라미터들이 디바이스의 전체 메모리 용량을 제약한다. 결국, 메모리 용량을 확장하기 위해 더 큰 다이 사이즈로 진행하게 되면, 메모리 디바이스의 비용을 비교적 증가시킬 수 있으며, 이는 더 큰 용량 메모리 디바이스들의 채택을 지연시킬 수도 있다. 최근, 메모리 게이트들을 3차원 (3D) 어레이들로 배열하는 일부 접근법들이 제안되고 있다. 이 접근법들의 일부는 교번하는 막 조성의 스택들을 패터닝함으로써 트랜지스터들을 통합한다. 도 1은 기판 (106) 상에 제 1 막 (102) 및 제 2 막 (104) 의 교번층들을 포함하는 일 예의 막 스택 (100) 을 개략적으로 나타낸다.
이러한 막 스택들을 패터닝하는 것은 어려울 수 있다. 예를 들어, 성막으로부터 발생하는 거친 막 표면들 및/또는 성막 이벤트들 사이의 진공 파괴에 의해 야기되는 막 크랙들은 연속 성막된 층들에 리플 (ripple) 들을 야기할 수도 있다. 막 스택이 축적됨에 따라, 이러한 파상 (undulation) 들은 사이즈가 더 커질 수 있고 다운스트림 패터닝 동작들에서 포커스, 노광 및 에칭의 문제들을 야기할 수도 있다. 따라서, 각 층이 고도로 평활화되는 것이 바람직하다.
이러한 실리콘 이산화물막을 성막하는 일부 접근법들은 테트라에틸 오르도실리케이트 ((Si(OC2H5)4, 또는 TEOS)) 계 플라즈마 강화 화학기상증착 (PECVD) 프로세스들 또는 실란계 PECVD 프로세스들을 사용하는 것을 포함한다. 그러나, 이러한 종래 PECVD 프로세스들은 수용할 수 없을 정도로 거친 막들을 생성할 수도 있다. 예를 들어, SiO2를 성막하는 종래의 실란계 PECVD 프로세스들은 베어 실리콘 기판 상에 성막된 1000Å막에 대하여 7.2Å 의 절대 조도 (Ra) 를 나타내고, SiO2 를 성막하는 종래 TEOS계 PECVD 프로세스들은 실리콘 기판 상에 성막된 1000Å막에 대하여 4.5Å Ra의 조도를 나타낸다 (즉, 베어 실리콘 기판 상에 직접 성막된 막 상에서 측정될 때).
거친 막들의 스택에 대한 영향은 누적될 수 있어서, 막 스택의 상부 표면이 개별 막들보다 더 거칠어질 수 있다. 도 2 및 도 3은 원자력 현미경 (AFM) 에 의해 측정된 예시의 SiN/SiO2 막 스택들에 대한 표면 조도 이미지들을 나타낸다. 도 2는 TEOS계 PECVD SiO2 성막 프로세스를 사용하여 11 쌍의 SiN/SiO2 막들을 갖는 막 스택에 대한 AFM 이미지 (200) 를 도시한다. 참조로, 베어 실리콘 기판 상에 성막된 1000Å 실리콘 질화물막의 조도는 5.1Å Ra 이다.
도 2에 나타낸 예에 있어서, 막 스택의 상부에서 TEOS계 SiO2 막은 대략 9.9 ~ 10.6Å Ra의 조도를 나타낸다. 도 3은 실란계 PECVD SiO2 프로세스를 사용하여 (예를 들어, 대략 500 ~ 600 sccm의 유량의 실란을 사용하여), SiN/SiO2 막들의 11 개의 교번 쌍들을 갖는 막 스택에 대한 AFM 이미지 (300) 를 도시한다. 도 3에 니타낸 예에 있어서, SiO2 막은 대략 17 내지 19Å Ra의 조도를 갖는다. 따라서, 종래 PECVD SiO2 프로세스들은 하부의 막보다 비교적 더 거친 막들을 성막할 수 있음을 알게 된다.
평탄한 실리콘 이산화물막들을 성막하는 일부 다른 접근법들은 고밀도 플라즈마 화학기상증착 (HDP-CVD) 프로세스들을 채용한다. 그러나, HDP-CVD 프로세스들은 통상적으로 2 x 1010 ions/cm3 보다 큰 이온 밀도들을 채용한다. 이러한 높은 이온 밀도 성막 환경들은 SiO2 층이 성막될 때 하부의 막들을 비선택적으로 스퍼터할 수도 있다. 이는 수용할 수 없는 중간층 산화를 유도할 수도 있어서, 잠재적으로 막 계면들에서 전기적 결함들 또는 구조적 결합들을 유도한다. 또한, HDP-CVD 프로세스들은 통상적으로 유도 결합형 플라즈마 소스를 사용하며, 이는 비교적 더 비싸고 PECVD 프로세스들에서 사용되는 용량 결합형 플라즈마 소스에 비해 프로세스 동안 결함들을 생성하기가 비교적 더 쉽다. 게다가, HDP-CVD 프로세스 장비는 2 이상의 막 조성물을 인시튜로 성막하기에 적합하지 않을 수 있기 때문에, 프로세싱 동안 진공 파괴들이 요구될 수도 있어서, 중간층 결함들 및 부가 장비 비용의 포함을 잠재적으로 유도한다.
따라서, 다양한 실시형태들은 용량 결합형 플라즈마 소스들을 사용하여, 실리콘 산화물 (예를 들어, SiO2 및 그 서브 산화물들), 실리콘 산질화물 및 실리콘 질화물들과 같은 유전체막들, 및 다결정질 및 비정질 실리콘과 같은 도전막들을 포함하는, 초평탄 실리콘 함유막들을 성막하는 것과 관련하여 개시된다. 일부 실시형태들에 있어서, 초평탄 실리콘 함유막들의 교번층들은 프로세스 툴 (예를 들어, 성막 페이즈들 사이의 진공 파괴 및/또는 공기 노출 없이) 인시튜로 성막될 수 있다. 예시의 막 스택들은 실리콘 이산화물 및 실리콘 질화물의 교번층들, 다결정질 실리콘 및 실리콘 이산화물의 교번층들, 다결정질 실리콘 및 실리콘 질화물의 교번층들, 및 도핑된 및 도핑되지 않은 비정질 및/또는 다결정질 실리콘의 교번층들을 포함하지만, 이에 한정되지 않는다.
일 예로서, 도 4는 본 개시물의 초평탄 PECVD 프로세스의 일 예에 따라 성막된 실리콘 질화물막 및 초평탄 실리콘 이산화물막의 14개의 교번 쌍들을 갖는 일 예의 막 스택에 대한 AFM 이미지 (400) 를 나타낸다. 도 4에 나타낸 예에 있어서, 초평탄 PECVD SiO2 상부층은 대략 4.6Å Ra 의 조도를 가져서, 실리콘 질화물 표면들 상에 성막된 일부 초평탄 PECVD 실리콘 이산화물막들 (하기에서 더 상세하게 논의됨) 이 대략 3.6Å Ra 의 조도 값들을 나타내더라도, 도 2 및 도 3에 나타내고 상술한 종래 PECVD SiO2 프로세스들에 비해 2배 초과의 표면 조도 향상을 나타낸다. 또한, 상기 설명된 바와 같이, 베어 실리콘 기판 상에 성막된 1000Å 실리콘 질화물막의 조도는 5.1Å Ra 이다. 따라서, 일부 실시형태들에 있어서, 초평탄 PECVD SiO2 프로세스가 하부막의 조도보다 적은 상부 표면 조도를 제공할 수 있음을 알게 된다. 예를 들어, 일부 실시형태들에 있어서, 초평탄 PECVD SiO2 막은 하부막의 조도보다 대략 90% 이하인 절대 조도를 가질 수 있다.
이론에 의해 제한되기를 바라지 않으면서, 일부 실시형태들에 있어서, 초평탄 PECVD 막들의 초평탄 특성은 표면 흡수, 재배열 및/또는 어셈블리 반응들이 가스 상 (gas-phase) 중합화 및 흡수 반응들보다 더 많게 및/또는 실질적으로 더 빠른 레이트로 발생할 수 있는 조건들을 유발할 수 있다. 이러한 조건들 하에서, 플라즈마에서 발생되는 라디칼들은, 기판 위에서 가스 상으로 반응하는 것보다 기판 표면 상에 링크하고 기판으로 흡수되기에 비교적 더 쉬울 수 있다.
이로써, 본 개시물에 따른 초평탄 PECVD 프로세스는 실질적으로 막 두께와 관계없이 절대 조도를 갖는 막을 제공할 수 있다. 예를 들어, 일부 예들에 있어서, 초평탄 PECVD SiO2 막은 실리콘 기판 상에서 측정될 때, 3000Å 까지의 막 두께에 대해 4.5Å 이하의 표면 조도를 나타낼 수 있다. 예를 들어, 도 5는 종래의 실란계 PECVD 프로세스 예 (포인트들 502), 종래 TEOS계 PECVD 프로세스 예 (포인트들 504), 및 본 개시물에 따른 일 예의 초평탄 PECVD 프로세스에 의해 성막된 일 예의 초평탄 실리콘 이산화물막 (포인트들 506) 을 포함하는, 다양한 예의 프로세스들에 의해 베어 실리콘 기판들 상에 성막된 실리콘 이산화물막들의 막 두께의 함수로서 표면 절대 조도를 비교하는 그래프 (500) 를 나타낸다. 도 5에 나타낸 종래의 PECVD 프로세스들에 의해 제조된 예시의 막들은 표면 어셈블리 및 재배열 반응들 보다 더 빠른 레이트로 발생하는 가스 상 중합 반응들을 갖는 것으로서 특징화될 수 있다. 이로써, 포인트들 (502) 및 포인트들 (504) 은 막 두께가 증가함에 따라 절대 조도가 증가하는 쪽으로 향하고 있다. 대조적으로, 도 5에 나타낸 예시의 초평탄 PECVD 실리콘 이산화물막은 실질적으로 일정한 절대 조도를 가지면서 3000Å 까지의 막 두께에 대하여 대략 2.5Å Ra 의 표면 조도를 나타낸다.
또한, 도 5는 고밀도 플라즈마 화학기상증착 (HDP-CVD) 프로세스에 의해 성막된 예시의 실리콘 이산화물막들과 상기 논의된 초평탄 PECVD 성막된 실리콘 이산화물막 사이의 비교를 나타낸다. 도 5에 나타낸 바와 같이, 예시의 초평탄 PECVD 실리콘 이산화물막은 예시의 HDP-CVD 실리콘 이산화물막 (포인트들 508) 과 대략 동일한 절대 표면 조도를 갖는다. 그러나, 상기 설명된 바와 같이, HDP-CVD 프로세스들은 하부의 막들을 손상시킬 수도 있고 인시튜로 막 스택들을 생성할 수 없을 수도 있다. 대조적으로, 이하 상세하게 설명되는 바와 같이, 초평탄 PECVD 막들은 높은 이온 밀도들을 사용하지 않고 (예를 들어, 2 x 1010 ions/cm3 미만의 이온 밀도들로) 성막될 수 있고, 이에 따라 하부 막과 비교적 예리한 계면 조성물 바운더리를 유지할 수 있다. 또한, 초평탄 PECVD 막들은 다른 막 프로세스들에 의해 인시튜로 성막될 수 있어서, 막 스택을 축적할 때 진공 파괴들을 잠재적으로 회피할 수 있다.
또한, 도 5는 원자층증착 (ALD) 프로세스에 의해 성막된 일 예의 SiO2 막 (포인트들 510)과 상술한 초평탄 PECVD 막 예 사이의 비교를 나타낸다. 종래 PECVD 프로세스들과 마찬가지로, ALD 프로세스에 의해 성막된 예시의 막은 절대 조도에 있어서 두께 의존성 증가를 나타낸다. ALD 프로세스들이 이론상 한번에 모노층의 막을 성막하지만, 그렇지 않으면 분리된 성막 전구체들의 흡수에서의 차이가 응집된 상의 전구체 도메인들의 형성을 유도할 수도 있다 (예를 들어, 표면이 화학적 흡수 및 물리적 흡수된 전구체들 양자를 포함할 수도 있다). 이러한 도메인들은 막의 비화학양론적 영역의 생성을 유도할 수도 있으며, 이는 막에서의 격자 결함들 및 표면 조도를 야기할 수 있다. 연속 성막된 층들은 표면 조도의 영향을 확대할 수도 있다. 게다가, ALD에서 사용된 층 마다의 성막 프로세스는, 쓰루풋 코스트 및 장비 코스트 모두에서, PECVD 프로세스보다 비교적 비용이 더 클 수 있다.
대조적으로, 그리고 이론에 제한되는 것을 바라지 않으면서, 플래터 표면들의 비교적 낮은 표면 에너지들은 (예를 들어, 열역학적으로 안정한 종료된 표면의 네이티브 조도에 접근하는 표면들) 은, 표면 재배열 및 어셈블리 반응들을 통해, 성막된 막의 자기 평활화를 허용하는 구동력을 제공할 수도 있다. 이에 따라, 몇몇 실시형태들에 있어서, 비교적 더 거친 막 상에 성막되는 초평탄 PECVD 막은 여전히 초평탄 특성들을 나타낼 수 있다. 이는 막 스택이 비교적 더 거친 하부막들을 포함하더라도, 막 스택에 대해 매우 평탄한 표면을 제공할 수 있다.
예를 들어, 도 6은 대략 2.3Å/초의 성막 레이트를 갖는 예시의 초평탄 PECVD SiO2 막들을 포함하는 막 스택 (600) 의 일 실시형태를 개략적으로 나타낸다. 도 6에 나타낸 예는, 사이에 복수의 800Å 실리콘 질화물막들 (602) 이 끼워지는 복수의 1000Å 초평탄 PECVD SiO2 막들 (606) 및 복수의 300Å 초평탄 PECVD SiO2 막들 (604) 을 포함한다. 상부 표면 (610) 을 갖는 최종 800Å 실리콘 질화물막 (층 602A) 은 막 스택 (600) 의 상부에 성막된다. 도 7은 막 스택 (600) 의 상부에 성막된 초평탄 PECVD SiO2 막 (층 702) 의 상부층을 개략적으로 나타낸다.
도 8은 도 6에 개략적으로 도시된 막 스택 (600) 의 상부에서 노출되는 실리콘 질화물 표면 (610) 에 대한 AFM 이미지 (800) 를 나타낸다. AFM에 의해 측정된 바와 같이, 실리콘 질화물 표면 (610) 은 대략 6.9Å 의 절대 조도를 나타낸다. 비교의 목적으로, 초평탄 PECVD SiO2 막들에 대해 종래의 TEOS계 PECVD SiO2 막들이 치환되는 실리콘 이산화물 및 실리콘 질화물의 교번 층들의 동일한 개수를 갖는 막 스택 상에 성막된 800Å 실리콘 질화물막은, 대략 10Å 의 절대 조도를 갖는다. 이에 따라, 초평탄 PECVD SiO2 막은 TEOS계 초평탄 PECVD SiO2 막에 비해 상부에 놓인 실리콘 질화물의 상부에서 비교적 더 평탄한 표면을 나타낸다.
실리콘 질화물층의 상부에서의 후속 초평탄 PECVD SiO2 막 층의 성막은 실리콘 질화물층 조도에 비해 상부 표면 조도에서 부가적인 개선을 제공할 수 있다. 예를 들어, 도 9 및 도 10은 도 7에 개략적으로 도시된 초평탄 PECVD SiO2 막층 (702) 의 상부 표면 (701) 에 대한 AMF 이미지들 (900 및 1000) 을 각각 나타낸다. AFM에 의해 측정된 바와 같이, 초평탄 PECVD SiO2 상부 표면 (710) 은, 층 (702) 이 300Å 두께 (도 9에 도시된 바와 같음) 로 성막될 때, 대략 5.4Å의 절대 조도를 가져서, 하부의 실리콘 질화물막에 의해 나타났던 조도의 대략 80% 조도를 갖는다. 또한, 초평탄 PECVD SiO2 막들의 비교적 두꺼운 층들은 비교적 더 평탄한 상부 표면들을 제공할 수 있다. 예를 들어, 층 (702) 이 3000Å 두께로 성막될 때 (도 10에 나타낸 바와 같음), 대략 3.6Å의 절대 조도를 나타내어, 하부의 실리콘 질화물막에 의해 나타났던 조도의 대략 50% 조도를 갖는다. 대조적으로, 종래의 TEOS계 초평탄 PECVD SiO2 막들은 초평탄 PECVD SiO2 막들에 대해 치환될 때, 실리콘 질화물막에 의해 나타났던 것에 비해 표면 조도에서의 감소는 없다. 특히, 각각의 300Å 두께 및 3000Å 두께 TEOS계 PECVD SiO2 막은 대략 10Å의 절대 조도를 나타낸다.
상술한 바와 같이, 일부 실시형태들에 있어서, 초평탄 PECVD 막들은 초평탄 PECVD막의 두께가 증가함에 따라 감소하는 표면 조도를 나타낼 수 있다. 도 11 및 도 12는 이러한 실시형태의 다른 예를 도시한다. 도 11은 기판 (106) 상에 1000Å 두께의 종래 실란계 PECVD SiO2 막층 (1102) 을 포함하는 막 스택 (1100) 의 일 예를 개략적으로 나타낸다. 800Å 두께의 실리콘 질화물층 (1104) 은 층 (1102) 상부에 성막된다. 참고로, 층 (1104) 의 조도는 대략 16.3Å Ra 이다. 또한, 도 11은 일 예의 초평탄 PECVD SiO2 막층 (1106) 의 상부 표면 (1108) 을 나타내며, 층 (1106) 은 층 (1104) 의 상부에 성막된다. 도 12는 대략 2.3Å/초로 성막된 일 예의 초평탄 PECVD SiO2 막에 대한 표면 (1108) 의 조도와 층 (1106) 의 두께 사이의 일 예의 관계 (1202) 를 도시하는 그래프 (1200) 를 나타낸다. 도 12에 나타낸 바와 같이, 초평탄 PECVD SiO2 막은 대략 3000Å 까지의 초평탄 PECVD SiO2 막 두께에 대한 두께와 표면 조도 사이의 역관계를 나타낸다. 비교의 목적으로, 곡선들(1204 및 1206) 은 종래의 실란계 및 TEOS계 PECVD 프로세스들에 대한 두께와 표면 조도 사이의 역관계를 도시하지 않는다. 종래의 PECVD막들에 의해 개별적으로 나타나는 두께와 조도 사이의 직접적인 관계를 고려해 볼 때 (도 5에 도시됨), 도 12에 나타낸 데이터는 종래의 PECVD 막들과 달리, 일부 예시의 초평탄 PECVD 막들의 두께가 하부막의 표면 조도에 비해 막 스택의 표면을 비교적 감소시킬 수 있음을 제시한다.
일부 실시형태들에 있어서, 초평탄 PECVD막의 두께를 증가시키면, 도 13 및 도 14에 도시된 예들에 나타낸 바와 같이, 초평탄 PECVD막의 상부에 성막된 막의 조도를 감소시킬 수 있다. 도 13은 상부에 800Å 두께 실리콘 질화물층 (1304) 이 성막되어 있는, 예시의 초평탄 PECVD SiO2 막층 (1106) 을 포함하는 도 11의 막 스택 (1100) 을 개략적으로 나타낸다. 도 14는 층 (1106) 의 두께와 실리콘 질화물층 (1304) 의 표면 (1308) 의 조도 사이의 역관계 (1402) 를 도시하는 그래프 (1400)를 나타낸다. 예를 들어, 실리콘 질화물층 (1304) 하부에 놓인 1000Å 두께 초평탄 PECVD SiO2 막층 (1106) 에 대하여, 실리콘 질화물 표면 (1308) 은 대략 12.6Å의 절대 조도 또는 실리콘 질화물층 (1104) 층의 대략 77% 만큼 거친 절대 조도, 및 초평탄 PECVD SiO2 막층 (1106) 과 대략 동일한 조도를 나타낸다. 비교를 위해, 포인트들 (1404 및 1406) 은, 층 (1304) 의 대략 92% 및 89% 만큼 거친, 종래의 실란계 및 TEOS계 PECVD 프로세스들에 대한 두께 의존 조도 데이터를 각각 도시한다.
도 15는 초평탄 PECVD 실리콘 함유막을 성막하는 방법 (1500) 의 일 예의 실시형태를 도시하는 플로우 챠트를 나타낸다. 1502에서, 방법 (1500) 은 프로세스 스테이션에 반응물 가스 또는 반응물 가스 혼합물을 공급한다. 1504에서, 방법 (1500) 은 용량 결합형 플라즈마를 유지하여 반응물 가스 혼합물에 포함된 반응물 가스 및/또는 비활성 가스들의 라디칼들 및 활성종들 발생하는 것을 포함한다. 1506에서, 방법 (1500) 은 하기에서 좀더 상세하게 설명되는 바와 같이, 기판 표면 상에 막을 성막하면서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것을 포함한다. 예를 들어, 일부 실시형태들에 있어서, 막의 두께 증가에 따라 막의 절대 조도가 감소하도록, 막 성막 페이즈 동안 하나 이상의 프로세스 파라미터들이 제어될 수 있다. 일부 실시형태들의 다른 예에 있어서, 절대 조도가 미리 결정된 임계치 이하로 제어되도록, 막 성막 페이즈 동안 하나 이상의 프로세스 파라미터들이 제어될 수 있다. 일 시나리오에 있어서, 예를 들어, 굴절률이 대략 1.4 내지 2.1인 초평탄 PECVD 실리콘 함유막의 절대 조도는 베어 실리콘 기판 상에서 측정될 때 4.5Å 이하로 제어될 수 있다. 프로세스 파라미터 제어는 프로세스 툴 내에 포함된 임의의 적절한 제어기에 의해 수행될 수 있음을 알게 된다. 예시의 제어기들이 하기에서 더 상세하게 설명된다.
방법 (1500) 이 초평탄 PECVD막의 단일층을 성막하는 방법을 언급하지만, 일부 실시형태들에 있어서, 방법 (1500) 은 인시튜 막 스택 성막 프로세스의 초평탄 PECVD 막 성막 페이즈를 나타낼 수도 있음을 알게 된다. 따라서, 일부 실시형태들에 있어서, 방법 (1500) 의 적절한 수의 예들이 막 스택을 축적하기 위해 수행될 수 있다. 일 예에 있어서, 초평탄 PECVD 도핑되지 않은 실리콘막들 (하기에서 더 상세하게 논의됨) 의 층은 초평탄 교번의 도핑되지 않은 실리콘/도핑된 실리콘 막 스택을 축적하기 위해 초평탄 PECVD 도핑된 실리콘막들의 층들과 교번될 수 있다. 다른 예에 있어서, 초평탄 PECVD 도핑되지 않은 실리콘막들의 층들은 초평탄 PECVD 실리콘 이산화물막들의 층들과 교번될 수 있다. 이에 따라, 일부 실시형태들에서, 적절한 초평탄 PECVD 프로세스들이 막 스택에서 각 층을 성막하는데 사용될 수 있다. 일 시나리오에서, 예를 들어, 초평탄 실리콘 산화물의 층들은 초평탄 실리콘 질화물의 층들과 교번될 수 있다. 다른 시나리오에서, 초평탄 실리콘 산화물의 층들은 종래의 실리콘 질화물막의 층들과 교번될 수 있다.
대안으로, 다른 실시형태들에 있어서, 방법 (1500) 의 적절한 수의 예시들이, 하나의 이상의 적절한 간격들에서, 다른 적절한 성막 프로세스들 (PECVD, CVD 또는 ALD 프로세스들) 에 의해, 인시튜로 막 스택을 축적하기 위해 포함될 수 있다. 일 예에 있어서, 초평탄 PECVD 실리콘 이산화물막은 PECVD 실리콘 질화물막과 교번되어 도 4에 나타낸 것과 유사한 교번의 실리콘 이산화물/실리콘 질화물막의 스택을 형성할 수 있다. 다른 예에 있어서, 종래 성막된 막 스택은 초평탄 PECVD 막의 적절한 두께로 캡핑될 수 있다.
게다가, 일부 실시형태들에서는, 막 스택 성막 스킴을 조정하면, 수용가능한 상부 표면 조도를 또한 제공하면서, 인 시튜에 기초하여, 막 스택의 벌크 특성들 (예를 들어, 웨이퍼 보우) 을 조정하고, 일부 실시형태들에서는, 하부층들에 대해 보다 빠른 성막 레이트들을 실현하면서 초평탄 패터닝 표면들을 제공하는 접근법들을 제공할 수 있음을 알게 된다.
도 15를 계속해서, 하나 이상의 프로세스 파라미터들을 제어하여 막 표면의 절대 조도를 제어하는 접근들의 다양한 예들이 일 예의 초평탄 PECVD 실리콘 이산화물막 프로세스와 관련하여 하기에서 설명된다. 예를 들어, 초평탄 실리콘 이산화물막은 프로세스 툴의 하나 이상의 프로세스 스테이션들에서 실란 및 아산화질소 (N2O) 를 사용하여 성막될 수 있다. 일 예의 4-스테이션 프로세스 툴 (이하 더 상세하게 설명되는 일 실시형태) 을 사용하여 초평탄 PECVD 실리콘 이산화물막들을 성막하기 위한 프로세스 조건들의 한정이 아닌 예들이 [표 1]에 제공된다.
Figure pct00001
일부 실시형태들에 있어서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것은, 1508에서, 프로세스 스테이션에 공급되는 실리콘 함유 반응물의 양의 적어도 150인 양으로 프로세스 스테이션에 프로세스 가스들을 공급하는 것을 포함한다. 예를 들어, 하나 이상의 공반응물들 및/또는 하나 이상의 희석제들은 실리콘 함유 반응물 농도의 적어도 150 배의 농도로 프로세스 스테이션에 공급될 수 있다. 이러한 실시형태들에 있어서, 공반응물을 과공급하면, 실리콘 라디칼들로 기울어지는 플라즈마를 생성하여 성막 레이트를 잠재적으로 감소시킨다. 성막 레이트를 임계 성막 레이트 미만으로 제어함으로써, 초평탄 PECVD 막이 생성될 수 있다.
예를 들어, 상술한 예시의 프로세스 파라미터들을 사용하여 성막된 실리콘 산화물막의 경우, N2O는 실란 유량의 양의 대략 5배 내지 실란 유량의 양의 대략 3000배로 공급될 수 있다. 다른 프로세스 파라미터들이 일정하게 유지된다고 가정하면, 더 많은 유량의 N2O는 실리콘 이산화물막의 성막 레이트를 10Å/초 미만으로 제어할 수 있다. 이러한 성막 레이트들은 적절한 레이트들에서 표면 재배열 및 어셈블리 반응들을 가져서, 실리콘 기판 상에서 측정될 때 3000Å 두께 이상까지의 막들에 대하여 4.5Å Ra 이하의 조도를 갖는 초평탄 실리콘 산화물을 제조할 수 있다.
이전에, 종래의 실란계 PECVD 실리콘 이산화물 성막 프로세스들에서 실란의 유량을 감소시키면, 실리콘 이산화물막 조도에서 유사한 감소를 초래할 수 없게 된다고 생각되었다. 대신, 실란 유량이 감소됨에 따라, 성막된 막의 표면이 더 거칠어지게 된다고 생각되었다. 도 16은 AFM에 의해서 측정될 때의 기판 조도들과 실란 유량 사이에 일 예의 관계 (1600) 를 나타낸다. 도 17은 도 16에 나타낸 관계 (1600) 에 대하여 실란 유량과 실리콘 이산화물막 성막 레이트 사이의 일 예의 관계 (1700) 를 나타낸다. 비교의 목적으로, 종래의 실란계 PECVD 프로세스에 의해 성막된 일 예의 막이 표시된다 (포인트들 1602 및 1702). 도 16 및 도 17은 종래의 실란계 PECVD 프로세스로부터 실란 유량 및 성막 레이트가 감소함에 따라 조도가 증가하는 것을 그래프로 도시한다.
그러나, 도 16의 최좌측 부분을 참조하면, 임계치 레벨 이하로 성막 레이트를 제어하면, 표면 조도가 실제로 감소할 수도 있으며, 이는 초평탄 실리콘 함유 표면들이 획득되는 것을 허용할 수 있음을 알고 있다. 이에 따라, 도 16 및 도 17은, 도시된 실시형태에서, 100 sccm 이하로 실란의 유량을 감소시키면 10Å/초 이하로 실리콘 이산화물 성막 레이트를 감소시켜서, 결국 성막되는 실리콘 이산화물막의 표면 조도를 감소시키는 것을 나타낸다. 도 16 및 도 17에 나타낸 바와 같이, 일부 실시형태들에 있어서, 6Å/초 미만의 실리콘 이산화물 성막 레이트를 제공하는 프로세스들은, 실리콘 기판 상에서 측정될 때, 3000Å 두께 이상까지의 막들에 대하여 4.5Å Ra 이하의 조도를 갖는 막들을 제조할 수 있다.
상기 서술한 예는 실란의 플로우 및/또는 농도를 제어함으로써 성막 레이트를 제어하는 것을 언급하지만, 이러한 효과들은 임의의 적절한 실리콘 함유 반응물의 플로우 및/또는 농도를 제어함으로써 달성될 수 있음을 알게 된다. 초평탄 실리콘 함유막들을 제조할 수 있는 적절한 실리콘 함유 반응물들의 한정이 아닌 예들은, 실란들 (예를 들어, 실란 및 디실란과 같은 SixHy), 할로겐 치환된 실란들 (예를 들어, SixCly), 및 알킬 치환된 실란들 (예를 들어, SixRy) 을 포함할 수 있다.
일부 실시형태들에 있어서, 다른 프로세스 가스들 (예를 들어, N2O, CO, 및 CO2 와 같은 공반응물, 및 질소, 아르곤 및 헬륨과 같은 비활성 성분) 의 플로우들 및/또는 농도들을 제어하는 것은, 임계치 양 미만으로 막의 성막 레이트를 제어하기 위해 사용될 수도 있다. 예를 들어, 도 18은 40 sccm의 일정한 100% SiH4 유량 (적절하게 희석된 실란 공급 소스들이 본 개시물의 범위를 벗어나지 않으면서 더 큰 유량을 가질 수 있음을 알게 되겠지만) 으로 성막되지만 상이한 전체 가스 유량들을 갖는 예시의 초평탄 PECVD SiO2 막들에 대한 프로세스 스테이션 압력과 성막 레이트 사이의 관계 (1800) 를 나타낸다. 구체적으로, 포인트들 (1802) 은, 실란을 제외한 모든 가스들의 유량들이 포인트들 (1804) 에 나타낸 예에 대한 대응 유량들의 절반인 일 예에 대한 성막 레이트 동향을 나타낸다. 실란의 농도를 효과적으로 증가시키더라도, 도 18에 나타낸 예에 있어서, 비활성 가스 및 비활성이 아닌 가스의 유량을 감소시키면, 포인트 (1804) 의 조건들에서 포인트 (1802) 의 조건들까지 0.3Å Ra (미도시) 까지 막 조도의 감소 및 성막 레이트의 감소를 유도한다. 다른 예에 있어서, N2O 에 대하여, 각각이 N2O에 대해 상이한 이온 횡단면을 가질 수 있는, CO 또는 CO2를 치환하면, 플라즈마에서의 산소 라디칼들의 농도를 감소시킬 수 있어서, 잠재적으로 실리콘 이산화물막의 성막 레이트를 감소시킨다.
상기 설명된 바와 같이, 일부 실시형태들에 있어서, 그리고 이론에 제한되는 것을 바라지 않으면서, 실란 플로우를 감소시키면 다양한 실란 라디칼 종들의 표면 이동 및 가교를 위한 부가적인 시간을 제공할 수 있다고 생각된다. 이러한 프로세스들을 위한 시간을 증가시키면 비교적 더 적은 결함들을 갖는 구조적으로 조밀한 격자들을 제공할 수 있어서, 잠재적으로 보다 평탄한 표면 토폴로지를 형성한다.
예를 들어, 도 19는 일 예의 실리콘 이산화물막의 막 스트레스, 성막 레이트 및 실란 유량 사이의 관계 (1900) 를 도시한다. 도 19에 나타낸 예에서 성막 레이트가 감소함에 따라, 막 스트레스는 비교적 더 압축되어, 막이 구조적으로 더 조밀해짐을 제시한다. 도 20은 대략 2.3Å/초로 성막된 일 예의 초평탄 PECVD SiO2막에 대한 막 스트레스, 기판 보우 및 막 두께 사이의 관계 (2000) 를 나타낸다. 도 20에 나타낸 예시의 막은 막 두께에 대한 기판 보우의 선형 의존도 (2002) 를 나타낸다. 또한, 도 20에 나타낸 예시의 막은 막 스트레스와 막 두께 사이의 비선형 관계 (2004) 를 나타낸다. 도 20에 나타낸 바와 같이, 예시의 막에 대한 막 스트레스는 성막의 제 1 1000Å 내에서 벌크 막 스트레스 레벨에 빠르게 접근한다. 이에 따라, 도 20에 나타낸 예시의 초평탄 PECVD 실리콘 이산화물막은 막이 성막될 때 구조적 안정성을 빠르게 달성할 수 있다.
다른 구조적인 분석들은, 표면 재배열 및 어셈블리 반응들을 위한 시간을 증가시키면 비교적 적은 결함들을 갖는 구조적으로 조밀한 격자들을 제공하여, 잠재적으로 더 평탄한 표면 토폴로지를 형성할 수 있다는 제안에 대하여 부가적인 지지를 제공한다. 예를 들어, 도 21은 일 예의 열적으로 성막된 SiO2막 (스펙트럼 2102)(종종 열 산화물이라 칭함), 대략 2.3Å/초의 성막 레이트를 갖는 일 예의 초평탄 PECVD SiO2막 (스펙트럼 2104), 및 일 예의 종래 TEOS계 PECVD SiO2막 (스펙트럼 2106) 에 대한 푸리에 변환 적외선 (FTIR) 스펙트럼들의 비교를 나타낸다. 도 21에 나타낸 바와 같이, 예시의 초평탄 PECVD막은 TEOS계 막이 열산화물의 구조 및 조성과 유사한 것보다 열 산화물의 구조 및 조성과 더 유사한 구조 및 조성을 갖는다. 예를 들어, 일 예의 초평탄 PECVD막에 대한 Si-O 결합 스트레치 모드의 피크 높이가 비교가능한 막 두께에 대하여 TEOS계 막에 대한 Si-O 결합 스트레치 모드의 피크 높이보다 더 높고 더 좁다. 이는 TEOS계 막에 비해 예시의 초평탄 PECVD막 내에서 결합 유형들의 비교적 더 좁은 분포가 있음을 제시할 수 있다. 또한, 도 21에 나타낸 초평탄 PECVD막에 대한 Si-O 결합 스트레치 모드의 포지션 (1071 cm-1) 은, TEOS 계 막에 대한 Si-O 결합 스트레치 모드 (1063 cm-1) 인 것보다 열 산화물에 대한 Si-O 결합 스트레치 모드 포지션 (1078 cm-1) 에 더 가깝다.
표면 재배열 및 어셈블리 반응들을 위한 시간을 증가시키면 비교적 더 적은 결함들을 갖는 구조적으로 조밀한 격자들을 제공할 수 있어서, 잠재적으로 더 평탄한 표면 토폴로지를 형성할 수 있다는 제안에 대한 추가적인 지지로서, 일부 초평탄 PECVD SiO2 막들의 습식 식각 특성들은 열 산화물의 특성들에 접근한다. 표 2는 묽은 플루오르화 수소산 배쓰 (100:1 H2O:HF) 에서 다양한 PECVD SiO2막들에 대한 습식 식각 비율 (열 산화물에 대해 1로서 정의된, WERR) 을 포함한다. 비교를 위해, 종래의 실란계 및 TEOS계 PECVD 프로세스들 및 종래 HDP-CVD 프로세스에 대한 WERR 데이터는 또한 표 2에 포함된다. 표 2에 나타낸 바와 같이, 수개의 초평탄 PECVD SiO2 막들에 대한 WERR 은 1.2 내지 2.0 이다.
Figure pct00002
도 15로 돌아가면, 일부 실시형태들에 있어서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것은, 1510에서, 0.35W/in2 이상의 전력 밀도로 플라즈마를 발생하는 것을 포함할 수 있다. 일부 실시형태들에 있어서, 이러한 전력 밀도들은 250W 이상에서 동작되는 고주파 플라즈마 소스에 의해 발생될 수 있다. 본 명세서에서 사용된 바와 같이, "고주파 플라즈마" 는 13.56MHz 이상의 주파수에서 동작되는 플라즈마를 지칭한다. 부가적으로 또는 대안으로, 일부 실시형태들에 있어서, 저주파 (예를 들어, 13.56MHz 아래의 주파수들) 전력 소스가 사용될 수 있다. 일부 다른 실시형태들에 있어서, 이중 주파수 플라즈마가 사용될 수 있다.
표 3은 실리콘 기판들 상에 다양한 고주파 (HF) 플라즈마 전력들을 사용하여 550℃ 에서 성막된 복수의 초평탄 PECVD SiO2 막들에 대한 토포그래피 데이터 및 예시의 실리콘 이산화물막 성막을 제공한다. 본 명세서에 개시된 예는 고주파 플라즈마를 지칭하지만, 본 개시물의 범위를 벗어나지 않으면서 임의의 적절한 플라즈마 및/또는 전력이 채용될 수 있음을 알게 된다.
Figure pct00003
도 22는 표 3에 제공된 예시의 초평탄 PECVD 실리콘 이산화물막들에 대한 절대 조도와 고주파 플라즈마 전력 사이의 관계 (2200) 를 그래프로 도시한다. 도 22에 나타낸 바와 같이, 낮은 실란 유량들에 대응하는 것과 같은 낮은 성막 레이트들에서, 고주파 플라즈마의 전력을 증가시키면 초평탄 PECVD SiO2막들의 절대 조도를 감소시킬 수 있다. 도 22에 나타낸 예에 있어서, 일부 초평탄 PECVD 실리콘 이산화물막들의 표면 조도는, 실리콘 기판 상에서 측정될 때, 2.5Å 미만일 수 있다. 일반적인 실리콘 기판의 네이티브 표면 조도가 2.5Å에 접근할 때, 이는 이러한 막들이 자기 평활화할 수 있다는 것을 또한 제시할 수 있다.
부가적으로 또는 대안으로, 일부 실시형태들에 있어서, 플라즈마 조건들은 플라즈마의 이온 밀도를 제어하기 위해 선택될 수 있다. 도 15에 계속해서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것은, 1512에서, 2 x 1010 ions/cm3 미만의 이온 밀도를 유지하는 것을 포함한다. 예를 들어, 초평탄 PECVD 실리콘 산화물막을 성막하기 위한 플라즈마는 250 내지 5000W 의 플라즈마 전력에서 그리고 0.5 내지 8torr 의 프로세스 스테이션 압력에서 공급될 수 있다. 일부 실시형태들에 있어서, 이러한 플라즈마 전력은 공유 플라즈마 발생기에 의해 전력이 공급되는 4개의 15인치 샤워 헤드들에서 대략 0.35W/in2 내지 7.1W/in2의 플라즈마 밀도를 발생할 수 있다. 이는 막스택 응용물들에서의 잠재적인 스퍼터 유도형 중간층 혼합을 회피할 수 있다.
도 15를 계속하여, 일부 실시형태들에 있어서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것은, 1514에서, 대략 8torr 이하의 프로세스 스테이션 압력에서 플라즈마를 발생시키는 것을 포함할 수 있다. 이러한 실시형태들에 있어서, 초평탄 특성은 임계치 레이트 이하의 레이트로 성막 레이트를 유지하면서 막에 대한 성막 레이트가 조절되면서 실질적으로 유지될 수 있다. 다른 방식으로 놓으면, 막의 성막 레이트는 성막된 막의 초평활 토포그래피를 실질적으로 변경하지 않고 프로세스 스테이션 압력을 변화시킴으로써 조절될 수 있다.
이에 따라, 표 4는 다양한 프로세스 스테이션 압력들을 사용하여 실리콘 기판들 상에 550℃에서 성막된 복수의 초평탄 PECVD SiO2막들에 대한 토포그래피 데이터 및 예시의 실리콘 이산화물막 성막을 나타낸다.
Figure pct00004
도 23은 표 4의 예시의 데이터를 사용하여 프로세스 스테이션 압력에 대한 평활도의 의존성 (2300) 을 나타낸다. 도 23에 나타낸 바와 같이, 프로세스 스테이션의 압력을 감소시키면, 실리콘 기판 상에서 측정될 때 절대 조도가 3Å Ra 미만으로 여전히 유지될 수 있더라도, 예시의 초평탄 PECVD 실리콘 이산화물막들에 대한 표면 조도에서 약간의 증가와 연관될 수 있다. 도 23은 대략 4torr 에서의 최소 표면 조도에 나타낸 바와 같이, 도시된 예시의 프로세스 범위 동안, 표면 평활도가 프로세스 스테이션 압력과 비선형 관계를 가질 수 있다는 것을 나타낸다.
도 24는 표 4에 나타낸 예시의 막들에 대한 프로세스 스테이션 압력과 기판 내 범위 불균일성 사이의 비선형 관계를 도시하는 그래프 (2400) 를 나타낸다. 이에 따라, 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘 산화물막 특성이 8torr 이하의 프로세스 스테이션 압력에서 플라즈마를 발생함으로써 유지 및/또는 조절될 수 있음을 표 4와 도 23 및 도 24에 제공된 예시의 데이터로부터 알게 된다. 일 예에 있어서, 성막 레이트는 (실리콘 기판 상에 성막된 1000Å 막 상에서 측정될 때) 3Å 미만의 표면 조도를 유지하면서 6Å/초 초과로 증가될 수 있다. 다른 예에 있어서, 성막된 막의 기판 내 불균일성은 실리콘 기판 상에서 측정될 때 3Å 미만의 표면 조도를 유지하면서 3% 미만으로 감소될 수 있다.
다른 예에 있어서, 프로세스 스테이션으로의 비활성 가스의 양을 변화시킴으로서 막에 대한 성막 레이트가 조절되면서 초평활 특성이 실질적으로 유지될 수 있다. 이에 따라, 도 15를 계속하여, 일부 실시형태들에 있어서, 프로세스 파라미터를 제어하여 막 표면의 절대 조도를 제어하는 것은, 1516에서 플라즈마에 비활성 가스를 공급하는 것을 포함할 수 있다. 예를 들어, 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘 이산화물막의 성막 레이트를 조절하기 위해 플라즈마에 아르곤이 공급될 수 있다.
도 25는 실리콘 기판들 상에 550℃에서 성막된 예시의 초평탄 PECVD SiO2 막들에 대한 프로세스 스테이션으로의 아르곤 유량과 성막 레이트 사이의 관계 (2500) 을 나타낸다. 또한, 도 25는 프로세스 스테이션으로의 아르곤 유량과 SiO2 막 스트레스 사이의 관계 (2502) 를 나타낸다. 도 25에 나타낸 바와 같이, 프로세스 스테이션으로의 아르곤의 유량을 증가시킴으로써 성막 레이트가 증가될 수 있고 SiO2 막이 더 압축될 수 있다.
또한, 일부 실시형태들에 있어서, 프로세스 스테이션으로 비활성 가스를 공급하면 막의 표면 조도를 실질적으로 저해하지 않으면서 성막 레이트를 조절할 수 있다. 예를 들어, 도 26은 도 25에 나타낸 예시의 초평탄 PECVD SiO2 막에 대한 아르곤 유량과 절대 조도 사이의 대략 일정한 관계 (2600) 를 나타낸다. 이에 따라, 도 25 및 도 26에 나타낸 예들로부터, 일부 실시형태들에 있어서, 표면 조도에서의 증가를 야기하지 않으면서 프로세스 스테이션으로의 아르곤의 유량을 증가시킴으로써 초평탄 PECVD 막의 성막 레이트가 증가될 수 있음을 알게 된다. 일부 실시형태들에 있어서, 질소 및 헬륨과 같은 다른 적절한 비활성 가스들의 유량을 변화시키면 유사한 효과를 가질 수 있음을 알게 된다.
반응물 및 비활성 성분 공급 레이트, 플라즈마 전력, 이온 밀도 및 프로세스 스테이션 압력과 같은, 하나 이상의 프로세스 파라미터들의 제어를 통한 표면 평활도의 제어는, 독립적으로 또는 가변성의 임의의 다른 적절한 프로세스와의 조합으로 관리될 수 있음을 알게 된다. 예를 들어, 일부 실시형태들에 있어서, 이온 충격 (예를 들어, 플라즈마에 인가된 DC 바이어스 소스로부터 또는 저주파 플라즈마 소스들로부터) 은 적절한 초평탄 실리콘 함유막을 제공할 수 있다. 다른 예에 있어서, 초평탄 PECVD막은 400℃ 이상의 온도에서 성막될 수 있다. 일 시나리오에서, 초평탄 PECVD 실리콘 이산화물막은 550℃ 에서 성막될 수 있다. 이러한 막들은 400℃ 미만에서 성막된 막들보다 비교적 더 낮은 수소 농도들을 가지면서 본 명세서에서 설명된 초평활 표면들을 나타낼 수 있다. 또한, 이러한 막들은 후속 어닐링 단계의 보조 없이 기판 보우를 유지할 수 있다. 이러한 막들은, 막 스택으로 패턴이 전사되는 후속 리소그라피 단계 동안, 초평활하고 매우 평탄한 표면들을 나타낼 수 있다. 다른 프로세스 변수들의 한정이 아닌 예들은, 프로세스 스테이션 온도, 플라즈마 점화 시퀀싱, 플라즈마 소멸 시퀀싱 및 성막 기판 표면과 프로세스 가스 분포 샤워 헤드 사이의 스페이싱을 포함한다. 예를 들어, 일 시나리오에서, 고주파 플라즈마는 프로세스 스테이션으로 실란이 도입되기 전에 점화될 수 있다. 이는 성막의 시작 전에 성막을 위한 기판 표면을 컨디션할 수 있어서, 결국 표면 아일랜드들 또는 도메인들의 형성을 감소시킬 수 있다. 다른 시나리오에 있어서, 고주파 플라즈마는 성막 후 실란의 유량이 정지된 후 소멸될 수 있어서, 프로세스 스테이션에서 잔류 실란 분자들을 소모한다.
상기 예들은 초평탄 PECVD 실리콘 이산화물 막들의 성막과 관련되지만, 본 명세서에서 설명된 실시형태들에 따라 임의의 적절한 실리콘 함유막이 성막될 수 있음을 알게 된다. 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘 질화물막들은 암모니아 및 실란의 플라즈마 활성화 반응에 의해 성막될 수 있다. 또한, 일부 실시형태들에 있어서, 적절한 실리콘 산질화물 막들이 질소 플라즈마의 존재에서 N2O 및 실란의 플라즈마 활성화에 의해 성막될 수 있다. 다른 적절한 질소 함유 반응물들은 히드라진 및 질소/헬륨 가스 혼합물들을 포함하지만, 이에 한정되지 않는다.
표 5는 굴절률이 대략 1.4 내지 대략 2.1의 범위인 다양한 초평탄 실리콘 질화물 함유막들에 대한 조도, 굴절률, 및 막 스트레스 데이터를 요약한다. 표 5에 제시된 막 데이터는 실리콘 기판들 상에 성막된 1000Å 막들로부터 측정되었으며, 각각의 막은, 각각의 막 레시피에 대하여, 일정한 실란 유량, 질소 유량 (대략 5000 sccm), 헬륨 유량 (대략 8000 sccm), 압력 (대략 5 torr) 및 고주파 플라즈마 전력 (대략 4500W) 에서, 질소 및 헬륨 플라즈마에 아산화질소 또는 암모니아의 표시된 양들을 공급함으로써 생성되었다. 표 5에 표시된 바와 같이, 플라즈마에 공급된 아산화질소의 유량을 감소시키면 (레시피 A-G에 나타냄), 대략 3.1Å 미만의 절대 조도, 그리고 많은 경우들에 있어서 대략 2.7Å 미만의 절대 조도를 나타내는 실리콘 산화물 및 실리콘 산질화물막들의 넓은 범위를 제공할 수 있다.
Figure pct00005
도 27은 표 5에 제시된 예시의 초평탄 PECVD 실리콘 산화물 및 산질화물 막들에 대한 Si-O 결합 스트레칭 모드 데이터를 나타내는 푸리에 변환 적외선 스펙트럼들을 도시하는 그래프 (2700) 를 나타낸다. 도 27에 나타낸 FTIR 측정치들은 프로세스 스테이션에서의 아산화질소의 농도가 감소됨에 따른 Si-O 결합 스트레치 피크 포지션에서의 트랜지션을 나타낸다.
또한, 표 5에 제시된 측정치들은 적절한 유량에서 아산화질소에 대해 암모니아를 치환함으로써 대략 4Å 이하의 절대 조도 값들을 갖는 초평탄 PECVD 실리콘 질화물막들이 성막될 수 있음을 도시한다. 표 5에 제시된 데이터는 막 조도와 막 스트레스 그리고 암모니아 농도 사이의 역관계를 제시한다. 비교를 위해, 종래의 PECVD 실리콘 질화물 프로세스에 대한 막 및 레시피 파라미터들이 표 5에 또한 제공된다. 도 28 내지 도 30은 표 5에 제시된 예시의 초평탄 PECVD 실리콘 질화물 및 종래의 PECVD 실리콘 질화물막들에 대하여, Si-N, N-H 및 Si-H 결합 스트레칭 모드들을 각각 나타내는, FTIR 스펙트럼 (2800, 2900 및 3000) 의 비교들을 도시한다. 도 28 및 도 29에 나타낸 바와 같이, 암모니아 농도를 증가시키면 종래의 막의 Si-N 피크 포지션으로부터 멀리 Si-N 피크 포지션을 이동시키기 쉽고 N-H 피크의 면적을 증가시키기 쉽다. 이는 막에서의 부가적인 수소 결합을 제시할 수도 있고 표 5에 포함된 스트레스 데이터에 의해 지지되는 바와 같이, 막의 막 스트레스 특성들을 조정하기 위한 접근을 제공할 수도 있다. 그러나, 도 30은, 종래 PECVD막과 달리 초평탄 PECVD 실리콘 질화물막들에 대해 Si-H 결합 스트레칭 모드가 없음을 나타낸다. 이는 종래 PECVD 실리콘 질화물에 비해 막에 대한 브레이크다운 전압 특성들에서의 상대적인 개선을 제공할 수 있다. 따라서, 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘 질화물막의 벌크 막 스트레스 특성들은 막의 전기적 특성들을 보전하면서 조정될 수 있음을 알게 된다.
다른 예에 있어서, 초평탄 PECVD 실리콘막 (예를 들어, 비정질 실리콘막, 도핑되지 않은 다결정질 또는 도핑된 다결정질 막) 은, 적절한 도펀트 전구체 (예를 들어, 붕소 함유 전구체, 비소 함유 전구체, 및/또는 인 함유 전구체) 의 존재에서, 도핑된 다결정질 실리콘이 성막되는 경우, 및 헬륨, 아르곤 및/또는 수소 플라즈마의 존재에서와 같은 적절한 환원 환경에서 또는 실란 단독의 플라즈마 분해로부터 성막될 수 있다. 또한, 이러한 초평탄 PECVD 실리콘막들은 인 시튜로 막 스택들을 구성하기 위해 사용될 수 있고, 자기 평활화 특성들을 또한 나타낼 수 있다. 게다가, 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘 프로세스들은 표면 재배열을 촉진시키고 잠재적으로 표면 평활성을 강화시키기 위해 DC 바이어스 또는 다른 적절한 이온 충격 접근을 부가할 수 있다. 일 예의 4 스테이션 프로세스 툴 (이하 상세하게 설명됨) 을 사용하여 초평탄 PECVD 도핑되지 않은 실리콘 막들을 성막하기 위한 한정이 아닌 예시의 프로세스 파라미터들은 표 6에 나타낸다.
Figure pct00006
또한, 일부 실시형태들에 있어서, 초평탄 PECVD 실리콘막은 성막 동안 또는 포스트 성막 처리 페이즈에서 적절한 도펀트를 공급함으로써 도핑될 수 있다. 도펀트들의 한정이 아닌 예들은, 비소, 붕소 및 인을 포함한다. 일부 실시형태들에 있어서, 도핑된 실리콘막은 인시튜로 적절한 열적 어닐링에 의해 활성화될 수 있다. 예를 들어, 550℃에서 성막된 초평탄 PECVD 붕소 도핑된 실리콘막은 진공 파괴 없이 650℃ 에서 어닐링될 수 있다. 일부 예들에 있어서, 도핑된 막의 어닐링은 막의 저항을 더 낮추고, 막 및 막 스택 내의 전도성을 개선하며, 및/또는 필요한 도펀트의 양을 감소시켜 선택된 막 전도성을 제공한다.
본 명세서에서 설명된 방법들은 반사방지층 (ARL) 을 제조하기 위해 사용될 수 있다. 일 실시형태는 반사방지층을 제조하기 위해 사용된, 본 명세서에서 설명된 바와 같은 방법이다. 본 명세서에서 설명된 방법들을 사용하여 제조된 반사방지층들은 매우 평활하여, 예를 들어 막이 패터닝된 후 이른바 라인 에지 조도를 감소시키고 또한 산란&확산 반사를 최소화하며, 적절히 높은 굴절률 (RI) 예를 들어 약 1.4 내지 약 2.1 @ 633nm, 약 1.5 내지 약 2.4 @ 248nm, 및 약 1.6 내지 약 2.7 @ 193nm 을 갖는다.
종래의 ARL 제조 방법들은 충분한 평활도를 제공하지도 않고 굴절률 제어도 제공하지 않는다. 본 명세서에서 설명된 방법들은 막의 굴절률을 감소시키지 않으면서 이러한 평활도를 갖는 막들을 형성한다. 일 실시형태에 있어서, 실리콘 함유 반응물은 하나 이상의 공반응물과 함께 사용된다. 일 실시형태에 있어서, 실리콘 함유 반응물은 SiH4이고, 하나 이상의 공 반응물들은 CO2 (굴절률 레벨을 유지하는데 있어서 보조하기 위해) 및 NH3 (막 표면 평활성을 획득하는데 있어서 보조하기 위해) 를 포함한다. 소정 실시형태들에 있어서, N2O는 CO2에 대해 대안으로서 사용되거나 CO2와 조합으로 사용된다.
소정 실시형태들에 있어서, NH3 와 함께 또는 NH3 없이, N2O 및/또는 CO2 공반응물들과 SiH4 시약이, 예를 들어 수직 메모리 응용물들에 적합한, 낮은 굴절률, 예를 들어 1.4 - 2.1 을 갖는 평탄한 유전체들을 제조하기 위해 사용된다. 이러한 막들에 대하여, 막 스트레스 제어는 중요한 목적인데, 이는 많은 유전체 층들로 이루어진 스택이 사용되기 때문이다. 그러나, 일반적으로, 필수는 아니지만, 높은 굴절율을 유지하면 이러한 막들에 의한 문제가 없다.
본 명세서에서 설명된 방법들은 적절한 장치에 의해 수행될 수 있다. 적절한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 명령들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시형태들에 있어서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 스테이션들을 포함할 수 있다.
일반적으로, 시스템 제어기는 하나 이상의 메모리 디바이스들 및 장치가 본 개시물에 따른 방법을 수행하게 되도록 프로세스 동작들을 제어하기 위한 명령들을 실행하도록 구성된 하나 이상의 프로세서들을 포함하게 된다. 예를 들어, 일부 실시형태들에 있어서, 시스템 제어기는 다양한 밸브들, 온도 제어기들, 플라즈마 제어기들 및 압력 제어기들을 동작시켜 장치 내의 프로세스 조건들을 조정할 수 있다. 일부 실시형태들에 있어서, 본 개시물에 따른 프로세스 동작들을 제어하기 위한 명령들을 포함하는 머신 판독가능 매체가 시스템 제어기에 커플링될 수 있다.
예를 들어, 도 31은 프로세스 스테이션 (3100) 의 일 예의 실시형태를 개략적으로 나타낸다. 간략화를 위해, 프로세스 스테이션 (3100) 은 저압 환경을 유지하기 위한 프로세스 챔버 바디 (3172) 를 갖는 독립형 프로세스 스테이션으로서 도시된다. 그러나, 복수의 프로세스 스테이션들 (3100) 이 통상의 저압 프로세스 툴 환경에 포함될 수 있음을 알게 된다. 프로세스 스테이션 (3100) 은, 프로세스 스테이션 (3100) 으로의 전달을 위해, 비활성 가스들, 전구체들, 반응물들 및 처리 반응물들과 같은 프로세스 가스들을 제공하는 프로세스 가스 전달 라인 (3174) 를 포함한다. 도 31에 나타낸 예에 있어서, 샤워 헤드 (3178) 가 프로세스 스테이션 (3100) 내에 프로세스 가스들을 분산시키기 위해 포함된다. 기판 (3186) 은 샤워 헤드 (3178) 아래에 위치되고, 페데스탈 (3182) 에 의해 지지되는 홀더 (3180) 상에 놓여있는 것을 나타낸다. 일부 실시형태들에 있어서, 페데스탈 (3182) 은 수직축 주위를 회전하도록 구성될 수 있다. 부가적으로 또는 대안으로, 페데스탈 (3182) 은 수평으로 및/또는 수직으로 옮겨지도록 구성될 수 있다.
일부 실시형태들에 있어서, 샤워 헤드 (3178) 는 복수의 세트의 가스 분배 홀들을 갖는 듀얼 플래늄 또는 멀티 플래늄 샤워 헤드일 수 있다. 예를 들어, 제 1 세트의 가스 분배 홀들은 제 1 프로세스 가스 전달 라인으로부터 가스를 수용할 수 있고, 제 2 세트의 가스 분배 홀들은 제 2 프로세스 가스 전달 라인으로부터 가스를 수용할 수 있다. 이러한 프로세스 가스들의 물리적 격리는 샤워 헤드 (3178) 의 프로세스 가스 전달 배관 업스트림에서 양립할 수 없는 프로세스의 반응으로부터 발생되는 작은 파티클을 감소시키는 접근을 제공할 수 있다.
샤워 헤드 (3178) 및 홀더 (3180) 는 플라즈마 (3192) 에 전력을 공급하기 위해 매칭 네트워크 (3190) 및 RF 전력 공급기 (3188) 와 전기적으로 통신한다. 플라즈마 (3192) 는 샤워 헤드 (3178) 및 홀더 (3180) 에 인접하여 위치된 플라즈마 시스 (3194) 에 의해 포함될 수 있다. 도 31이 용량 결합형 플라즈마를 도시하지만, 플라즈마 (3192) 는 임의의 적절한 플라즈마 소스에 의해 발생될 수 있다. 한정이 아닌 일 예에 있어서, 플라즈마 (3192) 는 평행판 플라즈마 소스를 포함할 수 있다.
도 31에 나타낸 실시형태에 있어서, RF 전력 공급기 (3188) 는 임의의 적절한 주파수의 RF 전력을 제공할 수 있다. 일부 실시형태들에 있어서, RF 전력 공급기 (3188) 는 고주파 RF 전력 소스 및 저주파 RF 전력 소스를 서로 독립적으로 제어하도록 구성될 수 있다. 저주파 RF 전력들의 예는, 200kHz 내지 2000kHz 의 주파수들을 포함할 수 있지만, 이에 한정되지 않는다. 예시의 고주파 RF 전력들은 13.56 MHz 내지 80MHz 의 주파수들을 포함할 수 있지만, 이에 한정되지 않는다. 마찬가지로, RF 전력 공급기 (3188) 및 매칭 네트워크 (3190) 는 플라즈마 (3192) 를 형성하도록 임의의 적절한 전력에서 동작될 수 있다. 적절한 전력들의 예들은, 4개의 15인치 샤워 헤드들을 포함하는 4-스테이션 멀티 프로세스에 대하여, 고주파 플라즈마에 대한 250W 내지 5000W의 전력들 및 저주파 플라즈마에 대한 0W 내지 2500W의 전력들을 포함하지만, 이에 한정되지 않는다. RF 전력 공급기 (3188) 는 임의의 적정한 듀티 사이클로 동작될 수 있다. 적절한 듀티 사이클의 예들은, 5% 내지 90% 의 듀티 사이클을 포함하지만, 이에 한정되지 않는다.
일부 실시형태들에 있어서, 홀더 (3180) 는 히터 (3184) 를 통해 온도 제어될 수 있다. 또한, 일부 실시형태들에 있어서, 프로세스 스테이션 (3100) 에 대한 압력 제어는 버터플라이 밸브 (3196) 또는 임의의 다른 적절한 압력 제어 디바이스에 의해 제공될 수 있다. 도 31에 나타낸 바와 같이, 버터플라이 밸브 (3196) 는 프로세스 스테이션 배출 라인 (3198) 에 유체 커플링된 진공 펌프 (미도시) 에 의해 제공된 진공을 조절 (throttle) 한다. 그러나, 일부 실시형태들에 있어서, 프로세스 스테이션 (3100) 의 압력 제어는 프로세스 스테이션 (3100) 으로 도입되는 하나 이상의 가스들의 유량을 변화시킴으로써 또한 조절될 수도 있다.
하나 이상의 프로세스 파라미터들의 제어는 국부적으로 (예를 들어, RF 전력은 RF 전력 공급기 (3188) 와 통신하는 플라즈마 제어기에 의해 제어될 수 있고, 프로세스 스테이션 압력은 버터플라이 밸브 (3196) 또는 가스 미터링 밸브들과 통신하는 밸브 제어기 또는 프로세스 가스 전달 라인 (3174) 과 커플링된 포함된 플로우 제어기들에 의해 제어될 수 있음) 또는 본 개시물의 범위로부터 벗어나지 않으면서 프로세스 스테이션 (3100) 과 통신하는 시스템 제어기 (하기에 더 상세하게 기재됨) 에 의해 제공된 부분 또는 전체 제어하에서 제공될 수 있음을 알게 된다.
상술한 바와 같이, 하나 이상의 프로세스 스테이션들은 다중 스테이션 프로세스 툴에 포함될 수 있다. 다중 스테이션 프로세스 툴의 일부 실시형태들에 있어서, 다양한 프로세스 입력들 (예를 들어, 프로세스 가스들, 플라즈마 전력, 히터 전력 등) 의 제어 및/또는 공급은 공유 소스들로부터 프로세스 툴에 포함된 복수의 프로세스 스테이션들로 분배될 수 있다. 예를 들어, 일부 실시형태들에 있어서, 공유 플라즈마 발생기는 2 이상의 프로세스 스테이션들에 플라즈마 전력을 공급할 수 있다. 다른 예에 있어서, 공유 가스 분배 매니폴드는 2 이상의 프로세스 스테이션들에 프로세스 가스들을 공급할 수 있다.
예를 들어, 도 32는 저압 환경에서 복수의 프로세싱 스테이션들 (3262) 을 포함하는 일 예의 프로세스 툴 (3200) 을 개략적으로 나타낸다. 각각의 프로세싱 스테이션 (3262) 은 초평탄 PECVD 실란계 실리콘 이산화물 및 실란계 실리콘 질화물을 성막하도록 구성된다. 각각의 프로세싱 스테이션 (3262) 에는, 각각의 프로세싱 스테이션 (3262) 으로 전달하기 전에, 프로세스 가스들을 블렌딩 및/또는 컨디셔닝하기 위해 공통 혼합 용기 (3264) 가 공급된다.
도 33은 인바운드 로드록 (3302) 및 아웃바운드 로드록 (3304) 을 갖는 다른 다중 스테이션 프로세싱 툴 (3300) 의 일 실시형태의 개략도를 나타낸다. 로봇 (3306) 은, 대기 압력에서, 포드 (3308) 를 통해 로딩되는 카세트로부터 대기 포트 (3310) 를 통해 인바운드 로드록 (3302) 으로 기판들을 이동하도록 구성된다. 인바운드 로드록 (3302) 은 진공 소스 (미도시) 에 커플링되어, 대기 포트 (3310) 가 폐쇄될 때, 인바운드 로드록 (3302) 이 펌프 다운될 수 있다. 또한, 인바운드 로드록 (3302) 은 프로세싱 챔버 (3314) 와 인터페이스되는 챔버 이송 포트 (3316) 를 포함한다. 이에 따라, 챔버 이송 포트 (3316) 가 개방될 때, 다른 로봇 (미도시) 이 인바운드 로드록 (3302) 으로부터 프로세싱을 위해 제 1 프로세스 스테이션의 페데스탈로 기판을 이동할 수 있다.
일부 실시형태들에 있어서, 인바운드 로드록 (3302) 은 로드록에 플라즈마를 공급하도록 구성된 리모트 플라즈마 소스 (미도시) 에 접속될 수 있다. 이것은 인바운드 로드록 (3302) 에 위치된 기판에 리모트 플라즈마 처리들을 제공할 수 있다. 부가적으로 또는 대안으로, 일부 실시형태들에 있어서, 인바운드 로드록 (3302) 은 기판을 가열하도록 구성된 히터 (미도시) 를 포함할 수 있다. 이것은 인바운드 로드록 (3302) 에 위치된 기판 상에 흡수된 수분 및 가스들을 제거할 수 있다. 도 33에 도시된 실시형태는 로드록들을 포함하지만, 일부 실시형태들에 있어서, 프로세스 스테이션으로의 기판의 직접적인 진입이 제공될 수 있다.
도시된 프로세싱 챔버 (3314) 는 도 33에 나타낸 실시형태에서 1 내지 4로 넘버링된 4개의 프로세스 스테이션들을 포함한다. 일부 실시형태들에 있어서, 프로세싱 챔버 (3314) 는 저압 환경을 유지하도록 구성될 수 있어서, 기판들이 진공 파괴 및/또는 공기 노출을 경험하지 않으면서 프로세스 스테이션들 사이에서 전달될 수 있다. 도 33에 도시된 각각의 프로세스 스테이션은 프로세스 스테이션 기판 홀더 (스테이션 1에 대해 3318로 도시됨) 및 프로세스 가스 전달 라인 인렛들을 포함한다. 일부 실시형태들에 있어서, 하나 이상의 프로세스 스테이션 기판 홀더들 (3318) 은 가열될 수 있다.
일부 실시형태들에 있어서, 각각의 프로세스 스테이션은 상이하거나 복수의 목적들을 가질 수 있다. 예를 들어, 프로세스 스테이션은 초평탄 PECVD 프로세스 모드와 종래의 PECVD 또는 CVD 모드 사이에서 전환 가능할 수 있다. 부가적으로 또는 대안으로, 일부 실시형태들에 있어서, 프로세싱 챔버 (3314) 는 초평탄 PECVD 및 종래의 PECVD 스테이션들의 하나 이상의 매칭된 쌍들 (예를 들어, 초평탄 PECVD SiO2 스테이션 및 종래의 PECVD SiN 스테이션) 을 포함할 수 있다. 다른 예에 있어서, 프로세스 스테이션은 2 이상의 막 유형들 사이에서 전환 가능할 수 있어서, 상이한 막 유형들의 스택들이 동일한 프로세스 챔버 내에서 성막될 수 있다.
도시된 프로세싱 챔버 (3314) 는 4개의 스테이션들을 포함하지만, 본 개시물에 따른 프로세싱 챔버가 임의의 적절한 수의 스테이션들을 가질 수 있음을 이해하게 된다. 예를 들어, 일부 실시형태들에 있어서, 프로세싱 챔버는 5개 이상의 스테이션들을 가질 수 있지만, 다른 실시형태들에서 프로세싱 챔버는 3개 이하의 스테이션들을 가질 수 있다.
또한, 도 33은 프로세싱 챔버 (3314) 내에서 기판들을 전달하기 위한 기판 핸들링 시스템 (3390) 의 일 실시형태를 도시한다. 일부 실시형태들에 있어서, 기판 핸들링 시스템 (3390) 은 다양한 프로세스 스테이션들 사이 및/또는 프로세스 스테이션과 로드록 사이에서 기판들을 전달하도록 구성될 수 있다. 임의의 적절한 기판 핸들링 시스템이 채용될 수 있음을 알게 된다. 한정이 아닌 예들은 기판 캐러셀들 (carousels) 및 기판 핸들링 로봇들을 포함한다.
일부 실시형태들에 있어서, 저압 전달 챔버가 복수의 프로세싱 챔버들 사이에서의 전달을 용이하게 하기 위해 다중 스테이션 프로세싱 툴에 포함될 수 있다. 예를 들어, 도 34는 다중 스테이션 프로세싱 툴 (3400) 의 다른 실시형태를 개략적으로 나타낸다. 도 34에 나타낸 실시형태에 있어서, 다중 스테이션 프로세싱 툴 (3400) 은 복수의 프로세스 스테이션들 (1 내지 4로 넘버링됨) 을 포함하는 복수의 프로세싱 챔버들 (3314) 를 포함한다. 프로세싱 챔버 (3314) 는 프로세싱 챔버들 (3314) 과 로드록 (3408) 사이에서 기판들을 이송하도록 구성된 로봇 (3406) 을 포함하는 저압 전달 챔버 (3404) 와 인터페이스된다. 대기 로봇 (3412) 을 포함하는 대기 기판 전달 모듈 (3410) 은 로드 록 (3408) 과 포드 (3308) 사이에서 기판들의 전달을 용이하게 하도록 구성된다.
도 33으로 돌아가면, 다중 스테이션 프로세싱 툴 (3300) 은 프로세싱 툴 (3300) 의 하드웨어 상태들 및 프로세스 조건들을 제어하기 위해 채용된 시스템 제어기 (3350) 의 일 실시형태를 또한 포함한다. 예를 들어, 일부 실시형태들에 있어서, 시스템 제어기 (3350) 는 초평탄 PECVD 막 성막 페이즈 동안, 하나 이상의 프로세스 파라미터들을 제어하여 막 표면의 절대 조도를 제어할 수 있다. 도 34에 나타내지는 않았지만, 다중 스테이션 프로세싱 툴 (3400) 의 실시형태는 도 33에 나타낸 시스템 제어기 (3350) 의 실시형태와 같은 적절한 시스템 제어기를 포함할 수 있음을 알게 된다.
시스템 제어기 (3350) 는 하나 이상의 메모리 디바이스들 (3356), 하나 이상의 대용량 저장 디바이스들 (3354), 및 하나 이상의 프로세서들 (3352) 을 포함할 수 있다. 프로세서 (3352) 는 CPU 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속들, 스텝퍼 모토 제어기 보드들 등을 포함할 수 있다.
일부 실시형태들에 있어서, 시스템 제어기 (3350) 는 프로세싱 툴 (3300) 의 모든 동작들을 제어한다. 시스템 제어기 (3350) 는 대용량 저장 디바이스 (3354) 에 저장되고, 메모리 디바이스 (3356) 로 로딩되며 프로세서 (3352) 상에서 실행되는 머신 판독가능 시스템 제어 소프트웨어 (3358) 를 실행한다. 시스템 제어 소프트웨어 (3358) 는 타이밍, 가스들의 혼합, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 기판 온도, 타겟 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 포지션, 및 프로세싱 툴 (3300) 에 의해 수행되는 특정 프로세스의 다른 파라미터들을 제어하기 위한 명령들을 포함할 수 있다. 시스템 제어 소프트웨어 (3358) 는 임의의 적절한 방식으로 구성될 수 있다. 예를 들어, 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 오브젝트들은 다양한 프로세스 툴 프로세스들을 수행하기 위해 프로세스 툴 컴포넌트들의 동작을 제어하도록 기록될 수 있다. 시스템 제어 소프트웨어 (3358) 는 임의의 적절한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수 있다.
일부 실시형태들에 있어서, 시스템 제어 소프트웨어 (3358) 는 상술한 다양한 파라미터들을 제어하기 위한 입력/출력 제어 (IOC) 시퀀싱 명령들을 포함할 수 있다. 예를 들어, 초평탄 PECVD 프로세스의 각 페이즈는 시스템 제어기 (3350) 에 의해 실행을 위한 하나 이상의 명령들을 포함할 수 있다. 초평탄 PECVD 프로세스 페이즈에 대한 프로세스 조건들을 설정하기 위한 명령들이 대응하는 초평탄 PECVD 레시피 페이즈에 포함될 수 있다. 일부 실시형태들에 있어서, 초평탄 PECVD 레시피 페이즈들은 순차적으로 배열되어서, 초평탄 PECVD 프로세스 페이즈에 대한 모든 명령들이 그 프로세스 페이즈와 동시에 실행된다.
시스템 제어기 (3350) 와 연관된 대용량 저장 디바이스 (3354) 및/또는 메모리 디바이스 (3356) 상에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시형태들에 채용될 수 있다. 이러한 목적을 위한 프로그램들의 예들 또는 프로그램들의 섹션들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램 및 플라즈마 제어 프로그램을 포함한다.
기판 포지셔닝 프로그램은 프로세스 스테이션 기판 홀더 (3318) 상으로 기판을 로딩하기 위해 그리고 기판과 프로세싱 툴 (3300) 의 다른 부분들 사이의 스페이싱을 제어하기 위해 사용되는 프로세스 툴 컴포넌트들을 위한 프로그램 코드를 포함할 수 있다.
프로세스 가스 제어 프로그램은 가스 조성 및 유량을 제어하고, 옵션으로 프로세스 스테이션에서의 압력을 안정화하기 위해 성막 전에 하나 이상의 프로세스 스테이션들로 가스를 플로우 하기 위한 코드를 포함할 수 있다. 압력 제어 프로그램은, 예를 들어 프로세스 스테이션의 배출 시스템에서의 스로틀 (throttle) 밸브, 프로세스 스테이션으로의 가스 플로우 등을 조절함으로써 프로세스 스테이션에서의 압력을 제어하기 위한 코드를 포함할 수 있다.
히터 제어 프로그램은 기판을 가열하기 위해 사용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수 있다. 대안으로, 히터 제어 프로그램은 기판으로의 열 전달 가스 (예컨대, 헬륨) 의 전달을 제어할 수 있다.
플라즈마 제어 프로그램은 하나 이상의 프로세스 스테이션들에서 프로세스 전극들에 인가되는 RF 전력 레벨들을 설정하기 위한 코드를 포함할 수 있다.
일부 실시형태들에 있어서, 시스템 제어기 (3350) 과 연관된 사용자 인터페이스가 있을 수 있다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이, 및 포인팅 디바이스, 키보드, 터치 스크린, 마이크로폰과 같은 사용자 입력 디바이스들을 포함할 수 있다.
일부 실시형태들에 있어서, 시스템 제어기 (3350) 에 의해 조정되는 파라미터들은 프로세스 조건들과 관련될 수 있다. 한정이 아닌 예들은 프로세스 가스 조성 및 유량들, 온도, 압력, 플라즈마 조건들 (예컨대, RF 바이어스 전력 레벨들), 압력, 온도 등을 포함한다. 이러한 파라미터들은, 사용자 인터페이스를 사용하여 입력될 수 있는 레시피의 형태로 사용자에게 제공될 수 있다.
프로세스를 모니터링하는 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (3350) 의 아날로그 및/또는 디지털 입력 접속들에 의해 제공될 수 있다. 프로세스를 제어하는 신호들은 프로세싱 툴 (3300) 의 아날로그 및 디지털 출력 접속들 상으로 출력될 수 있다. 모니터링될 수 있는 프로세스 툴 센서들의 한정이 아닌 예들은 질량 유량 제어기들, 압력 센서들 (예컨대, 마노미터들), 열전쌍들 등을 포함한다. 적절하게 프로그래밍된 피드백 및 제어 알고리즘들이 이러한 센서들로부터의 데이터와 함께 사용되어 프로세스 조건들을 유지할 수 있다.
시스템 제어기 (3350) 는 상술한 성막 프로세스들을 구현하기 위한 프로그램을 제공할 수 있다. 프로그램 명령들은, DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도 등과 같은 다양한 프로세스 파라미터들을 제어할 수 있다. 명령들은 본 명세서에 기재된 다양한 실시형태들에 따라 막 스택들의 인 시튜 성막을 동작하기 위해 파라미터들을 제어할 수 있다.
상술한 다양한 하드웨어 및 방법 실시형태들은, 예를 들어 반도체 디바이스, 디스플레이, LED, 광기전 패널 등에 대하여, 리소그라피 패터닝 툴들 또는 프로세스들과 함께 사용될 수 있다. 일반적으로, 필수는 아니지만, 이러한 툴들/프로세스들은 통상의 제조 설비에서 함께 사용되거나 수행되게 된다.
일반적으로, 막의 리소그라피 패터닝은 다음의 단계들의 일부 또는 전부를 포함하며, 각 단계는 다수의 가능한 툴들에 의해 인에이블된다 : (1) 워크피스, 즉 기판 상에 스핀 온 또는 스프레이 온 툴을 사용하여 포토레지스트를 도포; (2) 핫 플레이트 또는 노 (furnace) 또는 다른 적절한 경화 툴을 사용하여 포토레지스트를 경화; (3) 웨이퍼 스텝퍼와 같은 툴에 의한 가시 또는 UV 또는 x - 레이 광에 대해 포토레지스트를 노광; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거함으로써 패터닝하도록 레지스트를 현상; (5) 건식 또는 플라즈마 보조 식각 툴을 사용함으로써 하부막 또는 워크피스에 레지스트 패턴을 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거. 일부 실시형태들에 있어서, 애싱가능한 하드 마스크층 (예컨대, 비정질 탄소층) 및 다른 적절한 하드 마스크 (예컨대, 반사방지층) 가 포토레지스트를 도포하기 전에 성막될 수 있다.
본 명세서에 기재된 구성들 및/또는 접근들은 사실상 예시이며, 이러한 특정 실시형태들 또는 예들은 많은 변형들이 가능하기 때문에, 제한적인 의미로 고려되지 않아야 함을 이해해야 한다. 본 명세서에 기재된 특정 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수 있다. 이로써, 도시되는 다양한 동작들은 도시된 순서로, 다른 순서들로, 동시에 또는 생략된 일부 경우들로 수행될 수 있다. 마찬가지로, 상술한 프로세스들의 순서는 변경될 수 있다.
본 개시물의 청구물은 다양한 프로세스들, 시스템들 및 구성들의 모든 신규하고 비자명한 결합들 및 서브결합들과, 본 명세서에 개시된 다른 피쳐들, 기능들, 동작들 및/또는 특성들 뿐만 아니라 그 모든 등가물들을 포함한다.

Claims (30)

  1. 플라즈마 강화 화학기상증착 장치에서 기판 상에 실리콘 함유막을 형성하는 방법으로서,
    상기 플라즈마 강화 화학기상증착 장치에 실리콘 함유 반응물을 공급하는 단계;
    상기 플라즈마 강화 화학기상증착 장치에 공반응물 (co-reactant) 을 공급하는 단계;
    상기 플라즈마 강화 화학기상증착 장치의 프로세스 스테이션에 용량 결합형 플라즈마를 공급하는 단계로서, 상기 플라즈마는 상기 실리콘 함유 반응물로부터 발생된 실리콘 라디칼들 및 상기 공반응물로부터 발생된 공반응물 라디칼들을 포함하는, 상기 용량 결합형 플라즈마를 공급하는 단계; 및
    상기 기판 상에 상기 실리콘 함유막을 성막하는 단계로서, 상기 실리콘 함유막은 1.4 내지 2.1의 굴절률을 갖고, 상기 실리콘 함유막은 또한 실리콘 기판 상에서 측정될 때 4.5Å 미만의 절대 조도를 갖는, 상기 실리콘 함유막을 성막하는 단계를 포함하는, 실리콘 함유막의 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 함유막은 실리콘 이산화물막이고,
    상기 실리콘 이산화물막은 상기 실리콘 이산화물막의 3000Å까지의 두께 범위에 걸쳐 실리콘 기판 상에서 측정될 때, 4.5Å 미만의 절대 조도를 갖는, 실리콘 함유막의 형성 방법.
  3. 제 1 항에 있어서,
    상기 공반응물은 NH3, N2O, CO, 및 CO2 중 하나 이상을 포함하는, 실리콘 함유막의 형성 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 함유 반응물은 실란, 디실란, 할로겐 치환된 실란 및 알킬 치환된 실란 중 하나 이상을 포함하는, 실리콘 함유막의 형성 방법.
  5. 제 1 항에 있어서,
    상기 플라즈마는 2 x 1010 ions/cm3 미만의 이온 밀도를 갖는, 실리콘 함유막의 형성 방법.
  6. 제 1 항에 있어서,
    상기 실리콘 함유 반응물의 양의 적어도 150 배의 양으로 상기 공반응물을 포함하는 프로세스 가스 혼합물을 공급함으로써 상기 실리콘 함유막의 절대 조도를 제어하는 단계를 더 포함하는, 실리콘 함유막의 형성 방법.
  7. 제 1 항에 있어서,
    상기 기판에 플라즈마를 공급하는 것은 고주파 플라즈마를 발생하는 것을 포함하는, 실리콘 함유막의 형성 방법.
  8. 기판 상에 인시튜로 제 1 막 및 제 2 막을 포함하는 막 스택을 형성하는 방법으로서, 상기 제 1 막은 상기 제 2 막과 상이한 재료 조성을 가지며,
    상기 막 스택을 형성하는 방법은,
    제 1 막 성막 페이즈에서,
    제 1 반응물 가스 혼합물을 프로세스 스테이션에 공급하는 단계,
    상기 제 1 반응물 가스 혼합물을 사용하여 제 1 플라즈마를 유지하는 단계;
    상기 제 1 플라즈마에 의해, 상기 기판 상에 상기 제 1 막을 성막하는 단계; 및
    제 2 막 성막 페이즈에서, 그리고 중간 진공 (intervening vacuum) 파괴 없이,
    상기 프로세스 스테이션에 제 2 반응물 가스 혼합물을 공급하는 단계;
    상기 제 2 반응물 가스 혼합물을 사용하여 제 2 플라즈마를 유지하는 단계;
    상기 제 2 플라즈마에 의해, 상기 기판 상에 상기 제 2 막을 성막하는 단계; 및
    상기 제 2 막의 두께 증가에 따라 상기 제 2 막의 절대 조도가 감소 하도록 상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계를 포함하는, 막 스택의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 막은 다결정질 실리콘막 및 비정질 실리콘막 중 하나이고,
    상기 제 2 막은 1.4 내지 2.1의 굴절률을 갖는 실리콘 함유막이고,
    상기 실리콘 함유막은 또한 실리콘 기판 상에서 측정될 때 4.5Å 미만의 절대 조도를 갖는, 막 스택의 형성 방법.
  10. 제 9 항에 있어서,
    상기 제 1 막은 붕소 도펀트, 비소 도펀트 및 인 도펀트 중 하나를 포함하는, 막 스택의 형성 방법.
  11. 제 8 항에 있어서,
    상기 제 1 막은 실리콘 질화물막이고, 상기 제 2 막은 1.4 내지 2.1의 굴절률을 갖는 실리콘 함유막이며,
    상기 실리콘 함유막은 또한 실리콘 기판 상에서 측정될 때 4.5Å 미만의 절대 조도를 갖는, 막 스택의 형성 방법.
  12. 제 8 항에 있어서,
    상기 제 2 막의 두께를 증가시키면 상기 제 1 막의 절대 조도에 대해 제 3 막의 절대 조도가 감소하고,
    상기 제 3 막은 상기 제 1 막 성막 페이즈 및 상기 제 2 막 성막 페이즈와 인 시튜로 제 3 막 성막 페이즈에서 성막되는, 막 스택의 형성 방법.
  13. 제 8 항에 있어서,
    상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계는, 상기 제 2 반응물 가스 혼합물의 전체량의 1:150 이하의 비율로 상기 제 2 반응물 가스 혼합물에 실리콘 함유 반응물의 양을 공급하는 단계를 포함하는, 막 스택의 형성 방법.
  14. 제 8 항에 있어서,
    상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계는 용량 결합형 플라즈마 소스에 의해 상기 제 2 플라즈마를 발생시키는 단계를 포함하는, 막 스택의 형성 방법.
  15. 제 9 항에 있어서,
    상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계는, 8 torr 이하의 프로세스 스테이션 압력에서 상기 제 2 플라즈마를 발생시키는 단계를 포함하는, 막 스택의 형성 방법.
  16. 제 9 항에 있어서,
    상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계는, 상기 제 2 플라즈마에서 2 x 1010 ions/cm3 미만의 이온 밀도를 유지하는 단계를 포함하는, 막 스택의 형성 방법.
  17. 제 9 항에 있어서,
    상기 제 2 막 성막 페이즈의 프로세스 파라미터를 제어하는 단계는, 상기 제 2 플라즈마에 비활성 가스를 공급하는 단계를 포함하는, 막 스택의 형성 방법.
  18. 제 9 항에 있어서,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노광하는 단계;
    상기 포토레지스트를 패턴으로 패터닝하고 상기 패턴을 상기 기판에 전사하는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 막 스택의 형성 방법.
  19. 기판 상에 실리콘 함유막을 성막하도록 구성된 플라즈마 강화 화학기상증착 장치로서,
    프로세스 스테이션;
    상기 프로세스 스테이션에 실리콘 함유 반응물을 공급하는 제 1 반응물 공급부;
    상기 프로세스 스테이션에 공반응물을 공급하는 제 2 반응물 공급부;
    용량 결합형 플라즈마 소스; 및
    플라즈마를 유지하도록 상기 용량 결합형 플라즈마 소스를 제어하고, 실리콘 기판 상에서 측정될 때, 1.4 내지 2.1의 굴절률 및 4.5Å 미만의 절대 조도를 갖는 실리콘 함유막의 성막에 영향을 미치도록 상기 프로세스 스테이션의 하나 이상의 프로세스 파라미터들을 제어하도록 구성된 제어기를 포함하는, 플라즈마 강화 화학기상증착 장치.
  20. 제 19 항에 기재된 플라즈마 강화 화학기상증착 장치 및 스텝퍼 툴을 포함하는, 시스템.
  21. 제 19 항에 있어서,
    상기 프로세스 스테이션 내에 배치된 샤워 헤드를 더 포함하고,
    상기 샤워 헤드는 상기 기판에 프로세스 가스를 분배하도록 구성되고,
    상기 샤워 헤드는 NH3 소스, N2O 소스, CO 소스, CO2 소스, 실란 소스, 디실란 소스, 질소 소스, 히드라진 소스, 할로겐 치환된 실란 소스, 및 알킬 치환된 실란 소스 중 하나 이상에 유체 커플링되는, 플라즈마 강화 화학기상증착 장치.
  22. 플라즈마 강화 화학기상증착 장치에서 기판 상에 초평탄 (ultra-smooth) PECVD막을 형성하는 방법으로서,
    상기 플라즈마 강화 화학기상증착 장치에 실리콘 함유 반응물을 공급하는 단계;
    상기 플라즈마 강화 화학기상증착 장치에 공반응물을 공급하는 단계로서, 상기 공반응물은 적절한 환원 환경을 공급하는, 상기 공반응물을 공급하는 단계;
    상기 플라즈마 강화 화학기상증착 장치의 프로세스 스테이션에 용량 결합형 플라즈마를 공급하는 단계로서, 상기 용량 결합형 플라즈마는 상기 실리콘 함유 반응물로부터 발생된 실리콘 라디칼들 및 상기 공반응물로부터 발생된 공반응물 라디칼들을 포함하는, 상기 용량 결합형 플라즈마를 공급하는 단계; 및
    상기 기판 상에 상기 초평탄 PECVD막을 성막하는 단계를 포함하는, 초평탄 PECVD막의 형성 방법.
  23. 제 22 항에 있어서,
    상기 공반응물은 수소를 포함하는, 초평탄 PECVD막의 형성 방법.
  24. 제 22 항에 있어서,
    상기 초평탄 PECVD막은 비정질인, 초평탄 PECVD막의 형성 방법.
  25. 제 22 항에 있어서,
    상기 초평탄 PECVD막은 다결정질인, 초평탄 PECVD막의 형성 방법.
  26. 제 25 항에 있어서,
    상기 초평탄 PECVD막은 도펀트를 포함하는, 초평탄 PECVD막의 형성 방법.
  27. 제 26 항에 있어서,
    상기 도펀트는 붕소, 비소 및 인 중 적어도 하나를 포함하는, 초평탄 PECVD막의 형성 방법.
  28. 제 22 항에 있어서,
    상기 초평탄 PECVD막의 표면 재배열을 촉진하기 위해 DC 바이어스를 부가하는 단계를 더 포함하는, 초평탄 PECVD막의 형성 방법.
  29. 제 22 항에 있어서,
    상기 초평탄 PECVD막의 표면 재배열을 촉진하기 위해 상기 초평탄 PECVD막의 표면에 이온 충격을 가하는 단계를 더 포함하는, 초평탄 PECVD막의 형성 방법.
  30. 제 22 항에 있어서,
    상기 초평탄 PECVD막은 상기 기판 상에서 측정될 때 약 4.5Å 미만의 절대 조도를 포함하는, 초평탄 PECVD막의 형성 방법.
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