KR20130069157A - Light emitting device - Google Patents
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Abstract
본원은 내부양자효율을 향상시킬 수 있는 발광소자에 관한 것으로, 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 형성되고, 적어도 하나의 페어층을 포함하는 중간층; 상기 중간층 상에, 양자우물구조(Multiple Quantum Well: MQW)로 형성되는 활성층; 및 상기 활성층 상에 형성되는 제 2 도전형 반도체층을 포함하는 발광소자를 제공한다. 여기서, 상기 페어층은 In을 포함한 질화물계 반도체물질로 형성되는 제 1 층과, 질화물계 반도체물질로 형성되는 제 2 층의 쌍으로 형성되고, 상기 활성층은 In을 포함한 질화물계 반도체물질로 형성되는 우물층과, 질화물계 반도체물질로 형성되는 장벽층을 포함하며, 상기 페어층의 제 1 층은 상기 활성층의 상기 우물층보다 적은 함량의 인듐을 포함한다.The present invention relates to a light emitting device capable of improving internal quantum efficiency, the first conductive semiconductor layer; An intermediate layer formed on the first conductivity type semiconductor layer and including at least one pair layer; An active layer formed on the intermediate layer in a multiple quantum well structure (MQW); And it provides a light emitting device comprising a second conductivity type semiconductor layer formed on the active layer. Here, the pair layer is formed of a pair of a first layer formed of a nitride-based semiconductor material containing In, and a second layer formed of a nitride-based semiconductor material, the active layer is formed of a nitride-based semiconductor material containing In And a well layer and a barrier layer formed of a nitride semiconductor material, wherein the first layer of the pair layer includes less indium than the well layer of the active layer.
Description
본원은 발광소자에 관한 것으로, 특히, 질화물계 발광소자에 관한 것이다.The present invention relates to a light emitting device, and more particularly, to a nitride-based light emitting device.
발광소자(Light Emitting Device: LED)는 p-n 접합을 포함하는 구조로 형성되어, 전기에너지를 변환하여 광에너지로 방출하는 광전소자의 일종이다. A light emitting device (LED) is a type of photoelectric device that is formed in a structure including a p-n junction and converts electrical energy to emit light energy.
발광소자는, 다른 광 방출장치에 비해, 저전압으로 고휘도의 광을 방출할 수 있어, 효율이 높은 장점이 있다. 그리고,Ⅲ-Ⅴ족 질화물반도체(group Ⅲ-Ⅴ nitride semiconductor)로 형성되는 발광소자(이하, "질화물계 발광소자"로 지칭함)의 경우, 적외선 내지 자외선를 포함하는 광범위한 파장영역의 광을 선택적으로 방출하도록 설계될 수 있다. 이에 따라, 발광소자는 액정표시장치의 백라이트유닛(Backlight Unit), 전광판, 표시장치, 가전제품 등의 각종 기기에 다양하게 응용될 수 있는 장점, 및 비소(As), 수은(Hg) 등의 환경 유해물질을 배출하지 않는 장점이 있어, 차세대 광원으로 각광받고 있다.The light emitting device can emit light of high brightness at low voltage, compared with other light emitting devices, and has an advantage of high efficiency. In the case of a light emitting device formed of a group III-V nitride semiconductor (hereinafter, referred to as a “nitride-based light emitting device”), light of a wide range of wavelengths including infrared rays or ultraviolet rays is selectively emitted. It may be designed to. Accordingly, the light emitting device can be applied to various devices such as a backlight unit, a display panel, a display device, and a home appliance of a liquid crystal display, and an environment such as arsenic (As) and mercury (Hg). There is an advantage that does not emit harmful substances, has been spotlighted as the next generation light source.
일반적인 질화물계 발광소자는 n-형 반도체층과 p-형 반도체층, 및 이들 사이에 개재된 활성층을 포함한다. 이때, n-형 반도체층은 n-형 불순물로 도핑된 GaN계 반도체물질로 형성되는 반면, 활성층은 InGaN계 반도체물질로 형성되는 것이 일반적이다. Typical nitride based light emitting devices include an n-type semiconductor layer and a p-type semiconductor layer, and an active layer interposed therebetween. In this case, the n-type semiconductor layer is generally formed of a GaN-based semiconductor material doped with n-type impurities, while the active layer is generally formed of an InGaN-based semiconductor material.
이와 같이, n-형 반도체층과 활성층이 서로 다른 격자구조를 갖는 반도체물질로 이루어짐에 따라, n-형 반도체층과 활성층 사이의 계면에서 격자부정합이 존재하여, 스트레인(strain)이 발생하게 된다. As described above, as the n-type semiconductor layer and the active layer are formed of semiconductor materials having different lattice structures, lattice mismatch exists at an interface between the n-type semiconductor layer and the active layer, and strain is generated.
이러한 스트레인으로 인해, 활성층의 결정성이 악화된다. 더불어, 압전필드로 인한 영향이 증가되어, 파동함수 간 거리가 증가되므로, 전자와 정공의 재결합율이 감소됨과 동시에, 발광소자의 내정전압 특성 저하가 초래된다. Due to this strain, the crystallinity of the active layer is deteriorated. In addition, since the influence due to the piezoelectric field is increased and the distance between the wave functions is increased, the recombination rate of electrons and holes is reduced, and the voltage resistance of the light emitting device is lowered.
또한, n-형 반도체층과 활성층 사이의 계면에 존재하는 격자부정합으로 인해, n-형 반도체층과 활성층 사이의 계면 근처에서, 양자가둠 스타크 효과(Quantum confined stark effect: QCSE)가 발생한다. 이러한 양자가둠 스타크 효과(QCSE)로 인해, 활성층으로 이동하는 캐리어들의 진로가 차단되어, 청색편이(Blue shift)가 발생하는 문제점이 있다.Further, due to the lattice mismatch present at the interface between the n-type semiconductor layer and the active layer, near the interface between the n-type semiconductor layer and the active layer, a quantum confined stark effect (QCSE) occurs. Due to the quantum confinement stark effect (QCSE), the path of the carriers moving to the active layer is blocked, there is a problem that a blue shift occurs.
이상과 같은 문제점들로 인해, 종래 질화물계 발광소자의 내부양자효율(internal quantum efficiency)을 향상시키는 데에 한계가 있다.Due to the above problems, there is a limit in improving the internal quantum efficiency of the conventional nitride based light emitting device.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 인듐 함량 차이에 따른 격자부정합을 완화하여, 스트레인을 최소화함으로써, 내부양자효율 및 내정전압 특성을 향상시킬 수 있는 발광소자를 제공한다. The present invention is to solve the above-mentioned problems of the prior art, by mitigating the lattice mismatch according to the difference in indium content, to minimize the strain, to provide a light emitting device that can improve the internal quantum efficiency and the constant voltage characteristics.
상기와 같은 목적을 달성하기 위한 본원에 의하면, 발광소자에 있어서, 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 형성되고, 적어도 하나의 페어층을 포함하는 중간층; 상기 중간층 상에, 양자우물구조(Multiple Quantum Well: MQW)로 형성되는 활성층; 및 상기 활성층 상에 형성되는 제 2 도전형 반도체층을 포함하는 발광소자를 제공한다. 여기서, 상기 페어층은 인듐(In)을 포함한 질화물계 반도체물질로 형성되는 제 1 층과, 질화물계 반도체물질로 형성되는 제 2 층의 쌍으로 형성되고, 상기 활성층은 인듐(In)을 포함한 질화물계 반도체물질로 형성되는 우물층과, 질화물계 반도체물질로 형성되는 장벽층을 포함하며, 상기 페어층의 제 1 층은 상기 활성층의 상기 우물층보다 적은 함량의 인듐을 포함한다.According to the present application for achieving the above object, a light emitting device comprising: a first conductivity type semiconductor layer; An intermediate layer formed on the first conductivity type semiconductor layer and including at least one pair layer; An active layer formed on the intermediate layer in a multiple quantum well structure (MQW); And it provides a light emitting device comprising a second conductivity type semiconductor layer formed on the active layer. Here, the pair layer is formed of a pair of a first layer formed of a nitride-based semiconductor material containing indium (In) and a second layer formed of a nitride-based semiconductor material, the active layer is a nitride containing indium (In) And a well layer formed of a semiconductor semiconductor material and a barrier layer formed of a nitride semiconductor material, wherein the first layer of the pair layer includes less indium than the well layer of the active layer.
본원에 따른 발광소자는 제 1 도전형 반도체층과 활성층 사이에 개재된 중간층을 포함하되, 중간층은 복수의 페어층으로 이루어지고, 각 페어층은 In을 포함한 질화물계 반도체물질로 형성되는 제 1 층과, 질화물계 반도체물질로 형성되는 제 2 층의 쌍으로 형성된다. 이때, 각 페어층의 제 1 층은 활성층의 우물층보다 적은 함량의 인듐을 포함한다.The light emitting device according to the present invention includes an intermediate layer interposed between the first conductive semiconductor layer and the active layer, the intermediate layer is composed of a plurality of pair layers, each pair layer is a first layer formed of a nitride-based semiconductor material including In And a second layer formed of a nitride semiconductor material. At this time, the first layer of each pair layer contains less indium than the well layer of the active layer.
이에 따라, 중간층은 제 1 도전형 반도체층과 활성층 사이의 급격한 격자부정합을 방지할 수 있어, 제 1 도전형 반도체층과 활성층 사이의 스트레인(strain)이 감소될 수 있다. 이에 따라, 전자와 정공의 재결합율을 향상시킬 수 있고, 내정전압 특성을 향상시킬 수 있어, 내부양자효율이 향상될 수 있다.Accordingly, the intermediate layer can prevent a sudden lattice mismatch between the first conductive semiconductor layer and the active layer, so that the strain between the first conductive semiconductor layer and the active layer can be reduced. Accordingly, the recombination rate of electrons and holes can be improved, and the withstand voltage characteristics can be improved, and the internal quantum efficiency can be improved.
도 1은 본원의 일실시예에 따른 발광소자를 나타낸 단면도이다.
도 2는 도 1에 도시한 중간층 및 활성층을 나타낸 단면도이다.
도 3 내지 도 6은 도 2에 도시한 중간층 및 활성층의 밴드갭에 대한 예시들을 나타낸 것이다.1 is a cross-sectional view showing a light emitting device according to an embodiment of the present application.
2 is a cross-sectional view illustrating an intermediate layer and an active layer illustrated in FIG. 1.
3 to 6 show examples of the bandgap of the intermediate layer and the active layer shown in FIG.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. It should be understood, however, that the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, the same reference numbers are used throughout the specification to refer to the same or like parts.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. Throughout this specification, when a part is referred to as being "connected" to another part, it is not limited to a case where it is "directly connected" but also includes the case where it is "electrically connected" do.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout this specification, when a member is " on " another member, it includes not only when the member is in contact with the other member, but also when there is another member between the two members.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.Throughout this specification, when an element is referred to as "including " an element, it is understood that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise. The terms "about "," substantially ", etc. used to the extent that they are used throughout the specification are intended to be taken to mean the approximation of the manufacturing and material tolerances inherent in the stated sense, Accurate or absolute numbers are used to help prevent unauthorized exploitation by unauthorized intruders of the referenced disclosure. The word " step (or step) "or" step "used to the extent that it is used throughout the specification does not mean" step for.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.Throughout this specification, the term " combination thereof " included in the expression of the machine form means one or more combinations or combinations selected from the group consisting of the constituents described in the expression of the machine form, And the like.
도 1은 본원의 일실시예에 따른 발광소자를 나타낸 단면도이다. 그리고, 도 2는 도 1에 도시한 중간층 및 활성층을 나타낸 단면도이다. 또한, 도 3 내지 도 6은 도 2에 도시한 중간층 및 활성층의 밴드갭에 대한 예시들을 나타낸 것이다.1 is a cross-sectional view showing a light emitting device according to an embodiment of the present application. 2 is a cross-sectional view showing the intermediate layer and the active layer shown in FIG. 3 to 6 show examples of the band gaps of the intermediate layer and the active layer shown in FIG. 2.
도 1에 도시한 바와 같이, 본원의 일실시예에 따른 발광소자(100)는 기판(110) 상에 순차적으로 적층된 버퍼층(120), 제 1 도전형 반도체층(130), 중간층(140), 활성층(150) 및 제 2 도전형 반도체층(160)을 포함한다. 그리고, 발광소자(100)는 제 2 도전형 반도체층(160) 상의 투명 전극층(170), 제 1 도전형 반도체층(130) 상의 제 1 전극(181), 및 투명 전극층(170) 상의 제 2 전극(182)을 더 포함한다. As shown in FIG. 1, the
여기서, 제 1 도전형 반도체층(130), 중간층(140), 활성층(150) 및 제 2 도전형 반도체층(160)은 Ⅲ-Ⅴ족 질화물반도체(group Ⅲ-Ⅴ nitride semiconductor, 이하, "질화물계 반도체물질"로 지칭함)로 형성된다. The first
기판(110)은 질화물계 반도체를 성장시키는 성장기판일 수 있다. 예시적으로, 기판(110)은 Al2O3, SiC, Si, GaAs, ZnS, ZnO, AlN, LiMgO, MgAl2O3 및 InAlGaN 중 어느 하나의 이종기판, 또는, GaN의 동종기판으로 선택될 수 있다. 특히, 기판(110)은 사파이어(Al2O3)로 이루어진 결정성장기판일 수 있다.The
버퍼층(120)은, 기판(110)과 질화물계 반도체물질(130, 140, 150, 160) 사이의 격자구조 차이(또는, "격자부정합"으로 지칭함) 및 열팽창계수의 차이로 인해, 기판(110) 상에 성장되는 질화물계 반도체물질(130, 140, 150, 160) 내에 발생하는 결정결함을 감소시키기 위한 완충층이다. The
이러한 버퍼층(120)은 도핑되지 않은(undoped) 질화물계 반도체물질을 저온 성장시켜서 형성될 수 있다. 또는, 버퍼층(120)은 제 1 도전형 반도체층(130)과 동일한 도전형의 불순물을 제 1 도전형 반도체층보다 낮은 도핑농도로 도핑한 질화물계 반도체물질을, 저온 성장시켜서 형성될 수 있다. 예시적으로 버퍼층(120)은 AlInGaN 계 반도체물질, SiC 및 ZnO 중 어느 하나로 형성될 수 있다.The
다만, 별도로 도시하고 있지 않으나, 기판(110)이 질화물계 반도체물질과 동종인 재료로 선택되어, 질화물계 반도체물질(130, 140, 150, 160)과 동일한 격자구조 및 열팽창계수인 경우, 기판(110) 상에 성장될 질화물계 반도체물질(130, 140, 150, 160)이 결정결함을 포함할 가능성이 낮아지므로, 발광소자(100)는 버퍼층(120)을 포함하지 않을 수 있다.However, although not separately illustrated, when the
제 1 도전형 반도체층(130)은 버퍼층(120) 상에 제 1 도전형의 불순물로 도핑된 질화물계 반도체물질로 형성된다. 예시적으로, 제 1 도전형 반도체층(130)은 Si와 같은 n-형 불순물로 도핑되어 전자이동도를 높힌 n-형 GaN일 수 있다.The first conductivity
중간층(140)은 제 1 도전형 반도체층(130) 상에 질화물계 반도체물질로 형성된다. 이때, 중간층(140)은 인듐(In)을 포함한다.The
활성층(150)은 중간층(140) 상에 단일 양자우물구조 또는 다중 양자우물구조(Multiple Quantum Well: MQW)로 형성된다. The
즉, 활성층(150)은 인듐(In)을 포함하는 질화물계 반도체물질로 형성되는 우물층과, 질화물계 반도체물질로 형성되는 장벽층을 포함한다. 여기서, 장벽층은, 우물층과 달리, 인듐(In)을 포함하지 않으나, 미미한 함량의 인듐(In)을 포함할 수도 있다. 예시적으로, 우물층은 InzGa1 - zN (0<z<1)의 조성식을 갖는 반도체물질로 형성되고, 장벽층은 InzGa1 - zN (0≤z<1)의 조성식을 갖는 반도체물질로 형성될 수 있다. That is, the
특히, 활성층(150)은 우물층과 장벽층의 쌍을 복수 개 포함하는 다중 양자우물구조(MQW)일 수 있다. 예시적으로, 활성층(150)은 우물층과 장벽층이 교번하여 3회 이상 및 5회 이하로 순차 적층된 다층구조(다중 양자우물구조)일 수 있다.In particular, the
이러한 활성층(150)은 제 1 도전형 반도체층(130)과 제 2 도전형 반도체층(160)에 각각 주입된 전자와 정공의 결합으로부터 광을 발생시킨다.The
이때, 발광소자(100)에서 방출되는 광(이하, "방출광"이라 함)의 파장영역은, 활성층(150)이 포함하는 인듐(In)의 함량에 따라, 장파장 내지 AlN(~6.4eV) 밴드갭을 갖는 단파장의 범위에서 결정될 수 있다. 즉, 활성층(150)이 더 많은 함량의 인듐(In)을 포함할수록, 밴드갭이 작아져서, 방출광의 파장영역은 장파장에 가까워진다.In this case, the wavelength region of the light emitted from the light emitting device 100 (hereinafter, referred to as “emission light”) may include a long wavelength to AlN (˜6.4 eV) depending on the content of indium (In) included in the
또한, 활성층(150)은 알루미늄(Al)을 더 포함하는 조성식(AlxInyGa(1-x-y)N, 0≤x≤1, 0<y<1)의 반도체물질로 형성될 수도 있다. 이 경우, 활성층(150)이 더 많은 함량의 알루미늄(Al)을 포함할수록, 밴드갭이 커져서, 방출광의 파장영역은 단파장에 가까워진다.In addition, the
한편, 활성층(150)이 더 많은 함량의 인듐(In)을 포함할수록, 제 1 도전형 반도체층(130)과 활성층(150) 간의 격자부정합이 커지게 된다. Meanwhile, as the
이에, 본원의 일실시예에 따르면, 제 1 도전형 반도체층(130)과 활성층(150) 사이에 개재되는 중간층(140)은 제 1 도전형 반도체층(130)보다 많고, 활성층(150)보다 적은 함량의 인듐(In)을 포함하도록 형성된다. 이와 같이 하면, 중간층(140)에 의해, 제 1 도전형 반도체층(130)과 활성층(150) 간의 격자부정합이 완화되어, 스트레인이 완화될 수 있다. 이에 대해서는, 이하에서 더욱 상세히 설명하기로 한다.Thus, according to the exemplary embodiment of the present application, the
제 2 도전형 반도체층(160)은 활성층(150) 상에 제 1 도전형과 상이한 제 2 도전형의 불순물로 도핑된 질화물계 반도체물질로 형성된다. 예시적으로, 제 2 도전형 반도체층(160)은 Mg와 같은 p-형 불순물로 도핑되어 정공이동도를 높인 p-형 GaN일 수 있다.The second conductivity
투명 전극층(170)은 제 2 도전형 반도체층(160) 상에 형성된다. 투명 전극층(170)은 광투과성을 갖고, 제 2 도전형 반도체층(160)보다 작은 면저항을 갖는 재료로 선택되어, 제 2 전극(182)에 주입된 캐리어(예를 들면, 정공)를 제 2 도전형 반도체층(160)의 되도록 넓은 영역으로 확산시킨다. 예시적으로, 투명 전극층(170)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IZTO, IGTO, AZO, AIO 및 GZO 등과 같은 금속산화물, 및 Al, Ag, Pd, Rh 및 Rt와 같은 금속 중 어느 하나의 단일층, 또는 어느 둘 이상의 복수층 또는 합금으로 선택될 수 있다.The
제 1 전극(181)은 투명 전극층(170), 제 2 도전형 반도체층(160), 활성층(150) 및 중간층(140) 각각의 일부영역을 제거하여 노출된 제 1 도전형 반도체층(130) 상에 형성된다. 제 1 전극(181)은 도전성을 갖는 재료로 선택되고, 제 1 도전형 반도체층(130)과 직접 접하여, 제 1 도전형 반도체층(130)과 전기적으로 연결된다.The
제 2 전극(182)은 투명 전극층(170) 상에 형성된다. 제 2 전극은 도전성을 갖는 재료로 선택되어, 투명 전극층(170)을 통해 제 2 도전형 반도체층(160)과 전기적으로 연결된다. The
다만, 별도로 도시하고 있지 않으나, 제 2 전극(182)은 투명 전극층(170)을 관통하는 홀을 통해 제 2 도전형 반도체층(160)과 직접 접하여 형성될 수도 있다.However, although not separately illustrated, the
제 1 및 제 2 전극(181, 182)은 추후 외부회로와 물리적으로 연결되기 위한 본딩영역으로 이용된다.The first and
다음, 도 2를 참조하여, 본원의 일실시예에 따른 중간층(140) 및 활성층(150)에 대해 설명한다.Next, the
도 2에 도시한 바와 같이, 활성층(150)은, 우물층과 장벽층의 쌍(이하, "우물장벽쌍"라 지칭함, 151, 152, 153, 154, 155)이 적어도 하나 이상 순차 적층된 구조로 형성된다. As shown in FIG. 2, the
예시적으로, 다중 양자구조(MQW)의 활성층(150)은 복수의 우물층(151a, 152a, 153a, 154a, 155a)과 복수의 장벽층(151b, 152b, 153b, 154b, 155b)이 서로 교번하여 순차 적층된 다층구조이다. 다만, 이는 예시일 뿐이며, 활성층(150)은 우물층과 장벽층이 서로 교번하여 2회 이상 및 10회 이하로 순차 적층된 구조일 수 있다.In exemplary embodiments, the
중간층(140)은, 적어도 하나의 페어층(141, 142, 143, 144, 145)이 순차 적층된 구조로 형성된다. 그리고, 각 페어층(141, 142, 143, 144, 145)은 인듐(In)을 포함하는 질화물계 반도체물질(예를 들면, InGaN)로 형성되는 제 1 층(141a, 142a, 143a, 144a, 145a)과, 질화물계 반도체 물질(예를 들면, GaN)로 형성되는 제 2 층(141b, 142b, 143b, 144b, 145b)을 포함한다. The
예시적으로, 중간층(140)은 세 개 내지 다섯 개의 페어층(141, 142, 143, 144, 145)을 포함하여, 복수의 제 1 층(141a, 142a, 143a, 144a, 145a)과 복수의 제 2 층(141b, 142b, 143b, 144b, 145b)이 서로 교번하여 3회 이상 및 5회 이하로 순차 적층된 다층구조일 수 있다.In exemplary embodiments, the
참고로, 도 2는 중간층(140)이 다섯 개의 페어층을 포함하고, 활성층(150)이 다섯 개의 우물장벽쌍을 포함하는 경우를 도시한다. 그러나 이는 단지 예시일 뿐이며, 중간층(140)은 적어도 하나의 페어층을 포함하고, 활성층(150)은 적어도 하나의 우물장벽쌍을 포함하는 것일 수 있다. For reference, FIG. 2 illustrates a case in which the
중간층(140)에 있어서, 복수의 페어층(141, 142, 143, 144, 145)은 활성층(150) 중 인접한 우물층(151a)보다 낮은 함량의 인듐(In)을 포함하되, 상호 동일한 함량의 인듐(In)을 포함한다. In the
특히, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 상호 상이한 함량의 인듐(In)을 포함하도록 형성되고, 그에 대응하여, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 상호 상이한 두께로 형성된다.In particular, the
더불어, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 상호 동일한 두께이되, 중간층(140)에 인접한 우물층(151a) 두께의 1/3 내지 1/2 범위의 두께일 수 있다. 여기서, 제 1 층(141a, 142a, 143a, 144a, 145a)의 두께가 우물층(151a) 두께의 1/3 미만인 경우, 기판(110) 상의 인듐 균일도(Indium Uniformity)가 저하되어, 발광소자의 신뢰도를 저하시킬 수 있다.In addition, the
각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 활성층(150)의 우물층과 마찬가지로, 인듐(In)을 포함한 질화물계 반도체물질로 형성되되, 제 1 도전형 반도체층(130)보다 많고 활성층(150)보다 적은 범위에 해당하는 함량의 인듐(In)을 포함한다. 예시적으로, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 InzGa1-zN (0.1<z<1)의 조성식을 갖는 반도체물질로 형성될 수 있다.The
그리고, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 활성층(150)의 어느 한 장벽층(151b, 152b, 153b, 154b, 155b)과 동일 또는 유사한 함량의 인듐(In)을 포함한다. 예시적으로, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)과, 활성층의 장벽층(151b, 152b, 153b, 154b, 155b)은 0%에 가까운 함량의 인듐(In)을 포함하도록, InzGa1 - zN (0<z<0.02)의 조성식을 갖는 반도체물질로 형성될 수 있다.In addition, the
한편, 중간층(140)에서 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 제 1 층(141a, 142a, 143a, 144a, 145a) 사이사이에 배치되고, 활성층(150)에서 장벽층(151b, 152b, 153b, 154b, 155b)은 우물층(151a, 152a, 153a, 154a, 155a) 사이사이에 배치된다. Meanwhile, in the
이에 따라, 제 2 층(141b, 142b, 143b, 144b, 145b)과 장벽층(151b, 152b, 153b, 154b, 155b)에 의해, 기판(110)과 질화물계 반도체물질 사이의 격자부정합 및 열팽창계수 차이로 인한 결정결함이 감소될 수 있다. 이뿐만 아니라, 제 2 층(141b, 142b, 143b, 144b, 145b)과 장벽층(151b, 152b, 153b, 154b, 155b)은 제 1 도전형 반도체층(130)에 주입된 캐리어들을 활성층(150)으로 유도함으로써, 발광소자(100)의 동작전압을 감소시킬 수 있다. Accordingly, the lattice mismatch and thermal expansion coefficient between the
이를 위해, 제 2 층(141b, 142b, 143b, 144b, 145b)은 제 1 도전형 반도체층(130)과 마찬가지로, 제 1 도전형으로 도핑된 반도체물질로 형성될 수 있다. 이와 동시에, 장벽층(151b, 152b, 153b, 154b, 155b) 중 중간층(140)에 인접한 적어도 하나의 장벽층(151b)도, 제 1 도전형의 불순물로 도핑된 반도체물질로 형성될 수 있다. 예를 들어, 각 페어층(141, 142, 143, 144, 145)의 제 2 층(141b, 142b, 143b, 144b, 145b) 및 활성층(150)의 일부 장벽층(151b)은 Si와 같은 n-형 불순물로 도핑된 질화물계 반도체물질일 수 있다.To this end, the
다음, 도 3 내지 도 6을 참조하여, 중간층(140)의 예시들을 설명한다.Next, examples of the
도 3에 도시한 바와 같이, 중간층(140)에 포함된 복수의 페어층(141, 142, 143, 144, 145)은, 제 1 도전형 반도체층(130)의 밴드갭보다 작고, 활성층(150)의 밴드갭보다 큰 밴드갭이다. 그리고, 복수의 페어층(141, 142, 143, 144, 145)은, 상호 상이한 밴드갭의 제 1 층(141a, 142a, 143a, 144a, 145a) 및 상호 상이한 두께의 제 2 층(141b, 142b, 143b, 144b, 145b)을 포함한다. 여기서, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 불규칙한 차이로 변동하는 밴드갭이다. As illustrated in FIG. 3, the plurality of pair layers 141, 142, 143, 144, and 145 included in the
즉, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 불규칙한 차이로 변동하는 함량의 인듐(In)을 포함한다. 각 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량에 대응하여, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)도, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 불규칙한 차이로 변동하는 두께이다.That is, the
예를 들어, 도 3의 도시와 같이, 중간층(140) 중 제 1 도전형 반도체층(130)에 인접한 제 1 페어층의 제 1 층(141a)은 비교적 높은 제 1 함량의 인듐을 포함하고, 활성층(150)에 인접한 제 5 페어층의 제 1 층(145a)은 제 1 함량보다 낮은 제 2 함량의 인듐을 포함한다고 가정해보면, 제 1 페어층의 제 2 층(141b)은 제 1 함량의 인듐에 대응하여 제 1 두께로 형성되는 반면, 제 5 페어층의 제 2 층(145b)은 제 1 함량보다 낮은 제 2 함량의 인듐에 대응하여, 제 1 두께보다 얇은 제 2 두께로 형성된다.For example, as shown in FIG. 3, the
이상과 같이, 제 1 도전형 반도체층(130)과 활성층(150) 사이에, 제 1 도전형 반도체층(130)보다 높고 활성층(150)보다 낮은 범위에서 불규칙하게 변동하는 함량의 인듐(In)을 포함하는 제 1 층(141a, 142a, 143a, 144a, 145a)이 인듐(In)을 포함하지 않는 제 2 층(141b, 142b, 143b, 144b, 145b) 사이에 끼워져 배치된 다층 구조의 중간층(140)이 개재될 수 있다. 이때, 제 2 층(141b, 142b, 143b, 144b, 145b)의 두께는 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량에 각각 비례하되, 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량이 높을수록 제 2 층(141b, 142b, 143b, 144b, 145b)은 두꺼운 두께로 형성되고, 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량이 낮을수록 제 2 층(141b, 142b, 143b, 144b, 145b)은 얇은 두께로 형성되어, 각 페어층(141, 142, 143, 144, 145)은 동일한 함량의 인듐(In)을 포함한다. 이로써, 제 1 도전형 반도체층(130)과 활성층(150) 사이에 해당하는 각 계면의 격자부정합이 완화될 수 있다.As described above, between the first conductivity
또는, 도 4에 도시한 바와 같이, 중간층(140)에 포함된 복수의 페어층(141, 142, 143, 144, 145)은, 제 1 도전형 반도체층(130)의 밴드갭보다 작고, 활성층(150)의 밴드갭보다 큰 밴드갭이다. 그리고, 복수의 페어층(141, 142, 143, 144, 145)은, 상호 상이한 밴드갭의 제 1 층(141a, 142a, 143a, 144a, 145a) 및 상호 상이한 두께의 제 2 층(141b, 142b, 143b, 144b, 145b)을 포함한다. 여기서, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 커졌다가 점차 작아지는 밴드갭이다. Alternatively, as illustrated in FIG. 4, the plurality of pair layers 141, 142, 143, 144, and 145 included in the
다시 설명하면, 중간층(140) 중 제 1 도전형 반도체층(130) 및 활성층(150)에 인접하는 제 1 페어층과 제 5 페어층의 제 1 층(141a, 145a)은 그 사이에 개재된 다른 제 2 내지 제 4 페어층의 제 1 층(142a, 143a, 144a)보다 낮은 밴드갭이다. In other words, the first
즉, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 적어지다가 점차 많아지게 변동하는 함량의 인듐(In)을 포함한다. 이러한 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량에 대응하여, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 얇아지다가 점차 두꺼워지는 두께이다.That is, the
구체적으로, 중간층(140) 중 제 1 도전형 반도체층(130) 및 활성층(150)에 인접하는 제 1 및 제 5 페어층(141, 145)은, 그 사이에 개재된 다른 제 2 내지 제 4 페어층의 제 1 층(142a, 143a, 144a)보다 높은 함량의 인듐(In)을 포함하도록 형성되는 제 1 층(141a, 145a) 및 제 2 내지 제 4 페어층의 제 2 층(142b, 143b, 144b)보다 두꺼운 두께로 형성되는 제 2 층(141b, 145b)을 포함한다. Specifically, the first and fifth pair layers 141 and 145 adjacent to the first conductivity-
그리고, 중간층(140) 중 제 1 페어층(141)과 제 5 페어층(145)에 인접하는 제 2 및 제 4 페어층(142, 144)은, 그 사이에 개재된 제 3 페어층의 제 1 층(143a)보다 높은 함량의 인듐(In)을 포함하도록 형성되는 제 1 층(142a, 144a) 및 제 3 페어층의 제 2 층(143b)보다 두꺼운 두께로 형성되는 제 2 층(142b, 144b)을 포함한다.The second and fourth pair layers 142 and 144 adjacent to the
이상과 같이, 제 1 도전형 반도체층(130)과 활성층(150) 사이에, 제 1 도전형 반도체층(130)보다 높고 활성층(150)보다 낮은 범위에서 규칙적인 차이로 점차 적어지다가 점차 많아지는 함량의 인듐(In)을 포함하는 제 1 층(141a, 142a, 143a, 144a, 145a)이 인듐(In)을 포함하지 않는 제 2 층(141b, 142b, 143b, 144b, 145b) 사이에 끼워져 배치된 다층 구조의 중간층(140)이 개재될 수 있다. 이때, 제 2 층(141b, 142b, 143b, 144b, 145b)의 두께는 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량에 각각 비례하여, 중간층(140)에 포함된 각 페어층(141, 142, 143, 144, 145)은 동일한 함량의 인듐(In)을 포함한다. 이로써, 제 1 도전형 반도체층(130)과 활성층(150) 사이에 해당하는 각 계면의 격자부정합이 완화될 수 있다.As described above, between the first conductivity-
또는, 도 5에 도시한 바와 같이, 중간층(140)에 포함된 복수의 페어층(141, 142, 143, 144, 145)은, 제 1 도전형 반도체층(130)의 밴드갭보다 작고, 활성층(150)의 밴드갭보다 큰 밴드갭이다. 그리고, 복수의 페어층(141, 142, 143, 144, 145)은, 상호 상이한 밴드갭의 제 1 층(141a, 142a, 143a, 144a, 145a) 및 상호 상이한 두께의 제 2 층(141b, 142b, 143b, 144b, 145b)을 포함한다. 여기서, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 높아지는 밴드갭이다.Alternatively, as illustrated in FIG. 5, the plurality of pair layers 141, 142, 143, 144, and 145 included in the
다시 설명하면, 중간층(140) 중 제 1 도전형 반도체층(130)에 인접하는 제 1 페어층의 제 1 층(141a)은 다른 제 2 내지 제 5 페어층의 제 1 층(142a, 143a, 144a, 145a)보다 낮은 밴드갭이고, 활성층(150)에 인접하는 제 5 페어층의 제 1 층(145a)은 다른 제 1 내지 제 4 페어층의 제 1 층(141b, 142b, 143b, 144b)보다 높은 밴드갭이다.In other words, the
즉, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 적어지게 변동하는 함량의 인듐(In)을 포함한다. 이러한 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)의 인듐 함량에 대응하여, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 얇아지는 두께이다.That is, the content of the
이로써, 제 1 도전형 반도체층(130)과 활성층(150) 사이에 해당하는 각 계면의 격자부정합이 완화될 수 있다.As a result, lattice mismatching at each interface corresponding to the first conductivity-
또는, 도 6에 도시한 바와 같이, 중간층(140)에 포함된 복수의 페어층(141, 142, 143, 144, 145)은, 제 1 도전형 반도체층(130)의 밴드갭보다 작고, 활성층(150)의 밴드갭보다 큰 밴드갭이다. 그리고, 복수의 페어층(141, 142, 143, 144, 145)은, 상호 상이한 밴드갭의 제 1 층(141a, 142a, 143a, 144a, 145a) 및 상호 상이한 두께의 제 2 층(141b, 142b, 143b, 144b, 145b)을 포함한다. 여기서, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에서 활성층(150)으로 가까이 갈수록, 규칙적인 차이로 점차 낮아지는 밴드갭이다. 이에 대응하여, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 점차 증가하는 두께이다.Alternatively, as illustrated in FIG. 6, the plurality of pair layers 141, 142, 143, 144, and 145 included in the
즉, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 제 1 도전형 반도체층(130)에 가까울수록 적은 함량의 인듐(In)을 포함하고, 활성층(150)에 가까울수록 많은 함량의 인듐(In)을 포함한다. 그리고, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 제 1 도전형 반도체층(130)에 가까울수록 얇은 두께이고, 활성층(150)에 가까울수록 두꺼운 두께이다.That is, the
이때, 제 1 도전형 반도체층(130)과 접하는 제 1 페어층(141)은, 다른 제 2 내지 제 5 페어층의 제 1 층(142a, 143a, 144a, 145a)보다 적은 함량의 인듐(In)을 포함하는 제 1 층(141a), 및 다른 제 2 내지 제 5 페어층의 제 2 층(142b, 143b, 144b, 145b)보다 얇은 두께인 제 2 층(141b)을 포함한다. 예를 들어, 제 1 페어층의 제 1 층(141a)은 제 1 도전형 반도체층(130)과 유사하게 자외선(UV) 근처에 해당하는 에너지밴드갭일 수 있다.In this case, the
반면, 활성층(150)과 접하는 제 5 페어층(145)은 다른 제 1 내지 제 4 페어층의 제 1 층(141a, 142a, 143a, 144a)보다 많은 함량의 인듐(In)을 포함하는 제 1 층(145a), 및 다른 제 1 내지 제 4 페어층의 제 2 층(142b, 143b, 144b, 145b)보다 두꺼운 두께인 제 2 층(145b)을 포함한다.On the other hand, the
예시적으로, 각 페어층의 제 1 층(141a, 142a, 143a, 144a, 145a)은 선형함수로 점차 증가하는 함량의 인듐을 포함하고, 그에 동시에, 각 페어층의 제 2 층(141b, 142b, 143b, 144b, 145b)은 선형함수로 점차 증가하는 두께일 수 있다.By way of example, the
즉, 제 1 페어층의 제 1 층(141a)이 n*a 함량의 인듐을 포함한다고 가정할 때, 제 2 내지 제 5 페어층의 제 1 층(142a, 143a, 144a, 145a)은 각각 (n+1)*a, (n+2)*a, (n+3)*a, (n+4)*a 함량의 인듐을 포함할 수 있다. 이와 더불어, 제 1 페어층의 제 2 층(141b)이 m*b 두께라고 가정할 때, 제 2 내지 제 5 페어층의 제 2 층(142b, 143b, 144b, 145b)은 (m+1)*b, (m+2)*b, (m+3)*b, (m+4)*b의 두께일 수 있다.That is, assuming that the
이를 수치적인 예시로 다시 설명하면 다음과 같다.This is described again as a numerical example as follows.
활성층(150) 중 중간층(140)에 인접한 우물층과 장벽층은 각각 30Å과 45Å의 두께이고, 중간층(140)에 인접한 우물층은 15.0% 함량의 인듐(In)을 포함한다고 가정한다. 그리고, 중간층(140)은 제 1 도전형 반도체층(130) 상에 적층된 첫번째 페어층, 첫번째 페어층 상에 적층된 두번째 페어층, 및 두번째 페어층 상에 적층되어 활성층(150)과 인접한 세번째 페어층에 해당하는 세 개의 페어층을 포함한다고 가정한다.It is assumed that the well layer and the barrier layer adjacent to the
이 경우, 첫번째 페어층, 두번째 페어층 및 세번째 페어층은 제 1 도전형 반도체층(130)에 포함된 인듐(In)의 함량(0%)보다 높고 활성층(150)에 포함된 인듐(In)의 함량(15.0%)보다 낮은 범위 내에서, 상호 동일한 함량(예를 들면, 4%)의 인듐(In)을 각각 포함한다. In this case, the first pair layer, the second pair layer, and the third pair layer are higher than the content (0%) of indium (In) included in the first conductivity-
이때, 첫번째 페어층, 두번째 페어층 및 세번째 페어층의 제 1 층은 각각 점차 증가하는 7.5%, 10% 및 12.5% 함량의 인듐(In)을 포함할 수 있다. 이에 대응하여, 첫번째 페어층, 두번째 페어층 및 세번째 페어층의 제 2 층은 각각 점차 증가하는 24Å, 36Å 및 48Å의 두께로 형성될 수 있다. 더불어, 첫번째 페어층, 두번째 페어층 및 세번째 페어층의 제 1 층은 중간층(140)에 인접한 우물층 두께(30Å)의 1/2 미만인 12Å의 동일한 두께로 형성되고, 첫번째 페어층, 두번째 페어층 및 세번째 페어층의 제 2 층은 중간층(140)에 인접한 장벽층과 같이 0% 함량의 인듐(In)을 포함할 수 있다.In this case, the first layer of the first pair layer, the second pair layer, and the third pair layer may include indium (In) in an amount of 7.5%, 10%, and 12.5%, respectively, gradually increasing. Correspondingly, the second layer of the first pair layer, the second pair layer, and the third pair layer may be formed with increasing thicknesses of 24 μs, 36 μs, and 48 μs, respectively. In addition, the first layer of the first pair layer, the second pair layer, and the third pair layer is formed with the same thickness of 12 mm 3, which is less than 1/2 of the thickness of the well layer adjacent to the
이상과 같이, 제 1 도전형 반도체층(130)과 활성층(150) 사이의 중간층(140)은 활성층(150)보다 낮은 범위 내에서 단계적으로 점차 증가하는 함량의 인듐(In)을 포함함에 따라, 제 1 도전형 반도체층(130)과 중간층(140) 사이, 중간층(140) 내 각 페어층(141, 142, 143, 144, 145) 사이, 및 중간층(140)과 활성층(150) 사이의 계면에 발생하는 격자부정합이 비교적 적고 완만한 격차로 발생할 수 있다. 이에 따라, 크고 급작스러운 격차의 격자부정합으로 인한 측방향 스트레인(laternal strain)이 더욱 완화될 수 있다.As described above, the
이러한 측방향 스트레인(laternal strain)의 완화로 인해, 활성층(150)의 결정성이 더욱 향상될 수 있다. 그리고, 압전필드로 인한 영향이 감소될 수 있어, 파동함수 간 거리가 감소되므로, 전자와 정공의 재결합율을 향상시킬 수 있다. 이와 더불어, 발광소자(100)의 내정전압 특성이 향상될 수 있다.Due to the relaxation of the lateral strain (laternal strain), the crystallinity of the
또한, 크고 급작스러운 격차의 격자부정합으로 인한 양자가둠 스타크 효과가 감소될 수 있으므로, 양자가둠 스타크 효과로 인한 캐리어들의 진로 차단을 방지할 수 있어, 청색편이를 감소시킬 수 있다. 즉, 파장변화의 폭이 감소될 수 있다.In addition, since the quantum confinement stark effect due to the large and sudden gap lattice mismatch can be reduced, it is possible to prevent the path blocking of carriers due to the quantum confinement stark effect, thereby reducing the blue shift. That is, the width of the wavelength change can be reduced.
더불어, 이상의 범위를 벗어나지 않는 조건에서, 중간층(140)에 포함되는 페어층의 개수, 각 페어층의 두께 대비 평균 인듐함유량 및 각 페어층의 두께는 자유롭게 결정될 수 있다.In addition, under the condition of not departing from the above range, the number of pair layers included in the
예시적으로, 600x500㎛/㎠ 크기의 발광소자를 기준으로, 중간층(140)을 포함하지 않는 비교예와, 중간층(140)을 포함하는 본원의 일실시예에 각각 대응한 광 파워(Power), 역방향 전류(-5V에 대한 전류), 및 정전방전(ESD: electrostatic discharge, 여기서, "정전방전"은 "일정시간동안 인가된 고전류에 의해 파괴되지 않은 소자의 비율"을 의미함)을, 각 실험조건을 동일한 상태에서 비교하였다. For example, based on a light emitting device having a size of 600 × 500 μm / cm 2, a comparative example does not include the
이에, 일실시예에 따른 발광소자는, 비교예의 광 파워(55.5㎽)보다 약 2.1㎽만큼 증가한 57.6㎽의 광 파워, 비교예의 역방향 전류(0.15)보다 약 0.14만큼 감소한 0.01의 역방향 전류, 및 비교예의 정전방전(0%)보다 증가한 82%의 정전방전을 나타내는 것을 확인할 수 있었다.Accordingly, the light emitting device according to the embodiment has an optical power of 57.6 kV increased by about 2.1 kW from the optical power (55.5 kV) of the comparative example, a reverse current of 0.01 reduced by about 0.14 from the reverse current (0.15) of the comparative example, and comparison It was confirmed that the electrostatic discharge of 82% was increased from the electrostatic discharge (0%) of the example.
이상과 같이, 본원의 일실시예에 따른 발광소자는 중간층(140)을 포함함에 따라 제 1 도전형 반도체층(130)과 활성층(150) 사이의 격자부정합을 완화할 수 있어, 내부양자효율을 향상시킬 수 있으므로, 광 파워(Po), 역방향 전류(Ir), 및 정전방전(ESD) 면에서, 비교예보다 향상된 특성을 나타낼 수 있다.As described above, the light emitting device according to the exemplary embodiment of the present application may mitigate lattice mismatch between the first conductivity-
도 1 및 도 2에 도시한 발광소자(100)의 제조방법은 다음과 같다.The method of manufacturing the
우선, Al2O3, SiC, Si, GaAs, ZnS, ZnO, AlN, LiMgO, MgAl2O3 및 InAlGaN 중 어느 하나의 이종기판, 또는, GaN의 동종기판으로 선택되는 기판(110)을 마련한다. First, a
기판(110) 상에 질화물계 반도체물질을 성장시켜서, 버퍼층(120), 제 1 도전형 반도체층(130), 중간층(140), 활성층(150) 및 제 2 도전형 반도체층(160)을 형성한다.The nitride-based semiconductor material is grown on the
이때, 질화물계 반도체물질의 성장은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition: MOCVD), 분자선 성장법(Molecular Beam Epitaxy: MBE) 및 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy: HVPE) 중 어느 하나로 실시될 수 있다. 특히, 질화물계 반도체물질의 성장은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition: MOCVD)로 실시될 수 있다.At this time, the growth of the nitride-based semiconductor material is any one of metal organic chemical vapor deposition (MOCVD), molecular beam growth (MBE) and hydride vapor deposition (HVPE). Can be implemented. In particular, the growth of the nitride-based semiconductor material may be performed by metal organic chemical vapor deposition (MOCVD).
버퍼층(120)은 기판(110) 상에 성장된 InAlGaN 계 반도체물질, SiC 및 ZnO 중 어느 하나로 형성될 수 있다. 특히, 버퍼층(120)은 InAlGaN 계 반도체물질일 수 있다.The
제 1 도전형 반도체층(130)은 버퍼층(120) 상에 Si와 같은 n-형 불순물을 도핑한 질화물계 반도체물질(예를 들면, n-GaN)을 성장시켜서, 형성된다. 이때, 제 1 도전형 반도체층(130)을 성장시키기 위한 소스(source)는 SiH4, Si2H4 등의 불활성기체로 선택될 수 있다.The first conductivity
중간층(140)은 InzGa1 - zN (0.1<z<1)의 조성식을 갖는 반도체물질과, InzGa1-zN (0<z<0.02)의 조성식을 갖는 반도체물질을 번갈아 성장시켜서, 제 1 층(141a, 142a, 143a, 144a, 145a)과 제 2 층(141b, 142b, 143b, 144b, 145b)을 교번하여 복수 회 반복 적층함으로써, 형성된다.The
이때, 중간층(140)의 형성 과정 중 초기에서 말기로 갈수록, InzGa1-zN (0.1<z<1) 반도체물질의 인듐 함량(z)을 점차 증가시킨다. 이에 따라, 중간층(140)에 포함된 적어도 하나의 페어층(141, 142, 143, 144, 145)의 제 1 층(141a, 142a, 143a, 144a, 145a)은, 제 1 도전형 반도체층(130)에 인접할수록 점차 감소하는 함량의 인듐을 포함하고, 활성층(150)에 인접할수록 점차 증가하는 함량의 인듐을 포함하게 되어, 점차 증가하는 에너지밴드갭이 된다.At this time, the indium content (z) of the In z Ga 1-z N (0.1 <z <1) semiconductor material is gradually increased from the beginning to the end of the formation process of the
이때, 제 2 층(141b, 142b, 143b, 144b, 145b)은 n-형 불순물로 도핑될 수 있다.In this case, the
활성층(150)은 중간층(140) 상에 단일 양자우물구조 또는 다중 양자우물구조로 형성될 수 있는데, 활성층(150)이 다중 양자우물구조인 경우, 복수의 우물층(151a, 152a, 153a, 154a, 155a)과 복수의 장벽층(151b, 152b, 153b, 154b, 155b)을 교번하여 복수 회 반복 적층함으로써, 형성된다.The
이때, 우물층(151a, 152a, 153a, 154a, 155a)은 InzGa1 - zN (0.1<z<1)의 조성식을 갖는 반도체물질로 형성될 수 있고, 장벽층(151b, 152b, 153b, 154b, 155b)은 InzGa1 - zN (0<z<0.5)의 조성식을 갖는 반도체물질로 형성될 수 있다.In this case, the
예시적으로, 활성층(150) 중 중간층(140)에 제일 가까이 배치된 우물층(151a)은, 인듐소스의 유량(TMIn MFC)을 360으로 조절한 상태에서, 3.0㎚ 두께로 형성된다면, 중간층(140) 중 어느 한 페어층의 제 1 층은 인듐소스의 유량(TMIn MFC)을 우물층(151a)의 1/10인 36으로 조절한 상태에서, 우물층(151a)보다 얇은 1.2㎚ 두께로 형성될 수 있다.For example, the
제 2 도전형 반도체층(160)은 활성층(150) 상에 Mg와 같은 p-형 불순물을 도핑한 질화물계 반도체물질(예를 들면, p-GaN)을 성장시켜서, 형성된다.The second
이때, 제 2 도전형 반도체층(160)의 성장에 있어서, Ga의 소스(source)는 트리메틸갈륨(TMGa) 또는 트리에틸갈륨(TEGa)일 수 있고, N의 소스(source)는 암모니아(NH3) 또는 디메틸히드라진(DMHy)일 수 있다.In this case, in the growth of the second conductivity-
이어서, 제 2 도전형 반도체층(160) 상에 투명도전성재료를 적층하여, 투명 전극층(170)을 형성한다. 그리고, 투명 전극층(170), 제 2 도전형 반도체층(160), 활성층(150) 및 중간층(140) 각각의 일부 영역을 제거하여, 제 1 도전형 반도체층(130)을 노출시킨다. 이후, 노출된 제 1 도전형 반도체층(130) 상에 제 1 전극(181)을 형성하고, 투명 전극층(170) 상에 제 2 전극(182)을 형성한다.Subsequently, the transparent conductive material is laminated on the second
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. It will be understood by those of ordinary skill in the art that the foregoing description of the embodiments is for illustrative purposes and that those skilled in the art can easily modify the invention without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.
100: 발광소자
130: 제 1 도전형 반도체층
140: 중간층
141, 142, 143, 144, 145: 제 1 내지 제 5 페어층
141a, 142a, 143a, 144a, 145a: 제 1 내지 제 5 페어층 각각의 제 1 층
141b, 142b, 143b, 144b, 145b: 제 1 내지 제 5 페어층 각각의 제 2 층
150: 활성층
151, 152, 153, 154, 155: 우물장벽쌍
151a, 152a, 153a, 154a, 155a: 우물층
151b, 152b, 153b, 154b, 155b: 장벽층
160: 제 2 도전형 반도체층100: light emitting element
130: first conductive semiconductor layer
140: middle layer
141, 142, 143, 144, and 145: first to fifth pair layers
141a, 142a, 143a, 144a, and 145a: first layer of each of the first to fifth pair layers
141b, 142b, 143b, 144b, and 145b: second layer of each of the first to fifth pair layers
150: active layer
151, 152, 153, 154, 155: Well barrier pair
151a, 152a, 153a, 154a, 155a: well layer
151b, 152b, 153b, 154b, 155b: barrier layer
160: second conductivity type semiconductor layer
Claims (10)
제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 형성되고, 적어도 하나의 페어층을 포함하는 중간층;
상기 중간층 상에, 양자우물구조(Multiple Quantum Well: MQW)로 형성되는 활성층; 및
상기 활성층 상에 형성되는 제 2 도전형 반도체층을 포함하되,
상기 페어층은 In을 포함하는 질화물계 반도체물질로 형성되는 제 1 층과, 질화물계 반도체물질로 형성되는 제 2 층의 쌍으로 형성되고,
상기 활성층은 In을 포함하는 질화물계 반도체물질로 형성되는 우물층과, 질화물계 반도체물질로 형성되는 장벽층을 포함하며,
상기 페어층의 제 1 층은 상기 활성층의 상기 우물층보다 적은 함량의 인듐을 포함하는 발광소자.In the light emitting device,
A first conductivity type semiconductor layer;
An intermediate layer formed on the first conductivity type semiconductor layer and including at least one pair layer;
An active layer formed on the intermediate layer in a multiple quantum well structure (MQW); And
Including a second conductive semiconductor layer formed on the active layer,
The pair layer is formed of a pair of a first layer formed of a nitride-based semiconductor material containing In, and a second layer formed of a nitride-based semiconductor material,
The active layer includes a well layer formed of a nitride-based semiconductor material including In, and a barrier layer formed of a nitride-based semiconductor material.
The first layer of the fair layer is a light emitting device containing less indium than the well layer of the active layer.
상기 적어도 하나의 페어층은 서로 상이한 함량의 인듐을 포함하고, 서로 상이한 두께인 발광소자.The method of claim 1,
The at least one pair layer includes indium in different amounts of mutually different light emitting devices.
상기 적어도 하나의 페어층은 상기 제 1 도전형 반도체층에 접하는 제 1 페어층과, 상기 활성층에 접하는 제 2 페어층을 포함하되,
상기 제 2 페어층의 제 1 층은 상기 제 1 페어층의 제 1 층보다 많은 함량의 인듐을 포함하는 발광소자.3. The method of claim 2,
The at least one pair layer includes a first pair layer in contact with the first conductivity type semiconductor layer, and a second pair layer in contact with the active layer,
The first layer of the second pair layer is a light emitting device comprising a greater amount of indium than the first layer of the first pair layer.
상기 제 2 페어층의 제 2 층의 두께는 상기 제 1 페어층의 제 2 층의 두께를 초과하는 발광소자.The method of claim 3, wherein
The thickness of the second layer of the second pair layer is greater than the thickness of the second layer of the first pair layer.
상기 제 1 두께는 상기 활성층의 상기 우물층 두께의 1/3 내지 1/2인 발광소자.The method of claim 4, wherein
Wherein the first thickness is 1/3 to 1/2 the thickness of the well layer of the active layer.
상기 적어도 하나의 페어층은 상기 제 1 도전형 반도체층과 인접할수록 점차 감소하는 함량의 인듐을 포함하고, 상기 활성층과 인접할수록 점차 증가하는 함량의 인듐을 포함하는 발광소자.3. The method of claim 2,
The at least one pair layer includes indium in an amount gradually decreasing adjacent to the first conductivity type semiconductor layer, and a light emitting element comprising an indium gradually increasing in proximity to the active layer.
상기 적어도 하나의 페어층 각각의 상기 제 2 층은 상기 활성층의 장벽층과 동일한 함량의 인듐을 포함하는 발광소자.The method according to claim 6,
And the second layer of each of the at least one pair layer includes indium in the same amount as the barrier layer of the active layer.
상기 적어도 하나의 페어층은 상기 인듐의 함량에 대응하는 두께이되,
상기 제 1 도전형 반도체층과 인접할수록 더 얇은 두께의 상기 제 2 층을 포함하고, 상기 활성층과 인접할수록 더 두꺼운 두께의 상기 제 2 층을 포함하는 발광소자.The method according to claim 6,
The at least one pair layer is a thickness corresponding to the content of the indium,
A light emitting device comprising the second layer of a thinner thickness closer to the first conductivity type semiconductor layer, and the second layer of a thicker thickness closer to the active layer.
상기 중간층은, 상기 제 1 및 제 2 층이 교번하여 3 회 이상 및 5 회 이하로 순차 적층된 다층구조인 발광소자.9. The method according to any one of claims 2 to 8,
The intermediate layer is a light emitting device having a multilayer structure in which the first and second layers are alternately stacked three times or more and five times or less sequentially.
상기 중간층의 상기 제 1 층은 InzGa1 - zN (0.1<z<1)의 조성식을 갖는 반도체물질로 형성되고,
상기 중간층의 상기 제 2 층은 InzGa1 - zN (0<z<0.02)의 조성식을 갖는 반도체물질로 형성되는 발광소자.The method of claim 9,
The first layer of the intermediate layer is formed of a semiconductor material having a composition formula of In z Ga 1 - z N (0.1 <z <1),
And the second layer of the intermediate layer is formed of a semiconductor material having a composition formula of In z Ga 1 - z N (0 <z <0.02).
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|---|---|---|---|---|
| WO2015156490A1 (en) * | 2014-04-07 | 2015-10-15 | 엘지이노텍 주식회사 | Light emitting device and lighting system |
| US20220285579A1 (en) * | 2021-03-02 | 2022-09-08 | Seoul Viosys Co., Ltd. | Single chip multi band light emitting diode and method of fabricating the same |
| JP2024042006A (en) * | 2019-11-26 | 2024-03-27 | 日亜化学工業株式会社 | nitride semiconductor device |
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2011
- 2011-12-16 KR KR1020110136739A patent/KR20130069157A/en not_active Ceased
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