KR20130012716A - Multi-layered ceramic electronic parts - Google Patents
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Abstract
Description
본 발명은 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component for high pressure with improved withstand voltage characteristics.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
2. Description of the Related Art In recent years, with the trend toward miniaturization of electronic products, multilayer ceramic electronic components are also required to be miniaturized and increased in capacity.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
Accordingly, various attempts have been made to reduce the thickness and thickness of the dielectric and internal electrodes, and multilayer ceramic electronic components in which the thickness of the dielectric layer is thinned and the number of layers are increased have been produced in recent years.
한편, 고전압이 인가되는 용도에 이용하는 적층 세라믹 전자 부품은 높은 내전압 특성을 가져야 할 것이 강하게 요구되고 있다.
On the other hand, multilayer ceramic electronic components used for high voltage applications are strongly required to have high withstand voltage characteristics.
그러나, 유전체층의 두께를 지나치게 얇게 하면 비교적 낮은 전압에서 파괴되어 고압에 적용하기 어렵다.However, if the thickness of the dielectric layer is made too thin, it is broken at a relatively low voltage and is difficult to apply to high pressure.
따라서, 고압에 적용하는 경우에는 유전체의 두께를 크게 하여 두께당 적용되는 전압을 작게 함으로써 높은 전압에 견디도록 설계하고 있다.
Therefore, when applied to high voltage, the dielectric is designed to withstand high voltage by increasing the thickness of the dielectric and decreasing the voltage applied per thickness.
또한, 내부전극의 인쇄패턴을 내부전극 간의 겹침 부분을 작게 하여 내부 유전체층에 적용되는 전압을 작게 하고 있다.
In addition, the overlap between the internal electrodes is reduced in the printed pattern of the internal electrodes, thereby reducing the voltage applied to the internal dielectric layers.
그러나, 내전압 특성이 우수한 고압용 적층 세라믹 전자부품은 여전히 요구되고 있는 실정이다.However, there is still a need for a high pressure multilayer ceramic electronic component having excellent withstand voltage characteristics.
본 발명은 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품에 관한 것이다.The present invention relates to a multilayer ceramic electronic component for high pressure with improved withstand voltage characteristics.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극층;을 포함하며, 상기 유전체층의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 적층 세라믹 전자부품을 제공한다.
One embodiment of the present invention relates to a ceramic body including a dielectric layer; And an internal electrode layer disposed to face each other in the ceramic body with the dielectric layer interposed therebetween, wherein when the average thickness of the dielectric layer is defined as t d , t d ≥ 15 μm and 10 μm in the dielectric layer. Provided is a multilayer ceramic electronic component having a number of more than 15 dielectric grain sugars.
상기 내부 전극층은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함할 수 있다.
The internal electrode layer may include first and second internal electrodes whose ends are alternately exposed to opposite sides of the ceramic body.
또한, 상기 내부 전극층은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함할 수 있다.
In addition, the internal electrode layer may include at least one or more overlapping regions with the first and second internal electrodes having the dielectric layer interposed therebetween with the first and second internal electrodes whose ends are respectively exposed in the longitudinal side of the ceramic element. It may include a floating electrode.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm 를 만족할 수 있다.
When the average particle diameter of the dielectric grain is defined as De, De ≦ 0.4, especially 0.21 μm ≦ De ≦ 0.4 μm may be satisfied.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께일 수 있다.
The average thickness of the dielectric layer may be the average thickness of the dielectric layer in the length and the thickness direction (LT) cross section cut in the center portion of the width (W) direction of the ceramic body.
본 발명의 다른 실시형태는 복수 개의 유전체 층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 내부 전극층;을 포함하며, 상기 유전체층의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 적층 세라믹 전자부품을 제공한다.
Another embodiment of the invention is a ceramic body in which a plurality of dielectric layers are laminated; And a plurality of internal electrode layers disposed to face each other in the ceramic body with each of the plurality of dielectric layers interposed therebetween, wherein when the average thickness of the dielectric layers is defined as t d , t d ≥ 15 μm. Provided is a multilayer ceramic electronic component having more than 15 dielectric grains per 10 μm in the dielectric layer.
상기 내부 전극층은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함할 수 있다.
The internal electrode layer may include first and second internal electrodes whose ends are alternately exposed to opposite sides of the ceramic body.
또한, 상기 내부 전극층은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함할 수 있다.
The internal electrode layer may include at least an overlapping region with the first and second internal electrodes having the dielectric layer interposed therebetween and the plurality of first and second internal electrodes whose ends are respectively exposed in the longitudinal side of the ceramic element. It may include one or more floating electrodes.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm 를 만족할 수 있다.
When the average particle diameter of the dielectric grain is defined as De, De ≦ 0.4, especially 0.21 μm ≦ De ≦ 0.4 μm may be satisfied.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 유전체층의 평균 두께일 수 있다. The average thickness of the dielectric layer may be a length cut at the center portion in the width (W) direction of the ceramic body and an average thickness of the dielectric layer at the center portion in the thickness direction (L-T) cross section.
본 발명은 미분의 유전체 파우더로 균일한 후막의 유전체층을 얻을 수 있어 내전압 특성이 우수한 고압용 적층 세라믹 전자부품의 구현이 가능하다.According to the present invention, it is possible to obtain a dielectric layer having a uniform thick film by using a dielectric powder of fine powder, thereby realizing a multilayer ceramic electronic component for high voltage having excellent withstand voltage characteristics.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B'단면도이다.
도 3은 도 2의 S 영역의 확대도이다.
도 4는 본 발명의 다른 실시형태에 따른 도 1의 B-B'단면도이다.
도 5는 도 4의 S 영역의 확대도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line BB ′ of FIG. 1.
FIG. 3 is an enlarged view of region S of FIG. 2.
4 is a cross-sectional view taken along line B-B 'of another embodiment of the present invention.
FIG. 5 is an enlarged view of region S of FIG. 4.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 캐패시터를 개략적으로 나타내는 사시도이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
도 2는 도 1의 B-B' 단면도이며, 도 3은 도 2의 S 영역의 확대도이다.
FIG. 2 is a cross-sectional view taken along line BB ′ of FIG. 1, and FIG. 3 is an enlarged view of region S of FIG. 2.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)을 포함하는 세라믹 본체(10); 및 상기 세라믹 본체(10) 내에서 상기 유전체층(1)을 사이에 두고 서로 대향하도록 배치되는 내부 전극층(21, 22);을 포함하며, 상기 유전체층(1)의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상일 수 있다.
1 and 2, a multilayer ceramic electronic component according to an embodiment of the present disclosure may include a
상기 내부 전극층(21,22)은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함할 수 있다.
The internal electrode layers 21 and 22 may include first and second internal electrodes whose ends are alternately exposed to opposite sides of the ceramic body.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.
본 발명의 일 실시형태에 따르면, 상기 유전체 층(1)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
According to one embodiment of the present invention, the raw material for forming the
상기 유전체 층(1)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants and the like may be added to the powder of the barium titanate (BaTiO 3 ) according to the purpose of the present invention.
상기 내부 전극층(21, 22)은 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
The internal electrode layers 21 and 22 are not particularly limited, and for example, a conductive paste made of at least one of silver (Ag), lead (Pb), platinum (Pt), nickel (Ni), and copper (Cu). It can be formed using.
정전 용량 형성을 위해 외부전극(3)이 상기 세라믹 본체(10)의 외측에 형성될 수 있으며, 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.
The
상기 외부전극(3)은 내부전극과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.
The
상기 외부전극(3)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.
The
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 유전체 층(1)의 평균 두께(td)가 15 μm 이상일 수 있다.In the multilayer ceramic capacitor according to the exemplary embodiment, the average thickness td of the
상기 유전체 층(1)의 평균 두께는 인접하는 내부 전극층(21, 22) 사이에 형성된 유전체 층의 평균 두께를 의미할 수 있다.The average thickness of the
상기 유전체 층(1)의 평균 두께는 세라믹 소체(10)의 길이 방향 단면을 1만 배율의 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. The average thickness of the
보다 구체적으로, 스캔된 이미지에서 일 유전체 층을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.
More specifically, the average value may be measured by measuring the thickness of one dielectric layer at thirty points equally spaced in the longitudinal direction of the scanned image.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고압용 부품으로서, 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시키기 위하여 상기와 같이 유전체 층(1)의 평균 두께(td)가 15 μm 이상일 수 있다.The multilayer ceramic capacitor according to an embodiment of the present invention is a high voltage component, and the average thickness t d of the
여기서, 고압용이란 예를 들어 1 내지 5 KV 범위의 전압 대역을 의미하지만, 이에 제한되는 것은 아니며, 100 내지 630 V 범위의 중압용에도 적용될 수 있음은 물론이다.Here, the high voltage means, for example, a voltage band in the range of 1 to 5 KV, but is not limited thereto, and may be applied to the medium voltage in the range of 100 to 630 V, of course.
또한, 상기 유전체 층(1)의 평균 두께(td)가 15 μm 미만일 경우에는 적층 세라믹 전자부품에 인가되는 고압에 대하여 절연 파괴 전압이 낮아지는 문제가 있을 수 있다.
In addition, when the average thickness t d of the
도 2 및 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상일 수 있다.2 and 3, the multilayer ceramic capacitor according to the exemplary embodiment of the present invention may have 15 or more dielectric grains per 10 μm in the
상기 10 μm 당 유전체 그레인의 수의 측정은 유전체의 적층 방향으로 절단하여, 도 2에 도시된 단면에서 선분할법으로 측정한 값이다.The measurement of the number of dielectric grains per 10 μm is a value measured by the line dividing method in the cross section shown in FIG.
구체적으로, 상기 10 μm 당 유전체 그레인의 수는 10 μm의 스케일 바를 이용하여 측정된 유전체 그레인의 수를 측정하여 결정된 수이다.Specifically, the number of dielectric grains per 10 μm is a number determined by measuring the number of dielectric grains measured using a scale bar of 10 μm.
상기 유전체 그레인의 수를 측정하는 방법은 도 2와 같이 세라믹 본체(10)의 길이 방향 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다. In the method of measuring the number of dielectric grains, a longitudinal cross section of the
예를 들어, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면을 주사전자현미경(SEM, Scanning Eletron Microscope)로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점 중 임의의 한 지점에서 10 μm의 스케일 바를 이용하여 유전체 그레인의 수를 측정할 수 있다. For example, as shown in FIG. 2, a length and a cross-section of the LT, which are cut at the center of the width W direction of the
또한, 상기 임의의 한 지점은 길이 방향으로 등간격인 30개의 지점 중 중앙부지점에 대하여, 10 μm의 스케일 바를 이용하여 유전체 그레인의 수를 측정할 수 있다.In addition, the arbitrary one point may measure the number of dielectric grains using a scale bar of 10 μm with respect to the center point among 30 points equally spaced in the longitudinal direction.
상기 등간격인 30개의 지점은 제1 및 제2 내부전극(21, 22)이 중첩되는 영역을 의미하는 용량 형성부에서 결정될 수 있다.Thirty equally spaced points may be determined in the capacitance forming unit, which is a region where the first and second
도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 도 2에 따른 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면의 임의의 한 지점에서 측정한 유전체 그레인의 수가 15개 이상임을 알 수 있다.Referring to FIG. 3, a multilayer ceramic capacitor according to an exemplary embodiment of the present invention may be any one of a length and a thickness direction (LT) cross section cut at the center portion of the width (W) direction of the
상기와 같이 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 특징은 상기 유전체 그레인의 평균 입경을 조절함으로써 구현할 수 있다.As described above, the number of the dielectric grains per 10 μm or more in the
구체적으로, 본 발명의 일 실시형태에 따르면, 상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm를 만족할 수 있다.Specifically, according to one embodiment of the present invention, when the average particle diameter of the dielectric grain is defined as De, De ≦ 0.4, particularly 0.21 μm ≦ De ≦ 0.4 μm may be satisfied.
상기와 같이 유전체 그레인의 평균 입경을 De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm 로 조절함으로써, 상기 유전체층(1) 한 층 당 더 많은 유전체 그레인의 수가 존재할 수 있어, 내전압을 향상시킬 수 있는 것이다.As described above, by adjusting the average grain size of the dielectric grains to De ≤ 0.4, in particular, 0.21 μm ≤ De ≤ 0.4 μm, more dielectric grains may be present in one layer of the
즉, 한 층 당 존재하는 더 많은 유전체 그레인의 수로 인해 상기 유전체층(1)의 단위 두께당 절연 파괴 전압을 더 높게 할 수 있는 것이다.That is, the number of more dielectric grains present in one layer allows higher dielectric breakdown voltage per unit thickness of the
유전체 그레인의 평균 입경이 0.4 μm 를 초과할 경우, 층당 평균 유전체 그레인의 입자 수가 감소하여 유전체 그레인이 버틸 수 있는 내전압 특성이 감소함으로써, 상기와 같은 내전압 향상의 효과는 미비할 수 있다.When the average grain size of the dielectric grain exceeds 0.4 μm, the number of particles of the average dielectric grain per layer decreases, so that the withstand voltage characteristic that the dielectric grain can withstand is reduced, so that the effect of the withstand voltage improvement may be insignificant.
또한, 상기 유전체 그레인의 평균 입경을 0.21 μm 미만으로 더 감소시켜도 절연 특성의 효과는 미비할 수 있다.In addition, even if the average particle diameter of the dielectric grain is further reduced to less than 0.21 μm, the effect of the insulating properties may be insignificant.
이는 유전체 그레인의 입경이 작아지면 층당 평균 유전체 그레인의 입자 수는 증가하는 반면 그레인 한 개당 버틸 수 있는 내전압 특성이 감소하는 이유에서 기인한 것으로 판단된다.
This may be due to the reason that the particle size of the dielectric grain decreases and the number of particles of the average dielectric grain per layer increases, while the withstand voltage characteristic per grain decreases.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면 유전체 층(1)의 평균 두께(td)가 15 μm 이상이며, 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상이 되도록 유전체 그레인의 평균 입경(De)을 De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm 로 조절함으로써, 균일한 후막의 유전체층을 얻을 수 있어 내전압 특성이 우수한 고압용 적층 세라믹 전자부품의 구현이 가능하다.
As described above, according to one embodiment of the present invention, the average thickness t d of the
도 4는 본 발명의 다른 실시형태에 따른 도 1의 B-B' 단면도이며, 도 5는 도 4의 S 영역의 확대도이다.
4 is a cross-sectional view taken along line BB ′ of FIG. 1 according to another embodiment of the present invention, and FIG. 5 is an enlarged view of region S of FIG. 4.
도 4를 참조하면, 상기 내부 전극층은 상기 세라믹 소체(10)의 길이 방향 측면으로 말단이 각각 노출되는 제1 및 제2 내부전극(2a, 2b)과 상기 유전체층(1)을 사이에 두고 상기 제1 및 제2 내부전극(2a, 2b)과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 포함할 수 있다.
Referring to FIG. 4, the internal electrode layer may include the first and second
본 발명의 상기의 실시형태에 따르면, 상기 유전체층(1)을 사이에 두고 제1 및 제2 내부전극(2a, 2b)과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 포함함으로써, 유전체층의 두께 감소에 의한 전계 집중을 방지하고, 원하는 내전압 성능을 얻을 수 있다.
According to the above embodiment of the present invention, the dielectric layer includes at least one floating
도 5를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 상기 부유 전극(4)을 포함할 뿐만 아니라, 상기 유전체층(1)의 두께(td)가 15 μm 이상이며, 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상이 되도록 조절함으로써, 더욱 향상된 내전압 성능을 얻을 수 있다.
Referring to FIG. 5, the multilayer ceramic electronic component according to the exemplary embodiment of the present invention not only includes the floating
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니며, 전술한 본 발명의 일 실시형태와 중복되는 특징은 생략하도록 한다.
Hereinafter, a multilayer ceramic electronic component according to an exemplary embodiment of the present invention will be described. Particularly, the multilayer ceramic electronic component will be described as a multilayer ceramic capacitor, but the present invention is not limited thereto.
상기 적층 세라믹 커패시터는 상기 세라믹 소체(10)의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극(2a, 2b)과 상기 유전체층(1)을 사이에 두고 상기 제1 및 제2 내부전극(2a, 2b)과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극(4)을 포함할 수 있다.The multilayer ceramic capacitor may include a plurality of first and second
또한, 상기 제1 및 제2 내부전극(2a, 2b)과 상기 부유 전극(4)은 상기 유전체층(1)의 사이에 교대로 적층될 수 있다.In addition, the first and second
상기 적어도 하나 이상의 부유 전극(4)으로 인해, 상기 적층 세라믹 커패시터에는 직렬 접속의 커패시터부가 복수 개 형성되도록 구성될 수 있다.Due to the at least one floating
이로 인하여, 소형 대용량의 적층 세라믹 커패시터의 구현이 가능할 뿐만 아니라, 유전체의 단위 두께당의 내전압을 크게 할 수 있어, 내전압 성능이 우수한 고압용 적층 세라믹 커패시터를 또한 구현할 수 있다.
As a result, not only the small-capacity multilayer ceramic capacitor can be implemented, but also the withstand voltage per unit thickness of the dielectric can be increased, and thus, the multilayer ceramic capacitor for high voltage having excellent withstand voltage performance can be realized.
한편, 본 발명의 일 실시형태에 따르면, 상기 적층 세라믹 커패시터는 상기 부유 전극(4)을 포함할 뿐만 아니라, 상기 유전체층(1)의 두께(td)가 15 μm 이상이며, 상기 유전체층(1) 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상이 되도록 조절함으로써, 더욱 향상된 내전압 성능을 얻을 수 있다.Meanwhile, according to one embodiment of the present invention, the multilayer ceramic capacitor not only includes the floating
상기 유전체층(1)의 두께 및 10 μm 당 유전체 그레인의 수는 전술한 바와 같으므로, 여기서는 생략하도록 한다.The thickness of the
상기 유전체 그레인의 수가 10 μm 당 15 개 이상이 되도록 조절함으로써, 유전체의 단위 두께당의 내전압을 더욱 크게 할 수 있으므로, 내전압 성능은 더욱 향상될 수 있는 것이다.
By controlling the number of the dielectric grains to be 15 or more per 10 μm, the withstand voltage per unit thickness of the dielectric can be further increased, so that the withstand voltage performance can be further improved.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품은 복수 개의 유전체 층이 적층된 세라믹 본체; 및 상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 내부 전극층;을 포함하며, 상기 유전체층의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상일 수 있다.
According to another aspect of the present invention, a multilayer ceramic electronic component includes a ceramic body in which a plurality of dielectric layers are stacked; And a plurality of internal electrode layers disposed to face each other in the ceramic body with each of the plurality of dielectric layers interposed therebetween, wherein when the average thickness of the dielectric layers is defined as t d , t d ≥ 15 μm. The number of dielectric grains per 10 μm in the dielectric layer may be 15 or more.
상기의 실시형태에 따른 적층 세라믹 전자부품은 유전체층, 제1 및 제2 내부전극층이 각각 복수 개 적층된 것을 제외하고는 상술한 일 실시형태에 따른 적층 세라믹 전자부품과 동일하므로, 여기서 중복되는 설명은 생략하도록 한다.
Since the multilayer ceramic electronic component according to the above embodiment is the same as the multilayer ceramic electronic component according to the above-described embodiment except that a plurality of dielectric layers and a plurality of first and second internal electrode layers are stacked, the descriptions thereof will be repeated. Omit it.
상기 내부 전극층은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함할 수 있다.
The internal electrode layer may include first and second internal electrodes whose ends are alternately exposed to opposite sides of the ceramic body.
또한, 상기 내부 전극층은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함할 수 있다.
The internal electrode layer may include at least an overlapping region with the first and second internal electrodes having the dielectric layer interposed therebetween and the plurality of first and second internal electrodes whose ends are respectively exposed in the longitudinal side of the ceramic element. It may include one or more floating electrodes.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4, 특히 0.21 μm ≤ De ≤ 0.4 μm 를 만족할 수 있다.
When the average particle diameter of the dielectric grain is defined as De, De ≦ 0.4, especially 0.21 μm ≦ De ≦ 0.4 μm may be satisfied.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 유전체층의 평균 두께일 수 있다.
The average thickness of the dielectric layer may be an average thickness of the dielectric layer in the length portion cut in the center portion in the width (W) direction of the ceramic body and in the cross section in the thickness direction LT.
또한, 이러한 평균값 측정을 10개의 유전체 층으로 확장하여 평균값을 측정하면, 유전체 층의 평균 두께를 더욱 일반화할 수 있다.
In addition, by extending the average measurement to ten dielectric layers to measure the average value, the average thickness of the dielectric layer can be further generalized.
한편, 도 2와 같이 세라믹 본체(10)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 중앙부 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점 중 임의의 한 지점에서 10 μm의 스케일 바를 이용하여 유전체 그레인의 수를 측정할 수 있다.
On the other hand, at any one of 30 points equally spaced in the longitudinal direction with respect to the center dielectric layer in the length and thickness direction (LT) cross section cut in the center portion in the width (W) direction of the
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.
본 실시예는 제1 및 제2 내부전극과 부유 전극(4)이 유전체층의 사이에 교대로 적층되고, 상기 유전체층의 두께(td)가 15 μm 이상이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 적층 세라믹 캐패시터에 대해, 내전압 특성 및 신뢰성 향상 여부를 시험하기 위해 수행되었다.
In this embodiment, the first and second internal electrodes and the floating
본 실시예에 따른 적층 세라믹 캐패시터는 하기와 같은 단계로 제작되었다.
The multilayer ceramic capacitor according to this embodiment was fabricated by the following steps.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층(1)을 형성하였다.First, a slurry formed of powder such as barium titanate (BaTiO 3 ) is applied and dried on a carrier film to prepare a plurality of ceramic green sheets, thereby forming the
상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층의 평균 두께가 15 μm가 되도록 설정되었다.The thickness of the plurality of ceramic green sheets was set so that the average thickness of the dielectric layer was 15 µm after firing.
유전체 층의 평균 두께는 소성 후의 수축률을 고려하여 실시예 별로 미세한 차이가 있도록 설계하였다.The average thickness of the dielectric layer was designed to have a slight difference in each embodiment in consideration of the shrinkage after firing.
상기 유전체 층의 평균 두께는 광학 현미경을 이용하여 유전체 층의 사진을 촬영한 후 측정 프로그램을 이용하여 실측하였다.The average thickness of the dielectric layer was measured using a measurement program after taking a picture of the dielectric layer using an optical microscope.
여기서, 유전체 그레인의 평균 입경(De)은 0.4 μm 이하가 되도록 조절하였으며, 구체적으로, 실시예 1 내지 3은 각각 0.40, 0.32 및 0.21 μm로 조절하였다.
Here, the average grain size (De) of the dielectric grain was adjusted to be 0.4 μm or less, specifically, Examples 1 to 3 were adjusted to 0.40, 0.32 and 0.21 μm, respectively.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
Next, a conductive paste for internal electrodes having an average size of nickel particles of 0.05 to 0.2 μm was prepared.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
The internal electrode conductive paste was applied on the green sheet by a screen printing method to form internal electrodes, and then 50 layers were laminated to form a laminate.
여기서, 상기 내부전극은 상기 세라믹 소체(10)의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극(2a, 2b)과 상기 제1 및 제2 내부전극(2a, 2b)과 중첩 영역(S)을 형성하는 적어도 하나 이상의 부유 전극(4)이 교대로 형성되도록 제작하였다.
Herein, the internal electrodes include a plurality of first and second
이후 압착, 절단하여 3216 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
After pressing, cutting to make a chip of the size (Size) of 3216 standard, the chip was calcined at a temperature of 1050 ~ 1200 ℃ in a reducing atmosphere of H 2 0.1% or less.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 캐패시터로 제작하였다.
Next, a multilayer ceramic capacitor was manufactured through an external electrode, a plating process, and the like.
반면, 비교예 1은 상기 실시예와 비교하여 유전체 그레인의 평균 입경 및 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 차이가 나도록 제작한 것을 제외하고는 그 제조방법은 동일하였다.
On the other hand, Comparative Example 1 was the same as the manufacturing method except that the average grain size of the dielectric grains and the number of dielectric grains per 10 μm in the dielectric layer is different compared to the above embodiment.
또한, 비교예 2 및 3은 상기 실시예와 비교하여 소성 후 유전체층의 평균 두께를 15 μm 이하인 12.0 μm 및 10.0 μm 로 각각 제작한 것을 제외하고는 그 제조방법은 동일하였다.
In Comparative Examples 2 and 3, the manufacturing method was the same except that the average thickness of the dielectric layer after firing was 12.0 μm and 10.0 μm, respectively, which was 15 μm or less.
아래의 표 1은 소성 후 유전체 층의 평균 두께, 유전체 그레인의 평균 입경 및 상기 유전체 층 내에서 10 μm 당 유전체 그레인의 수에 따른 평균 절연 파괴 전압(V) 및 유전체 그레인 한 개 당 내전압(V)을 비교한 표이다.
Table 1 below shows the average dielectric breakdown voltage (V) and the withstand voltage per dielectric grain (V) depending on the average thickness of the dielectric layer after firing, the average grain size of the dielectric grain and the number of dielectric grains per 10 μm in the dielectric layer. This is a table comparing.
(μm)Average grain size of dielectric grain (De)
(μm)
유전체 층의
평균두께(td)
(μm)After firing
Of dielectric layer
Average thickness (t d )
(μm)
상기 <표 1>을 참조하면, 실험예 1은 유전체층의 평균 두께가 15 μm 인 경우로서, 유전체 그레인의 평균 입경, 10 μm 당 유전체 그레인의 수가 본 발명의 수치 범위를 벗어날 경우 절연파괴전압 및 내전압에 있어 문제가 생길 수 있음을 보이고 있다.Referring to <Table 1>, Experimental Example 1 is a case where the average thickness of the dielectric layer is 15 μm, the average particle diameter of the dielectric grain, the dielectric breakdown voltage and withstand voltage when the number of dielectric grains per 10 μm is outside the numerical range of the present invention. It has been shown that problems can arise in.
반면, 비교예 2 및 3은 유전체층의 평균 두께가 15 μm 미만인 경우로서, 유전체 그레인의 평균 입경, 10 μm 당 유전체 그레인의 수가 본 발명의 수치 범위를 벗어나는 경우에도 절연파괴전압 및 내전압에 문제가 없음을 보이고 있다.
On the other hand, Comparative Examples 2 and 3 are cases where the average thickness of the dielectric layer is less than 15 μm, and there is no problem in dielectric breakdown voltage and withstand voltage even when the average particle diameter of the dielectric grain and the number of dielectric grains per 10 μm are outside the numerical range of the present invention. Is showing.
따라서, 후술하는 설명에 따라 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 유전체층(1)의 소성 후 평균 두께(td)가 15 μm 이상일 때 절연파괴전압 및 내전압에 효과가 있음을 알 수 있다.
Therefore, according to the following description, it can be seen that the multilayer ceramic electronic component according to the exemplary embodiment of the present invention has an effect on the breakdown voltage and the breakdown voltage when the average thickness td of the
아래의 표 2는 소성 후 유전체 층의 평균 두께가 15 μm 인 경우 유전체 그레인의 평균 입경 및 상기 유전체 층 내에서 10 μm 당 유전체 그레인의 수에 따른 평균 절연 파괴 전압(V) 및 유전체 그레인 한 개 당 내전압(V)을 비교한 표이다.Table 2 below shows the average dielectric breakdown voltage (V) and the dielectric grain per dielectric grain depending on the average particle diameter of the dielectric grain and the number of dielectric grains per 10 μm in the dielectric layer when the average thickness of the dielectric layer after firing is 15 μm. It is a table comparing withstand voltage (V).
절연파괴전압(BDV: Breakdown Voltage) 특성은 10V/sec의 속도로 DC 전압을 인가하면서 평가하였다.
Breakdown Voltage (BDV) characteristics were evaluated by applying DC voltage at a rate of 10V / sec.
(μm)Average grain size of dielectric grain (De)
(μm)
유전체 층의
평균두께(td)
(μm)After firing
Of dielectric layer
Average thickness (t d )
(μm)
상기의 표 2를 통해서 알 수 있듯이, 유전체 그레인의 평균 입경(De)이 작아질 수록 유전체 층의 평균 유전체 입자 수는 증가하고, 따라서 평균 절연 파괴 전압이 크게 증가함을 알 수 있다.As can be seen from Table 2, as the average grain size De of the dielectric grain decreases, the average dielectric grain number of the dielectric layer increases, and thus, the average dielectric breakdown voltage increases.
즉, 유전체 그레인의 평균 입경(De)이 0.5 μm 를 초과하는 비교예 1의 경우 0.5 μm 이하의 평균 입경을 갖는 실시예 1 내지 3에 비하여 평균 절연 파괴 전압이 낮음을 알 수 있다.
That is, in Comparative Example 1 in which the average particle diameter De of the dielectric grain exceeds 0.5 μm, the average dielectric breakdown voltage is lower than that in Examples 1 to 3 having an average particle diameter of 0.5 μm or less.
한편, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 11개인 비교예에 비해 유전체 그레인의 수가 각각 15개, 16개 및 20개인 실시예 1 내지 3의 절연 특성이 보다 우수하다는 것을 알 수 있다.
On the other hand, it can be seen that the insulating properties of Examples 1 to 3 having 15, 16, and 20 dielectric grains, respectively, are superior to those of the comparative example having 11 dielectric grains per 10 μm in the dielectric layer.
다만, 실시예 3의 경우 유전체 그레인의 평균 입경은 0.21 μm로서, 실시예 2에 비해서 평균 절연 파괴 전압의 증가 효과가 상대적으로 크지 않음을 알 수 있다.However, in Example 3, the average grain size of the dielectric grain is 0.21 μm, and it can be seen that the effect of increasing the average dielectric breakdown voltage is relatively large as compared with Example 2.
이는 유전체 그레인의 입경이 작아지면 층당 평균 유전체 그레인의 입자 수는 증가하는 반면 그레인 한 개당 버틸 수 있는 내전압 특성이 감소하는 이유에서 기인한 것으로 판단된다.
This may be due to the reason that the particle size of the dielectric grain decreases and the number of particles of the average dielectric grain per layer increases, while the withstand voltage characteristic per grain decreases.
따라서, 상기 유전체 그레인의 평균 입경을 0.21 μm 미만으로 더 감소시켜도 절연 특성의 효과는 미비할 수 있다.
Therefore, even if the average particle diameter of the dielectric grain is further reduced to less than 0.21 μm, the effect of the insulating properties may be insignificant.
결론적으로, 유전체 층을 사이에 두고 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함함으로써, 유전체 층의 두께 감소에 의한 전계 집중을 방지하여, 내전압 특성이 향상될 수 있다. In conclusion, by including at least one floating electrode forming an overlapping region with the first and second internal electrodes with the dielectric layer interposed therebetween, it is possible to prevent electric field concentration by reducing the thickness of the dielectric layer, thereby improving the withstand voltage characteristics. have.
더 나아가, 상기 유전체층의 두께(td)가 15 μm 이상이며, 유전체 그레인의 평균 입경(De)이 0.4 μm 이하로서 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상일 경우 내전압 특성이 더욱 향상되며, 신뢰성도 향상될 수 있다.Furthermore, when the thickness t d of the dielectric layer is 15 μm or more, the average grain size De of the dielectric grain is 0.4 μm or less, and the dielectric strength characteristic is further improved when the number of dielectric grains per 10 μm in the dielectric layer is 15 or more. And reliability can be improved.
본 발명의 일 실시형태에 따르면, 고압용 적층 세라믹 캐패시터에 있어서 초소형 및 고용량의 적층 세라믹 캐패시터를 구현함과 동시에, 우수한 내전압 특성으로 인한 신뢰성 향상의 효과를 거둘 수 있음을 알 수 있다.
According to one embodiment of the present invention, it can be seen that the multilayer ceramic capacitor for high pressure can realize an ultra-small and high capacity multilayer ceramic capacitor, and at the same time, improve the reliability due to excellent withstand voltage characteristics.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It is intended that the invention not be limited by the foregoing embodiments and the accompanying drawings, but rather by the claims appended hereto. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
1: 유전체 층 21, 22: 내부전극 층
2a: 제1 내부전극 2b: 제2 내부전극
3: 외부 전극 4: 부유 전극
10: 세라믹 소체
td: 유전체 층의 평균 두께
De: 유전체 그레인의 평균 입경1:
2a: first
3: external electrode 4: floating electrode
10: ceramic element
td: average thickness of the dielectric layer
De: Average particle size of dielectric grain
Claims (12)
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 내부 전극층;을 포함하며,
상기 유전체층의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 적층 세라믹 전자부품.
A ceramic body including a dielectric layer; And
And an internal electrode layer disposed to face each other in the ceramic body with the dielectric layer interposed therebetween.
When the average thickness of the dielectric layer is defined as t d , t d ≥ 15 μm, and the multilayer ceramic electronic component has 15 or more dielectric grains per 10 μm in the dielectric layer.
상기 내부 전극층은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함하는 적층 세라믹 전자부품.
The method of claim 1,
The internal electrode layer may include first and second internal electrodes of which one end is alternately exposed to opposite sides of the ceramic body.
상기 내부 전극층은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함하는 적층 세라믹 전자부품.
The method of claim 1,
At least one internal electrode layer may include at least one first and second internal electrodes exposed at ends of the ceramic body in the length direction of the ceramic body, and overlap the first and second internal electrodes with the dielectric layer interposed therebetween. A multilayer ceramic electronic component comprising a floating electrode.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4 μm 를 만족하는 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component that satisfies De ≦ 0.4 μm when the average grain size of the dielectric grain is defined as De.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, 0.21 μm ≤ De ≤ 0.4 μm 를 만족하는 적층 세라믹 전자부품.
The method of claim 1,
A multilayer ceramic electronic component satisfying 0.21 μm ≦ De ≦ 0.4 μm when the average particle diameter of the dielectric grain is defined as De.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서 유전체층의 평균 두께인 적층 세라믹 전자부품.
The method of claim 1,
The average thickness of the dielectric layer is a laminated ceramic electronic component is the average thickness of the dielectric layer in the cross section of the length and thickness direction (LT) cut in the center portion of the width (W) direction of the ceramic body.
상기 세라믹 본체 내에서 상기 복수 개의 유전체층 각각을 사이에 두고 서로 대향하도록 배치되는 복수 개의 내부 전극층;을 포함하며,
상기 유전체층의 평균 두께를 td로 규정할 때, td ≥ 15 μm 이며, 상기 유전체층 내에서 10 μm 당 유전체 그레인의 수가 15 개 이상인 적층 세라믹 전자부품.
A ceramic body in which a plurality of dielectric layers are stacked; And
And a plurality of internal electrode layers disposed to face each other in the ceramic body with each of the plurality of dielectric layers interposed therebetween.
When the average thickness of the dielectric layer is defined as t d , t d ≥ 15 μm, and the multilayer ceramic electronic component has 15 or more dielectric grains per 10 μm in the dielectric layer.
상기 내부 전극층은 일단이 상기 세라믹 본체의 서로 대향하는 측면으로 교대로 노출되는 제1 및 제2 내부전극을 포함하는 적층 세라믹 전자부품.
The method of claim 7, wherein
The internal electrode layer may include first and second internal electrodes of which one end is alternately exposed to opposite sides of the ceramic body.
상기 내부 전극층은 상기 세라믹 소체의 길이 방향 측면으로 말단이 각각 노출되는 복수의 제1 및 제2 내부전극과 상기 유전체층을 사이에 두고 상기 제1 및 제2 내부전극과 중첩 영역을 형성하는 적어도 하나 이상의 부유 전극을 포함하며, 상기 제1 및 제2 내부전극과 상기 부유 전극은 상기 유전체층의 사이에 교대로 적층되는 적층 세라믹 전자부품.
The method of claim 7, wherein
At least one internal electrode layer may include at least one first and second internal electrodes exposed at ends of the ceramic body in the length direction of the ceramic body, and overlap the first and second internal electrodes with the dielectric layer interposed therebetween. And a floating electrode, wherein the first and second internal electrodes and the floating electrode are alternately stacked between the dielectric layers.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, De ≤ 0.4 μm 를 만족하는 적층 세라믹 전자부품.
The method of claim 7, wherein
A multilayer ceramic electronic component that satisfies De ≦ 0.4 μm when the average grain size of the dielectric grain is defined as De.
상기 유전체 그레인의 평균 입경을 De로 규정할 때, 0.21 μm ≤ De ≤ 0.4 μm 를 만족하는 적층 세라믹 전자부품.
The method of claim 7, wherein
A multilayer ceramic electronic component satisfying 0.21 μm ≦ De ≦ 0.4 μm when the average particle diameter of the dielectric grain is defined as De.
상기 유전체층의 평균 두께는 상기 세라믹 본체의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향(L-T) 단면에서의 중앙부의 유전체층의 평균 두께인 적층 세라믹 전자부품.The method of claim 7, wherein
The average thickness of the dielectric layer is a laminated ceramic electronic component, the average thickness of the dielectric layer in the middle portion in the cross section of the length direction and the thickness direction (LT) cut in the center portion of the width (W) direction of the ceramic body.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160040845A (en) * | 2014-10-06 | 2016-04-15 | 삼성전기주식회사 | Multi-layered ceramic electronic component and mounting circuit thereof |
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