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KR20120115862A - Fail mode prevention circuit - Google Patents

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KR20120115862A
KR20120115862A KR1020110033432A KR20110033432A KR20120115862A KR 20120115862 A KR20120115862 A KR 20120115862A KR 1020110033432 A KR1020110033432 A KR 1020110033432A KR 20110033432 A KR20110033432 A KR 20110033432A KR 20120115862 A KR20120115862 A KR 20120115862A
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Abstract

불량모드 방지회로는 접지전압과 전원전압 사이에 직렬 연결된 제1 및 제2 스위치를 포함하는 스위치부와, 파워업구간이 종료된 후 딥파워다운모드에 진입하지 않는 경우 상기 제1 제어신호를 내부전압으로 구동하는 제1 제어신호생성부와, 상기 파워업구간이 종료되고, 기설정된 구간이 경과된 후 상기 제2 스위치를 턴-온시키기 위한 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함한다. The failure mode prevention circuit includes a switch unit including first and second switches connected in series between a ground voltage and a power supply voltage, and the first control signal when the deep power down mode is not entered after a power-up period ends. A first control signal generation unit for driving a voltage and a second control signal generation for generating the second control signal for turning on the second switch after a predetermined period has elapsed after the power-up period ends. Contains wealth.

Description

불량모드 방지회로{FAIL MODE PREVENTION CIRCUIT}Failure Mode Prevention Circuit {FAIL MODE PREVENTION CIRCUIT}

본 발명은 집적회로에서 발생하는 불량모드에 대응할 수 있도록 한 불량모드 방지회로에 관한 것이다.
The present invention relates to a failure mode prevention circuit that can cope with a failure mode occurring in an integrated circuit.

집적회로에서 발생하는 불량모드(Failure Mode)에는 여러 형태가 존재하지만, 전기적 현상에 의한 모드에는 전기적 오버스트레스(Electrical Overstress; 이하 'EOS'라 함)와 정전기 방전(Electrostatic Discharge; 이하 'ESD'라 함)이 있다. There are many types of failure modes that occur in integrated circuits, but modes of electrical phenomena include electrical overstress (EOS) and electrostatic discharge (ESD). There is).

ESD는 다른 전위를 갖는 두 개의 물체간에 유한한 양의 전하가 급속하게 이동하는 방전현상으로 수백 피코 초(ps)에서 수 마이크로 초(μs) 동안 이루어지는 방전현상이며, EOS는 전원을 사용하는 설비의 누설전류, 전압으로 인한 비정상적인 과도전류 전압과 같은 전기적 충격으로 보통 수 나노 초(ns)에서 수 밀리 초(ms)동안 이루어진다. 이와 같이, ESD와 EOS는 전기적 펄스의 지속시간(Electrical Transient Pulse Width)에서 차이가 있다.ESD is a discharge phenomenon in which a finite amount of charge moves rapidly between two objects with different potentials, which is discharged from hundreds of picoseconds (ps) to several microseconds (μs). Electrical shocks, such as leakage currents and abnormal transient voltages due to voltage, usually occur from several nanoseconds (ns) to several milliseconds (ms). As such, ESD and EOS differ in the electrical transient pulse width.

ESD와 EOS가 CMOS 공정의 제품에서 발생할 경우 게이트 산화막과 같은 얇은 절연층의 파괴를 유발할 수 있기 때문에 ESD와 EOS에 대응할 수 있는 불량모드 방지회로가 필요하다. If ESD and EOS occur in a CMOS process product, it can cause the breakdown of a thin insulating layer such as a gate oxide, so a failure mode prevention circuit capable of responding to ESD and EOS is required.

그런데, 종래의 불량모드 방지회로는 접지전압을 공급하는 파워라인을 통해 과도한 전류가 일시적으로 유입되는 경우 접지전압을 클램핑시키기 어려워 접지전압이 일정 레벨 이하로 감소되는 것을 방지할 수 없다.
However, the conventional failure mode prevention circuit is difficult to clamp the ground voltage when excessive current is temporarily introduced through the power line supplying the ground voltage, it is not possible to prevent the ground voltage is reduced below a certain level.

본 발명은 반도체메모리장치에서 생성된 내부전압을 이용하여 접지전압이 공급되는 파워라인을 통해 유입된 과도한 전하를 전원전압으로 방출하여 클램핑시킴으로써, 접지전압의 레벨이 일정 레벨 이하로 감소되는 것을 방지할 수 있도록 한 데이터입력회로를 개시한다.According to the present invention, by using an internal voltage generated in a semiconductor memory device to release and clamp an excessive charge introduced through a power line supplied with a ground voltage to a power supply voltage, the level of the ground voltage can be prevented from being reduced below a predetermined level. A data input circuit is disclosed.

이를 위해 본 발명은 접지전압과 전원전압 사이에 직렬 연결된 제1 및 제2 스위치를 포함하는 스위치부와, 파워업구간이 종료된 후 딥파워다운모드에 진입하지 않는 경우 상기 제1 제어신호를 내부전압으로 구동하는 제1 제어신호생성부와, 상기 파워업구간이 종료되고, 기설정된 구간이 경과된 후 상기 제2 스위치를 턴-온시키기 위한 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 불량모드 방지회로를 제공한다. To this end, the present invention provides a switch unit including first and second switches connected in series between a ground voltage and a power supply voltage, and the first control signal is internal when the deep power down mode is not entered after the power-up period ends. A first control signal generation unit for driving a voltage and a second control signal generation for generating the second control signal for turning on the second switch after a predetermined period has elapsed after the power-up period ends. It provides a failure mode prevention circuit including a portion.

본 발명에서, 상기 제1 스위치는 제1 제어신호에 응답하여 턴온되고, 상기 제2 스위치는 상기 제2 제어신호에 응답하여 턴온되는 것이 바람직하다.
In the present invention, the first switch is turned on in response to a first control signal, and the second switch is turned on in response to the second control signal.

도 1은 본 발명의 일 실시예에 따른 불량모드 방지회로를 포함한 집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 불량모드 방지회로에 포함된 제1 제어신호생성부의 일 실시예에 따른 회로도이다.
도 3은 도 1에 도시된 불량모드 방지회로에 포함된 제2 제어신호생성부의 일 실시예에 따른 회로도이다.1 is a block diagram illustrating a configuration of an integrated circuit including a failure mode prevention circuit according to an exemplary embodiment of the present invention.
FIG. 2 is a circuit diagram of an embodiment of a first control signal generator included in the failure mode prevention circuit shown in FIG. 1.
3 is a circuit diagram of an example of a second control signal generator included in the failure mode prevention circuit of FIG. 1.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 1은 본 발명의 일 실시예에 따른 불량모드 방지회로를 포함한 집적회로의 구성을 도시한 블럭도이다.1 is a block diagram illustrating a configuration of an integrated circuit including a failure mode prevention circuit according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예에 따른 집적회로는 불량모드 방지회로(1)와 반도체메모리장치(2)를 포함한다. 불량모드 방지회로(1)는 전원전압(VDD)과 접지전압(VSS) 사이에 연결되어, 반도체메모리장치(2)로부터 인가되는 내부전압(VINT)을 이용하여 불량모드를 방지한다. 불량모드는 ESD와 EOS 등을 의미한다.As shown in Fig. 1, an integrated circuit according to the present embodiment includes a failure mode prevention circuit 1 and a semiconductor memory device 2. The failure mode prevention circuit 1 is connected between the power supply voltage VDD and the ground voltage VSS to prevent the failure mode using the internal voltage VINT applied from the semiconductor memory device 2. Failure mode means ESD and EOS.

불량모드 방지회로(1)는 파워업구간이 종료된 후 딥파워다운모드에 진입하지 않는 경우 제1 제어신호(CNT1)를 내부전압(VINT)로 구동하는 제1 제어신호생성부(11)와, 파워업구간이 종료되고 기설정된 구간이 경과된 후 PMOS 트랜지스터(P1)를 턴-온시키기 위한 제2 제어신호(CNT2)를 생성하는 제2 제어신호생성부(12)와, 접지전압(VSS)과 전원전압(VDD) 사이에 연결된 스위치부(13)를 포함한다. 스위치부(13)는 제1 제어신호(CNT1)와 접지전압(VSS) 간의 전압차에 의해 턴-온되는 스위치로 동작하는 NMOS 트랜지스터(N1)와, 전원전압(VDD)과 제2 제어신호(CNT2) 간의 전압차에 의해 턴-온되는 스위치로 동작하는 PMOS 트랜지스터(P1)로 구성된다. 여기서, 파워업구간이란 동작초기 전원전압(VDD)의 레벨이 기설정된 레벨까지 상승하기 전 반도체메모리장치(2)의 내부회로를 리셋시키기 위한 구간을 의미하며, 딥파워다운모드는 반도체메모리장치(2)가 동작하지 않는 경우 전원소비를 감소시키기 위해 내부전압들을 일시적으로 오프시키는 모드를 말한다. The failure mode prevention circuit 1 and the first control signal generation unit 11 for driving the first control signal CNT1 to the internal voltage VINT when the deep power down mode does not enter after the power-up period ends. And a second control signal generator 12 generating a second control signal CNT2 for turning on the PMOS transistor P1 after the power-up period ends and the predetermined period elapses, and the ground voltage VSS. ) And a switch 13 connected between the power supply voltage VDD. The switch unit 13 includes an NMOS transistor N1 operating as a switch turned on by a voltage difference between the first control signal CNT1 and the ground voltage VSS, the power supply voltage VDD, and the second control signal It consists of a PMOS transistor P1 which acts as a switch turned on by the voltage difference between CNT2. Here, the power-up section means a section for resetting the internal circuit of the semiconductor memory device 2 before the level of the initial operation power supply voltage VDD rises to a predetermined level, and the deep power-down mode is a semiconductor memory device ( When 2) does not operate, it means a mode that temporarily turns off internal voltages to reduce power consumption.

도 2를 참고하여 제1 제어신호생성부(11)의 동작을 구체적으로 살펴보면 다음과 같다.The operation of the first control signal generator 11 will be described in detail with reference to FIG. 2.

우선, 파워업구간에서는 파워업신호(PWRUP)가 로직하이레벨이므로, NMOS 트랜지스터(N13)가 턴온되어, 제1 제어신호(CNT1)는 접지전압(VSS)으로 구동된다. First, since the power-up signal PWRUP is at the logic high level in the power-up section, the NMOS transistor N13 is turned on so that the first control signal CNT1 is driven to the ground voltage VSS.

다음으로, 파워업구간이 종료된 후 딥파워다운모드에 진입하지 않는 경우 파워업신호(PWRUP)는 로직로우레벨로 천이하고, 딥파워다운모드신호(DPD)는 로직로우레벨로 인가된다. 로직로우레벨의 파워업신호(PWRUP)에 의해 NMOS 트랜지스터(N13)는 턴-오프된다. 또한, 로직로우레벨의 딥파워다운모드신호(DPD)에 의해 NMOS 트랜지스터(N11)은 턴-온되고, 노드(nd11)는 전원전압(VDD)으로 구동되어, NMOS 트랜지스터(N12)는 턴-온된다. 따라서, 제1 제어신호(CNT1)는 내부전압(VINT)으로 구동된다.Next, when the deep power down mode is not entered after the power up period ends, the power up signal PWRUP transitions to a logic low level, and the deep power down mode signal DPD is applied to a logic low level. The NMOS transistor N13 is turned off by the logic-low power-up signal PWRUP. In addition, the NMOS transistor N11 is turned on by the logic low level deep power down mode signal DPD, the node nd11 is driven by the power supply voltage VDD, and the NMOS transistor N12 is turned on. do. Therefore, the first control signal CNT1 is driven by the internal voltage VINT.

다음으로, 딥파워다운모드에 진입하는 경우 딥파워다운모드신호(DPD)는 로직하이레벨로 인가되어, PMOS 트랜지스터(P11)를 턴-온시키므로, 내부전압(VINT)은 전원전압(VDD)으로 구동된다.Next, when entering the deep power down mode, the deep power down mode signal DPD is applied at a logic high level and turns on the PMOS transistor P11, so that the internal voltage VINT is turned into the power supply voltage VDD. Driven.

도 3을 참고하면 제2 제어신호생성부(12)는 파워업신호(PWRUP)를 기설정된 구간만큼 지연시키는 제1 지연부(121)와, 딥파워다운모드신호(DPD)를 기설정된 구간만큼 지연시키는 제2 지연부(122)와, 제1 지연부(121) 및 제2 지연부(122)의 신호를 입력받아 논리합 연산을 수행하여 제2 제어신호(CNT2)를 생성하는 논리부(123)로 구성된다. 제1 지연부(121) 및 제2 지연부(122)의 지연구간은 실시예에 따라서 다양하게 설정할 수 있다.Referring to FIG. 3, the second control signal generator 12 may include a first delay unit 121 for delaying the power-up signal PWRUP by a predetermined section, and a deep power down mode signal DPD by a preset section. A logic unit 123 for generating a second control signal CNT2 by performing a logical sum operation by receiving a signal of the second delay unit 122 to delay the first delay unit 121 and the second delay unit 122. It consists of Delay periods of the first delay unit 121 and the second delay unit 122 may be variously set according to embodiments.

이와 같은 구성의 제2 제어신호생성부(12)는 파워업구간이 종료되고 제1 지연부(121)의 지연구간이 종료될때 까지 로직하이레벨의 제2 제어신호(CNT2)를 생성하여 PMOS 트랜지스터(P1)를 턴-오프시킨다. 또한, 제2 제어신호생성부(12)는 딥파워다운모드가 종료되고 제2 지연부(122)의 지연구간이 종료될때 까지 로직하이레벨의 제2 제어신호(CNT2)를 생성하여 PMOS 트랜지스터(P1)를 턴-오프시킨다. 한편, 제2 제어신호생성부(12)는 파워업구간이 종료되고 기설정된 구간이 경과된 후 딥파워다운모드가 아닌 상태에서 로직로우레벨의 제2 제어신호(CNT2)를 생성하여 PMOS 트랜지스터(P1)를 턴-온시킨다.The second control signal generation unit 12 having such a configuration generates a second control signal CNT2 having a logic high level until the power-up period ends and the delay period of the first delay unit 121 ends. Turn off (P1). In addition, the second control signal generator 12 generates a logic high level second control signal CNT2 until the deep power-down mode ends and the delay period of the second delay unit 122 ends. Turn off P1). On the other hand, the second control signal generator 12 generates a logic low level second control signal CNT2 in a state not in the deep power down mode after the power-up period ends and the predetermined period elapses, thereby generating a PMOS transistor ( Turn on P1).

이상 살펴본 집적회로의 동작 중 파워업구간이 종료되고 기설정된 구간이 경과된 후 딥파워다운모드가 아닌 상태에서의 동작을 구체적으로 살펴보면 다음과 같다.The operation in the non-deep power down mode after the power-up section is terminated and the predetermined section has elapsed during the operation of the integrated circuit described above will be described in detail.

파워업구간이 종료되면 파워업신호(PWRUP)는 로직하이레벨에서 로직로우레벨로 천이하고, 딥파워다운모드가 아닌 상태에서 딥파워다운모드신호(DPD)는 로직로우레벨을 갖는다. 따라서, 제1 제어신호생성부(11)는 제1 제어신호(CNT1)는 내부전압(VINT)으로 구동하고, 제2 제어신호생성부(12)는 로직로우레벨의 제2 제어신호(CNT2)를 생성한다.When the power-up section ends, the power-up signal PWRUP transitions from a logic high level to a logic low level, and the deep power down mode signal DPD has a logic low level in a state other than the deep power down mode. Accordingly, the first control signal generator 11 drives the first control signal CNT1 to the internal voltage VINT, and the second control signal generator 12 drives the second control signal CNT2 of logic low level. Create

로직로우레벨의 제2 제어신호(CNT2)에 의해 스위치부(13)의 PMOS 트랜지스터(P1)는 턴-온된다. 스위치부(13)의 NMOS 트랜지스터(N1)의 게이트에는 내부전압(VINT)으로 구동된 제1 제어신호(CNT1)가 인가되므로, NMOS 트랜지스터(N1)의 턴-온여부는 제1 제어신호(CNT1)와 접지전압(VSS) 간의 레벨 차에 의해 결정된다. The PMOS transistor P1 of the switch unit 13 is turned on by the second control signal CNT2 having a logic low level. Since the first control signal CNT1 driven by the internal voltage VINT is applied to the gate of the NMOS transistor N1 of the switch unit 13, whether the NMOS transistor N1 is turned on or not is the first control signal CNT1. ) And the level difference between the ground voltage VSS.

NMOS 트랜지스터(N1)는 접지전압(VSS)이 접지전압(VSS)을 공급하는 파워라인을 통해 과도한 전류가 일시적으로 유입되어 기설정된 레벨 이하로 감소하는 경우 턴-온된다. 턴-온된 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)에 의해 전류경로가 형성되어 접지전압(VSS)에 유입된 전하가 전원전압(VDD)으로 방출된다. 따라서, 접지전압(VSS)이 클램핑되어 기설정된 레벨 이하로 감소되지 않는다.The NMOS transistor N1 is turned on when the ground voltage VSS temporarily enters an excessive current through the power line supplying the ground voltage VSS and decreases below a predetermined level. A current path is formed by the turned-on PMOS transistor P1 and the NMOS transistor N1, and the charge flowing into the ground voltage VSS is discharged to the power supply voltage VDD. Therefore, the ground voltage VSS is clamped and does not decrease below a predetermined level.

이상 살펴본 바와 같이, 본 실시예에 따른 집적회로는 내부전압(VINT)과 접지전압(VSS) 간의 전압차에 의해 턴-온되는 NMOS 트랜지스터(N1)를 구비하여, 접지전압(VSS)을 클램핑함으로써, 접지전압(VSS)의 레벨이 기설정된 레벨 이하로 감소되는 것을 방지하고 있다.As described above, the integrated circuit according to the present embodiment includes an NMOS transistor N1 turned on by a voltage difference between the internal voltage VINT and the ground voltage VSS, thereby clamping the ground voltage VSS. Therefore, the level of the ground voltage VSS is prevented from being lowered below the predetermined level.

Claims (9)

접지전압과 전원전압 사이에 직렬 연결된 제1 및 제2 스위치를 포함하되, 상기 제1 스위치는 제1 제어신호에 응답하여 턴온되고, 상기 제2 스위치는 상기 제2 제어신호에 응답하여 턴온되는 스위치부;
파워업구간이 종료된 후 딥파워다운모드에 진입하지 않는 경우 상기 제1 제어신호를 내부전압으로 구동하는 제1 제어신호생성부; 및
상기 파워업구간이 종료되고, 기설정된 구간이 경과된 후 상기 제2 스위치를 턴-온시키기 위한 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 불량모드 방지회로.
A first switch and a second switch connected in series between a ground voltage and a power supply voltage, wherein the first switch is turned on in response to a first control signal, and the second switch is turned on in response to the second control signal. part;
A first control signal generator configured to drive the first control signal to an internal voltage when the deep power down mode is not entered after the power-up period ends; And
And a second control signal generator configured to generate the second control signal for turning on the second switch after the power-up period ends and the predetermined period elapses.
제 1 항에 있어서, 상기 제1 스위치는 상기 제1 제어신호와 상기 접지전압 간의 전압차에 의해 턴온되는 MOS 트랜지스터인 불량모드 방지회로.
The failure mode prevention circuit of claim 1, wherein the first switch is a MOS transistor turned on by a voltage difference between the first control signal and the ground voltage.
제 2 항에 있어서, 상기 제1 스위치는 상기 제1 제어신호가 상기 내부전압으로 구동된 상태에서 상기 접지전압이 기설정된 레벨이하로 감소되는 경우 턴-온되는 불량모드 방지회로.
The failure mode prevention circuit of claim 2, wherein the first switch is turned on when the ground voltage decreases below a predetermined level while the first control signal is driven by the internal voltage.
제 2 항에 있어서, 상기 제2 스위치는 상기 전원전압과 상기 제2 제어신호 간의 전압차에 의해 턴온되는 MOS 트랜지스터인 불량모드 방지회로.
3. The failure mode prevention circuit of claim 2, wherein the second switch is a MOS transistor turned on by a voltage difference between the power supply voltage and the second control signal.
제 1 항에 있어서, 상기 제1 제어신호생성부는 상기 파워업구간에서 상기 제1 제어신호를 상기 접지전압으로 구동하는 불량모드 방지회로.
The failure mode prevention circuit of claim 1, wherein the first control signal generation unit drives the first control signal to the ground voltage in the power up period.
제 1 항에 있어서, 상기 제1 제어신호생성부는 상기 딥파워다운모드에서 상기 제1 제어신호를 상기 전원전압으로 구동하는 불량모드 방지회로.
The failure mode prevention circuit of claim 1, wherein the first control signal generation unit drives the first control signal to the power voltage in the deep power down mode.
제 1 항에 있어서, 상기 제2 제어신호생성부는 상기 파워업구간에서 상기 제2 스위치를 턴-오프시키기 위한 상기 제2 제어신호를 생성하는 불량모드 방지회로.
The failure mode prevention circuit of claim 1, wherein the second control signal generation unit generates the second control signal for turning off the second switch in the power-up section.
제 1 항에 있어서, 상기 제2 제어신호생성부는 상기 딥파워다운모드에서 상기 제2 스위치를 턴-오프시키기 위한 상기 제2 제어신호를 생성하는 불량모드 방지회로.
The failure mode prevention circuit of claim 1, wherein the second control signal generator generates the second control signal for turning off the second switch in the deep power down mode.
제 8 항에 있어서, 상기 제2 제어신호생성부는 상기 딥파워다운모드가 종료되고 기설정된 구간이 경과된 후 상기 제2 스위치를 턴-온시키기 위한 상기 제2 제어신호를 생성하는 불량모드 방지회로.9. The failure mode prevention circuit of claim 8, wherein the second control signal generator generates the second control signal for turning on the second switch after the deep power down mode ends and a predetermined section has passed. .
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