KR20120111274A - Fabricating method of silicon wire array by electrochemical etching - Google Patents
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Abstract
실리콘 기판 표면에 에칭 마스크를 패터닝하는 단계; 및 상기 에칭 마스크가 패터닝된 상기 실리콘 기판 표면에 대해 전기화학적 에칭을 수행하는 단계를 포함하되, 상기 전기화학적 에칭은 제1 전류밀도를 갖는 전기장을 인가하여 상기 에칭 마스크가 도포되지 않은 노출 영역에 미세 공극을 구비하는 식각 영역을 형성하는 단계; 및 상기 제1 전류밀도보다 더 높은 제2 전류밀도를 갖는 전기장을 인가하여 상기 식각 영역을 더 에칭하는 단계를 포함하는 실리콘 와이어 어레이의 제조방법이 제공된다.Patterning an etch mask on a silicon substrate surface; And performing an electrochemical etching on the surface of the silicon substrate on which the etching mask is patterned, wherein the electrochemical etching is performed by applying an electric field having a first current density to finely expose an unexposed area of the etching mask. Forming an etch region having voids; And further etching the etching region by applying an electric field having a second current density higher than the first current density.
Description
본 발명은 전기화학적 에칭 방법에 의한 실리콘 와이어 어레이의 제조방법에 관한 것으로, 보다 상세하게는 간단한 공정으로 용이하게 실리콘 와이어 어레이를 얻을 수 있는 전기화학적 에칭 방법에 의한 실리콘 와이어 어레이의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a silicon wire array by an electrochemical etching method, and more particularly, to a method of manufacturing a silicon wire array by an electrochemical etching method which can easily obtain a silicon wire array by a simple process. .
전기화학적 에칭 기술은 랜덤한 또는 정렬된 다공성 실리콘 구조를 제작하는 방법으로 널리 알려져 있다. n or p-type 실리콘에 전기화학적 식각을 수행하여 정렬된 실리콘 구조체를 형성하기 위하여 역피라미드 모양의 에치 피트(etch pit)를 형성하며, 에치 피트 끝단에 정공(h+)을 집중시킴으로써 실리콘 에칭을 활성화한다.Electrochemical etching techniques are well known for the fabrication of random or ordered porous silicon structures. In order to form an aligned silicon structure by performing electrochemical etching on n or p-type silicon, an etch pit having an inverted pyramid shape is formed, and silicon etching is performed by concentrating holes (h + ) at the end of the etch pit. Activate it.
전기화학적 에칭(Electrochemical etching)에서 랜덤한 다공을 형성하기 위해서는 역피라미드 모양의 에치 피트가 필요하지 않다. 하지만 여러 디바이스에 사용되는 빈도가 높은 p-type 실리콘의 경우 정렬된 실리콘 구조를 형성하기 위해서는 대개 역피라미드 모양의 에치 피트를 형성하여 전기화학적 에칭을 수행한다. Reverse pyramid etch pits are not required to form random pores in electrochemical etching. However, in the case of high-frequency p-type silicon used in many devices, an electrochemical etching is usually performed by forming an anti-pyramid etch pit to form an aligned silicon structure.
다시 말하면, 종래 기술에서는 주기적이고 규칙적으로 정렬된 패턴의 에치 피트를 형성하기 위해 전형적인 반도체 공정인 열적 산화에 의한 마스크 층 형성, 포토리소그래피(Photolithography), ICP 건식 에칭, 이방성 습식 에칭 (KOH) 기술 등을 사용한다. 이 기술은 고가의 장비와 클린룸 사용이 필요하다. 따라서 여러 디바이스 제작에 필요한 소재 개발의 제작비가 증가한다.In other words, in the prior art, mask layer formation by thermal oxidation, photolithography, ICP dry etching, anisotropic wet etching (KOH) techniques, etc., are typical semiconductor processes to form etch pits of periodic and regularly aligned patterns. Use This technology requires expensive equipment and clean room use. Therefore, the manufacturing cost of material development required for manufacturing various devices increases.
도 1은 역피라미드 모양의 실리콘 에치 피트 형성단계를 포함하는 종래 기술에 따른 전기화학적 에칭에 의한 실리콘 나노와이어 어레이 제조방법을 나타낸 공정도이다. 도 1에 나타낸 것처럼, 실리콘 에치 피트 형성을 위한 전체 공정 수가 9단계로 공정 비용 및 시간이 많이 소요된다. 실리콘 에치 피트 형성에 직접적으로 사용되는 이방성 식각 용액에는 EDP(Ethylene Diamine Pyrochatechol Water), 하이드라진(Hydrazine), KOH, TMAH(TetraMethyl Ammonioum Hydroxide)등이 있다. EDP나 하이드라진을 사용하면 비교적 식각속도는 빠르나 독성으로 인해 안전상의 문제가 있어 취급이 까다롭다는 어려움을 가지고 있다. 반면에 KOH는 비교적 안전하고 식각속도가 빠르며 식각된 표면이 깨끗하다는 장점을 가지고 있지만, KOH 용액을 사용하면 K+가 이동성 이온으로 작용하여 디바이스의 오염을 초래하여 반도체 디바이스의 성능을 저하하는 요인으로 작용하게 된다. 마지막으로 TMAH는 식각 속도가 느리며 일반적인 실리콘 이방성 식각 용액들과 마찬가지로 전형적인 반도체 공정을 모두 진행하여야 한다.1 is a process diagram illustrating a method for fabricating a silicon nanowire array by an electrochemical etching according to the prior art, including forming a silicon etch pit having an inverse pyramid shape. As shown in FIG. 1, the total number of processes for forming silicon etch pits is 9 steps, which requires high process cost and time. Anisotropic etching solutions used directly to form silicon etch pits include Ethylene Diamine Pyrochatechol Water (EDP), Hydrazine, KOH, and TetraMethyl Ammonioum Hydroxide (TMAH). When using EDP or hydrazine, the etching speed is relatively high, but there is a safety problem due to toxicity, which makes it difficult to handle. On the other hand, KOH has the advantages of relatively safe, fast etching speed, and clean etched surface.However, when KOH solution is used, K + acts as a mobile ion, causing contamination of the device, and degrading the performance of semiconductor devices. Will work. Finally, TMAH has a slow etch rate and must complete all of the typical semiconductor processes, just like conventional silicon anisotropic etching solutions.
본 발명의 일 실시예에 의하면, 실리콘 기판 표면에 에칭 마스크를 패터닝하는 단계; 및 상기 에칭 마스크가 패터닝된 상기 실리콘 기판 표면에 대해 전기화학적 에칭을 수행하는 단계를 포함하되, 상기 전기화학적 에칭은 제1 전류밀도를 갖는 전기장을 인가하여 상기 에칭 마스크가 도포되지 않은 노출 영역에 미세 공극들을 구비하는 식각 영역을 형성하는 단계; 및 상기 제1 전류밀도보다 더 높은 제2 전류밀도를 갖는 전기장을 인가하여 상기 식각 영역을 더 에칭하는 단계를 포함하는 실리콘 와이어 어레이의 제조방법이 제공된다.According to one embodiment of the invention, patterning the etching mask on the silicon substrate surface; And performing an electrochemical etching on the surface of the silicon substrate on which the etching mask is patterned, wherein the electrochemical etching is performed by applying an electric field having a first current density to finely expose an unexposed area of the etching mask. Forming an etching region having voids; And further etching the etching region by applying an electric field having a second current density higher than the first current density.
일 실시예에 의하면, 상기 에칭 마스크가 포토레지스트일 수 있다.In example embodiments, the etching mask may be a photoresist.
일 실시예에 의하면, 상기 제2 전류밀도를 갖는 전기장이 상기 제1 전류밀도를 갖는 전기장보다 장시간 인가될 수 있다.According to an embodiment, the electric field having the second current density may be applied for a longer time than the electric field having the first current density.
도 1은 역피라미드 모양의 실리콘 에치 피트 형성단계를 포함하는 종래 기술에 따른 전기화학적 에칭에 의한 실리콘 나노와이어 어레이 제조방법을 나타낸 공정도이다.
도 2는 전기화학적 에칭 공정을 위한 에치 피트 형성 공정이 없는 본 발명의 일 실시예에 따른 실리콘 와이어 어레이의 제조방법을 나타낸 공정도이다.
도 3은 두 차례에 걸친 연속적인 전기장의 인가 중 제1 전류밀도(11 mA/cm2)의 전기장을 1분 동안 인가하여 형성된 실리콘 표면의 주사전자현미경(SEM) 사진을 나타낸다.
도 4는 연속적인 전기장 인가 방법으로 제조된 수직으로 정렬된 실리콘 와이어 어레이의 주사전자현미경 사진이다.1 is a process diagram illustrating a method for fabricating a silicon nanowire array by an electrochemical etching according to the prior art, including forming a silicon etch pit having an inverse pyramid shape.
2 is a process diagram illustrating a method of manufacturing a silicon wire array according to an embodiment of the present invention without an etch pit forming process for an electrochemical etching process.
FIG. 3 shows a scanning electron microscope (SEM) photograph of a silicon surface formed by applying an electric field of a first current density (11 mA / cm 2 ) for one minute during two consecutive application of electric fields.
4 is a scanning electron micrograph of a vertically aligned silicon wire array prepared by a continuous electric field application method.
이하, 본 발명에 대하여 도면을 참조하여 더욱 상세히 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 2는 전기화학적 에칭 공정을 위한 에치 피트 형성 공정이 없는 본 발명의 일 실시예에 따른 실리콘 와이어 어레이의 제조방법을 나타낸 공정도이다. 도 2를 참조하면, 전기화학적 에칭 공정(Electrochemical etching process)을 하기 위한 사전 공정 중 산화막 증착 및 에칭, 그리고 에치 피트를 형성하는 직접적인 공정인 KOH 공정이 제거된다. 즉, 도 2와 같이 전기화학적 에칭 이전의 사전 공정이 실리콘 기판의 세정, 포토리소그래피, BOE 용액 처리에 의한 자연 산화막 제거, 및 Al 증착과 같이 단순화될 수 있다.2 is a process diagram illustrating a method of manufacturing a silicon wire array according to an embodiment of the present invention without an etch pit forming process for an electrochemical etching process. Referring to FIG. 2, the KOH process, which is a direct process for forming oxide films and etching and forming etch pits, is removed during the preliminary process for the electrochemical etching process. That is, the pre-process before electrochemical etching as shown in FIG. 2 can be simplified, such as cleaning the silicon substrate, photolithography, removing the natural oxide film by BOE solution treatment, and Al deposition.
이와 같이 실리콘 기판 표면에 에칭 마스크를 패터닝한 다음, 상기 에칭 마스크가 패터닝된 상기 실리콘 기판 표면에 대해 전기화학적 에칭을 수행한다. 전기화학적 에칭 공정을 하기 전에 별도의 산화막 증착 및 에칭 공정과 같은 사전 공정 단계들이 없으므로, 상기 에칭 마스크는 포토레지스트일 수 있다. 상기 전기화학적 에칭을 위해 전류 밀도의 변화를 주는 연속적인 전기장 인가 방법을 사용하여 실리콘 와이어 어레이가 제작될 수 있다. 구체적으로 전기화학적 에칭을 위해서 먼저 제1 전류 밀도를 갖는 전기장을 인가한다. 상기 제1 전류 밀도는 가급적 낮은 전류 밀도로 비교적 짧은 시간, 예를 들어 3분 이내의 에칭 시간 동안 실시할 수 있다. 상기 제1 전류 밀도를 갖는 전기장의 인가에 의하여 상기 에칭 마스크가 도포되지 않은 노출 영역에 미세 공극들을 구비한 식각 영역이 형성된다. 상기 미세 공극들은 나노 미터 스케일로 형성될 수 있으며, 종래 기술의 역피라미드 모양의 에치 피트와 같이 정공을 집중시키는 역할을 할 수 있다.The etching mask is patterned on the silicon substrate surface as described above, and then the electrochemical etching is performed on the silicon substrate surface on which the etching mask is patterned. The etching mask can be a photoresist, since there are no preprocessing steps such as separate oxide film deposition and etching processes prior to the electrochemical etching process. Silicon wire arrays can be fabricated using a continuous electric field application method that changes the current density for the electrochemical etching. Specifically, for the electrochemical etching, an electric field having a first current density is first applied. The first current density may be carried out for a relatively short time, for example, an etching time of less than 3 minutes at the lowest current density possible. By applying the electric field having the first current density, an etching region having fine pores is formed in an exposed region where the etching mask is not applied. The micropores may be formed on a nanometer scale, and may serve to concentrate holes, such as inverted pyramid-shaped etch pits of the prior art.
다음 상기 제1 전류밀도보다 더 높은 제2 전류밀도를 갖는 전기장을 인가하여 상기 식각 영역을 더 에칭함으로써 상기 실리콘 기판 표면에 실리콘 와이어 어레이가 형성될 수 있다. 이때 상기 제2 전류밀도를 갖는 전기장이 상기 제1 전류밀도를 갖는 전기장보다 장시간 인가되는 것이 바람직하다. 그리하여 날카로운 팁(tip) 모양을 같는 고종횡비의 실리콘 와이어를 형성할 수 있으나 너무 긴 시간동안 에칭은 실리콘 와이어를 파괴할 수도 있다. 이때, 상기 제2 전류밀도를 갖는 전기장의 인가에 의해 상기 에칭 마스크가 제거될 수 있다. 상기 제1 전류밀도를 갖는 전기장의 인가에 의하여 일차적으로 상기 식각 영역이 형성될 때 에칭 마스크가 약간 에칭될 수 있지만, 상기 제1 전류밀도를 갖는 전기장보다 더 센 상기 제2 전류밀도의 전기장의 인가로 상기 에칭 마스크가 완전히 제거될 수 있으므로 별도의 에칭 마스크 제거공정이 필요없다. 동시에 상기 제2 전류밀도의 전기장을 인가함으로써 상기 식각 영역이 더 깊게 에칭되어 높은 종횡비를 갖는 실리콘 와이어 어레이의 제조가 가능하다.전기화학적 에칭은 초기단계에 약간의 등방성 에칭이 발생하지만 일반적으로 이방성 에칭공정이므로 실리콘의 깊이 방향으로 에칭이 가능하나 전해질 용액의 성분비, 실리콘의 저항, 에칭 마스크로 사용된 재료와 그 패턴의 사이즈, 용액 온도, 인가된 전류 밀도 및 에칭 시간에 따라 와이어 형성 및 종횡비에 많은 변화가 발생한다. 왜냐하면 p-type의 경우 n-type 보다 전기화학적 에칭의 필수 인자인 정공(h+)이 다수 캐리어이므로 전기장 외곡에 의한 정공 집중을 조절하기 어렵다. 따라서, 에칭 시 실리콘 와이어가 파괴되는 전해연마(electropolishing)가 발생하지 않도록 정확한 조건 조절이 필요하다.Next, a silicon wire array may be formed on the surface of the silicon substrate by further etching the etching region by applying an electric field having a second current density higher than the first current density. In this case, the electric field having the second current density is preferably applied for a longer time than the electric field having the first current density. Thus, it is possible to form high aspect ratio silicon wires that look like sharp tips, but etching for too long may destroy the silicon wire. In this case, the etching mask may be removed by application of the electric field having the second current density. Although the etching mask may be slightly etched when the etching region is first formed by the application of the electric field having the first current density, the application of the electric field of the second current density is stronger than the electric field having the first current density. The etching mask may be completely removed so that a separate etching mask removing process is not necessary. At the same time, by applying the electric field of the second current density, the etch regions are etched deeper to allow the fabrication of silicon wire arrays having a high aspect ratio. Electrochemical etching is generally anisotropic, although some isotropic etching occurs at an early stage. As it is a process, etching can be performed in the depth direction of silicon, but the amount of wire formation and aspect ratio depends on the component ratio of electrolyte solution, resistance of silicon, material used as etching mask and size of the pattern, solution temperature, applied current density and etching time. Change occurs. Because p-type is more carrier than the n-type hole (h + ) which is an essential factor of electrochemical etching, it is difficult to control the hole concentration due to the electric field distortion. Therefore, accurate condition control is required so that electropolishing, which destroys the silicon wire during etching, does not occur.
에칭액의 조성, 온도 조건에 따라 다를 수 있지만, 상기 제1 전류 밀도는 대체로 임계 전류 밀도 값의 10 내지 20% 의 크기인 것이 바람직하다. 또한 상기 제1 전류 밀도를 갖는 전기장의 인가 시간은 1 내지 5 분 동안 인가하는 것이 바람직하다. 한편 상기 제2 전류 밀도는 대체로 임계 전류 밀도 값의 30 내지 40% 크기인 것이 바람직하다. 또한 상기 제2 전류 밀도를 갖는 전기장의 인가 시간은 15 내지 30 분 동안 인가하는 것이 바람직하다.Although it may vary depending on the composition and temperature conditions of the etching solution, the first current density is generally 10 to 20% of the critical current density value. In addition, the application time of the electric field having the first current density is preferably applied for 1 to 5 minutes. On the other hand, the second current density is preferably approximately 30 to 40% of the critical current density value. In addition, the application time of the electric field having the second current density is preferably applied for 15 to 30 minutes.
상술한 실리콘 와이어 어레이 제조방법에 따르면, 역피라미드 모양의 에치 피트 형성을 위한 사전 공정이 없이 정렬된 실리콘 와이어 어레이를 제조할 수 있다. 본 제조방법을 사용하면 산화막 증착 및 에칭 공정이 생략되어 공정이 간단하고 경제적일 뿐 아니라, 이방성 식각 용액을 사용하지 않아 독성, 디바이스 오염 문제 등의 문제가 없다. According to the above-described method of manufacturing a silicon wire array, an ordered silicon wire array can be manufactured without a prior process for forming an inverse pyramid etch pit. When the present manufacturing method is used, the oxide film deposition and etching processes are omitted, and thus the process is simple and economical, and there is no problem of toxicity, device contamination, etc. because an anisotropic etching solution is not used.
본 발명의 제조방법으로 제조된 실리콘 와이어 어레이는 태양전지, 커패시터, LED(light emitting diode), 센서, 광자 결정 등의 디바이스(Device)에 적용할 수 있다.The silicon wire array manufactured by the manufacturing method of the present invention can be applied to devices such as solar cells, capacitors, light emitting diodes (LEDs), sensors, and photonic crystals.
이하 바람직한 실시예를 들어 본 발명에서 제시하는 정렬된 p-type 실리콘 와이어 어레이 제조방법에 대해 더욱 구체적으로 설명하면 다음과 같다.
Hereinafter, a detailed description will be given of a method for manufacturing an ordered p-type silicon wire array according to the present invention.
<실시 예><Examples>
저항이 1~20 ohm cm인 p-type (100) 실리콘 웨이퍼, 양성(Positive) 포토레지스트, 그리고 2x2um의 사각 그리드(Square grid) 패턴의 포토마스크를 사용하였다. 실리콘 웨이퍼에 대한 초기 세정 후 포토레지스트를 웨이퍼 위에 스핀 코팅 방식으로 도포하며, 소프트 베이킹(Soft baking)을 실시하였다. 노광기를 사용하여 포토레지스트에 선택적으로 빛을 조사한 후 현상과 세정을 통하여 포토레지스트 패턴을 형성하였다. 이때 실리콘 웨이퍼와 포토레지스트간의 접착력을 향상시키면서 포토레지스트를 단단하게 하기 위하여 사용한 포토레지스트에 특성에 맞게 하드 베이킹을 실시하는 것이 바람직하다. 본 발명에서는 AZ 1512의 포토레지스트를 사용하였으며 하드 베이킹은 120℃에서 10분 동안 실시하였다. 포토리소그래피 공정 후 자연 산화막을 제거하기 위하여 BOE(Buffered oxide etchant)를 사용하여 상온에서 1분 동안 에칭을 실시하였다. 산화막 제거 후 실리콘 샘플의 뒷면에 알루미늄을 100nm 정도의 두께로 증착하였다. 이것은 전기화학적 에칭 시 오믹 접촉 (Ohmic contact)을 형성하기 위하여 증착하며, 알루미늄 외에도 백금, 은, 금 등이 사용가능하다.A p-type (100) silicon wafer with a resistivity of 1-20 ohm cm, a positive photoresist, and a 2x2um square grid pattern photomask were used. After initial cleaning of the silicon wafer, the photoresist was applied on the wafer by spin coating, and soft baking was performed. The photoresist was selectively irradiated with light using an exposure machine, and then a photoresist pattern was formed through development and cleaning. At this time, it is preferable to perform hard baking in accordance with the properties of the photoresist used to harden the photoresist while improving the adhesion between the silicon wafer and the photoresist. In the present invention, a photoresist of AZ 1512 was used and hard baking was performed at 120 ° C. for 10 minutes. After the photolithography process, etching was performed at room temperature for 1 minute using a buffered oxide etchant (BOE) to remove the native oxide film. After the oxide film was removed, aluminum was deposited to a thickness of about 100 nm on the back of the silicon sample. It deposits to form ohmic contacts during electrochemical etching, and platinum, silver, gold, etc. may be used in addition to aluminum.
이 준비된 샘플을 전해질이 포함되어 있는 테프론 재질의 용기에 실리콘 샘플의 뒷면은 전해질에 노출되지 않게 설치하였다. 전해질로는 HF가 포함되어 있는 유기 전해질(49% HF(Hydrofluoric) : DMSO(Diemethylsulfoxide) : H2O(Deionized water) = 2 : 5 : 10의 부피 비)을 사용하였으며, 백금을 상대 전극(Counter electrode)으로 사용하였다. 그리고 실리콘 샘플과 상대 전극 사이의 거리를 1 cm로 유지하였으며, 온도는 25℃, 갈바노스태틱(Galvanostatic) 조건인 정전류 상태에서 전기화학적 에칭을 실시하였다.The prepared sample was installed in a Teflon container containing an electrolyte such that the back side of the silicon sample was not exposed to the electrolyte. An organic electrolyte (49% HF (Hydrofluoric): DMSO (Diemethylsulfoxide): H 2 O (Deionized water) = 2: 5: 10) was used as the electrolyte, and platinum was used as a counter electrode. electrode). Then, the distance between the silicon sample and the counter electrode was maintained at 1 cm, and the temperature was 25 ° C., and the electrochemical etching was performed under a constant current under galvanostatic conditions.
도 3은 두 차례에 걸친 연속적인 전기장의 인가 중 제1 전류밀도(11 mA/cm2)의 전기장을 1분 동안 인가하여 형성된 실리콘 표면의 주사전자현미경(SEM) 사진을 나타낸다. 도 3을 참조하면, 실리콘 표면에 나노 스케일의 미세 공극들이 확인되었으며, 이것은 종래 기술의 에치 피트가 정공을 집중시키는 역할을 어느 정도 대신할 것으로 볼 수 있다. 제1 전류밀도의 전기장 인가 후 연속적으로 제2 전류밀도(23 mA/cm2)의 전기장을 20분 동안 인가하였다.FIG. 3 shows a scanning electron microscope (SEM) photograph of a silicon surface formed by applying an electric field of a first current density (11 mA / cm 2 ) for one minute during two consecutive application of electric fields. Referring to FIG. 3, nano-scale micropores have been identified on the silicon surface, which may be seen to replace to some extent the etch pit of the prior art. After applying the electric field of the first current density, the electric field of the second current density (23 mA / cm 2 ) was continuously applied for 20 minutes.
도 4는 연속적인 전기장 인가 방법으로 제조된 수직으로 정렬된 실리콘 와이어 어레이의 주사전자현미경 사진이다. 좌측은 45˚ 경사각도에서 본 이미지이며, 우측은 위에서 본 이미지이다. 도 4를 참조하면, 와이어 위쪽 끝단이 날카로운 팁(tip)을 가지는 실리콘 와이어가 만들어지며 정렬된 패턴의 형태는 그대로 유지된다.4 is a scanning electron micrograph of a vertically aligned silicon wire array prepared by a continuous electric field application method. The left side is the image seen at 45 degrees of inclination, and the right side is the image seen from above. Referring to Figure 4, a silicon wire with a sharp tip at the top end of the wire is made and the shape of the aligned pattern is maintained.
상기로부터, 본 발명의 다양한 실시 예들이 예시를 위해 기술되었으며, 아울러 본 발명의 범주 및 사상으로부터 벗어나지 않고 가능한 다양한 변형 예들이 존재함을 이해할 수 있을 것이다. 그리고, 개시되고 있는 상기 다양한 실시 예들은 본 발명의 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다.From the above, various embodiments of the present invention have been described for purposes of illustration, and it will be understood that there are various modifications possible without departing from the scope and spirit of the invention. And the various embodiments disclosed are not intended to limit the spirit of the present invention, the true spirit and scope will be presented from the following claims.
Claims (7)
상기 에칭 마스크가 패터닝된 상기 실리콘 기판 표면에 대해 전기화학적 에칭을 수행하는 단계를 포함하되,
상기 전기화학적 에칭은 제1 전류밀도를 갖는 전기장을 인가하여 상기 에칭 마스크가 도포되지 않은 노출 영역에 미세 공극들을 구비하는 식각 영역을 형성하는 단계; 및
상기 제1 전류밀도보다 더 높은 제2 전류밀도를 갖는 전기장을 인가하여 상기 식각 영역을 더 에칭하는 단계를 포함하는 실리콘 와이어 어레이의 제조방법.Patterning an etch mask on a silicon substrate surface; And
Performing an electrochemical etch on the silicon substrate surface on which the etch mask is patterned,
The electrochemical etching may include applying an electric field having a first current density to form an etching region having fine pores in an exposed region to which the etching mask is not applied; And
And etching the etched region further by applying an electric field having a second current density higher than the first current density.
상기 실리콘 기판은 저항이 1~20 ohm cm인 p-type (100) 실리콘 웨이퍼인 실리콘 와이어 어레이의 제조방법.The method according to claim 1,
Wherein the silicon substrate is a p-type (100) silicon wafer having a resistance of 1 to 20 ohm cm.
상기 에칭 마스크가 포토레지스트인 실리콘 와이어 어레이의 제조방법.The method according to claim 1,
And the etching mask is a photoresist.
상기 제2 전류밀도를 갖는 전기장이 상기 제1 전류밀도를 갖는 전기장보다 장시간 인가되는 실리콘 와이어 어레이의 제조방법.The method according to claim 1,
And the electric field having the second current density is applied for a longer time than the electric field having the first current density.
상기 제1 전류밀도를 갖는 전기장의 인가시간은 1 내지 5 분이고, 상기 제2 전류 밀도를 갖는 전기장의 인가 시간은 15 내지 30 분인 실리콘 와이어 어레이의 제조방법.The method according to claim 1,
The application time of the electric field having the first current density is 1 to 5 minutes, the application time of the electric field having the second current density is 15 to 30 minutes.
상기 제1 전류 밀도는 임계 전류 밀도 값의 10 내지 20%의 크기인 실리콘 와이어 어레이의 제조방법.The method according to any one of claims 1 to 5,
Wherein the first current density is on the order of 10-20% of the critical current density value.
상기 제2 전류 밀도는 임계 전류 밀도 값의 30 내지 40%의 크기인 실리콘 와이어 어레이의 제조방법.The method according to any one of claims 1 to 5,
And said second current density is in the range of 30 to 40% of the critical current density value.
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|---|---|---|---|---|
| CN110862088A (en) * | 2019-10-30 | 2020-03-06 | 南京大学 | A kind of preparation method of silicon nanoneedle array with ultra-high aspect ratio |
| WO2025044560A1 (en) * | 2023-08-31 | 2025-03-06 | 盛美半导体设备(上海)股份有限公司 | Electrochemical etching method and electrochemical etching device |
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