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KR20120088440A - The Circuit for generating Output Enable Signal - Google Patents

The Circuit for generating Output Enable Signal Download PDF

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KR20120088440A
KR20120088440A KR1020110009797A KR20110009797A KR20120088440A KR 20120088440 A KR20120088440 A KR 20120088440A KR 1020110009797 A KR1020110009797 A KR 1020110009797A KR 20110009797 A KR20110009797 A KR 20110009797A KR 20120088440 A KR20120088440 A KR 20120088440A
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read pulse
read
output enable
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Inventor
강재석
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에스케이하이닉스 주식회사
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Abstract

본 발명의 출력 인에이블 신호 생성 회로는 리드 커맨드 및 클럭 신호에 응답하여 리드 펄스를 생성하는 리드 펄스 생성부, 리드 펄스를 가변 지연 신호에 따라 가변 지연하여 지연 리드 펄스로서 출력하는 가변 지연부 및 펄스 신호에 따라 지연 리드 펄스를 감지하고, 감지된 결과에 따라 출력 인에이블 신호를 생성하는 감지 출력부를 포함한다.The output enable signal generation circuit of the present invention includes a read pulse generator for generating a read pulse in response to a read command and a clock signal, a variable delay unit for outputting the read pulse as a delayed read pulse by varying the delay of the read pulse according to a variable delay signal. And a sensing output unit configured to sense a delayed read pulse according to the signal and to generate an output enable signal according to the sensed result.

Description

출력 인에이블 신호 생성 회로{The Circuit for generating Output Enable Signal}Output Enable Signal Generation Circuit {The Circuit for generating Output Enable Signal}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 출력 인에이블 신호를 사용하는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device using an output enable signal.

DRAM과 같은 반도체 메모리 장치에서, 리드 커맨드에 따라 데이터를 출력 하기 위해 출력 인에이블 신호(Output Enable Signal, OE)가 사용된다. 반도체 메모리 장치는 출력 인에이블 신호(OE)가 활성화되면, 리드 커맨드에 응답하여 래치되어 있는 데이터를 출력하는 동작을 시작한다. In a semiconductor memory device such as a DRAM, an output enable signal (OE) is used to output data according to a read command. When the output enable signal OE is activated, the semiconductor memory device starts to output the latched data in response to the read command.

출력 인에이블 신호(OE)는 리드 커맨드(RD), 클럭 신호(CLK), DLL 클럭 신호(CLKDLL)에 응답하여 생성된다. 따라서 리드 커맨드(RD), 클럭 신호(CLK), 및 DLL 클럭 신호(CLKDLL)의 활성화 시점이 출력 인에이블 신호(OE)를 안정적으로 활성화 시키는데 중요한 요소가 된다. The output enable signal OE is generated in response to the read command RD, the clock signal CLK, and the DLL clock signal CLKDLL. Therefore, the activation time of the read command RD, the clock signal CLK, and the DLL clock signal CLKDLL becomes an important factor for stably activating the output enable signal OE.

DLL 동작이 수행되면 DLL 클럭 신호(CLKDLL)는 지연 고정 동작에 따라 클럭 신호(CLK)와 동기화 될 수 있다. 하지만 DLL 동작이 중지되면, DLL 클럭 신호(CLKDLL)는 DLL 동작이 수행될 때와 달리 클럭 신호(CLK) 대비 소정 시간의 지연 값을 갖는다. 이러한 소정 시간의 지연 값은 PVT 변화(Process, Voltage, Temperature Change)에 따라 변동된다. 따라서 PVT 변화가 커지면, 리드 커맨드(RD), 클럭 신호(CLK) 및 DLL 클럭 신호(CLKDLL)의 타이밍 마진이 작아지게 된다. DLL 동작이 중지된 상황에서, 클럭 신호(CLK) 대비 DLL 클럭 신호(CLKDLL)의 지연 시간이 설계치 대비 클럭 신호(CLK)의 반 주기 이상 변동되게 되면 잘못된 시점에 출력 인에이블 신호(OE)가 활성화되면 카스 레이턴시 실패(CAS Latency Fail)가 일어날 수 있다.When the DLL operation is performed, the DLL clock signal CLKDLL may be synchronized with the clock signal CLK according to the delay lock operation. However, when the DLL operation is stopped, the DLL clock signal CLKDLL has a delay value of a predetermined time compared to the clock signal CLK, unlike when the DLL operation is performed. The delay value of this predetermined time varies with PVT changes (Process, Voltage, Temperature Change). Therefore, when the PVT change is large, the timing margins of the read command RD, the clock signal CLK, and the DLL clock signal CLKDLL are reduced. When the DLL operation is stopped, if the delay time of the DLL clock signal CLKDLL relative to the clock signal CLK is changed by more than half of the clock signal CLK relative to the design value, the output enable signal OE is activated at the wrong time. Cas Latency Fail may occur.

PVT 변화에 따른 DLL 클럭(CLKDLL)의 지연 시간 변동은 고 주파수 영역에서 동작하는 경우 출력 인에이블 신호(OE)에 대해 저 주파수 영역 보다 더 큰 문제점을 야기할 수 있다. Variation of the delay time of the DLL clock CLKDLL according to the PVT change may cause more problems than the low frequency region for the output enable signal OE when operating in the high frequency region.

본 발명은 PVT 변화에 둔감한 출력 인에이블 신호 생성 회로를 제공하는 데에 그 기술적 과제가 있다.SUMMARY OF THE INVENTION The present invention has a technical problem to provide an output enable signal generation circuit insensitive to PVT variation.

본 발명의 일 실시예에 따른 출력 인에이블 신호 생성 회로는 리드 커맨드 및 클럭 신호에 응답하여 리드 펄스를 생성하는 리드 펄스 생성부, 상기 리드 펄스를 가변 지연 신호에 따라 가변 지연하여 지연 리드 펄스로서 출력하는 가변 지연부 및 펄스 신호에 따라 상기 지연 리드 펄스를 감지하고, 감지된 결과에 따라 출력 인에이블 신호를 생성하는 감지 출력부를 포함한다.An output enable signal generation circuit according to an embodiment of the present invention includes a read pulse generation unit generating a read pulse in response to a read command and a clock signal, and varying the read pulse according to a variable delay signal to output the delay pulse. And a sensing output unit configured to sense the delayed read pulse according to a variable delay unit and a pulse signal, and generate an output enable signal according to the detected result.

또한 본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성 회로는 리드 커맨드 및 클럭 신호에 응답하여 리드 펄스를 생성하는 리드 펄스 생성부, 상기 리드 펄스를 가변 지연 신호에 따라 가변 지연하여 지연 리드 펄스로서 출력하는 가변 지연부, 제 1 펄스에 따라 상기 지연 리드 펄스를 감지하고, 감지된 결과에 따라 제 1 출력 인에이블 신호를 생성하는 제 1 감지 출력부, 상기 제 1 출력 인에이블 신호 및 제 2 펄스에 응답하여 제 2 출력 인에이블 신호를 생성하는 제 2 감지 출력부를 포함한다.In addition, the output enable signal generation circuit according to another embodiment of the present invention includes a read pulse generator for generating a read pulse in response to a read command and a clock signal, and variable delay the read pulse in accordance with a variable delay signal as a delay read pulse. A variable delay unit for outputting a first sensing output unit for detecting the delayed read pulse according to a first pulse and generating a first output enable signal according to the detected result, the first output enable signal and a second pulse And a second sensing output for generating a second output enable signal in response.

본 발명은 PVT 변화에 따라 발생할 수 있는 출력 인에이블 신호의 오발생을 방지하는 효과를 창출한다.The present invention creates the effect of preventing the generation of an error of the output enable signal that can occur in accordance with the PVT change.

도 1은 본 발명의 일 실시예에 따른 출력 인에이블 신호 생성 회로의 개략적인 블록도,
도 2는 본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성 회로의 개략적인 블록도, 도 3은 도 2에 도시된 상기 출력 인에이블 신호 생성 회로에 대한 신호 파형도,
도 4는 도 1 및 도 2에 도시된 상기 가변 지연부(200)의 일 실시예에 따른 개략적인 도면이다.1 is a schematic block diagram of an output enable signal generation circuit according to an embodiment of the present invention;
2 is a schematic block diagram of an output enable signal generation circuit according to another embodiment of the present invention, FIG. 3 is a signal waveform diagram of the output enable signal generation circuit shown in FIG.
4 is a schematic diagram of an exemplary embodiment of the variable delay unit 200 illustrated in FIGS. 1 and 2.

도 1은 본 발명의 일 실시예에 따른 출력 인에이블 신호 생성 회로의 개략적인 블록도이다. 1 is a schematic block diagram of an output enable signal generation circuit according to an embodiment of the present invention.

상기 출력 인에이블 신호 생성 회로는 리드 펄스 생성부(100), 가변 지연부(200) 및 감지 출력부(300)를 포함하여 구성될 수 있다.The output enable signal generation circuit may include a read pulse generator 100, a variable delay unit 200, and a sensing output unit 300.

상기 리드 펄스 생성부(100)는 리드 커맨드(RD) 및 클럭 신호(CLK)에 응답하여 리드 펄스(RDp)를 생성한다. 상기 리드 펄스 생성부(100)는 상기 클럭 신호(CLK)에 응답하여 상기 리드 커맨드(RD)의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 리드 펄스(RDp)를 생성하도록 구성될 수 있다. 상기 리드 펄스 생성부(100)는 일반적인 펄스 생성 회로를 포함하여 구성될 수 있다.The read pulse generator 100 generates a read pulse RDp in response to the read command RD and the clock signal CLK. The read pulse generator 100 may be configured to detect activation of the read command RD in response to the clock signal CLK and generate the read pulse RDp having a predetermined pulse width. The read pulse generator 100 may be configured to include a general pulse generation circuit.

상기 가변 지연부(200)는 상기 리드 펄스(RDp)를 가변 지연 신호(Del<0:3>)에 따라 가변 지연하여 지연 리드 펄스(RDpd)로서 출력한다. 상기 가변 지연 신호(Del<0:3>)는 상기 가변 지연 동작의 지연 시간을 달리하기 위해 복수 비트의 신호로서 사용될 수 있다. 도 1 에는 4 비트의 신호로서 예시 되었다. 상기 가변 지연 신호(Del<0:3>)는 테스트 모드 신호로서 사용될 수 있다. 상기 가변 지연부(200)는 상기 가변 지연 신호(Del<0:3>)에 따라 서로 다른 지연 값을 갖는 복수 개의 지연 회로를 포함하여 구성될 수 있다.The variable delay unit 200 variably delays the read pulse RDp according to the variable delay signal Del <0: 3> and outputs the delayed pulse RDpd. The variable delay signal Del <0: 3> may be used as a signal of a plurality of bits to vary the delay time of the variable delay operation. 1 is illustrated as a 4 bit signal. The variable delay signal Del <0: 3> may be used as a test mode signal. The variable delay unit 200 may include a plurality of delay circuits having different delay values according to the variable delay signals Del <0: 3>.

상기 감지 출력부(300)는 펄스 신호(pul)에 따라 상기 지연 리드 펄스(RDpd)를 감지하고, 감지한 결과에 따라 출력 인에이블 신호(OE)를 생성한다. 상기 펄스 신호(pul)는 DLL 클럭 신호(CLKDLL)에 응답하여 활성화되는 신호이다. 상기 감지 출력부(300)는 일반적인 감지 회로 및 증폭 회로를 포함하여 구성될 수 있다.The sensing output unit 300 detects the delayed read pulse RDpd according to a pulse signal pul and generates an output enable signal OE according to the detected result. The pulse signal pul is a signal activated in response to the DLL clock signal CLKDLL. The sensing output unit 300 may include a general sensing circuit and an amplifier circuit.

상기 감지 출력부(300)가 상기 펄스 신호(pul)에 따라 상기 지연 리드 펄스(RDpd)를 감지하기 때문에, 상기 펄스 신호(pul) 및 상기 지연 리드 펄스(RDpd)의 타이밍에 따라 상기 출력 인에이블 신호(OE)의 생성 여부가 달라질 수 있다. 본 발명의 일 실시예에 따른 출력 인에이블 신호 생성 회로는 상기 가변 지연부(200)가 가변 지연 동작을 수행함으로써 상기 지연 리드 펄스(RDpd)를 생성하므로, 상기 지연 리드 펄스(RDpd) 및 상기 펄스 신호(pul)의 타이밍 마진을 개선할 수 있다.Since the sensing output unit 300 detects the delayed read pulse RDpd according to the pulse signal pul, the output enable according to the timing of the pulse signal pul and the delayed read pulse RDpd. Whether the signal OE is generated may vary. The output enable signal generation circuit according to an embodiment of the present invention generates the delayed read pulse RDpd by performing the variable delay operation of the variable delay unit 200, and thus the delayed read pulse RDpd and the pulse. The timing margin of the signal pul can be improved.

위에서 언급한 것처럼, PVT 변화에 따라 DLL 클럭 신호(CLKDLL)의 지연 시간이 달라질 수 있다. 이에 따라 상기 펄스 신호(pul)의 활성화 시점도 영향을 받게 되므로, 본 발명의 일 실시예에 따른 출력 인에이블 신호 생성 회로는 PVT 변화에 따른 상기 출력 인에이블 신호(OE)의 오류를 방지할 수 있다.As mentioned above, the delay time of the DLL clock signal CLKDLL may vary according to the PVT change. Accordingly, since the timing of activation of the pulse signal pul is also affected, the output enable signal generation circuit according to an embodiment of the present invention can prevent an error of the output enable signal OE due to a PVT change. have.

도 2는 본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성 회로의 개략적인 블록도이다.2 is a schematic block diagram of an output enable signal generation circuit according to another embodiment of the present invention.

도 2에 도시된 상기 출력 인에이블 신호 생성 회로는 DDR 방식과 같은 반도체 메모리 장치처럼 복수의 DLL 클럭을 사용하는 반도체 메모리 장치에 사용되기 적합하다. DDR 방식을 사용하는 반도체 메모리 장치는 DLL 클럭으로서 제 1 DLL 클럭(FCLKDLL) 및 상기 제 1 DLL 클럭(FCLKDLL)의 반전된 위상을 갖는 제 2 DLL 클럭(RCLKDLL)을 사용한다. The output enable signal generation circuit shown in FIG. 2 is suitable for use in a semiconductor memory device using a plurality of DLL clocks, such as a semiconductor memory device such as a DDR system. The semiconductor memory device using the DDR method uses a first DLL clock FCLKDLL and a second DLL clock RCLKDLL having an inverted phase of the first DLL clock FCLKDLL as a DLL clock.

도 2에 도시된 상기 출력 인에이블 신호 생성 회로는 리드 펄스 생성부(100), 가변 지연부(200), 제 1 감지 출력부(310) 및 제 2 감지 출력부(320)를 포함하여 구성될 수 있다.The output enable signal generation circuit illustrated in FIG. 2 may include a read pulse generator 100, a variable delay unit 200, a first sensing output unit 310, and a second sensing output unit 320. Can be.

상기 리드 펄스 생성부(100)는 리드 커맨드(RD) 및 클럭 신호(CLK)에 응답하여 리드 펄스(RDp)를 생성한다. 도 2에 도시된 상기 리드 펄스 생성부(100)는 도 1에 도시된 상기 리드 펄스 생성부(100)와 동일하게 구성되고, 동작할 수 있다.The read pulse generator 100 generates a read pulse RDp in response to the read command RD and the clock signal CLK. The read pulse generator 100 illustrated in FIG. 2 may be configured and operate in the same manner as the read pulse generator 100 illustrated in FIG. 1.

상기 가변 지연부(200)는 상기 리드 펄스(RDp)를 가변 지연 신호(Del<0:3>)에 따라 가변 지연하여 지연 리드 펄스(RDpd)로서 출력한다. 상기 가변 지연 신호(Del<0:3>)는 상기 가변 지연 동작의 지연 시간을 달리하기 위해 복수 비트의 신호로서 사용될 수 있다. 도 1 에는 4 비트의 신호로서 예시 되었다. 상기 가변 지연 신호(Del<0:3>)는 테스트 모드 신호로서 사용될 수 있다. 도 2에 도시된 상기 가변 지연부(200)는 도 2에 도시된 상기 가변 지연부(200)와 동일하게 구성되고, 동작할 수 있다.The variable delay unit 200 variably delays the read pulse RDp according to the variable delay signal Del <0: 3> and outputs the delayed pulse RDpd. The variable delay signal Del <0: 3> may be used as a signal of a plurality of bits to vary the delay time of the variable delay operation. 1 is illustrated as a 4 bit signal. The variable delay signal Del <0: 3> may be used as a test mode signal. The variable delay unit 200 illustrated in FIG. 2 may be configured and operate in the same manner as the variable delay unit 200 illustrated in FIG. 2.

도 2에 도시된 상기 출력 인에이블 신호 생성 회로는 한정하려는 것은 아니지만 두 개의 펄스 신호에 대응되는 상기 제 1 감지 출력부(310) 및 상기 제 2 감지 출력부(320)를 포함하여 구성되었다. The output enable signal generation circuit illustrated in FIG. 2 is not limited, but includes the first sensing output unit 310 and the second sensing output unit 320 corresponding to two pulse signals.

상기 제 1 감지 출력부(310)는 제 1 펄스 신호(pul1)에 따라 상기 지연 리드 펄스(RDpd)를 감지하고, 감지한 결과에 따라 상기 제 1 출력 인에이블 신호(OE1)를 생성한다. The first sensing output unit 310 detects the delayed read pulse RDpd according to the first pulse signal pul1, and generates the first output enable signal OE1 according to the detected result.

상기 제 2 감지 출력부(320)는 상기 제 1 출력 인에이블 신호(OE1) 및 제 2 펄스(pul2)에 응답하여 제 2 출력 인에이블 신호(OE2)를 생성한다. The second sensing output unit 320 generates a second output enable signal OE2 in response to the first output enable signal OE1 and the second pulse pul2.

상기 제 1 펄스 신호(pul1)는 제 1 DLL 클럭(FCLKDLL)에 응답하여 활성화되는 신호이고, 상기 제 2 펄스 신호(pul2)는 제 1 DLL 클럭(RCLKDLL)에 응답하여 활성화되는 신호이다. 상기 제 1 및 제 2 감지 출력부(310, 320)는 일반적인 감지 회로 및 증폭 회로를 포함하여 구성될 수 있다.The first pulse signal pul1 is a signal activated in response to the first DLL clock FCLKDLL, and the second pulse signal pul2 is a signal activated in response to the first DLL clock RCLKDLL. The first and second sensing output units 310 and 320 may include a general sensing circuit and an amplifying circuit.

도 2에 도시된 상기 출력 인에이블 신호 생성 회로는 도 1에 도시된 상기 출력 인에이블 신호 생성 회로처럼, 상기 가변 지연부(200)가 가변 지연 동작을 수행함으로써 상기 지연 리드 펄스(RDpd)를 생성하므로, 상기 지연 리드 펄스(RDpd) 및 상기 제 1 펄스 신호(pul1)의 타이밍 마진을 개선할 수 있다.The output enable signal generation circuit shown in FIG. 2 generates the delayed read pulse RDpd by performing the variable delay operation by the variable delay unit 200, like the output enable signal generation circuit shown in FIG. 1. Therefore, timing margins of the delayed read pulse RDpd and the first pulse signal pul1 may be improved.

상기 가변 지연부(200)의 가변 지연 시간은 상기 지연 리드 펄스(RDpd) 및 상기 제 1 펄스 신호(pul1)의 타이밍 마진을 고려하여 설정하는 것이 바람직하다. 도 2에 도시된 것처럼, 상기 가변 지연부(200), 상기 제 1 감지 출력부(310) 및 상기 제 2 감지 출력부(320)는 서로 직렬 연결 구성이기 때문이다. 상기 제 2 감지 출력부(320)가 수신하는 상기 제 2 펄스 신호(pul2)는 PVT 변화에 대해 상기 제 1 펄스 신호(pul1)와 같은 영향을 받으므로, 상기 제 1 감지 출력부(310)가 정상적으로 동작하여 상기 제 1 출력 인에이블 신호(OE1)를 생성한다는 것은 상기 제 2 감지 출력부(320)도 정상적으로 동작하여 상기 제 2 출력 인에이블 신호(OE2)를 생성한다고 볼 수 있다.The variable delay time of the variable delay unit 200 may be set in consideration of timing margins of the delay read pulse RDpd and the first pulse signal pul1. As shown in FIG. 2, the variable delay unit 200, the first sensing output unit 310, and the second sensing output unit 320 are connected to each other in series. Since the second pulse signal pul2 received by the second sensing output unit 320 is influenced by the same as the first pulse signal pul1 with respect to the PVT change, the first sensing output unit 310 is The normal operation of generating the first output enable signal OE1 may be regarded as the second sensing output unit 320 also operating normally to generate the second output enable signal OE2.

또한 앞에서 언급된 것처럼, 상기 제 1 펄스 신호(pul1)는 제 1 DLL 클럭(FCLKDLL)에 응답하여 활성화되는 신호, 상기 제 2 펄스 신호(pul2)는 제 2 DLL 클럭(RCLKDLL)에 응답하여 활성화되는 신호를 사용하여 구성될 수 있다. 도 2에 도시된 것처럼, 상기 출력 인에이블 신호 생성 회로는 제 1 펄스 생성부(410) 및 제 2 펄스 생성부(420)를 더 포함하여 구성될 수 있다.Also as mentioned above, the first pulse signal pul1 is activated in response to the first DLL clock FCLKDLL, and the second pulse signal pul2 is activated in response to the second DLL clock RCLKDLL. It can be configured using a signal. As illustrated in FIG. 2, the output enable signal generation circuit may further include a first pulse generator 410 and a second pulse generator 420.

상기 제 1 펄스 생성부(410)는 상기 제 1 DLL 클럭(FCLKDLL)에 응답하여 상기 제 1 펄스(pul1)를 생성한다. The first pulse generator 410 generates the first pulse pul1 in response to the first DLL clock FCLKDLL.

상기 제 2 펄스 생성부(420)는 상기 제 2 DLL 클럭(RCLKDLL)에 응답하여 상기 제 2 펄스(pul2)를 생성한다. 상기 제 1 펄스 생성부(410) 및 상기 제 2 펄스 생성부(420)는 일반적인 펄스 생성 회로를 포함하여 구성될 수 있다.The second pulse generator 420 generates the second pulse pul2 in response to the second DLL clock RCLKDLL. The first pulse generator 410 and the second pulse generator 420 may be configured to include a general pulse generation circuit.

도 3은 도 2에 도시된 상기 출력 인에이블 신호 생성 회로에 대한 신호 파형도이다.3 is a signal waveform diagram of the output enable signal generation circuit shown in FIG. 2.

도 3에 도시된 것처럼, 상기 클럭 신호(CLK)가 활성화되면, 상기 리드 펄스 생성부(100)는 상기 리드 커맨드(RD)의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 리드 펄스(RDp)를 생성한다.As shown in FIG. 3, when the clock signal CLK is activated, the read pulse generator 100 detects activation of the read command RD and detects the read pulse RDp having a predetermined pulse width. Create

또한 상기 가변 지연부(200)는 상기 가변 지연 신호(Del<0:3>)에 따라 상기 리드 펄스(RDp)를 가변 지연하여 상기 지연 리드 펄스(RDpd)를 생성한다. 도 3에 상기 지연 리드 펄스(RDpd)가 가변 지연될 수 있음이 도시되어 있다.The variable delay unit 200 variably delays the read pulse RDp according to the variable delay signal Del <0: 3> to generate the delayed read pulse RDpd. 3, the delay read pulse RDpd may be variably delayed.

도 3을 참조하면, 상기 제 1 펄스 신호(pul1)가 한정하려는 것은 아니지만 2 회 활성화됨이 도시되어 있다. 설명의 편의를 위해 (a) 및 (b)로서 도시하였다.Referring to FIG. 3, it is shown that the first pulse signal pul1 is not intended to be limited but is activated twice. It is shown as (a) and (b) for convenience of description.

설계자의 의도는 상기 지연 리드 펄스(RDpd)가 상기 (a) 및 (b) 의 활성화 시점 사이에 활성화되는 것이라고 가정한다(도 3의 지연 리드 펄스(RDpd) 실선 파형 참조). PVT 변화에 따라 상기 지연 리드 펄스(RDpd)가 도 3의 점선으로 도시된 것처럼 상기 (a)보다 먼저 활성화된다면, 상기 제 1 출력 인에이블 신호(OE1)는 상기 (a)에 응답하여 활성화된다. 이에 따라 상기 제 1 및 제 2 출력 인에이블 신호(OE1, OE2)는 도 3의 점선으로 도시된 것처럼 의도보다 한 주기 먼저 활성화된다. 이러한 오류를 카스 레이턴시 실패(CAS Latency Fail)라고 한다.The designer's intention assumes that the delayed read pulse RDpd is activated between the activation points of (a) and (b) (see the delayed read pulse RDpd solid line waveform in Fig. 3). If the delayed read pulse RDpd is activated before the step (a) as shown by the dotted line in FIG. 3 according to the PVT change, the first output enable signal OE1 is activated in response to the step (a). Accordingly, the first and second output enable signals OE1 and OE2 are activated one cycle before the intention as shown by the dotted line in FIG. 3. This error is called CAS Latency Fail.

도 3에 도시된 것처럼, 상기 가변 지연부(200)가 상기 가변 지연 신호(Del<0:3>)에 따라 상기 지연 리드 펄스(RDpd)를 실선 파형이 되도록 생성함에 따라 상기 제 1 출력 인에이블 신호(OE1)는 (b)의 활성화 시점에 응답하여 활성화될 수 있다. 또한 상기 제 2 출력 인에이블 신호(OE2)는 상기 제 2 펄스 신호(pul2)의 두 번째 활성화 시점(도 3의 (d) 참조)에 응답하여 활성화될 수 있다.As shown in FIG. 3, the first output enable as the variable delay unit 200 generates the delay read pulse RDpd in a solid line according to the variable delay signal Del <0: 3>. Signal OE1 may be activated in response to the activation time of (b). In addition, the second output enable signal OE2 may be activated in response to a second activation time of the second pulse signal pul2 (see FIG. 3D).

이처럼, 본 발명의 다른 실시예에 따른 출력 인에이블 신호 생성 회로는 상기 가변 지연부(200)까 가변 지연동작을 수행함으로써 상기 지연 리드 펄스 (RDpd) 및 상기 제 1 펄스 신호(pul1)의 타이밍 마진을 개선할 수 있다.As described above, the output enable signal generation circuit according to another embodiment of the present invention performs a variable delay operation to the variable delay unit 200 to perform timing margins of the delayed read pulse RDpd and the first pulse signal pul1. Can be improved.

도 4는 도 1 및 도 2에 도시된 상기 가변 지연부(200)의 일 실시예에 따른 개략적인 도면이다. 4 is a schematic diagram of an exemplary embodiment of the variable delay unit 200 illustrated in FIGS. 1 and 2.

위에서 언급한 것처럼, 상기 가변 지연부(200)는 상기 리드 펄스(RDp)를 상기 가변 지연 신호(Del<0:3>)에 따라 가변 지연하여 상기 지연 리드 펄스(RDpd)를 생성한다.As mentioned above, the variable delay unit 200 variably delays the read pulse RDp according to the variable delay signal Del <0: 3> to generate the delayed read pulse RDpd.

도 4에 도시된 상기 가변 지연부(200)는 상기 가변 지연 신호(Del<0:3>)의 모든 비트가 0으로 비활성화된 경우 및 상기 가변 지연 신호(Del<0:3>)의 한 비트만 1이고 나머지 비트가 0인 경우들에 따라 5 개의 서로 다른 지연 시간을 갖는 상기 지연 리드 펄스(RDpd)를 생성하도록 구성되었다.The variable delay unit 200 illustrated in FIG. 4 is configured when all bits of the variable delay signal Del <0: 3> are deactivated to 0 and one bit of the variable delay signal Del <0: 3>. And configured to generate the delay read pulse RDpd with five different delay times in some cases where only 1 and the remaining bits are zero.

여기서, 본 발명의 실시예에 따른 출력 인에이블 신호에 대한 타이밍 마진을 보다 효율적으로 하기 위해, 상기 지연 리드 펄스(RDpd)는 상기 5 개의 서로 다른 지연 시간 중에서 세 번째로 긴 지연 시간 값을 기본 지연 시간으로 갖고, PVT 변화에 따라 나머지 지연 시간들 중 하나를 갖도록 구성하는 것이 바람직하다. 도 4에 도시된 상기 가변 지연부(200)는 이러한 특징을 구현하도록 구성되었다.Here, in order to more efficiently make the timing margin for the output enable signal according to the embodiment of the present invention, the delay read pulse RDpd may be based on the third longest delay time value among the five different delay times. It is desirable to have time and configure it to have one of the remaining delay times as the PVT changes. The variable delay unit 200 shown in FIG. 4 is configured to implement this feature.

도 4에 도시된 상기 가변 지연부(200)는 제 1 내지 제 5 딜레이 회로(210~250) 및 기본 신호 생성부(260)를 포함하여 구성될 수 있다.The variable delay unit 200 illustrated in FIG. 4 may include first to fifth delay circuits 210 to 250 and a basic signal generator 260.

도 4에 도시된 상기 가변 지연부(200)는 상기 가변 지연 신호(Del<0:3>)의 네 비트 중 어느 비트가 활성화되는 지 또는 상기 가변 지연 신호(Del<0:3>)의 네 비트가 모두 0인 지에 따라 상기 리드 펄스(RDp)가 제 1 내지 제 5 딜레이 회로(210~250) 중 몇 개의 딜레이 회로를 거쳐서 상기 지연 리드 펄스(RDpd)로서 출력되는 지가 결정되는 방식으로 구성되어있다. 이러한 구성은 당업자에 의해 용이하게 실시될 수 있는 구성이므로 상세한 설명은 생략한다. The variable delay unit 200 illustrated in FIG. 4 may determine which of four bits of the variable delay signal Del <0: 3> is activated or four bits of the variable delay signal Del <0: 3>. The read pulse RDp is outputted as the delayed read pulse RDpd through some of the first to fifth delay circuits 210 to 250 according to whether the bits are all zeros. have. Since this configuration is a configuration that can be easily implemented by those skilled in the art, a detailed description thereof will be omitted.

또한 도 4에 도시된 상기 가변 지연부(200)는 서로 다른 5 개의 지연 시간으로 상기 리드 펄스(RDp)를 가변 지연하도록 구성되었지만, 이러한 것은 일 실시예로서 예시된 것이다. 상기 가변 지연부(200)의 가변 지연 동작이 서로 다른 5 개의 지연시간을 갖는 것이 본 발명의 권리 범위를 제한하지 않음을 명시한다. In addition, although the variable delay unit 200 shown in FIG. 4 is configured to variably delay the read pulse RDp with five different delay times, this is illustrated as an embodiment. It is noted that the variable delay operation of the variable delay unit 200 having five different delay times does not limit the scope of the present invention.

예를 들어 상기 가변 지연부(200)는 서로 다른 3 개의 지연 시간으로 상기 리드 펄스(RDp)를 가변 지연하도록 구성될 수 있다. 이러한 경우 상기 지연 리드 펄스(RDpd)는 상기 3 개의 서로 다른 지연 시간 중에서 두 번째로 긴 지연 시간 값을 기본 지연 시간으로 갖고, PVT 변화에 따라 나머지 지연 시간들 중 하나를 갖도록 구성하는 것이 바람직하다.For example, the variable delay unit 200 may be configured to variably delay the read pulse RDp with three different delay times. In this case, it is preferable that the delay read pulse RDpd has a second longest delay time value among the three different delay times as a basic delay time, and has one of the remaining delay times according to the PVT change.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 리드 펄스 생성부 200: 가변 지연부
210: 제 1 딜레이 회로 220: 제 2 딜레이 회로
230: 제 3 딜레이 회로 240: 제 4 딜레이 회로
250: 제 5 딜레이 회로 260: 기본 신호 생성부
300: 감지 출력부 310: 제 1 감지 출력부
320: 제 2 감지 출력부 410: 제 1 펄스 생성부
420: 제 2 펄스 생성부100: read pulse generator 200: variable delay unit
210: first delay circuit 220: second delay circuit
230: third delay circuit 240: fourth delay circuit
250: fifth delay circuit 260: basic signal generator
300: sensing output unit 310: first sensing output unit
320: second sensing output unit 410: first pulse generating unit
420: second pulse generator

Claims (11)

리드 커맨드 및 클럭 신호에 응답하여 리드 펄스를 생성하는 리드 펄스 생성부;
상기 리드 펄스를 가변 지연 신호에 따라 가변 지연하여 지연 리드 펄스로서 출력하는 가변 지연부; 및
펄스 신호에 따라 상기 지연 리드 펄스를 감지하고, 감지된 결과에 따라 출력 인에이블 신호를 생성하는 감지 출력부를 포함하는 출력 인에이블 신호 생성 회로.A read pulse generator generating a read pulse in response to a read command and a clock signal;
A variable delay unit for delaying the read pulse according to a variable delay signal and outputting the read pulse as a delay read pulse; And
And a sensing output unit for sensing the delayed read pulse according to a pulse signal and generating an output enable signal according to the detected result. 제 1 항에 있어서,
상기 가변 지연부의 지연 시간의 평균 값은 상기 클럭 신호의 반 주기인 출력 인에이블 신호 생성 회로.The method of claim 1,
And an average value of delay time of the variable delay unit is a half period of the clock signal. 제 2 항에 있어서,
상기 가변 지연부는 서로 다른 3 개의 지연 시간으로 상기 리드 펄스를 가변지연하고,
상기 3 개의 지연 시간 중 두 번째로 긴 지연 시간은 상기 클럭 신호의 반 주기인 출력 인에이블 신호 생성 회로.The method of claim 2,
The variable delay unit variably delays the read pulse with three different delay times,
And a second longest delay time of said three delay times is a half period of said clock signal. 제 1 항에 있어서,
상기 리드 펄스 생성부는 상기 클럭 신호에 응답하여 상기 리드 커맨드의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 리드 펄스를 생성하는 출력 인에이블 신호 생성 회로.The method of claim 1,
And the read pulse generator detects activation of the read command in response to the clock signal and generates the read pulse having a predetermined pulse width. 리드 커맨드 및 클럭 신호에 응답하여 리드 펄스를 생성하는 리드 펄스 생성부;
상기 리드 펄스를 가변 지연 신호에 따라 가변 지연하여 지연 리드 펄스로서 출력하는 가변 지연부;
제 1 펄스에 따라 상기 지연 리드 펄스를 감지하고, 감지된 결과에 따라 제 1 출력 인에이블 신호를 생성하는 제 1 감지 출력부
상기 제 1 출력 인에이블 신호 및 제 2 펄스에 응답하여 제 2 출력 인에이블 신호를 생성하는 제 2 감지 출력부를 포함하는 출력 인에이블 신호 생성 회로.A read pulse generator generating a read pulse in response to a read command and a clock signal;
A variable delay unit for delaying the read pulse according to a variable delay signal and outputting the read pulse as a delay read pulse;
A first sensing output unit configured to sense the delayed read pulse according to a first pulse and generate a first output enable signal according to the sensed result
And a second sensing output unit configured to generate a second output enable signal in response to the first output enable signal and the second pulse. 제 5 항에 있어서,
상기 가변 지연부의 지연 시간의 평균 값은 상기 클럭 신호의 반 주기인 출력 인에이블 신호 생성 회로.The method of claim 5, wherein
And an average value of delay time of the variable delay unit is a half period of the clock signal. 제 6 항에 있어서,
상기 가변 지연부는 서로 다른 3 개의 지연 시간으로 상기 리드 펄스를 가변지연하고,
상기 3 개의 지연 시간 중 두 번째로 긴 지연 시간은 상기 클럭 신호의 반 주기인 출력 인에이블 신호 생성 회로.The method according to claim 6,
The variable delay unit variably delays the read pulse with three different delay times,
And a second longest delay time of said three delay times is a half period of said clock signal. 제 5 항에 있어서,
상기 리드 펄스 생성부는 상기 클럭 신호에 응답하여 상기 리드 커맨드의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 리드 펄스를 생성하는 출력 인에이블 신호 생성 회로.The method of claim 5, wherein
And the read pulse generator detects activation of the read command in response to the clock signal and generates the read pulse having a predetermined pulse width. 제 5 항에 있어서,
상기 제 1 감지 출력부는 상기 제 1 펄스 신호에 응답하여 상기 지연 리드 펄스 신호의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 제 1 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성 회로.The method of claim 5, wherein
And the first sensing output unit senses activation of the delayed read pulse signal in response to the first pulse signal, and generates the first output enable signal having a predetermined pulse width. 제 5 항에 있어서,
상기 제 2 감지 출력부는 상기 제 2 펄스 신호에 응답하여 상기 제 1 출력 인에이블 신호의 활성화를 감지하고, 소정 펄스 폭을 갖는 상기 제 2 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성 회로.The method of claim 5, wherein
And the second sensing output unit detects activation of the first output enable signal in response to the second pulse signal, and generates the second output enable signal having a predetermined pulse width. 제 5 항에 있어서,
제 1 DLL 클럭에 응답하여 상기 제 1 펄스를 생성하는 제 1 펄스 생성부; 및
제 2 DLL 클럭에 응답하여 상기 제 2 펄스를 생성하는 제 2 펄스 생성부를 더 포함하는 출력 인에이블 신호 생성 회로.The method of claim 5, wherein
A first pulse generator configured to generate the first pulse in response to a first DLL clock; And
And a second pulse generator configured to generate the second pulse in response to a second DLL clock.
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