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KR20120076406A - Internal clock generating circuit - Google Patents

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KR20120076406A
KR20120076406A KR1020100137924A KR20100137924A KR20120076406A KR 20120076406 A KR20120076406 A KR 20120076406A KR 1020100137924 A KR1020100137924 A KR 1020100137924A KR 20100137924 A KR20100137924 A KR 20100137924A KR 20120076406 A KR20120076406 A KR 20120076406A
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KR
South Korea
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clock
enable signal
read
write
light
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Ceased
Application number
KR1020100137924A
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Korean (ko)
Inventor
이경하
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Abstract

내부클럭생성회로는 리드동작구간 동안 인에이블되는 리드클럭 인에이블신호를 생성하고, 라이트 동작구간동안 인에이블되는 라이트클럭 인에이블신호를 생성하는 클럭인에이블 신호생성부 및 상기 리드클럭 인에이블신호에 응답하여 상기 리드동작구간 동안 인에이블되는 리드 클럭을 생성하고, 상기 라이트클럭 인에이블신호에 응답하여 상기 라이트동작구간동안 인에이블되는 라이트 클럭을 생성하는 내부클럭생성부를 포함한다.The internal clock generation circuit generates a read clock enable signal that is enabled during a read operation period, and a clock enable signal generation unit and a read clock enable signal that generate a light clock enable signal that is enabled during a write operation period. And an internal clock generator configured to generate a read clock that is enabled during the read operation period and to generate a write clock that is enabled during the write operation period in response to the light clock enable signal.

Figure P1020100137924
Figure P1020100137924

Description

내부클럭 생성회로{INTERNAL CLOCK GENERATING CIRCUIT}Internal clock generation circuit {INTERNAL CLOCK GENERATING CIRCUIT}

본 발명은 내부클럭 생성회로에 관한 것이다.The present invention relates to an internal clock generation circuit.

기술발전에 의해 점차 대용량화하는 반도체 메모리장치의 동작속도를 더욱 고속화하기 위해, 메모리컨트롤러(Memory Controller)로부터 공급되는 클럭에 동기하여 동작하는 동기식(synchronous) 반도체 메모리장치가 제안되었다.In order to further speed up the operation speed of the semiconductor memory device, which is gradually increasing in size due to the development of technology, a synchronous semiconductor memory device which operates in synchronization with a clock supplied from a memory controller has been proposed.

비동기식 반도체 메모리장치의 경우 클럭의 입력이 필요없이 로우 어드레스 스트로브신호 및 컬럼 어드레스 스트로브신호에 따라 내부 회로들의 동작이 인에이블되어 리드/라이트동작을 수행하도록 되어 있었는데 반해, 동기식 반도체 메모리장치의 경우에는 클럭에 동기 되어 내부 회로들이 동작하여 비동기식보다 더욱 고속동작에 적합한 구조를 이루고 있다. 더욱이 중앙처리장치(CPU)의 초고속화는 동기식 반도체 메모리장치를 더욱 요구하게 되었고, 그 발전 추세는 현재 DDR(Double Data Rate)이나 Rambus DRAM과 같은 초고속 동기식 반도체메모리장치에까지 이르고 있다.In the case of the asynchronous semiconductor memory device, the internal circuits are enabled according to the row address strobe signal and the column address strobe signal to perform read / write operations without requiring a clock input. Internal circuits operate in synchronization with the module, making it suitable for high speed operation rather than asynchronous operation. In addition, the ultra-high speed of the central processing unit (CPU) has required more synchronous semiconductor memory device, the development trend is now reaching the ultra-fast synchronous semiconductor memory device such as Double Data Rate (DDR) or Rambus DRAM.

한편, 동기식 반도체 메모리장치는 클럭(Clock)에 동기 하여 동작하게 되는데, 클럭(Clock)은 반도체 메모리장치의 내부 회로들에 사용되도록 내부클럭으로 바뀌어 사용되며, 이를 위해 내부클럭생성회로(Internal clock generating circuit)를 구비하게 되었다.On the other hand, the synchronous semiconductor memory device operates in synchronization with a clock (Clock), the clock (Clock) is used by changing the internal clock to be used in the internal circuits of the semiconductor memory device, for this purpose an internal clock generating circuit (Internal clock generating circuit) circuit).

도 1은 종래기술에 따른 내부클럭 생성회로의 블럭도이다.1 is a block diagram of an internal clock generation circuit according to the prior art.

도 1에 도시된 바와 같이, 내부클럭 생성회로(1)는 스탠바이(Standby) 상태에서 디스에이블되는 라스아이들신호(RAS_IDLE)에 응답하여 내부클럭(ICLK)을 디스에이블시키고, 엑티브(Active) 상태에서 인에이블되는 라스아이들신호(RAS_IDLE)에 응답하여 외부클럭(CLK)을 버퍼링하여 내부클럭(ICLK)으로 사용한다. As shown in FIG. 1, the internal clock generation circuit 1 disables the internal clock ICLK in response to the erase idle signal RAS_IDLE disabled in the standby state, and in the active state. The external clock CLK is buffered in response to the enabled idle signal RAS_IDLE and used as the internal clock ICLK.

하지만, 이와 같은 구성의 내부클럭 생성회로(1)는 엑티브(Active) 상태 이후 새로운 커맨드의 입력이 없이 엑티브(Active) 상태가 유지되는 엑티브-스탠바이(Active-standby) 상태로 동작하는 경우 내부클럭(ICLK)의 토글링 현상으로 불필요한 전류소모가 발생한다.
However, the internal clock generation circuit 1 having such a configuration operates in an active-standby state in which an active state is maintained after an active state without input of a new command. Toggling of ICLK) causes unnecessary current consumption.

따라서, 본 발명은 리드동작구간 동안 리드클럭을 생성하고, 라이트 동작구간 동안 라이트클럭을 생성하여 불필요한 클럭 토글링에 의한 전류소모량을 줄이는 내부클럭 생성회로를 개시한다.Accordingly, the present invention discloses an internal clock generation circuit that generates a read clock during the read operation period and generates a write clock during the write operation period to reduce the current consumption due to unnecessary clock toggling.

이를 위해, 본 발명은 리드동작구간 동안 인에이블되는 리드클럭 인에이블신호를 생성하고, 라이트 동작구간동안 인에이블되는 라이트클럭 인에이블신호를 생성하는 클럭인에이블 신호생성부 및 상기 리드클럭 인에이블신호에 응답하여 상기 리드동작구간 동안 인에이블되는 리드 클럭을 생성하고, 상기 라이트클럭 인에이블신호에 응답하여 상기 라이트동작구간동안 인에이블되는 라이트 클럭을 생성하는 내부클럭생성부를 포함하는 내부클럭 생성회로를 제공한다.
To this end, the present invention generates a read clock enable signal that is enabled during a read operation period, and a clock enable signal generation unit and a read clock enable signal that generate a light clock enable signal that is enabled during a write operation period. An internal clock generation circuit including an internal clock generation unit configured to generate a read clock enabled during the read operation period in response to the read operation, and generate a write clock enabled during the write operation period in response to the write clock enable signal; to provide.

도 1 은 종래기술에 따른 내부클럭 생성회로의 구성을 도시한 블럭도이다.
도 2 는 본 발명의 일 실시예에 따른 내부클럭 생성회로를 도시한 블럭도이다.
도 3 은 도 2에 도시된 리드클럭인에이블 신호생성부의 회로도이다.
도 4 는 도 2에 도시된 라이트클럭인에이블 신호생성부의 회로도이다.
도 5 는 도 2에 도시된 리드클럭생성부의 회로도이다.
도 6 은 도 2에 도시된 라이트클럭생성부의 회로도이다.
도 7 은 리드동작구간 동안 인에이블되는 리드클럭의 타이밍도이다.
도 8 은 라이트동작구간 동안 인에이블되는 라이트클럭의 타이밍도이다.1 is a block diagram showing the configuration of an internal clock generation circuit according to the prior art.
2 is a block diagram illustrating an internal clock generation circuit according to an embodiment of the present invention.
FIG. 3 is a circuit diagram of the lead clock enable signal generation unit shown in FIG. 2.
FIG. 4 is a circuit diagram of the light clock enable signal generation unit shown in FIG. 2.
FIG. 5 is a circuit diagram of the lead clock generation unit shown in FIG. 2.
FIG. 6 is a circuit diagram of the light clock generation unit shown in FIG. 2.
7 is a timing diagram of a lead clock enabled during a read operation period.
8 is a timing diagram of the light clock enabled during the write operation period.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도 2 는 본 발명의 일 실시예에 따른 내부클럭 생성회로를 도시한 블럭도이다.2 is a block diagram illustrating an internal clock generation circuit according to an embodiment of the present invention.

내부클럭 생성회로는, 도 2에 도시된 바와 같이, 클럭인에이블 신호생성부(10), 내부클럭생성부(20) 및 제어부(30)를 포함한다.As illustrated in FIG. 2, the internal clock generation circuit includes a clock enable signal generation unit 10, an internal clock generation unit 20, and a controller 30.

클럭인에이블 신호생성부(10)는, 리드클럭인에이블 신호생성부(11) 및 라이트클럭인에이블 신호생성부(12)를 포함한다.The clock enable signal generation unit 10 includes a read clock enable signal generation unit 11 and a light clock enable signal generation unit 12.

리드클럭인에이블 신호생성부(11)는, 도 3에 도시된 바와 같이, 리드커맨드(RD_CMD) 및 모드레지스터리드커맨드(MRR_CMD)를 입력받아 부정논리합 연산하여 출력하는 제1 논리소자(NR10), 리드데이터 인에이블신호(RD_DATA_EN)를 반전 버퍼링하여 출력하는 제1 버퍼(IV10) 및 제1 논리소자(NR10) 및 제1 버퍼(IV10)의 출력신호를 입력받아 부정 논리곱 연산을 수행하여 리드클럭인에이블신호(RD_CLK_EN)를 생성하는 제2 논리소자(ND10)를 포함한다. 리드클럭인에이블 신호생성부(11)는 리드커맨드(RD_CMD) 또는 모드레지스터리드커맨드(MRR_CMD)가 입력되는 경우 리드클럭인에이블신호(RD_CLK_EN)를 로직하이레벨로 인에이블시키고, 리드동작구간 동안 리드데이터인에이블신호(RD_DATA_EN)가 로직하이레벨로 인에이블되는 경우 리드클럭인에이블신호(RD_CLK_EN)를 로직하이레벨로 인에이블시킨다.As shown in FIG. 3, the read clock enable signal generation unit 11 receives the read command RD_CMD and the mode register read command MRR_CMD, and performs a negative logic sum operation to output the first logic device NR10, A read clock is performed by performing an AND logic operation by receiving an output signal of the first buffer IV10 and the first logic element NR10 and the first buffer IV10 that inverts and buffers the read data enable signal RD_DATA_EN. The second logic element ND10 generates the enable signal RD_CLK_EN. The lead clock enable signal generation unit 11 enables the read clock enable signal RD_CLK_EN to a logic high level when the lead command RD_CMD or the mode register read command MRR_CMD is input, and leads the lead during the read operation period. When the data enable signal RD_DATA_EN is enabled at the logic high level, the read clock enable signal RD_CLK_EN is enabled at the logic high level.

라이트클럭인에이블 신호생성부(12)는, 도 4에 도시된 바와 같이, 클럭시프팅부(120) 및 제1 논리부(121)를 포함한다.As illustrated in FIG. 4, the light clock enable signal generator 12 includes a clock shifting unit 120 and a first logic unit 121.

클럭시프팅부(120)는 라이트클럭(WT_CLK)에 응답하여 라이트데이터인에이블신호(WT_DATA_EN)를 소정구간 지연하여 클럭시프팅신호(CLK_SH)를 생성하고, 제1 논리부(121)는 클럭시프팅신호(CLK_SH), 라이트커맨드(WT_CMD) 및 라이트데이터 인에이블신호(WT_DATA_EN)를 입력받아 논리합 연산을 수행하여 라이트클럭인에이블신호(WT_CLK_EN)를 출력한다. 라이트클럭인에이블신호생성부(12)는 라이트커맨드(WT_CMD) 및 라이트데이터인에이블신호(WT_DATA_EN)가 입력되는 경우 라이트클럭인에이블신호(WT_CLK_EN)를 로직하이레벨로 인에이블시키고, 라이트동작구간 이후 로직하이레벨로 생성되는 클럭시프팅신호(CLK_SH)에 따라 라이트클럭인에이블신호(WT_CLK_EN)를 로직하이레벨로 인에이블시킨다. 여기서, 클럭시프팅신호(CLK_SH)가 인에이블되는 구간은 라이트동작구간 이후 tWR(Write Recovery time)보다 긴 구간 동안 설정되는 것이 바람직하다. 또한, 라이트데이터인에이블신호(WT_DATA_EN)는 라이트동작구간 동안 로직하이레벨로 인에이블되는 신호이다.The clock shifting unit 120 generates the clock shifting signal CLK_SH by delaying the write data enable signal WT_DATA_EN by a predetermined period in response to the write clock WT_CLK, and the first logic unit 121 performs clock shifting. The signal CLK_SH, the write command WT_CMD, and the write data enable signal WT_DATA_EN are input to perform an OR operation to output the light clock enable signal WT_CLK_EN. The light clock enable signal generation unit 12 enables the light clock enable signal WT_CLK_EN to a logic high level when the light command WT_CMD and the write data enable signal WT_DATA_EN are input, and after the write operation period, The write clock enable signal WT_CLK_EN is enabled to the logic high level according to the clock shifting signal CLK_SH generated at the logic high level. Here, the section in which the clock shifting signal CLK_SH is enabled is preferably set for a section longer than the write recovery time (tWR) after the write operation section. The write data enable signal WT_DATA_EN is a signal that is enabled at a logic high level during the write operation period.

내부클럭생성부(20)는 리드클럭 생성부(21) 및 라이트클럭 생성부(22)를 포함한다. The internal clock generator 20 includes a lead clock generator 21 and a light clock generator 22.

리드클럭 생성부(21)는, 도 5에 도시된 바와 같이, 외부클럭(CLK)을 소정구간 지연하여 출력하는 제1 지연부(210) 및 리드클럭 인에이블신호(RD_CLK_EN)와 제1 지연부(210)의 출력신호를 논리곱 연산을 수행하여 리드클럭(RD_CLK)을 생성하는 제2 논리부(211)를 포함한다. 리드클럭 생성부(21)는 리드클럭인에이블신호(RD_CLK_EN)가 로직하이레벨로 인에이블되는 경우 외부클럭(CLK)을 버퍼링하여 리드클럭(RD_CLK)을 인에이블시키고, 리드클럭인에이블신호(RD_CLK_EN)가 로직로우레벨로 디스에이블되는 경우 리드클럭(RD_CLK)을 로직로우레벨로 디스에이블시킨다.As illustrated in FIG. 5, the read clock generator 21 may include a first delay unit 210 and a read clock enable signal RD_CLK_EN and a first delay unit configured to delay and output an external clock CLK by a predetermined period. The second logic unit 211 generates a read clock RD_CLK by performing an AND operation on the output signal of 210. When the read clock enable signal RD_CLK_EN is enabled at the logic high level, the read clock generator 21 buffers the external clock CLK to enable the read clock RD_CLK and leads the read clock enable signal RD_CLK_EN. ) Is disabled at the logic low level, the read clock RD_CLK is disabled at the logic low level.

라이트클럭 생성부(22)는, 도 6에 도시된 바와 같이, 외부클럭(CLK)을 소정구간 지연하여 출력하는 제2 지연부(220) 및 라이트클럭 인에이블신호(WT_CLK_EN)와 제2 지연부(220)의 출력신호를 논리곱 연산을 수행하여 라이트클럭(WT_CLK)을 생성하는 제3 논리부(221)를 포함한다. 라이트클럭생성부(22)는 라이트클럭인에이블신호(WT_CLK_EN)가 로직하이레벨로 인에이블되는 경우 외부클럭(CLK)을 버퍼링하여 라이트클럭(WT_CLK)을 인에이블시키고, 라이트클럭인에이블신호(WT_CLK_EN)가 로직로우레벨로 디스에이블되는 경우 라이트클럭(WT_CLK)을 로직로우레벨로 디스에이블시킨다.As illustrated in FIG. 6, the light clock generator 22 may include a second delay unit 220, a light clock enable signal WT_CLK_EN, and a second delay unit configured to delay and output the external clock CLK by a predetermined period. And a third logic unit 221 that generates the light clock WT_CLK by performing an AND operation on the output signal of 220. When the light clock enable signal WT_CLK_EN is enabled at a logic high level, the light clock generator 22 buffers the external clock CLK to enable the light clock WT_CLK and the light clock enable signal WT_CLK_EN. ) Is disabled at the logic low level, the light clock WT_CLK is disabled at the logic low level.

제어부(30)는 리드제어부(31) 및 라이트제어부(32)를 포함한다.The control unit 30 includes a read control unit 31 and a light control unit 32.

리드제어부(31)는 리드동작구간 동안 인에이블되는 리드클럭(RD_CLK)에 응답하여 제어되고, 라이트제어부(32)는 라이트동작구간 동안 인에이블되는 라이트클럭(WT_CLK)에 응답하여 제어된다.The read control unit 31 is controlled in response to the lead clock RD_CLK enabled during the read operation period, and the write control unit 32 is controlled in response to the light clock WT_CLK enabled during the write operation period.

이상 살펴본 내부클럭 생성회로의 동작을 도 7 및 도 8을 통하여 리드동작구간 및 라이트동작구간을 구분하여 설명하면 다음과 같다.The operation of the internal clock generation circuit described above will be described with reference to the read operation section and the write operation section through FIGS. 7 and 8 as follows.

도 7은 리드동작구간 동안 인에이블되는 리드클럭의 타이밍도이다.7 is a timing diagram of a lead clock enabled during a read operation period.

우선, t1 시점에 리드커맨드(RD_CMD)가 입력되면, 리드클럭인에이블 신호생성부(11)의 제1 논리소자(NR10)는 리드커맨드(RD_CMD) 및 모드레지스터리드커맨드(MRR_CMD)를 입력받아 부정논리합 연산을 수행하여 출력신호를 로직로우레벨로 출력하고, 제1 버퍼(IV10)는 리드동작 구간에서 로직하이레벨로 인에이블되는 리드데이터인에이블신호(RD_DATA_EN)를 반전 버퍼링하여 로직로우레벨을 출력한다. 제2 논리소자(ND10)는 t1 시점에 제1 논리소자(NR10)와 제1 버퍼(IV10)의 출력을 입력받아 리드클럭인에이블신호(RD_CLK_EN)를 로직하이레벨로 출력하고, 리드커맨드(RD_CMD) 및 리드데이터 인에이블신호(RD_DATA_EN)가 로직로우레벨로 생성되는 t2시점에 리드클럭인에이블신호(RD_CLK_EN)를 로직로우레벨로 생성한다.First, when the lead command RD_CMD is input at the time t1, the first logic element NR10 of the lead clock enable signal generation unit 11 receives the lead command RD_CMD and the mode register read command MRR_CMD, and is negative. Outputs the output signal at a logic low level by performing a logical sum operation, and the first buffer IV10 inverts and buffers the read data enable signal RD_DATA_EN enabled at the logic high level in the read operation period to output a logic low level. do. The second logic device ND10 receives the outputs of the first logic device NR10 and the first buffer IV10 at a time t1, outputs the read clock enable signal RD_CLK_EN to a logic high level, and reads the read command RD_CMD. ) And the read clock enable signal RD_CLK_EN is generated at a logic low level at a time t2 when the read data enable signal RD_DATA_EN is generated at a logic low level.

리드클럭생성부(21)의 제1 논리부(211)는 t1시점에 로직하이레벨로 생성되는 리드클럭인에이블신호(RD_CLK_EN)와 외부클럭(CLK)을 버퍼링하여 출력하는 제1 지연부(210)의 출력을 논리곱 연산을 수행하여 리드클럭(RD_CLK)을 인에이블시키고, t2 시점에 로직로우레벨로 생성되는 리드클럭인에이블신호(RD_CLK_EN)와 외부클럭(CLK)을 버퍼링하여 출력하는 제1 지연부(210)의 출력을 논리곱 연산을 수행하여 리드클럭(RD_CLK)을 디스에이블시킨다.The first logic unit 211 of the read clock generator 21 buffers and outputs the read clock enable signal RD_CLK_EN and the external clock CLK generated at a logic high level at time t1. The first clock for buffering and outputting the read clock enable signal RD_CLK_EN and the external clock CLK generated at a logic low level at a time t2 by performing an AND operation on the output of the " The read clock RD_CLK is disabled by performing an AND operation on the output of the delay unit 210.

또한, 모드레지스터리드커맨드(MRR_CMD)가 입력되어 모드레지스터리드동작으로 동작하는 경우, 모드레지스터리드동작 구간 동안 인에이블되는 리드클럭(RD_CLK)은 리드동작구간 동안 인에이블되는 리드클럭(RD_CLK)과 동일한 시점에 인에이블되고, 동일한 시점에 디스에이블되므로 구체적인 설명은 생략한다.In addition, when the mode register read command MRR_CMD is input to operate in the mode register read operation, the lead clock RD_CLK enabled during the mode register read operation period is the same as the lead clock RD_CLK enabled during the read operation period. Since it is enabled at the time point and disabled at the same time point, a detailed description thereof will be omitted.

즉, 리드클럭(RD_CLK)은 리드동작구간 또는 모드레지스터 리드구간인 t1 시점부터 t2시점까지 인에이블되어 제어부(30)의 리드제어부(31)의 동작을 제어한다.That is, the read clock RD_CLK is enabled from a time point t1 to a time point t2 which is a read operation period or a mode register lead period to control the operation of the read control unit 31 of the controller 30.

도 8은 라이트동작 구간동안 인에이블되는 라이트클럭의 타이밍도이다.8 is a timing diagram of a light clock enabled during the write operation period.

우선, t11 시점에 라이트커맨드(WT_CMD)가 입력되면, 라이트클럭인에이블 신호생성부(12)의 클럭시프팅부(120)는 라이트클럭(WT_CLK)에 응답하여 라이트데이터인에이블신호(WT_DATA_EN)를 지연하여 라이트동작구간 이후 tWR(Write Recovery Time)보다 긴 구간 동안 로직하이레벨로 인에이블되는 클럭시프팅신호(CLK_SH)를 생성한다. 제1 논리부(121)는 클럭시프팅신호(CLK_SH)와 라이트커맨드(WT_CMD) 및 라이트동작구간에서 로직하이레벨로 인에이블되는 라이트데이터인에이블신호(WT_DATA_EN)를 논리합 연산을 수행하여 라이트클럭인에이블신호(WT_CLK_EN)를 로직하이레벨로 생성한다. 제1 논리부(121)는 t12 시점에 라이트동작구간 이후 tWR(Write Recovery Time)이 지난 시점에서 로직로우레벨로 디스에이블되는 클럭시프팅신호(CLK_SH)와 로직로우레벨의 라이트커맨드(WT_CMD) 및 라이트동작 구간 이후 로직로우레벨로 디스에이블되는 라이트데이터 인에이블신호(WT_DATA_EN)를 논리합 연산을 수행하여 라이트클럭 인에이블신호(WT_CLK_EN)를 디스에이블시킨다.First, when the light command WT_CMD is input at the time t11, the clock shifting unit 120 of the light clock enable signal generation unit 12 delays the write data enable signal WT_DATA_EN in response to the light clock WT_CLK. As a result, the clock shifting signal CLK_SH is generated which is enabled at a logic high level for a period longer than tWR (Write Recovery Time) after the write operation period. The first logic unit 121 performs a logical sum operation on the clock shifting signal CLK_SH, the write command WT_CMD, and the write data enable signal WT_DATA_EN enabled at the logic high level in the write operation section to perform a light clock-in operation. The enable signal WT_CLK_EN is generated at a logic high level. The first logic unit 121 is configured to disable the clock shifting signal CLK_SH and the logic low level write command WT_CMD, which are disabled at a logic low level after tWR (Write Recovery Time) after the write operation period at time t12. The write clock enable signal WT_CLK_EN is disabled by performing a logical sum operation on the write data enable signal WT_DATA_EN which is disabled at the logic low level after the write operation period.

라이트클럭생성부(22)의 제2 논리부(221)는 t11시점에 로직하이레벨로 생성되는 라이트클럭인에이블신호(WT_CLK_EN)와 외부클럭(CLK)을 버퍼링하여 출력하는 제2 지연부(220)의 출력을 논리곱 연산을 수행하여 라이트클럭(WT_CLK)을 인에이블시키고, t12 시점에 로직로우레벨로 생성되는 라이트클럭인에이블신호(WT_CLK_EN)와 외부클럭(CLK)을 버퍼링하여 출력하는 제2 지연부(220)의 출력을 논리곱 연산을 수행하여 라이트클럭(WT_CLK)을 디스에이블시킨다.The second logic unit 221 of the light clock generator 22 buffers and outputs the light clock enable signal WT_CLK_EN and the external clock CLK generated at a logic high level at time t11 220. A second operation of buffering and outputting the light clock enable signal WT_CLK_EN and the external clock CLK generated at a logic low level at a time t12 The write clock WT_CLK is disabled by performing an AND operation on the output of the delay unit 220.

즉, 라이트클럭(WT_CLK)은 라이트동작구간과 tWR(Write Recovery Time)보다 긴 구간 동안인 t11 시점부터 t12시점까지 인에이블되어 제어부(30)의 라이트제어부(32)의 동작을 제어한다.That is, the light clock WT_CLK is enabled from the time t11 to the time t12 during the write operation period and the period longer than the write recovery time (tWR) to control the operation of the light control unit 32 of the controller 30.

이상 살펴본 바와 같이 본 실시예의 내부클럭 생성회로는 리드동작 구간 동안 인에이블되는 리드클럭(RD_CLK)과 라이트동작 구간과 tWR(Write Recovery Time)보다 긴 구간 동안 인에이블되는 라이트클럭(WT_CLK)을 생성하여 엑티브스탠바이(Active-standby) 상태에서 내부클럭이 토글링 되지않아 불필요한 전류소모량을 줄일 수 있다.
As described above, the internal clock generation circuit of the present embodiment generates the read clock RD_CLK enabled during the read operation period and the write clock WT_CLK enabled during the write operation period and longer than the write recovery time (tWR). In active-standby mode, the internal clock is not toggled, reducing unnecessary current consumption.

10. 클럭인에이블 신호생성부 11. 리드클럭인에이블 신호생성부
12. 라이트클럭인에이블 신호생성부 20. 내부클럭 생성부
21. 리드클럭 생성부 22. 라이트클럭 생성부
30.제어부 31. 리드제어부
32. 라이트제어부 120. 클럭시프팅부
121. 제1 논리부 210. 제1 지연부
211. 제2 논리부 220. 제2 지연부
221. 제3 논리부10. Clock enable signal generator 11. Lead clock enable signal generator
12. Light clock enable signal generator 20. Internal clock generator
21. Lead Clock Generator 22. Light Clock Generator
30. Controller 31. Lead controller
32. Light control unit 120. Clock shifting unit
121. The first logic unit 210. The first delay unit
211. Second logic unit 220. Second delay unit
221.The third logic part

Claims (11)

리드동작구간 동안 인에이블되는 리드클럭 인에이블신호를 생성하고, 라이트 동작구간동안 인에이블되는 라이트클럭 인에이블신호를 생성하는 클럭인에이블 신호생성부; 및
상기 리드클럭 인에이블신호에 응답하여 상기 리드동작구간 동안 인에이블되는 리드 클럭을 생성하고, 상기 라이트클럭 인에이블신호에 응답하여 상기 라이트동작구간동안 인에이블되는 라이트 클럭을 생성하는 내부클럭생성부를 포함하는 내부클럭 생성회로.
A clock enable signal generation unit configured to generate a read clock enable signal enabled during the read operation period and to generate a write clock enable signal enabled during the write operation period; And
An internal clock generation unit configured to generate a read clock enabled during the read operation period in response to the read clock enable signal, and generate a write clock enabled during the write operation period in response to the light clock enable signal. Internal clock generation circuit.
제 1 항에 있어서, 상기 클럭인에이블신호 생성부는
리드커맨드 또는 모드레지스터리드커맨드에 응답하여 리드데이터 인에이블신호를 버퍼링하여 상기 리드클럭 인에이블신호를 생성하는 리드클럭인에이블 신호생성부; 및
라이트커맨드 및 라이트클럭에 응답하여 라이트데이터 인에이블신호를 버퍼링하여 상기 라이트클럭 인에이블신호를 생성하는 라이트클럭인에이블 신호생성부를 포함하는 내부클럭 생성회로.
The method of claim 1, wherein the clock enable signal generator
A read clock enable signal generator configured to generate a read clock enable signal by buffering a read data enable signal in response to a read command or a mode register read command; And
And a light clock enable signal generation unit configured to buffer the write data enable signal and generate the light clock enable signal in response to a light command and a light clock.
제 2 항에 있어서, 상기 리드데이터 인에이블신호는 상기 리드커맨드의 입력 시점부터 상기 리드동작구간이 종료되는 시점까지 인에이블되는 내부클럭 생성회로.
The internal clock generation circuit of claim 2, wherein the read data enable signal is enabled from an input time point of the lead command to a time point when the read operation period ends.
제 2 항에 있어서, 상기 라이트데이터 인에이블신호는 상기 라이트커맨드 입력 시점부터 상기 라이트동작구간이 종료되는 시점까지 인에이블되는 내부클럭 생성회로.
The internal clock generation circuit of claim 2, wherein the write data enable signal is enabled from the write command input time until the write operation period ends.
제 2 항에 있어서, 상기 리드클럭인에이블 신호생성부는
상기 리드커맨드 및 상기 모드레지스터 리드커맨드를 부정논리합 연산을 수행하여 출력하는 제1 논리소자;
상기 리드데이터 인에이블신호를 반전 버퍼링하여 출력하는 제1 버퍼; 및
상기 제1 논리소자의 출력과 상기 제1 버퍼의 출력을 부정 논리곱 연산을 수행하여 리드클럭인에이블신호를 출력하는 제2 논리소자를 포함하는 내부클럭 생성회로.
The method of claim 2, wherein the lead clock enable signal generation unit
A first logic device configured to perform an NOR operation on the lead command and the mode register lead command;
A first buffer for inverting and buffering the read data enable signal; And
And a second logic element configured to perform a negative AND operation on the output of the first logic element and the output of the first buffer to output a read clock enable signal.
제 2 항에 있어서, 상기 라이트클럭인에이블 신호생성부는
상기 라이트 클럭에 응답하여 상기 라이트데이터 인에이블신호를 소정구간 지연하여 클럭시프팅신호를 생성하는 클럭시프팅부; 및
상기 클럭시프팅신호와 상기 라이트커맨드 및 상기 라이트데이터 인에이블신호를 논리합 연산을 수행하여 라이트클럭 인에이블신호를 생성하는 제1 논리부를 포함하는 내부클럭 생성회로.
The method of claim 2, wherein the light clock enable signal generation unit
A clock shifting unit generating a clock shifting signal by delaying the write data enable signal by a predetermined period in response to the write clock; And
And a first logic unit configured to generate a light clock enable signal by performing a logical sum operation on the clock shifting signal, the write command, and the write data enable signal.
제 1 항에 있어서, 상기 내부클럭생성부는
상기 리드클럭 인에이블신호에 응답하여 외부클럭을 버퍼링하여 상기 리드 클럭을 생성하는 리드클럭생성부; 및
상기 라이트클럭 인에이블신호에 응답하여 상기 외부클럭을 버퍼링하여 상기 라이트 클럭을 생성하는 라이트클럭생성부를 포함하는 내부클럭 생성회로.
The method of claim 1, wherein the internal clock generation unit
A read clock generator configured to generate the read clock by buffering an external clock in response to the read clock enable signal; And
And a light clock generation unit configured to generate the light clock by buffering the external clock in response to the light clock enable signal.
제 7 항에 있어서, 상기 리드클럭생성부는
상기 외부클럭을 소정구간 지연하여 출력하는 제1 지연부; 및
상기 제1 지연부의 출력과 상기 리드클럭인에이블신호를 논리곱 연산을 수행하여 상기 리드 클럭을 생성하는 제2 논리부를 포함하는 내부클럭 생성회로.
The method of claim 7, wherein the lead clock generation unit
A first delay unit outputting the external clock by delaying a predetermined interval; And
And a second logic unit configured to generate the read clock by performing an AND operation on the output of the first delay unit and the read clock enable signal.
제 7 항에 있어서, 상기 라이트클럭생성부는
상기 외부클럭을 소정구간 지연하여 출력하는 제2 지연부; 및
상기 제2 지연부의 출력과 상기 라이트클럭 인에이블신호를 논리곱 연산을 수행하여 라이트 클럭을 생성하는 제3 논리부를 포함하는 내부클럭 생성회로.
The method of claim 7, wherein the light clock generating unit
A second delay unit outputting the external clock by delaying a predetermined interval; And
And a third logic unit configured to generate a write clock by performing an AND operation on the output of the second delay unit and the light clock enable signal.
제 1 항에 있어서, 상기 리드 클럭 및 상기 라이트 클럭에 응답하여 리드동작 및 라이트동작을 제어하는 제어부를 더 포함하는 내부클럭 생성회로.
The internal clock generation circuit of claim 1, further comprising a controller configured to control a read operation and a write operation in response to the read clock and the write clock.
제 10 항에 있어서, 상기 제어부는
상기 리드 클럭에 응답하여 상기 리드동작을 제어하는 리드제어부; 및
상기 라이트 클럭에 응답하여 상기 라이트동작을 제어하는 라이트제어부를 포함하는 내부클럭 생성회로.
The method of claim 10, wherein the control unit
A read control unit controlling the read operation in response to the read clock; And
And a light controller configured to control the write operation in response to the write clock.
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