KR20120065609A

KR20120065609A - Semiconductor light emitting device, manufacturing method of the same and light emitting apparataus

Info

Publication number: KR20120065609A
Application number: KR1020100126821A
Authority: KR
Inventors: 박태영; 김민호; 차남구; 이성숙; 신윤희; 손철수
Original assignee: 삼성엘이디 주식회사
Priority date: 2010-12-13
Filing date: 2010-12-13
Publication date: 2012-06-21

Abstract

본 발명은 반도체 발광소자, 반도체 발광소자 제조방법 및 발광장치에 관한 것으로서, 적어도 하나의 제1 관통홀을 구비하는 기판과, 상기 기판 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 활성층과, 상기 활성층 상에 형성된 n형 산화아연 반도체층과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 일부에 형성된 제1 전극과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 다른 일부로부터 형성되며, 적어도 상기 p형 질화물 반도체층 및 상기 활성층의 일부가 제거되어 상기 n형 산화아연 반도체층이 노출되도록 형성된 제2 관통홀 및 상기 제2 관통홀에 의하여 노출된 상기 n형 산화아연 반도체층의 하면에 형성된 제2 전극을 포함하는 반도체 발광소자를 제공한다.
본 발명의 일 실시 예에 의할 경우, 가공성이 우수하며 대면적에서 한번에 많은 수의 소자를 얻기에 적합한 기판을 이용하여 결정 품질과 광 추출 효율이 향상된 반도체 발광소자를 얻을 수 있다.The present invention relates to a semiconductor light emitting device, a method for manufacturing a semiconductor light emitting device, and a light emitting device, comprising: a substrate having at least one first through hole, a p-type nitride semiconductor layer formed on the substrate, and the p-type nitride semiconductor layer An active layer formed on the active layer, an n-type zinc oxide semiconductor layer formed on the active layer, a first electrode formed on a portion of a lower surface of the p-type nitride semiconductor layer exposed by the through hole, and exposed by the through hole. A second through hole and the second through hole formed from another portion of the lower surface of the p-type nitride semiconductor layer, the at least part of the p-type nitride semiconductor layer and the active layer being removed to expose the n-type zinc oxide semiconductor layer; A semiconductor light emitting device including a second electrode formed on a bottom surface of the n-type zinc oxide semiconductor layer exposed by a hole is provided.
According to an embodiment of the present invention, a semiconductor light emitting device having improved processability and improved crystal quality and light extraction efficiency may be obtained using a substrate that is excellent in workability and suitable for obtaining a large number of devices at a large area at one time.

Description

Semiconductor light emitting device, method and method for manufacturing light emitting device {Semiconductor light emitting device, manufacturing method of the same and light emitting apparataus}

본 발명은 반도체 발광소자, 반도체 발광소자 제조방법 및 발광장치에 관한 것이다.The present invention relates to a semiconductor light emitting device, a method for manufacturing a semiconductor light emitting device, and a light emitting device.

반도체 발광소자의 일 종인 발광다이오드(LED)는 전류가 가해지면 p, n형 반도체의 접합 부분에서 전자와 정공의 재결합에 기하여, 다양한 색상의 빛을 발생시킬 수 있는 반도체 장치이다. 이러한 반도체 발광소자는 필라멘트에 기초한 발광소자에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성, 높은 진동 저항 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 특히, 최근에는, 청색 계열의 단파장 영역의 빛을 발광할 수 있는 III족 질화물 반도체가 각광을 받고 있다.
A light emitting diode (LED), which is a kind of semiconductor light emitting device, is a semiconductor device capable of generating light of various colors based on recombination of electrons and holes at junctions of p and n type semiconductors when current is applied thereto. Such semiconductor light emitting devices have a number of advantages, such as long lifespan, low power supply, excellent initial driving characteristics, high vibration resistance, etc., compared to filament based light emitting devices. In particular, in recent years, group III nitride semiconductors capable of emitting light in a blue series short wavelength region have been in the spotlight.

이러한 III족 질화물 반도체를 이용한 발광소자는 기판 상에 n형 및 p형 질화물 반도체층과 그 사이에 형성된 활성층을 구비하는 발광구조물을 성장시킴으로써 얻어지며, 이 경우, 질화물 반도체의 성장용 기판으로 사파이어 기판이 일반적으로 이용되고 있다. 사파이어 기판은 육각롬보형 구조로서 질화물 박막의 성장이 비교적 용이하며, 고온에서 안정한 장점이 있다.
The light emitting device using the group III nitride semiconductor is obtained by growing a light emitting structure having an n-type and p-type nitride semiconductor layer and an active layer formed therebetween on the substrate, in this case, a sapphire substrate as a substrate for growth of the nitride semiconductor This is commonly used. The sapphire substrate has a hexagonal laminar structure that is relatively easy to grow a nitride thin film, and has the advantage of being stable at high temperatures.

그러나, 사파이어(α-Al₂O₃) 기판의 경우, 경도가 높아 가공성이 떨어진다. 또한, 사파이어 기판은 상대적으로 고가로서 실용적으로 사용되는 기판의 경우, 면적이 비교적 작기 때문에 한번에 많은 수의 소자를 제조하는 데에 한계가 있다. 구체적으로, 형광등과 같은 기존 광원을 대체하기 위해서는 제조비용에 관련된 효율이 크게 향상되어야 할 필요가 있으므로, 이를 위하여 기판의 대구경화가 고려될 수 있다. 현재 보편적으로 사용되는 사파이어 기판은 비교적 사이즈(주로 2"와 3")가 작으므로, 양산성이 낮다는 문제가 있다. 이러한 문제를 해결하기 위해서, 사파이어 기판을 실리콘(Si) 기판과 같은 저가이면서 대구경화가 가능한 다른 웨이퍼로 대체하는 방안이 연구되고 있다.However, sapphire (α-Al ₂ O ₃₎ For the substrate, the hardness is high, processability is inferior. In addition, a sapphire substrate is relatively expensive, and in the case of a practically used substrate, since the area is relatively small, there is a limit in manufacturing a large number of devices at one time. Specifically, in order to replace an existing light source such as a fluorescent lamp, the efficiency related to the manufacturing cost needs to be greatly improved. For this purpose, a large diameter of the substrate may be considered. Sapphire substrates commonly used at present are relatively small in size (mainly 2 " and 3 "), so there is a problem in that mass production is low. In order to solve this problem, a method of replacing a sapphire substrate with another wafer having a low cost and large diameter such as a silicon (Si) substrate has been studied.

본 발명의 일 목적은 가공성이 우수하며 대면적에서 한번에 많은 수의 소자를 얻기에 적합한 기판을 이용하여 결정 품질과 광 추출 효율이 향상된 반도체 발광소자를 제공하는 것에 있다. An object of the present invention is to provide a semiconductor light emitting device having excellent workability and improved crystal quality and light extraction efficiency by using a substrate suitable for obtaining a large number of devices at a large area at a time.

또한, 본 발명의 다른 목적은 상기와 같은 구조를 갖는 반도체 발광소자를 효율적으로 제조할 수 있는 방법을 제공하는 것에 있다.Another object of the present invention is to provide a method for efficiently manufacturing a semiconductor light emitting device having the above structure.

또한, 본 발명의 또 다른 목적은 상기와 같은 구조를 갖는 반도체 발광소자를 이용한 발광장치를 제공하는 것에 있다.Further, another object of the present invention is to provide a light emitting device using a semiconductor light emitting device having the above structure.

상기와 같은 과제를 해결하기 위하여, 본 발명의 일 측면은,In order to solve the above problems, an aspect of the present invention,

적어도 하나의 제1 관통홀을 구비하는 기판과, 상기 기판 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 활성층과, 상기 활성층 상에 형성된 n형 산화아연 반도체층과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 일부에 형성된 제1 전극과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 다른 일부로부터 형성되며, 적어도 상기 p형 질화물 반도체층 및 상기 활성층의 일부가 제거되어 상기 n형 산화아연 반도체층이 노출되도록 형성된 제2 관통홀 및 상기 제2 관통홀에 의하여 노출된 상기 n형 산화아연 반도체층의 하면에 형성된 제2 전극을 포함하는 반도체 발광소자를 제공한다.
A substrate having at least one first through hole, a p-type nitride semiconductor layer formed on the substrate, an active layer formed on the p-type nitride semiconductor layer, an n-type zinc oxide semiconductor layer formed on the active layer, A first electrode formed on a portion of a lower surface of the p-type nitride semiconductor layer exposed by the through-hole, and a lower portion of the lower surface of the p-type nitride semiconductor layer exposed by the through-hole; A second through hole formed to remove the nitride semiconductor layer and a portion of the active layer to expose the n-type zinc oxide semiconductor layer, and a second electrode formed on a bottom surface of the n-type zinc oxide semiconductor layer exposed by the second through hole. It provides a semiconductor light emitting device comprising a.

본 발명의 일 실시 예에서, 상기 기판의 측면에는 요철이 형성될 수 있다.In one embodiment of the present invention, irregularities may be formed on the side of the substrate.

본 발명의 일 실시 예에서, 상기 p형 질화물 반도체층의 하면 중 상기 관통홀에 의하여 노출된 면의 적어도 일부에는 요철이 형성될 수 있다.In one embodiment of the present invention, irregularities may be formed in at least a portion of the lower surface of the p-type nitride semiconductor layer exposed by the through hole.

이 경우, 상기 제1 전극은 상기 요철에 대응하는 형상을 갖도록 형성될 수 있다.In this case, the first electrode may be formed to have a shape corresponding to the unevenness.

본 발명의 일 실시 예에서, 상기 기판은 전기 전도성을 가질 수 있다.In one embodiment of the present invention, the substrate may have electrical conductivity.

본 발명의 일 실시 예에서, 상기 기판은 실리콘(Si) 기판일 수 있다.In one embodiment of the present invention, the substrate may be a silicon (Si) substrate.

본 발명의 일 실시 예에서, 상기 기판과 상기 p형 질화물 반도체층 사이에 형성된 오믹컨택부를 더 포함할 수 있다.In an embodiment of the present disclosure, the semiconductor device may further include an ohmic contact portion formed between the substrate and the p-type nitride semiconductor layer.

이 경우, 상기 오믹컨택부는 고도핑 n형 질화물 반도체층을 포함할 수 있다.In this case, the ohmic contact part may include a highly doped n-type nitride semiconductor layer.

또한, 상기 오믹컨택부는 InN, InGaN 및 InGaN/GaN 중 적어도 하나의 구조를 포함할 수 있다.In addition, the ohmic contact unit may include at least one of InN, InGaN, and InGaN / GaN.

본 발명의 일 실시 예에서, 상기 기판 및 상기 p형 질화물 반도체층 사이 중 적어도 일부 영역에 형성된 버퍼부를 더 포함할 수 있다.In one embodiment of the present invention, the substrate and the p-type nitride semiconductor layer may further include a buffer formed in at least a portion of the region.

이 경우, 상기 버퍼부는 상기 기판 상에 형성된 핵생성층 및 상기 핵생성층 상에 형성되며 상기 핵생성층보다 격자 상수가 큰 물질로 이루어진 응력보상층을 포함할 수 있다.In this case, the buffer unit may include a nucleation layer formed on the substrate and a stress compensation layer formed on the nucleation layer and having a larger lattice constant than the nucleation layer.

이 경우, 상기 핵생성층은 Al함유 질화물 반도체로 이루어지며, 상기 응력보상층은 상기 핵생성층보다 Al함유량이 낮거나 Al을 함유하지 않은 질화물 반도체로 이루어질 수 있다.In this case, the nucleation layer is made of an Al-containing nitride semiconductor, and the stress compensation layer may be made of a nitride semiconductor having a lower Al content or no Al than the nucleation layer.

또한, 상기 핵생성층은 상기 기판 상에 형성된 제1 질화물 반도체층 및 상기 제1 질화물 반도체층보다 격자 상수가 크고 상기 응력보상층보다 격자 상수가 작은 물질로 이루어진 제2 질화물 반도체층을 포함할 수 있으며, 이 경우, 상기 제1 질화물 반도체층은 AlN로 이루어지고, 상기 제2 질화물 반도체층은 Al_xGa_(1-x)N (0<x<1)으로 이루어지며, 상기 응력보상층은 GaN으로 이루어질 수 있다.In addition, the nucleation layer may include a first nitride semiconductor layer formed on the substrate and a second nitride semiconductor layer made of a material having a lattice constant greater than that of the first nitride semiconductor layer and having a smaller lattice constant than the stress compensation layer. In this case, the first nitride semiconductor layer is made of AlN, the second nitride semiconductor layer is made of Al _x Ga _(1-x) N (0 <x <1), the stress compensation layer is GaN Can be made.

또한, 상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층에 가까운 영역이 상기 응력보상층에 가까운 영역보다 Al함량이 더 많을 수 있다.The second nitride semiconductor layer may have a higher Al content than a region close to the stress compensation layer in a region close to the first nitride semiconductor layer.

또한, 상기 응력보상층은 언도프된 GaN으로 이루어질 수 있다.In addition, the stress compensation layer may be made of undoped GaN.

또한, 상기 버퍼부는 상기 핵생성층 및 상기 응력보상층 사이에 배치된 다공성 마스크층을 더 포함할 수 있다.In addition, the buffer unit may further include a porous mask layer disposed between the nucleation layer and the stress compensation layer.

이와 달리, 상기 응력보상층은 두께 방향으로 상부 및 하부층으로 나뉘며, 상기 버퍼부는 상기 상부 및 하부층 사이에 배치된 다공성 마스크층을 더 포함할 수도 있다.In contrast, the stress compensation layer is divided into upper and lower layers in a thickness direction, and the buffer unit may further include a porous mask layer disposed between the upper and lower layers.

이 경우, 상기 다공성 마스크층은 실리콘 질화물로 이루어질 수 있다.In this case, the porous mask layer may be made of silicon nitride.

또한, 상기 버퍼부는 상기 응력보상층 상에 상기 응력보상층과 다른 물질로 이루어진 중간층을 더 포함할 수 있으며, 이 경우, 상기 응력보상층은 GaN으로 이루어지며, 상기 중간층은 Al_xGa_(1-x)N (0<x≤1)으로 이루어질 수 있다.In addition, the buffer part may further include an intermediate layer made of a material different from the stress compensation layer on the stress compensation layer, in this case, the stress compensation layer is made of GaN, the intermediate layer is Al _x Ga _{(1- x)} N (0 <x≤1).

또한, 상기 버퍼부는 상기 중간층 상에 형성되며, 상기 중간층과 다른 물질로 이루어진 추가적인 질화물층을 더 포함할 수 있으며, 이 경우, 상기 추가적인 질화물층은 GaN으로 이루어질 수 있다.In addition, the buffer part is formed on the intermediate layer, and may further include an additional nitride layer made of a material different from the intermediate layer, in this case, the additional nitride layer may be made of GaN.

본 발명의 일 실시 예에서, 상기 제1 전극은 링 형상을 가지며, 상기 p형 질화물 반도체층의 하부에서 보았을 때 상기 제1 전극은 상기 제2 전극을 둘러싸도록 형성될 수 있다.In one embodiment of the present invention, the first electrode has a ring shape, and when viewed from the bottom of the p-type nitride semiconductor layer, the first electrode may be formed to surround the second electrode.

본 발명의 일 실시 예에서, 상기 제2 전극은 상기 제2 관통홀을 매립할 수 있다.In one embodiment of the present invention, the second electrode may fill the second through hole.

본 발명의 일 실시 예에서, 상기 기판 및 상기 p형 질화물 반도체층 사이 중 적어도 일부 영역에 형성된 반사부를 더 포함할 수 있다.In one embodiment of the present invention, the substrate and the p-type nitride semiconductor layer may further include a reflector formed in at least a portion of the region.

이 경우, 상기 반사부는 DBR 구조를 가질 수 있다.In this case, the reflector may have a DBR structure.

본 발명의 일 실시 예에서, 상기 기판은 복수의 관통홀을 구비하며, 상기 제1 전극은 상기 기판의 표면을 따라 형성될 수 있다.
In one embodiment of the present invention, the substrate has a plurality of through holes, the first electrode may be formed along the surface of the substrate.

한편, 본 발명의 다른 측면은,On the other hand, another aspect of the present invention,

기판 상에 p형 질화물 반도체층, 활성층 및 n형 산화아연 반도체층을 순차적으로 성장시켜 발광구조물을 형성하는 단계와, 상기 기판에 제1 관통홀을 형성하여 상기 p형 질화물 반도체층의 하면 중 적어도 일부를 노출시키는 단계와, 상기 제1 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면으로부터 상기 p형 질화물 반도체층 및 상기 활성층을 일부 제거하여 상기 n형 산화아연 반도체층을 노출시키는 제2 관통홀을 형성하는 단계와, 상기 제1 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면에 제1 전극을 형성하는 단계 및 상기 제2 관통홀에 의하여 노출된 상기 n형 산화아연 반도체층의 하면에 제2 전극을 형성하는 단계를 포함하는 반도체 발광소자 제조방법을 제공한다.
Sequentially growing a p-type nitride semiconductor layer, an active layer and an n-type zinc oxide semiconductor layer on a substrate to form a light emitting structure, and forming a first through hole in the substrate to form at least a lower surface of the p-type nitride semiconductor layer. Exposing a portion and exposing the n-type zinc oxide semiconductor layer by partially removing the p-type nitride semiconductor layer and the active layer from a lower surface of the p-type nitride semiconductor layer exposed by the first through hole. Forming a through hole, forming a first electrode on a bottom surface of the p-type nitride semiconductor layer exposed by the first through hole, and forming the n-type zinc oxide semiconductor layer exposed by the second through hole. It provides a method for manufacturing a semiconductor light emitting device comprising the step of forming a second electrode on the bottom.

본 발명의 일 실시 예에서, 상기 p형 질화물 반도체층을 성장시키는 단계 전에 상기 기판 상에 오믹컨택부를 형성하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method may further include forming an ohmic contact portion on the substrate before growing the p-type nitride semiconductor layer.

본 발명의 일 실시 예에서, 상기 p형 질화물 반도체층을 성장시키는 단계 전에 상기 기판 상에 버퍼부를 형성하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method may further include forming a buffer unit on the substrate before growing the p-type nitride semiconductor layer.

본 발명의 일 실시 예에서, 상기 p형 질화물 반도체층을 성장시키는 단계 전에 상기 기판 상에 반사부를 형성하는 단계를 더 포함할 수 있다.In an embodiment of the present disclosure, the method may further include forming a reflector on the substrate before growing the p-type nitride semiconductor layer.

이 경우, 상기 p형 질화물 반도체층의 하면을 노출시키는 단계는 상기 반사부에 관통홀을 형성하는 단계를 포함할 수 있다.In this case, exposing the bottom surface of the p-type nitride semiconductor layer may include forming a through hole in the reflecting portion.

또한, 상기 반사부를 형성하는 단계는 상기 반사부가 상기 관통홀 주변 영역에만 위치하도록 실행될 수 있다.In addition, the forming of the reflector may be performed such that the reflector is located only in a region around the through hole.

본 발명의 일 실시 예에서, 상기 n형 산화아연 반도체층을 성장시키는 단계는 상기 p형 질화물 반도체층을 성장시키는 단계보다 낮은 온도에서 실행될 수 있다.In an embodiment of the present disclosure, growing the n-type zinc oxide semiconductor layer may be performed at a lower temperature than growing the p-type nitride semiconductor layer.

본 발명의 일 실시 예에서, 상기 n형 산화아연 반도체층을 성장시키는 단계는 700℃ 이하의 온도에서 실행될 수 있다.
In an embodiment of the present disclosure, the growing of the n-type zinc oxide semiconductor layer may be performed at a temperature of 700 ° C. or less.

한편, 본 발명의 또 다른 측면은,On the other hand, another aspect of the present invention,

상면에 형성된 제1 및 제2 돌출부와, 제1 및 제2 단자 패턴을 구비하는 모듈 기판 및 적어도 하나의 제1 관통홀을 구비하는 기판과, 상기 기판 상에 형성된 p형 질화물 반도체층과, 상기 p형 질화물 반도체층 상에 형성된 활성층과, 상기 활성층 상에 형성된 n형 산화아연 반도체층과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 일부에 형성된 제1 전극과, 상기 관통홀에 의하여 노출된 상기 p형 질화물 반도체층의 하면 중 다른 일부로부터 형성되며, 적어도 상기 p형 질화물 반도체층 및 상기 활성층의 일부가 제거되어 상기 n형 산화아연 반도체층이 노출되도록 형성된 제2 관통홀 및 상기 제2 관통홀에 의하여 노출된 상기 n형 산화아연 반도체층의 하면에 형성된 제2 전극을 포함하는 반도체 발광소자를 포함하며, 상기 반도체 발광소자는 상기 제1 및 제2 돌출부에 각각 상기 제1 및 제2 관통홀이 결합되도록 상기 모듈 기판 상에 배치된 것을 특징으로 하는 발광장치를 제공한다.
A first substrate having a first protrusion and a second protrusion formed on an upper surface thereof, a module substrate having first and second terminal patterns and at least one first through hole, a p-type nitride semiconductor layer formed on the substrate, and an active layer formed on the p-type nitride semiconductor layer, an n-type zinc oxide semiconductor layer formed on the active layer, a first electrode formed on a part of a lower surface of the p-type nitride semiconductor layer exposed by the through hole, and the through A second through hole formed from another portion of the lower surface of the p-type nitride semiconductor layer exposed by the hole, and at least a portion of the p-type nitride semiconductor layer and the active layer is removed to expose the n-type zinc oxide semiconductor layer And a second electrode formed on a bottom surface of the n-type zinc oxide semiconductor layer exposed by the second through hole. Provides a light emitting device, characterized in that disposed on the module substrate so that the first and second through-hole respectively coupled to said first and second projections.

본 발명의 일 실시 예에서, 상기 제1 및 제2 단자 패턴은 각각 상기 제1 및 제2 돌출부에 형성될 수 있다.In one embodiment of the present invention, the first and second terminal patterns may be formed in the first and second protrusions, respectively.

이 경우, 상기 모듈 기판은 상기 제1 및 제2 단자 패턴과 각각 연결되며, 상기 제1 및 제2 돌출부 내부에 각각 형성된 제1 및 제2 배선 구조를 더 구비할 수 있다.In this case, the module substrate may further include first and second wiring structures respectively connected to the first and second terminal patterns and respectively formed in the first and second protrusions.

또한, 상기 모듈 기판은 상기 제1 및 제2 단자 패턴과 각각 연결되며, 상기 제1 및 제2 돌출부의 표면을 따라 각각 형성된 제1 및 제2 배선 구조를 더 구비할 수 있다.In addition, the module substrate may further include first and second wiring structures connected to the first and second terminal patterns, respectively, and formed along surfaces of the first and second protrusions, respectively.

본 발명의 일 실시 예에서, 상기 제1 및 제2 돌출부 중 적어도 하나는 상부로 갈수록 면적이 줄어들도록 상기 모듈 기판의 상면에 대하여 기울어진 측면을 가질 수 있다.In one embodiment of the present invention, at least one of the first and second protrusions may have a side inclined with respect to the upper surface of the module substrate so that the area is reduced toward the top.

본 발명의 일 실시 예에서, 상기 제1 돌출부는 링 형상을 가지며, 상기 모듈 기판의 상부에서 보았을 때 상기 제1 돌출부는 상기 제2 돌출부를 둘러싸도록 형성될 수 있다.In one embodiment of the present invention, the first protrusion has a ring shape, and when viewed from the top of the module substrate, the first protrusion may be formed to surround the second protrusion.

본 발명의 일 실시 예에 의할 경우, 가공성이 우수하며 대면적에서 한번에 많은 수의 소자를 얻기에 적합한 기판을 이용하여 결정 품질과 광 추출 효율이 향상된 반도체 발광소자를 얻을 수 있다.According to an embodiment of the present invention, a semiconductor light emitting device having improved processability and improved crystal quality and light extraction efficiency may be obtained using a substrate that is excellent in workability and suitable for obtaining a large number of devices at a large area at one time.

또한, 본 발명의 다른 실시 예에 의할 경우, 상기와 같은 구조를 갖는 반도체 발광소자를 효율적으로 제조할 수 있는 방법을 얻을 수 있다.In addition, according to another embodiment of the present invention, it is possible to obtain a method for efficiently manufacturing a semiconductor light emitting device having the above structure.

또한, 본 발명의 또 다른 실시 예에 의할 경우, 상기와 같은 구조를 갖는 반도체 발광소자를 이용한 발광장치를 얻을 수 있다.In addition, according to another embodiment of the present invention, it is possible to obtain a light emitting device using a semiconductor light emitting device having the above structure.

도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 일 실시 형태에 따른 발광장치에 사용될 수 있는 모듈 기판을 나타낸 개략적인 단면도이다.
도 3은 도 2의 모듈 기판에서 돌출부 주변 영역을 확대하여 개략적으로 나타낸 것이다.
도 4 및 도 5는 도 1의 반도체 발광소자와 도 2의 모듈 기판이 결합되는 모습을 나타낸 개략적인 사시도이다.
도 6 내지 8은 도 1의 실시 형태에서 변형된 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 9는 본 발명의 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 10은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 12는 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 14 내지 18은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 공정별 단면도이다.
도 19는 본 발명에서 제안하는 반도체 발광소자의 사용 예를 개략적으로 나타낸 구성도이다.1 is a cross-sectional view schematically showing a semiconductor light emitting device according to an embodiment of the present invention.
2 is a schematic cross-sectional view showing a module substrate that can be used in a light emitting device according to an embodiment of the present invention.
3 is an enlarged schematic view of an area around a protrusion in the module substrate of FIG. 2.
4 and 5 are schematic perspective views illustrating a state in which the semiconductor light emitting device of FIG. 1 and the module substrate of FIG. 2 are coupled to each other.
6 to 8 are cross-sectional views schematically illustrating a semiconductor light emitting device according to an embodiment modified from the embodiment of FIG. 1.
9 is a schematic cross-sectional view of a semiconductor light emitting device according to another embodiment of the present invention.
10 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention.
11 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention.
12 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention.
13 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention.
14 to 18 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor light emitting device according to one embodiment of the present invention.
19 is a configuration diagram schematically showing an example of use of a semiconductor light emitting device proposed in the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
However, embodiments of the present invention may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 1을 참조하면, 본 실시 형태에 따른 반도체 발광소자(100)는 기판(101), p형 질화물 반도체층(102), 활성층(103), 및 n형 산화아연(ZnO) 반도체층(104)을 포함하는 구조이다. 이 경우, 외부 전기 신호를 인가하기 위하여 추가적으로 제1 및 제2 전극(105, 106)이 구비될 수 있다. 기판(101)은 반도체 성장용 기판으로 제공되며, Si, 사파이어, SiC, MgAl₂O₄, MgO, LiAlO₂, LiGaO₂, GaN 등과 같이 전기 절연성 및 도전성 물질로 이루어진 기판을 사용할 수 있다. 다만, 본 실시 형태에서는 Si, 즉, 실리콘 반도체로 이루어진 기판(101)을 사용하며, 실리콘 반도체는 대면적 기판으로 제공되어 소자의 대량 생산에 유리한 장점을 제공할 수 있다. 또한, 실리콘 반도체 기판(101)은 가공성과 열 방출 성능이 우수하며, 이를 이용하여, 본 실시 형태의 경우, 기판(101)에 제1 관통홀(H1)을 형성하여 p형 질화물 반도체층(102)의 하면이 노출되도록 하였다. 본 명세서에서, '상면', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다. 한편, 실리콘 반도체를 기판으로 이용할 경우, 그 위에 성장되는 질화물 반도체 등의 물질과 격자상수 차이가 상대적으로 크기 때문에, 성장된 반도체층의 결정성이 나쁠 수 있으나, 후술할 바와 같이, 기판(101) 상에 적절한 버퍼부를 채용함으로써 이러한 문제를 최소화할 수 있도록 하였다.
1 is a cross-sectional view schematically showing a semiconductor light emitting device according to an embodiment of the present invention. Referring to FIG. 1, the semiconductor light emitting device 100 according to the present embodiment includes a substrate 101, a p-type nitride semiconductor layer 102, an active layer 103, and an n-type zinc oxide (ZnO) semiconductor layer 104. It includes a structure. In this case, the first and second electrodes 105 and 106 may be additionally provided to apply an external electric signal. The substrate 101 is provided as a substrate for semiconductor growth, and may be a substrate made of an electrically insulating and conductive material such as Si, sapphire, SiC, MgAl ₂ O ₄ , MgO, LiAlO ₂ , LiGaO ₂ , GaN, or the like. However, in the present embodiment, a substrate 101 made of Si, that is, a silicon semiconductor is used, and the silicon semiconductor may be provided as a large area substrate to provide an advantage in mass production of devices. In addition, the silicon semiconductor substrate 101 is excellent in workability and heat dissipation performance. In this embodiment, the first through hole H1 is formed in the substrate 101 to form the p-type nitride semiconductor layer 102. ) Was exposed. In the present specification, terms such as 'top', 'bottom', and 'side' are based on the drawings and may actually vary depending on the direction in which the device is disposed. On the other hand, when the silicon semiconductor is used as a substrate, since the difference in the lattice constant and the material such as nitride semiconductor grown thereon is relatively large, the crystallinity of the grown semiconductor layer may be bad, as will be described later, the substrate 101 This problem can be minimized by employing an appropriate buffer section.

p형 질화물 반도체층(102)은 예컨대, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어지며, Mg, Zn 등의 불순물이 도핑된다. 일반적인 발광 다이오드 구조의 경우, 성장 기판 상에 n형 반도체층을 우선적으로 성장시키지만, 본 실시 형태에서는 기판(101) 상에 p형 질화물 반도체층(102)을 성장시키며, 그 위에 활성층(103) 및 n형 산화아연 반도체층(104)을 성장한다. p형 질화물 반도체층(102)이 하부에 배치된 소자를 채용함으로써, 소자의 동작 시 정공 장벽(hall barrier)이 낮아지는 효과를 볼 수 있으므로, 정공 주입 효율이 향상될 수 있을 것이다. p형 질화물 반도체층(102)과 n형 산화아연 반도체층(104) 사이에 배치된 활성층(103)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 활성층(103) 상에는 n형 산화아연 반도체층(104)이 배치되어 이종 물질의 접합 구조를 형성한다. 본 실시 형태에서 n형 산화아연 반도체층(104)을 이용한 것은 상대적으로 성장 온도(약 700℃ 이하)가 낮아 성장 과정에서 하부에 위치한 활성층(103)의 열적 손상이 최소화될 수 있기 때문이다. 또한, 산화아연 반도체의 경우, 굴절률이 약 2.0 정도로서 약 2.4 정도인 GaN보다 낮아 n형 산화아연 반도체층(104)을 발광구조물의 상부에 배치하여 광 추출 효율 향상을 기대할 수 있다.
The p-type nitride semiconductor layer 102 is made of, for example, a material having a composition of Al _x In _y Ga _(1-xy) N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). Dopants such as Mg and Zn are doped. In the case of a general light emitting diode structure, the n-type semiconductor layer is preferentially grown on the growth substrate, but in this embodiment, the p-type nitride semiconductor layer 102 is grown on the substrate 101, and the active layer 103 and The n-type zinc oxide semiconductor layer 104 is grown. By employing a device having the p-type nitride semiconductor layer 102 disposed thereunder, the hole barrier may be lowered during operation of the device, and thus the hole injection efficiency may be improved. The active layer 103 disposed between the p-type nitride semiconductor layer 102 and the n-type zinc oxide semiconductor layer 104 emits light having a predetermined energy by recombination of electrons and holes, and generates a quantum well layer and a quantum barrier. In the case of a multi-quantum well (MQW) structure in which layers are alternately stacked with each other, for example, a nitride semiconductor, a GaN / InGaN structure may be used. An n-type zinc oxide semiconductor layer 104 is disposed on the active layer 103 to form a junction structure of dissimilar materials. In this embodiment, the n-type zinc oxide semiconductor layer 104 is used because the growth temperature (about 700 ° C. or less) is relatively low, so that the thermal damage of the active layer 103 located at the lower part can be minimized during the growth process. In addition, in the case of the zinc oxide semiconductor, the refractive index is about 2.0, which is lower than that of GaN, which is about 2.4, so that the n-type zinc oxide semiconductor layer 104 may be disposed on the light emitting structure to improve light extraction efficiency.

제1 및 제2 전극(105, 106)은 각각 p형 질화물 반도체층(102)의 하면 및 n형 산화아연 반도체층(104)의 상면에 형성되며, 외부 전극과 연결될 영역에 해당한다. 특히, 제1 전극(105)의 경우, 기판(101)에 두께 방향으로 형성된 제1 관통홀(H1)에 해당하는 영역에 형성되며, 구체적으로, 제1 관통홀(H1)에 의하여 노출된 p형 질화물 반도체층(102)의 하면에 형성된다. 또한, 제2 전극(106)은 제2 관통홀(H2)에 해당하는 영역에 형성되며, 제2 관통홀(H2)은 p형 질화물 반도체층(102)의 하면으로부터 p형 질화물 반도체층(102) 및 활성층(103)이 일부 제거된 형상으로서 n형 산화아연 반도체층(104)이 노출되도록 한다. 즉, 제2 관통홀(H2)에 의하여 노출된 n형 산화아연 반도체층(104)의 하면에 제2 전극(106)이 형성된다. 이 경우, 의도하지 않은 전기적 단락의 발생을 막기 위하여, 도 1에 도시된 것과 같이, 제2 관통홀(H2)의 내벽에는 절연체(107)가 형성될 수 있다.
The first and second electrodes 105 and 106 are formed on the bottom surface of the p-type nitride semiconductor layer 102 and the top surface of the n-type zinc oxide semiconductor layer 104, respectively, and correspond to regions to be connected to external electrodes. In particular, the first electrode 105 is formed in a region corresponding to the first through hole H1 formed in the thickness direction in the substrate 101, and specifically, p is exposed by the first through hole H1. It is formed on the lower surface of the type nitride semiconductor layer 102. In addition, the second electrode 106 is formed in a region corresponding to the second through hole H2, and the second through hole H2 is formed from the bottom surface of the p-type nitride semiconductor layer 102. ) And the n-type zinc oxide semiconductor layer 104 is exposed as the shape of the active layer 103 is partially removed. That is, the second electrode 106 is formed on the bottom surface of the n-type zinc oxide semiconductor layer 104 exposed by the second through hole H2. In this case, an insulator 107 may be formed on the inner wall of the second through hole H2 as shown in FIG. 1 to prevent the occurrence of an unintended electrical short.

본 실시 형태와 같이, 제1 및 제2 전극(105, 106)이 모두 발광구조물의 하부에 형성된 구조를 가짐에 따라, n형 산화아연 반도체층(104)을 통하여 외부로 방출되는 빛의 경로를 차단하는 구조물이 최소화될 수 있으며, 제1 및 제2 도전형 반도체층(102, 103)과 제1 및 제2 전극(105, 106)이 직접 접속될 수 있으므로, 이들 사이에 기판(101)이 개재된 경우보다 전기적 특성이 향상될 수 있다. 또한, 소자의 전극과 모듈 기판의 단자 패턴을 연결하기 위한 와이어 본딩이 필요 없으므로, 공정 편의성이 향상될 수 있다.
As in the present embodiment, since both the first and second electrodes 105 and 106 have a structure formed under the light emitting structure, a path of light emitted to the outside through the n-type zinc oxide semiconductor layer 104 is provided. The blocking structure may be minimized, and the first and second conductivity-type semiconductor layers 102 and 103 and the first and second electrodes 105 and 106 may be directly connected, so that the substrate 101 may be interposed therebetween. Electrical properties may be improved than when interposed. In addition, since wire bonding for connecting the electrode of the device and the terminal pattern of the module substrate is unnecessary, process convenience may be improved.

이 경우, 외부로 추출되는 광 효율이 향상되도록 n형 산화아연 반도체층(104)의 상면에는 요철이 형성될 수 있으며, 다만, 경우에 따라 요철 구조는 제외될 수 있을 것이다. 또한, 앞서 설명한 바와 같이, 실리콘 기판(101)을 사용함으로써 제1 및 제2 관통홀(H1, H2)을 용이하게 형성할 수 있다. 또한, 제1 전극(105)은 활성층(103)에서 방출된 빛을 상부로 반사시키도록 Ag, Al, Ni 등과 같이 광 반사도가 높으면서 p형 질화물 반도체층(102)과 오믹 컨택을 형성할 수 있는 물질로 이루어질 수 있다. 다만, 제1 전극(105)은 p형 질화물 반도체층(102)과 항상 직접 접촉하는 것은 아니며, 제1 전극(105)과 p형 질화물 반도체층(102) 사이에는 오믹컨택 성능 등을 개선하기 위한 층들이 개재될 수 있을 것이다. 마찬가지로, 제2 전극(106)은 n형 산화아연 반도체층(104)과 항상 직접 접촉하는 것은 아니며, 제2 전극(106)과 n형 산화아연 반도체층(104) 사이에는 오믹컨택 성능 등을 개선하기 위한 층(예컨대, 도 6의 오믹컨택부(C))들이 개재될 수 있을 것이다.
In this case, unevenness may be formed on the top surface of the n-type zinc oxide semiconductor layer 104 so that the light efficiency extracted to the outside may be improved, but the uneven structure may be excluded in some cases. In addition, as described above, the first and second through holes H1 and H2 may be easily formed by using the silicon substrate 101. In addition, the first electrode 105 may form an ohmic contact with the p-type nitride semiconductor layer 102 with high light reflectivity such as Ag, Al, Ni, etc. to reflect the light emitted from the active layer 103 upwards. It may be made of a material. However, the first electrode 105 is not always in direct contact with the p-type nitride semiconductor layer 102, and the first electrode 105 and the p-type nitride semiconductor layer 102 may be used to improve ohmic contact performance and the like. The layers may be interposed. Similarly, the second electrode 106 is not always in direct contact with the n-type zinc oxide semiconductor layer 104, and improves ohmic contact performance and the like between the second electrode 106 and the n-type zinc oxide semiconductor layer 104. Layers (eg, ohmic contact portion C of FIG. 6) may be interposed therebetween.

또한, 2개의 관통홀, 즉, 제1 및 제2 관통홀(H1, H2)에 해당하는 영역에 각각 제1 및 제2 전극(105, 106)을 형성함으로써 발광장치 등으로 이용하기 위하여 모듈 기판에 실장할 경우, 자가 정렬(Self Align)이 가능하므로, 실장 공정이 용이하게 될 수 있다. 도 2는 본 발명의 일 실시 형태에 따른 발광장치에 사용될 수 있는 모듈 기판을 나타낸 개략적인 단면도이며, 도 3은 도 2의 모듈 기판에서 돌출부 주변 영역을 확대하여 개략적으로 나타낸 것이다. 또한, 도 4 및 도 5는 도 1의 반도체 발광소자와 도 2의 모듈 기판이 결합되는 모습을 나타낸 개략적인 사시도이다.도 2 및 도 4에 도시된 것과 같이, 모듈 기판(108)은 제1 및 제2 단자 패턴(109, 110)을 포함하며, 상면에는 제1 및 제2 돌출부(P1, P2)가 형성되어 있다. 이 경우, 제1 돌출부(P1)는 도 1의 제1 관통홀(H1)에 대응하는 형상을 가지며, 제2 돌출부(P2)는 도 1의 제2 관통홀(H2)에 대응하는 형상을 갖는다. 또한, 제1 및 제2 돌출부(P1, P2)의 적어도 일면(본 실시 형태에서는 상면)에는 제1 및 제2 단자 패턴(109, 110)이 형성된다. 모듈 기판이 돌출부(P)를 구비함에 따라, 도 3에 도시된 것과 같이, 발광소자(100)는 모듈 기판 상에 자가 정렬한 상태로 모듈 기판과 손쉽게 결합될 수 있다. 이 경우, 도 3에서 볼 수 있듯이, 제1 단자 패턴(109)은 링 형상을 가질 수 있으며, 모듈 기판(108)의 상부에서 보았을 때, 제2 단자 패턴(110)을 둘러싸도록 형성될 수 있다. 이와 유사하게, 제1 전극(105) 역시 링 형상을 가질 수 있으며, p형 질화물 반도체층(102)의 하부에서 보았을 때, 제2 전극(106)을 둘러싸도록 형성될 수 있을 것이다. 한편, 제1 및 제2 전극(105, 106)과 제1 및 제2 단자 패턴(109, 110)은 각각 공융 금속이나 도전성 폴리머 등과 같은 본딩층(미 도시)에 의하여 결합될 수 있다.
In addition, by forming the first and second electrodes 105 and 106 in the areas corresponding to the two through holes, that is, the first and second through holes H1 and H2, the module substrate may be used as a light emitting device. In the case of mounting to, since self alignment is possible, the mounting process may be facilitated. 2 is a schematic cross-sectional view illustrating a module substrate that may be used in a light emitting device according to an embodiment of the present invention, and FIG. 3 is an enlarged schematic view of an area around a protrusion in the module substrate of FIG. 2. 4 and 5 are schematic perspective views illustrating a state in which the semiconductor light emitting device of FIG. 1 and the module substrate of FIG. 2 are coupled to each other. As shown in FIGS. 2 and 4, the module substrate 108 may include a first embodiment. And second terminal patterns 109 and 110, and first and second protrusions P1 and P2 are formed on an upper surface thereof. In this case, the first protrusion P1 has a shape corresponding to the first through hole H1 of FIG. 1, and the second protrusion P2 has a shape corresponding to the second through hole H2 of FIG. 1. . In addition, first and second terminal patterns 109 and 110 are formed on at least one surface (upper surface in the present embodiment) of the first and second protrusions P1 and P2. As the module substrate has the protrusion P, as shown in FIG. 3, the light emitting device 100 may be easily coupled to the module substrate in a self-aligned state on the module substrate. In this case, as shown in FIG. 3, the first terminal pattern 109 may have a ring shape, and when viewed from the top of the module substrate 108, may be formed to surround the second terminal pattern 110. . Similarly, the first electrode 105 may also have a ring shape and may be formed to surround the second electrode 106 when viewed from the bottom of the p-type nitride semiconductor layer 102. Meanwhile, the first and second electrodes 105 and 106 and the first and second terminal patterns 109 and 110 may be joined by bonding layers (not shown) such as eutectic metal or conductive polymer, respectively.

모듈 기판(108)은 일반적인 PCB 기판이나, FPBC, MCPCB, MPCB 등 다양한 구조의 기판을 이용할 수 있으며, 특히, 돌출부(P1, P2)에는 제1 단자 패턴(109, 110)과 연결될 수 있는 배선 구조가 구비될 수 있다. 즉, 도 3에 도시된 것과 같이, 제1 돌출부(P1) 내부에 배선 구조(111)가 구비되어 제1 단자 패턴(109)과 연결되거나 - 도 3(a) -, 배선 구조(111`)가 제1 돌출부(P1)의 표면을 따라 형성될 수도 있을 것이다 - 도 3(b) -. 이러한 배선 구조(111, 111`)는 모듈 기판(108) 내부나 표면에 형성된 전극 패턴과 연결되어 외부 전원과 접속될 수 있을 것이다. 도 3에서는 제1 돌출부(P1)에 배선 구조(111, 111`)가 형성된 형태만을 나타내고 있으나, 제2 돌출부(P2)에도 마찬가지 배선 구조가 형성될 수 있을 것이다. 모듈 기판(108)에서 제1 및 제2 돌출부(P1, P2)에 해당하는 영역은 처음부터 기저에 배치된 평탄한 영역과 일체로 제조되거나, 따로 형성되어 상기 평탄한 영역에 접합시키는 등의 방법으로 형성될 수 있다.
The module board 108 may use a general PCB board, or a board having various structures such as FPBC, MCPCB, and MPCB. In particular, the wiring structure may be connected to the first terminal patterns 109 and 110 at the protrusions P1 and P2. May be provided. That is, as shown in FIG. 3, the wiring structure 111 is provided inside the first protrusion P1 to be connected to the first terminal pattern 109-FIG. 3A-or the wiring structure 111 ′. May be formed along the surface of the first protrusion P1-FIG. 3 (b)-. The wiring structures 111 and 111 ′ may be connected to an electrode pattern formed in or on the module substrate 108 to be connected to an external power source. In FIG. 3, only the wiring structures 111 and 111 ′ are formed in the first protrusion P1, but the same wiring structure may be formed in the second protrusion P2. The areas corresponding to the first and second protrusions P1 and P2 in the module substrate 108 may be formed integrally with the flat areas disposed at the beginning, or may be formed separately and bonded to the flat areas. Can be.

한편, 모듈 기판(108)에서 돌출부는 원통형 외에도 다양한 형상으로 형성될 수 있으며, 예를 들어, 도 5의 변형 예에서 볼 수 있듯이, 제2 돌출부(P2`)는 상부로 갈수록 면적이 줄어들도록 모듈 기판(108)의 상면에 대하여 기울어진 측면을 가질 수 있다. 이에 따라, 소자에서 제2 관통홀(H2`)의 형상도 제2 돌출부(P2`)에 대응되도록 변형될 수 있을 것이다. 제2 돌출부(P2`)의 측면이 경사진 구조를 가짐에 따라 가공이 보다 용이할 수 있으며, 또한, 제2 돌출부(P2`)의 표면에 배선 구조를 형성하는 데에도 용이한 장점을 제공한다. 도 5에서는 제2 돌출부(P2`)의 측면이 경사진 구조를 나타내었으나, 실시 형태에 따라, 제1 돌출부(P1)의 측면이 경사지며, 제1 관통홀(H1)이 이에 대응하는 형상을 가질 수도 있을 것이다.
On the other hand, the protrusions in the module substrate 108 may be formed in various shapes in addition to the cylindrical, for example, as shown in the modified example of FIG. 5, the second protrusions P2` have a module so that the area is reduced toward the top It may have a side that is inclined with respect to the top surface of the substrate 108. Accordingly, the shape of the second through hole H2` in the device may also be modified to correspond to the second protrusion P2`. As the side surface of the second protrusion P2` has an inclined structure, it may be easier to process, and also provides an easy advantage in forming a wiring structure on the surface of the second protrusion P2`. . In FIG. 5, the side surface of the second protrusion P2 ′ is inclined, but according to the embodiment, the side surface of the first protrusion P1 is inclined, and the first through hole H1 has a shape corresponding thereto. You might have

도 6 내지 8은 각각, 도 1의 실시 형태에서 변형된 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 우선, 도 6의 실시 형태에 따른 반도체 발광소자(100`)의 경우, 제1 전극(105`)은 p형 질화물 반도체층(102)의 하면 외에도 기판(101)의 표면을 따라 형성된다. 제1 전극(105`)의 형성 면적이 증가 됨에 따라 전기적 특성과 방열 특성이 향상될 수 있다. 다음으로, 도 7의 실시 형태에 따른 반도체 발광소자(100``)의 경우, 기판(101`)의 적어도 일면(본 실시 형태에서는 측면)에 요철이 형성되며, 다른 구성 요소는 앞선 실시 형태와 동일하다. 실리콘 반도체로 이루어진 기판(101`)은 사파이어 등의 다른 기판과 비교하여 열 방출 성능이 우수하므로, 이를 이용한 소자의 경우, 방열 및 발광 특성의 향상을 기대할 수 있으며, 특히, 본 실시 형태와 같이 기판(101`)에 요철을 형성함으로써 열 방출 성능이 더욱 향상될 수 있을 것이다. 이 경우, 기판(101`)의 요철은 실리콘의 우수한 가공성을 이용하여 CMP, RIE 등과 같은 공정으로 용이하게 형성될 수 있을 것이다. 한편, 본 변형 예들에서 제안하는 제1 전극(105`)이 기판(101)의 표면에 형성된 구조나 기판(101`)의 요철은 이하에서 설명하는 실시 형태들에도 채용될 수 있을 것이다.
6 to 8 are cross-sectional views schematically showing semiconductor light emitting devices according to the embodiment modified from the embodiment of FIG. 1. First, in the semiconductor light emitting device 100 ′ according to the embodiment of FIG. 6, the first electrode 105 ′ is formed along the surface of the substrate 101 in addition to the bottom surface of the p-type nitride semiconductor layer 102. As the formation area of the first electrode 105 ′ is increased, electrical characteristics and heat dissipation characteristics may be improved. Next, in the case of the semiconductor light emitting device 100 ″ according to the embodiment of FIG. 7, irregularities are formed on at least one surface (side surface in the present embodiment) of the substrate 101 ′, and other components are different from those of the foregoing embodiment. same. Since the substrate 101` made of a silicon semiconductor has superior heat dissipation performance as compared to other substrates such as sapphire, the device using the same can be expected to improve heat dissipation and emission characteristics, and in particular, the substrate as in the present embodiment. By forming irregularities at 101 ', heat dissipation performance may be further improved. In this case, the unevenness of the substrate 101 ′ may be easily formed by a process such as CMP, RIE, etc. using the excellent processability of silicon. Meanwhile, the structure in which the first electrode 105 'proposed in the present modified examples is formed on the surface of the substrate 101 or the unevenness of the substrate 101` may be employed in the embodiments described below.

다음으로, 도 8의 실시 형태의 경우, 반도체 발광소자(100```)는 제2 전극(106`)의 형상 외에는 도 1의 실시 형태와 동일하다. 제2 전극(106`)은 도 5에 도시된 것과 같이, 제2 관통홀(H2)을 매립하도록 형성될 수 있으며, 이에 따라, 하면을 기준으로 제1 및 제2 전극(105, 106`)이 동일한 높이를 가질 수도 있다. 본 실시 형태의 경우, 소자가 배치되는 모듈 기판에 하나의 돌출부만을 형성하여도 무방하며, 상기 하나의 돌출부 상면에 제1 및 제2 단자 패턴을 형성하여 제1 및 제2 전극(105, 106`)과 연결될 수 있을 것이다.
Next, in the embodiment of FIG. 8, the semiconductor light emitting device 100 ′ ″ is the same as the embodiment of FIG. 1 except for the shape of the second electrode 106 ′. As illustrated in FIG. 5, the second electrode 106 ′ may be formed to fill the second through hole H2, and thus, the first and second electrodes 105 and 106 ′ may be formed based on the lower surface thereof. It may have the same height. In the present embodiment, only one protrusion may be formed on the module substrate on which the element is disposed, and the first and second electrodes 105 and 106` are formed by forming first and second terminal patterns on the upper surface of the one protrusion. Can be connected to

도 9는 본 발명의 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 9를 참조하면, 본 실시 형태에 따른 반도체 발광소자(200)는 기판(201), p형 질화물 반도체층(202), 활성층(203), n형 산화아연 반도체층(204), 제1 전극(205) 및 제2 전극(206)을 포함하여 구성되며, 앞선 실시 형태와 달리, 기판(201)과 p형 질화물 반도체층(202) 사이에 오믹컨택부(C)가 개재되어 있다. 오믹컨택부(C)는 p형 질화물 반도체층(202) 및 기판(201)과 오믹컨택을 형성함으로써 전기적 특성의 향상을 가져올 수 있으며, 고도핑 n형 반도체층이나 InGaN, InN, InGaN/GaN 구조 등을 가질 수 있다. 이러한 구조에 의하여 터널링 접합(tunneling junction)이 형성되어 캐리어의 주입 효율이 증가될 수 있다. 이 경우, 고도핑 n형 반도체층에서 도핑의 양은 통상적인 n형 반도체층보다 많은 양으로서 약 10¹⁹/㎤ 이상으로 도핑된 상태일 수 있다. 한편, 본 변형 예에서 제안하는 오믹컨택부(C)는 이하에서 설명하는 실시 형태들에도 채용될 수 있을 것이다.
9 is a schematic cross-sectional view of a semiconductor light emitting device according to another embodiment of the present invention. 9, the semiconductor light emitting device 200 according to the present embodiment includes a substrate 201, a p-type nitride semiconductor layer 202, an active layer 203, an n-type zinc oxide semiconductor layer 204, and a first electrode. 205 and the second electrode 206, unlike the previous embodiment, an ohmic contact portion C is interposed between the substrate 201 and the p-type nitride semiconductor layer 202. The ohmic contact portion C may improve the electrical properties by forming an ohmic contact with the p-type nitride semiconductor layer 202 and the substrate 201, and may be a highly doped n-type semiconductor layer or an InGaN, InN, or InGaN / GaN structure. And the like. This structure can form a tunneling junction (tunneling junction) can increase the injection efficiency of the carrier. In this case, the amount of doping in the highly doped n-type semiconductor layer may be more than about 10 ¹⁹ / cm 3 as a larger amount than the conventional n-type semiconductor layer. On the other hand, the ohmic contact portion (C) proposed in the present modification may be employed in the embodiments described below.

도 10은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 10을 참조하면, 본 실시 형태에 따른 반도체 발광소자(300)는 기판(301), p형 질화물 반도체층(302), 활성층(303), n형 산화아연 반도체층(304), 제1 전극(305) 및 제2 전극(306)을 포함하여 구성되며, 앞선 실시 형태와 달리, 기판(301)과 p형 질화물 반도체층(302) 사이에 버퍼부(B)가 개재되어 있다. 버퍼부(B)는 실리콘 기판(301) 상에 질화물 반도체와 같이 실리콘 반도체보다 격자상수가 작은 물질을 증착시킬 경우 발생하는 신장 응력(tensile stress)을 완화하고, 나아가, 그 위에 성장되는 반도체층의 결정 결함을 줄이기 위한 것으로 다수의 반도체층으로 구성될 수 있다. 따라서, 버퍼부(B)를 채용함으로써 실리콘 기판(301)의 사용하면서도 성장되는 반도체층의 결정성이 저하되는 것을 최소화할 수 있으며, 버퍼부(B)의 상세 구성과 기능은 도 14 및 도 15와 관련하여 설명하기로 한다. 한편, 본 변형 예에서 제안하는 버퍼부(B)는 이하에서 설명하는 실시 형태들에도 채용될 수 있을 것이다.
10 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention. Referring to FIG. 10, the semiconductor light emitting device 300 according to the present embodiment may include a substrate 301, a p-type nitride semiconductor layer 302, an active layer 303, an n-type zinc oxide semiconductor layer 304, and a first electrode. 305 and the second electrode 306, and unlike the previous embodiment, the buffer portion B is interposed between the substrate 301 and the p-type nitride semiconductor layer 302. The buffer part B may alleviate the tensile stress generated when depositing a material having a lattice constant smaller than that of the silicon semiconductor, such as a nitride semiconductor, on the silicon substrate 301, and further, the semiconductor layer grown thereon. It may be composed of a plurality of semiconductor layers to reduce crystal defects. Accordingly, by employing the buffer portion B, it is possible to minimize the deterioration of crystallinity of the grown semiconductor layer while using the silicon substrate 301. The detailed configuration and function of the buffer portion B are shown in FIGS. 14 and 15. This will be described in connection with. On the other hand, the buffer unit (B) proposed in the present modification may be employed in the embodiments described below.

도 11은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 11을 참조하면, 본 실시 형태에 따른 반도체 발광소자(400)는 기판(401), p형 질화물 반도체층(402), 활성층(403), n형 산화아연 반도체층(404), 제1 전극(405) 및 제2 전극(406)을 포함하여 구성되며, 앞선 실시 형태와 달리, 기판(401)과 p형 질화물 반도체층(402) 사이에 반사부(R)가 개재되어 있다. 반사부(R)는 활성층(403)에서 방출되어 기판(401) 방향으로 향하는 빛을 상부로 유도하며, 반사부(R)에 의하여 상대적으로 반사율이 낮은 실리콘 반도체에 의한 광 흡수가 줄어들 수 있다. 예를 들어, 청색광의 질화물 반도체 발광소자의 경우에, 활성층(303)에서 생성된 청색의 포톤 에너지(~2.7 eV)가 모든 방향으로 방사될 수 있다. 여기서, 실리콘 기판(301)으로 향한 포톤들은 실리콘 기판(301)에 의해 모두 흡수되므로 (Si의 에너지 밴드갭: 1.1eV), 그 상당량(약 50%)이 상실할 수 있으며 이로 인해 광 효율이 저하되는 문제가 있다. 따라서, 본 실시 형태와 같이, 반사부(R)를 채용함으로써 실리콘 기판(3010에 의한 광 흡수가 최소화될 수 있는 것이다.
11 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention. Referring to FIG. 11, the semiconductor light emitting device 400 according to the present embodiment includes a substrate 401, a p-type nitride semiconductor layer 402, an active layer 403, an n-type zinc oxide semiconductor layer 404, and a first electrode. 405 and a second electrode 406, and unlike the previous embodiment, a reflecting portion R is interposed between the substrate 401 and the p-type nitride semiconductor layer 402. The reflector R may emit light emitted from the active layer 403 toward the substrate 401, and light absorption by the silicon semiconductor having a relatively low reflectance may be reduced by the reflector R. For example, in the case of a nitride semiconductor light emitting device of blue light, blue photon energy (˜2.7 eV) generated in the active layer 303 may be emitted in all directions. Here, since the photons directed to the silicon substrate 301 are all absorbed by the silicon substrate 301 (the energy band gap of Si: 1.1 eV), a considerable amount (about 50%) of the photons may be lost, resulting in a decrease in light efficiency. There is a problem. Therefore, as in the present embodiment, the light absorption by the silicon substrate 3010 can be minimized by employing the reflector R. FIG.

반사부(R)는 광 반사도가 높은 물질이라면 어느 것이나 채용될 수 있으며, 일 예로서, 도 11에 도시된 것과 같이, 서로 다른 굴절률을 갖는 유전체층(R1, R2)이 교대로 적층된 DBR 구조를 사용할 수 있다. 또한, 반사층과 저굴절층이 적층된 ODR 구조도 사용할 수 있을 것이다. 이 경우, DBR 구조는, SiO₂, TiO₂, TiO₂, SiC 등의 물질을 조합하거나 AlGaN/GaN, InGaN/In 등의 구조로 구현될 수 있으며, 기판(401) 전면에 형성된 후 제1 관통홀(H1) 형성 단계에서 제거되어 p형 질화물 반도체층(402)을 노출시키거나 초기부터 기판(401) 상면 중에서 제1 관통홀(H1)에 대응하는 영역을 제외한 영역에만 형성될 수도 있다. 한편, 본 변형 예에서 제안하는 반사부(R)는 이하에서 설명하는 실시 형태들에도 채용될 수 있을 것이다.
The reflector R may be any material as long as the material has a high light reflectivity. For example, as illustrated in FIG. 11, the reflector R may have a DBR structure in which dielectric layers R1 and R2 having different refractive indices are alternately stacked. Can be used. In addition, an ODR structure in which a reflective layer and a low refractive layer is stacked may be used. In this case, the DBR structure may be implemented by combining materials such as SiO ₂ , TiO ₂ , TiO ₂ , SiC, or AlGaN / GaN, InGaN / In, etc. It may be removed in the hole H1 forming step to expose the p-type nitride semiconductor layer 402 or may be formed only in the region except for the region corresponding to the first through hole H1 from the top surface of the substrate 401. On the other hand, the reflection unit (R) proposed in the present modification may be employed in the embodiments described below.

도 12는 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 12를 참조하면, 본 실시 형태에 따른 반도체 발광소자(500)는 기판(501), p형 질화물 반도체층(502), 활성층(503), n형 산화아연 반도체층(504), 제1 전극(505) 및 제2 전극(506)을 포함하여 구성되며, 앞선 실시 형태와 달리, p형 질화물 반도체층(502)의 하면 중 일부, 구체적으로는 제1 관통홀(H1)에 의하여 노출된 영역 중 적어도 일부에 요철이 형성된다. 이 경우, 제1 전극(505)은 p형 질화물 반도체층(502)의 요철에 대응하는 형상을 갖도록 형성될 수 있다. p형 질화물 반도체층(502) 및 제1 전극(505)에 요철 구조가 형성됨에 따라 서로 접촉하는 영역의 면적이 증가될 수 있으므로, 전기적 특성 및 광학적 특성의 향상을 기대할 수 있다. 한편, 본 변형 예에서 제안하는 p형 질화물 반도체층(502) 및 제1 전극(505)의 요철 구조는 이하에서 설명하는 실시 형태들에도 채용될 수 있을 것이다. 또한, 도시하지는 않았으나, n형 산화아연 반도체층(504)과 제2 전극(506)의 계면에도 요철 구조가 형성될 수 있을 것이다.
12 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention. Referring to FIG. 12, the semiconductor light emitting device 500 according to the present embodiment includes a substrate 501, a p-type nitride semiconductor layer 502, an active layer 503, an n-type zinc oxide semiconductor layer 504, and a first electrode. 505 and the second electrode 506, and unlike the previous embodiment, a portion of the lower surface of the p-type nitride semiconductor layer 502, specifically, an area exposed by the first through hole H1. Unevenness is formed in at least some of them. In this case, the first electrode 505 may be formed to have a shape corresponding to the unevenness of the p-type nitride semiconductor layer 502. As the concave-convex structures are formed in the p-type nitride semiconductor layer 502 and the first electrode 505, the area of the regions in contact with each other may increase, and therefore, electrical and optical characteristics may be improved. Meanwhile, the concave-convex structures of the p-type nitride semiconductor layer 502 and the first electrode 505 proposed in the present modification may be employed in the embodiments described below. Although not shown, an uneven structure may be formed at an interface between the n-type zinc oxide semiconductor layer 504 and the second electrode 506.

도 13은 본 발명의 또 다른 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다. 도 13을 참조하면, 본 실시 형태에 따른 반도체 발광소자(600)는 기판(601), p형 질화물 반도체층(602), 활성층(603), n형 산화아연 반도체층(604), 제1 전극(605) 및 제2 전극(607)을 포함하여 구성되며, 기판(601)의 형상 면에서 앞선 실시 형태와 차이가 있다. 구체적으로, 기판(601)은 p형 질화물 반도체층(602)의 하면을 노출시키는 복수의 제1 관통홀(H1)을 포함하며, 이 경우, 제1 전극(605)은 기판(601)의 표면을 따라 형성될 수 있다. 도 11과 같은 구조를 가짐에 따라, 외부와 접촉하는 면적이 증가될 수 있으므로, 기판(601) 및 제1 전극(605)에 의한 방열 성능이 향상될 수 있다. 또한, 제1 전극(605) 자체의 면적도 증가되어 광 반사 성능과 전기적 특성의 향상도 기대할 수 있으며, 특히, 기판(601)에 불순물을 도핑(예컨대, n형 및 p형 도핑)할 경우, 전기적 특성은 더욱 향상될 수 있을 것이다.
13 is a schematic cross-sectional view of a semiconductor light emitting device according to still another embodiment of the present invention. Referring to FIG. 13, the semiconductor light emitting device 600 according to the present embodiment includes a substrate 601, a p-type nitride semiconductor layer 602, an active layer 603, an n-type zinc oxide semiconductor layer 604, and a first electrode. 605 and the second electrode 607 are included, which differs from the previous embodiment in terms of the shape of the substrate 601. Specifically, the substrate 601 includes a plurality of first through holes H1 exposing the bottom surface of the p-type nitride semiconductor layer 602, in which case the first electrode 605 is a surface of the substrate 601. It can be formed along. As shown in FIG. 11, since the area in contact with the outside may increase, heat dissipation performance by the substrate 601 and the first electrode 605 may be improved. In addition, since the area of the first electrode 605 itself is increased, the light reflection performance and the electrical characteristics can be improved. In particular, when doping impurities (eg, n-type and p-type doping) to the substrate 601, Electrical properties may be further improved.

이하, 상술한 구조를 갖는 반도체 발광소자를 제조하는 방법을 설명하며, 도 9 및 도 10에 도시된 구조(오믹컨택부 및 버퍼부를 모두 포함)를 기준으로 하지만, 다른 실시 형태의 경우도 유사한 방식을 적용하여 제조될 수 있을 것이다. 도 14 내지 18은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 제조방법을 설명하기 위한 개략적인 공정별 단면도이다.
Hereinafter, a method of manufacturing a semiconductor light emitting device having the above-described structure will be described, and the structure shown in FIGS. 9 and 10 (including both the ohmic contact portion and the buffer portion) will be described. It may be prepared by applying. 14 to 18 are schematic cross-sectional views illustrating a method of manufacturing a semiconductor light emitting device according to one embodiment of the present invention.

우선, 도 14에 도시된 것과 같이, 기판(101) 상에 버퍼부(B)를 형성하며, 버퍼부(B)는 기판(101) 상면으로부터 핵생성층(701), 마스크층(702), 응력보상층(703), 중간층(704) 및 추가적인 질화물 반도체층(705)을 포함한다. 이와 같이, 버퍼부(B)는 다층 구조로서 그 위에 성장되는 반도체층의 결정 결함을 최소화하며, 반도체층에 작용되는 응력을 완화하여 크랙 발생 가능성을 낮추는 기능 등을 수행할 수 있다.
First, as shown in FIG. 14, the buffer portion B is formed on the substrate 101, and the buffer portion B is formed from the top surface of the substrate 101 by the nucleation layer 701, the mask layer 702, A stress compensation layer 703, an intermediate layer 704, and an additional nitride semiconductor layer 705. As described above, the buffer unit B may have a multilayer structure to minimize crystal defects of the semiconductor layer grown thereon, and to reduce the stress applied to the semiconductor layer to lower the possibility of crack generation.

버퍼부(B)의 각 구성 요소를 설명하면, 우선, 핵생성층(701)은 Al함유 질화물 반도체로 이루어질 수 있으며, 실리콘 반도체와 같이 이종 물질로 이루어진 기판(101) 상면에 저온 조건으로 성장될 수 있다. 더욱 구체적인 예로서, 핵생성층(701)은 2개의 층으로 나뉠 수 있으며, 이 경우, AlN으로 이루어진 제1 질화물 반도체층과 Al_xGa_(1-x)N (0<x<1)으로 이루어진 제2 질화물 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층은 그 위의 성장되는 응력보상층(703)이 GaN으로 이루어질 경우, AlN(제1 질화물 반도체층)과 GaN(응력보상층)의 격자 상수 차이를 완화하기 위하여 채용될 수 있으며, 이를 위하여, 상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층에 가까운 영역이 응력보상층(703)에 가까운 영역보다 Al함량이 더 많은 구조를 가질 수 있다. 또한, AlN으로 이루어진 제1 질화물 반도체층에 비하여 Al_xGa_(1-x)N (0<x<1)으로 이루어진 제2 질화물 반도체층의 격자 상수가 더 크기 때문에 제2 질화물 반도체층에 의하여 신장 응력을 완화하는 압축 응력이 발생될 수 있을 것이다.
Referring to each component of the buffer unit B, first, the nucleation layer 701 may be made of an Al-containing nitride semiconductor, and may be grown under low temperature conditions on the upper surface of the substrate 101 made of a dissimilar material such as a silicon semiconductor. Can be. As a more specific example, the nucleation layer 701 may be divided into two layers, in which case, the first nitride semiconductor layer made of AlN and Al _x Ga _(1-x) N (0 <x <1) It may include a second nitride semiconductor layer. The second nitride semiconductor layer may be employed to alleviate the lattice constant difference between AlN (first nitride semiconductor layer) and GaN (stress compensation layer) when the stress compensation layer 703 grown thereon is made of GaN. To this end, the second nitride semiconductor layer may have a structure in which an Al content is higher than a region close to the stress compensation layer 703 in a region close to the first nitride semiconductor layer. In addition, since the lattice constant of the second nitride semiconductor layer made of Al _x Ga _(1-x) N (0 <x <1) is larger than that of the first nitride semiconductor layer made of AlN, it is extended by the second nitride semiconductor layer. Compressive stress may be generated to relieve stress.

상술한 구조를 갖는 핵생성층(701)이 성장된 경우, 실리콘 기판(101)과의 격자 상수 차이로 인하여 핵생성층(701)은 신장 응력을 받게 되며, 이는 질화물 반도체가 실리콘 반도체, 예컨대, (111) 면보다 격자 상수가 작기 때문이다. 신장 응력이 작용하는 상태에서 성장된 반도체층은 성장 후 냉각 단계에서 휘어지게 되며, 이러한 휨에 의하여 반도체층에 크랙 등과 같은 결함이 발생하는 문제가 있으므로, 본 실시 형태에서는 이러한 신장 응력을 보상하기 위한 층들을 핵생성층(701) 상에 형성하였다. 구체적으로, 핵생성층(702) 상에 형성되는 응력보상층(703)은 핵생성층(702)보다 격자 상수가 큰 물질로 이루어지며, 이에 따라, 신장 응력을 보상하는 압축 응력(compressive stress)을 발생시킬 수 있다. 핵생성층(702)이 Al함유 질화물 반도체로 이루어지는 경우, 응력보상층(703)은 GaN 또는 핵생성층(702)보다 Al함유량이 낮은 질화물층으로 이루어질 수 있다. 또한, 응력보상층(703)은 언도프 되거나 불순물이 도프될 수 있으며, 다만, 도핑 반도체에 비하여 언도프 반도체로 이루어질 경우, 압축 응력 발생 효과가 더욱 증대될 수 있다.
When the nucleation layer 701 having the above-described structure is grown, the nucleation layer 701 is subjected to elongation stress due to a lattice constant difference from the silicon substrate 101, which causes the nitride semiconductor to be a silicon semiconductor, for example, This is because the lattice constant is smaller than the (111) plane. The semiconductor layer grown in the state where the extension stress is applied is bent in the cooling step after growth, and there is a problem that defects such as cracks occur in the semiconductor layer due to such bending, and according to the present embodiment, Layers were formed on nucleation layer 701. Specifically, the stress compensation layer 703 formed on the nucleation layer 702 is made of a material having a lattice constant larger than that of the nucleation layer 702, and thus, compressive stress compensates for elongation stress. Can be generated. When the nucleation layer 702 is made of Al-containing nitride semiconductor, the stress compensation layer 703 may be made of a nitride layer having a lower Al content than GaN or the nucleation layer 702. In addition, the stress compensation layer 703 may be undoped or doped with impurities. However, when the stress compensation layer 703 is made of an undoped semiconductor, the compressive stress generation effect may be further increased.

한편, 필요에 따라서는 도 14에 도시된 것과 같이, 응력보상층(703)을 성장하기 전에 다공성 마스크층(702)을 핵생성층(701) 상에 형성할 수 있다. 다공성 마스크층(702)은 다수의 오픈 영역을 갖는 실리콘 질화물(SiN_x)로 이루어질 수 있으며, 예컨대, 적절한 성장 조건을 적용함으로써 핵생성층(701)을 노출시키는 다수의 오픈 영역을 갖도록 형성될 수 있다. 다공성 마스크층(702)에 의하여 핵생성층(701)에 존재하는 전위 등의 결함이 차단되며, 응력보상층(703)은 상기 오픈 영역을 통하여 측 방향 성장이 유도될 수 있으므로, 소자를 구성하는 반도체층들의 결정성 향상을 가져올 수 있다.
Meanwhile, as shown in FIG. 14, the porous mask layer 702 may be formed on the nucleation layer 701 before growing the stress compensation layer 703. The porous mask layer 702 may be made of silicon nitride (SiN _x ) having a plurality of open regions, and may be formed to have a plurality of open regions exposing the nucleation layer 701 by applying appropriate growth conditions, for example. have. Defects such as dislocations in the nucleation layer 701 are blocked by the porous mask layer 702, and the stress compensation layer 703 may induce lateral growth through the open region, thereby constituting an element. The crystallinity of the semiconductor layers can be improved.

이 경우, 다공성 마스크층(702)의 형성 순서는 실시 형태에 따라 달라질 수 있다. 즉, 도 15에 도시된 것과 같이, 응력보상층(703, 703`) 사이에 다공성 마스크층(702)이 배치될 수 있다. 이 경우, 응력보상층은 상부층(703)과 하부층(703`)으로 나뉘어 있으며, 구체적으로, 하부층(703`)의 성장 후 다공성 마스크층(702)이 형성되며, 이후 상부층(703)이 재성장되어 얻어질 수 있다. 이러한 구조의 경우, 응력보상층(703`)이 핵생성층(701) 상에 바로 형성되어 압축 응력 발생 효과 면에서 더욱 유리할 수 있다.
In this case, the formation order of the porous mask layer 702 may vary depending on the embodiment. That is, as shown in FIG. 15, the porous mask layer 702 may be disposed between the stress compensation layers 703 and 703 ′. In this case, the stress compensation layer is divided into an upper layer 703 and a lower layer 703`. Specifically, after the growth of the lower layer 703`, the porous mask layer 702 is formed, and then the upper layer 703 is regrown. Can be obtained. In this structure, the stress compensation layer 703 ′ may be formed directly on the nucleation layer 701, which may be more advantageous in terms of compressive stress generation effect.

중간층(704)은 응력보상층(703) 상에 형성되며, 응력보상층(703)과 이종 계면을 형성하도록 응력보상층(703)과 다른 물질로 이루어진다. 구체적으로, 응력보상층(703)이 GaN으로 이루어지는 경우, 중간층(704)은 Al_xGa_(1-x)N (0<x≤1)으로 이루어질 수 있으며, 응력보상층(703)과 중간층(704)의 이종 계면에서 전위의 전파가 차단될 수 있으므로, 중간층(704)에 의하여 결정성 향상 효과를 기대할 수 있다. 다만, 중간층(704)은 본 실시 형태에서 반드시 필요한 요소는 아니라 할 것이며, 경우에 따라 제외될 수 있다. 다음으로, 추가적인 질화물 반도체층(705)은 압축 응력을 발생시키기 위한 것으로 응력보상층(703)과 동일한 물질, 예컨대, GaN으로 이루어질 수 있으며, GaN/n-GaN의 다층 구조로 채용될 수도 있다. 또한, 추가적인 질화물 반도체층(705)은 중간층(704)과 다른 물질로 이루어짐으로써 앞서 설명한 바와 유사하게 전위가 차단되는 효과를 얻을 수 있다.
The intermediate layer 704 is formed on the stress compensation layer 703 and is made of a material different from that of the stress compensation layer 703 so as to form a heterogeneous interface with the stress compensation layer 703. Specifically, when the stress compensation layer 703 is made of GaN, the intermediate layer 704 may be made of Al _x Ga _(1-x) N (0 <x≤1), the stress compensation layer 703 and the intermediate layer ( Since dislocation propagation may be blocked at the heterogeneous interface of 704, the effect of improving the crystallinity may be expected by the intermediate layer 704. However, the intermediate layer 704 will not necessarily be necessary elements in this embodiment, and may be excluded in some cases. Next, the additional nitride semiconductor layer 705 may be made of the same material as that of the stress compensation layer 703, for example, GaN, to generate compressive stress, or may be employed as a multi-layer structure of GaN / n-GaN. In addition, since the additional nitride semiconductor layer 705 is formed of a material different from that of the intermediate layer 704, similar to the foregoing description, dislocations may be blocked.

이와 같이, 상술한 구조를 갖는 버퍼부(B, B`)를 채용함으로써, 대량 생산에 유리한 실리콘 기판(101) 상에 질화물 반도체를 성장시키는 경우, 크랙 발생이 저감되며, 결정성이 향상된 고 품질의 발광 다이오드 구조를 얻을 수 있다. 도 15를 참조하여 본 발명에 채용가능한 다층 버퍼 구조를 다른 접근 방법으로 상세히 설명하면, 상기 실리콘 기판(101) 상에 AlN/AlGaN 핵생성층(701)을 성장하고, 연속적으로 언도프 GaN인 응력보상층(703, 703`)과 n형 GaN인 추가적인 질화물 반도체층(705)을 성장하고, 응력보상층(703, 703`)과 추가적인 질화물 반도체층(705) 각각의 내부에 전위밀도 감소를 위한 SiN_x 다공성 마스크층(702)과 AlGaN 중간층(704)이 추가로 개재된 구조로 이해될 수 있다. 구체적인 예에서, AlN/AlGaN 핵성장층(약 2㎛ 이하)을 성장하고, 연속적으로 언도프 GaN층(약 2㎛ 이하)과 n-형 GaN층(3?4㎛)을 성장하고, 상기 두 층의 내부에 SiN_x층과 AlGaN 중간층을 서브마이크로 수준으로 추가로 사용할 경우에, 그 다층 버퍼 구조를 기반하여 성장된 발광구조물 중 GaN의 결정성이 (002) FWHM의 경우에, < 300arcsec, (102) FWHM의 경우에 < 400arcsec 이하로 나타났다. 또한, 웨이퍼에 크랙이 형성되지 않으며, 열 응력에 의한 보우잉(bowing)도 < 20㎛으로 낮은 수준으로 유지할 수 있다.
In this way, when the nitride semiconductors are grown on the silicon substrate 101, which is advantageous for mass production, by employing the buffer sections B and B` having the above-described structure, cracks are reduced and high quality with improved crystallinity. The light emitting diode structure can be obtained. Referring to FIG. 15, a multilayer buffer structure employable in the present invention will be described in detail by another approach. An AlN / AlGaN nucleation layer 701 is grown on the silicon substrate 101, and is continuously undoped GaN. To grow the compensation layers 703 and 703` and the additional nitride semiconductor layer 705 which is n-type GaN, and to reduce the dislocation density inside the stress compensation layers 703 and 703` and the additional nitride semiconductor layer 705, respectively. It can be understood that the SiN _x porous mask layer 702 and the AlGaN intermediate layer 704 are further interposed. In a specific example, an AlN / AlGaN nuclear growth layer (about 2 μm or less) is grown, and an undoped GaN layer (about 2 μm or less) and an n-type GaN layer (3 to 4 μm) are grown in succession. When additionally using the SiN _x layer and the AlGaN interlayer at the submicro level inside the layer, the crystallinity of GaN in the light emitting structure grown based on the multilayer buffer structure was (300) for FWHM, <300 arcsec, ( 102) In the case of FWHM, <400 arcsec or less. In addition, no crack is formed on the wafer, and bowing due to thermal stress can be maintained at a low level of <20 μm.

한편, 버퍼부(B)을 형성한 후에는 고도핑 n형 반도체층이나 In이 포함된 반도체, 예컨대, InGaN, InN이나 InGaN/GaN 등의 구조를 갖는 오믹컨택부(C)를 형성하며, 이후, 도 16에 도시된 것과 같이, 발광구조물, 즉, p형 질화물 반도체층(102), 활성층(103) 및 n형 산화아연 반도체층(104)을 MOCVD, HVPE 등과 같은 공정으로 형성한다. 이 경우, n형 산화아연 반도체층(104)은 상대적으로 저온에 해당하는 약 700℃ 이하에서 성장될 수 있으므로, 성장 과정에서 활성층(103)에 미치는 피해가 최소화될 수 있다. 이어서, 도 17에 도시된 것과 같이, 기판(101)에 그라인딩, CMP, RIE 등과 같은 방법으로 제1 관통홀(H1)을 형성하여 p형 질화물 반도체층(102)의 하면을 노출시키며, 이 경우, 버퍼부(B)의 제거도 별도의 공정으로 필요할 수 있다. 또한, 도 18에 도시된 것과 같이, 발광구조물의 하부로부터 제2 관통홀(H2)을 형성하여 n형 산화아연 반도체층(104)을 노출시키며, 추가적으로, 절연체(107)를 제2 관통홀(H2)의 내벽에 증착할 수 있다. 이후, p형 질화물 반도체층(102)의 노출된 하면 및 n형 산화아연 반도체층(104) 상에 각각 제1 및 제2 전극을 형성하여 소자를 구현할 수 있을 것이다.
On the other hand, after the buffer portion B is formed, an ohmic contact portion C having a structure such as a highly doped n-type semiconductor layer or In, for example, InGaN, InN, or InGaN / GaN, is formed. 16, the light emitting structure, that is, the p-type nitride semiconductor layer 102, the active layer 103 and the n-type zinc oxide semiconductor layer 104 is formed by a process such as MOCVD, HVPE and the like. In this case, since the n-type zinc oxide semiconductor layer 104 may be grown at about 700 ° C. or less, which corresponds to a relatively low temperature, damage to the active layer 103 may be minimized during the growth process. 17, the first through hole H1 is formed in the substrate 101 by grinding, CMP, RIE, or the like to expose the bottom surface of the p-type nitride semiconductor layer 102. In addition, the removal of the buffer portion B may be required as a separate process. In addition, as shown in FIG. 18, the second through hole H2 is formed from the bottom of the light emitting structure to expose the n-type zinc oxide semiconductor layer 104, and additionally, the insulator 107 is formed through the second through hole ( It can deposit on the inner wall of H2). Subsequently, the first and second electrodes may be formed on the exposed lower surface of the p-type nitride semiconductor layer 102 and the n-type zinc oxide semiconductor layer 104, respectively, to implement a device.

한편, 상기와 같은 구조를 갖는 반도체 발광소자는 다양한 분야에서 응용될 수 있다. 도 19는 본 발명에서 제안하는 반도체 발광소자의 사용 예를 개략적으로 나타낸 구성도이다. 도 19를 참조하면, 조광 장치(800)는 발광 모듈(801)과 발광 모듈(801)이 배치되는 구조물(804) 및 전원 공급부(803)를 포함하여 구성되며, 발광 모듈(801)에는 본 발명에서 제안한 방식으로 얻어진 하나 이상의 반도체 발광소자(802)가 배치될 수 있다. 이 경우, 반도체 발광소자(802)는 그 자체로 모듈(601)에 실장되거나 패키지 형태로 제공될 수도 있을 것이다. 전원 공급부(803)는 전원을 입력받는 인터페이스(805)와 발광 모듈(801)에 공급되는 전원을 제어하는 전원 제어부(806)를 포함할 수 있다. 이 경우, 인터페이스(805)는 과전류를 차단하는 퓨즈와 전자파장애신호를 차폐하는 전자파 차폐필터를 포함할 수 있다.
On the other hand, the semiconductor light emitting device having the above structure can be applied in various fields. 19 is a configuration diagram schematically showing an example of use of a semiconductor light emitting device proposed in the present invention. Referring to FIG. 19, the dimming device 800 includes a light emitting module 801, a structure 804 on which the light emitting module 801 is disposed, and a power supply unit 803, and the light emitting module 801 includes the present invention. One or more semiconductor light emitting devices 802 obtained in the manner proposed by the present invention may be disposed. In this case, the semiconductor light emitting device 802 may be mounted on the module 601 or may be provided in a package form. The power supply unit 803 may include an interface 805 for receiving power and a power control unit 806 for controlling the power supplied to the light emitting module 801. In this case, the interface 805 may include a fuse for blocking the overcurrent and an electromagnetic shielding filter for shielding the electromagnetic interference signal.

전원 제어부(806)는 전원으로 교류 전원이 입력되는 경우, 전원 제어부는 교류를 직류로 변환하는 정류부와, 발광 모듈(801)에 적합한 전압으로 변환시켜주는 정전압 제어부를 구비할 수 있다. 만일, 전원 자체가 발광 모듈(801)에 적합한 전압을 갖는 직류원(예를 들어, 전지)이라면, 정류부나 정전압 제어부를 생략될 수도 있을 것이다. 또한, 발광 모듈(801)의 자체가 AC-LED와 같은 소자를 채용하는 경우, 교류 전원이 직접 발광 모듈(801)에 공급될 수 있으며, 이 경우도 정류부나 정전압 제어부를 생략될 수도 있을 것이다. 나아가, 전원 제어부는 색 온도 등을 제어하여 인간 감성에 따른 조명 연출을 가능하게 할 수도 있다. 또한, 전원 공급부(803)는 발광소자(602)의 발광량과 미리 설정된 광량 간의 비교를 수행하는 피드백 회로 장치와 원하는 휘도나 연색성 등의 정보가 저장된 메모리 장치를 포함할 수 있다.
When the AC power is input to the power source, the power control unit 806 may include a rectifying unit for converting AC into DC and a constant voltage control unit for converting to a voltage suitable for the light emitting module 801. If the power source itself is a direct current source (for example, a battery) having a voltage suitable for the light emitting module 801, the rectifying unit or the constant voltage control unit may be omitted. In addition, when the light emitting module 801 itself employs a device such as an AC-LED, AC power may be directly supplied to the light emitting module 801, and in this case, the rectifying unit or the constant voltage control unit may be omitted. In addition, the power control unit may control the color temperature and the like to enable the illumination of the human emotion. In addition, the power supply unit 803 may include a feedback circuit device for performing a comparison between the light emission amount of the light emitting element 602 and a predetermined light amount, and a memory device in which information such as desired luminance and color rendering is stored.

이러한 조광 장치(800)는 화상 패널을 구비하는 액정표시장치 등의 디스플레이 장치에 이용되는 백라이트 유닛이나 램프, 평판 조명 등의 실내 조명 또는 가로등, 간판, 표지판 등의 실외 조명 장치로 사용될 수 있으며, 또한, 다양한 교통수단용 조명 장치, 예컨대, 자동차, 선박, 항공기 등에 이용될 수 있다. 나아가, TV, 냉장고 등의 가전 제품이나 의료기기 등에도 널리 이용될 수 있을 것이다.
The dimming device 800 may be used as a backlight unit used in a display device such as a liquid crystal display device having an image panel, an indoor lighting device such as a lamp, a flat panel light, or an outdoor lighting device such as a street lamp, a signboard, a sign, and the like. It can be used in various transportation lighting devices, such as automobiles, ships, aircrafts, and the like. Furthermore, it may be widely used in home appliances such as TVs and refrigerators, and medical devices.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

101: 기판 102: p형 질화물 반도체층
103: 활성층 104: n형 산화아연 반도체층
105: 제1 전극 106: 제2 전극
107: 절연체 107: 모듈 기판
108, 109: 제1 및 제2 단자 패턴 C: 오믹컨택부
B: 버퍼부 R: 반사부
R1, R2: 유전체층 H1, H2: 제1 및 제2 관통홀
P1, P2: 제1 및 제2 돌출부 701: 핵생성층
702: 다공성 마스크 703: 응력보상층
704: 중간층 705: 추가적인 질화물 반도체층101: substrate 102: p-type nitride semiconductor layer
103: active layer 104: n-type zinc oxide semiconductor layer
105: first electrode 106: second electrode
107: insulator 107: module substrate
108, 109: First and second terminal patterns C: Ohmic contact portion
B: buffer part R: reflecting part
R1, R2: dielectric layers H1, H2: first and second through holes
P1, P2: first and second protrusions 701: nucleation layer
702: porous mask 703: stress compensation layer
704: intermediate layer 705: additional nitride semiconductor layer

Claims

A substrate having at least one first through hole;
A p-type nitride semiconductor layer formed on the substrate;
An active layer formed on the p-type nitride semiconductor layer;
An n-type zinc oxide semiconductor layer formed on the active layer;
A first electrode formed on a portion of a lower surface of the p-type nitride semiconductor layer exposed by the through hole;
A second portion formed from another portion of the lower surface of the p-type nitride semiconductor layer exposed by the through-hole, and at least a portion of the p-type nitride semiconductor layer and the active layer is removed to expose the n-type zinc oxide semiconductor layer Through-holes; And
A second electrode formed on a bottom surface of the n-type zinc oxide semiconductor layer exposed by the second through hole;
Semiconductor light emitting device comprising a.

The method of claim 1,
The semiconductor light emitting device, characterized in that the irregularities formed on the side of the substrate.

The method of claim 1,
And at least a portion of a surface of the p-type nitride semiconductor layer exposed by the through hole is formed with irregularities.

The method of claim 3,
The first electrode is a semiconductor light emitting device, characterized in that formed to have a shape corresponding to the irregularities.

The method of claim 1,
A semiconductor light emitting device, characterized in that irregularities are formed on an upper surface of the n-type zinc oxide semiconductor layer.

The method of claim 1,
The substrate is a semiconductor light emitting device, characterized in that it has electrical conductivity.

The method of claim 1,
The substrate is a semiconductor light emitting device, characterized in that the silicon (Si) substrate.

The method of claim 1,
And an ohmic contact portion formed between the substrate and the p-type nitride semiconductor layer.

The method of claim 8,
And the ohmic contact portion comprises a highly doped n-type nitride semiconductor layer.

The method of claim 8,
And the ohmic contact portion comprises an InGaN / GaN structure.

The method of claim 1,
And a buffer part formed in at least a portion of the substrate and the p-type nitride semiconductor layer.

The method of claim 11,
And the buffer unit comprises a nucleation layer formed on the substrate and a stress compensation layer formed on the nucleation layer and having a lattice constant greater than that of the nucleation layer.

The method of claim 12,
And the nucleation layer is formed of an Al-containing nitride semiconductor, and the stress compensation layer is formed of a nitride semiconductor having a lower Al content or no Al than the nucleation layer.

The method of claim 12,
The nucleation layer includes a first nitride semiconductor layer formed on the substrate and a second nitride semiconductor layer made of a material having a lattice constant greater than that of the first nitride semiconductor layer and smaller than the stress compensation layer. A semiconductor light emitting device.

The method of claim 14,
The first nitride semiconductor layer is made of AlN, the second nitride semiconductor layer is made of Al _x Ga _(1-x) N (0 <x <1), characterized in that the stress compensation layer is made of GaN A semiconductor light emitting device.

16. The method of claim 15,
And wherein the second nitride semiconductor layer has a higher Al content than a region close to the stress compensation layer in a region close to the first nitride semiconductor layer.

16. The method of claim 15,
The stress compensation layer is a semiconductor light emitting device, characterized in that made of undoped GaN.

The method according to any one of claims 12 to 17,
The buffer unit further comprises a porous mask layer disposed between the nucleation layer and the stress compensation layer.

The method according to any one of claims 12 to 17,
The stress compensation layer is divided into upper and lower layers in the thickness direction,
The buffer unit further comprises a porous mask layer disposed between the upper and lower layers.

19. The method of claim 18,
The porous mask layer is a semiconductor light emitting device, characterized in that made of silicon nitride.

The method of claim 12,
And the buffer part further comprises an intermediate layer formed of a material different from the stress compensation layer on the stress compensation layer.

The method of claim 21,
The stress compensation layer is made of GaN, the intermediate layer is a semiconductor light emitting device, characterized in that consisting of Al _x Ga _(1-x) N (0 <x _{≤ 1} ).

The method of claim 21,
The buffer unit is formed on the intermediate layer, the semiconductor light emitting device further comprises an additional nitride layer made of a material different from the intermediate layer.

The method of claim 23, wherein
The additional nitride layer is a semiconductor light emitting device, characterized in that made of GaN.

The method of claim 1,
The first electrode has a ring shape, and when viewed from below the p-type nitride semiconductor layer, the first electrode is formed so as to surround the second electrode.

The method of claim 1,
And the second electrode is formed to fill the second through hole.

The method of claim 1,
And a reflecting portion formed in at least a portion of the substrate and the p-type nitride semiconductor layer.

The method of claim 27,
The reflector has a DBR structure, characterized in that the semiconductor light emitting device.

The method of claim 1,
The substrate has a plurality of through holes, and the first electrode is a semiconductor light emitting device, characterized in that formed along the surface of the substrate.

Sequentially growing a p-type nitride semiconductor layer, an active layer and an n-type zinc oxide semiconductor layer on the substrate to form a light emitting structure;
Forming at least a portion of the bottom surface of the p-type nitride semiconductor layer by forming a first through hole in the substrate;
Forming a second through hole exposing the n-type zinc oxide semiconductor layer by partially removing the p-type nitride semiconductor layer and the active layer from a lower surface of the p-type nitride semiconductor layer exposed by the first through hole;
Forming a first electrode on a bottom surface of the p-type nitride semiconductor layer exposed by the first through hole; And
Forming a second electrode on a bottom surface of the n-type zinc oxide semiconductor layer exposed by the second through hole;
Gt; a < / RTI > semiconductor light emitting device.

The method of claim 30,
And forming an ohmic contact portion on the substrate before growing the p-type nitride semiconductor layer.

The method of claim 30,
And forming a buffer unit on the substrate before growing the p-type nitride semiconductor layer.

33. The method of claim 32,
Exposing the bottom surface of the p-type nitride semiconductor layer comprises forming a through hole in the buffer portion.

The method of claim 30,
And forming a reflector on the substrate before growing the p-type nitride semiconductor layer.

The method of claim 34, wherein
Exposing the bottom surface of the p-type nitride semiconductor layer comprises forming a through hole in the reflecting portion.

The method of claim 34, wherein
The forming of the reflector may be performed such that the reflector is located only in a region around the through hole.

The method of claim 30,
Growing the n-type zinc oxide semiconductor layer is performed at a lower temperature than growing the p-type nitride semiconductor layer.

The method of claim 30,
Growing the n-type zinc oxide semiconductor layer is performed at a temperature of 700 ℃ or less.

A module substrate having first and second protrusions formed on an upper surface thereof, and first and second terminal patterns; And
A substrate having at least one first through hole, a p-type nitride semiconductor layer formed on the substrate, an active layer formed on the p-type nitride semiconductor layer, an n-type zinc oxide semiconductor layer formed on the active layer, A first electrode formed on a portion of a lower surface of the p-type nitride semiconductor layer exposed by the through-hole, and a lower portion of the lower surface of the p-type nitride semiconductor layer exposed by the through-hole; A second through hole formed to remove the nitride semiconductor layer and a portion of the active layer to expose the n-type zinc oxide semiconductor layer, and a second electrode formed on a bottom surface of the n-type zinc oxide semiconductor layer exposed by the second through hole. Including a semiconductor light emitting device comprising a,
And the semiconductor light emitting device is disposed on the module substrate such that the first and second through holes are coupled to the first and second protrusions, respectively.

The method of claim 39,
And the first and second terminal patterns are formed in the first and second protrusions, respectively.

41. The method of claim 40,
The module substrate may further include first and second wiring structures respectively connected to the first and second terminal patterns and respectively formed in the first and second protrusions.

41. The method of claim 40,
The module substrate may further include first and second wiring structures connected to the first and second terminal patterns, respectively, and formed along surfaces of the first and second protrusions, respectively.

The method of claim 39,
At least one of the first and second protrusions has a side surface inclined with respect to the upper surface of the module substrate so as to decrease the area toward the top.

The method of claim 39,
The first protrusion has a ring shape, and when viewed from the top of the module substrate, the first protrusion is formed to surround the second protrusion.