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KR20120061536A - Array substrate for liquid crystal display device including insulating layer formed by using soluble material and method of fabricating the same - Google Patents

Array substrate for liquid crystal display device including insulating layer formed by using soluble material and method of fabricating the same Download PDF

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KR20120061536A
KR20120061536A KR1020100122876A KR20100122876A KR20120061536A KR 20120061536 A KR20120061536 A KR 20120061536A KR 1020100122876 A KR1020100122876 A KR 1020100122876A KR 20100122876 A KR20100122876 A KR 20100122876A KR 20120061536 A KR20120061536 A KR 20120061536A
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KR
South Korea
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gate
layer
insulating material
electrode
soluble
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Withdrawn
Application number
KR1020100122876A
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Korean (ko)
Inventor
최승규
Original Assignee
엘지디스플레이 주식회사
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Publication date
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Abstract

본 발명은, 기판과; 상기 기판 상부에 형성되고 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터와; 상기 박막트랜지스터 및 상기 데이터 배선 상부에 형성되고 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 이루어지는 보호층과; 상기 보호층 상부에 형성되고 상기 박막트랜지스터에 연결되는 화소 전극을 포함하는 액정표시장치용 어레이 기판을 제공한다.The present invention, the substrate; Gate wiring and data wiring formed on the substrate and crossing each other to define pixel regions; A thin film transistor connected to the gate line and the data line; A protective layer formed on the thin film transistor and the data line and made of a soluble organic-inorganic hybrid insulating material including silicon oxide; An array substrate for a liquid crystal display device is formed on the passivation layer and includes a pixel electrode connected to the thin film transistor.

Description

가용성 물질을 이용하여 형성된 절연층을 포함하는 액정표시장치용 어레이 기판 및 그 제조방법 {ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY DEVICE INCLUDING INSULATING LAYER FORMED BY USING SOLUBLE MATERIAL AND METHOD OF FABRICATING THE SAME}ARRAY SUBSTRATE FOR LIQUID CRYSTAL DISPLAY DEVICE INCLUDING INSULATING LAYER FORMED BY USING SOLUBLE MATERIAL AND METHOD OF FABRICATING THE SAME}

본 발명은 액정표시장치용 어레이 기판에 관한 것으로, 더욱 상세하게는 산화 실리콘(SiO2)을 포함하는 가용성 물질(soluble material)을 이용하여 형성된 절연층을 포함하는 액정표시장치용 어레이 기판 및 그 제조방법에 관한 것이다.
The present invention relates to an array substrate for a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device including an insulating layer formed by using a soluble material including silicon oxide (SiO 2 ) and a fabrication thereof. It is about a method.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(liquid crystal display: LCD), 플라즈마표시장치(plasma display panel: PDP), 유기발광표시장치(organic light emitting diode: OLED)와 같은 여러 가지 평판표시장치(flat panel display: FPD)가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Recently, liquid crystal displays (LCDs), plasma display panels (PDPs), and organic light emitting diodes Various flat panel displays (FPDs), such as organic light emitting diodes (OLEDs), are being utilized.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다. Among these flat panel display devices, liquid crystal display devices are widely used because they have advantages of miniaturization, light weight, thinness, and low power driving.

액정표시장치는, 게이트배선, 데이터배선, 박막트랜지스터(thin film transistor: TFT), 화소 전극 등이 형성된 어레이 기판과, 블랙매트릭스, 컬러필터층, 공통 전극 등이 형성된 컬러필터 기판과, 어레이 기판 및 컬러필터 기판 사이에 형성된 액정층으로 이루어지는데, 이를 도면을 참조하여 설명한다. The liquid crystal display includes an array substrate on which gate wiring, data wiring, a thin film transistor (TFT), a pixel electrode, and the like are formed, a color filter substrate on which a black matrix, a color filter layer, a common electrode, and the like are formed, an array substrate and a color. It consists of a liquid crystal layer formed between the filter substrate, which will be described with reference to the drawings.

도 1은 종래의 액정표시장치용 어레이 기판의 단면도이다.1 is a cross-sectional view of a conventional array substrate for a liquid crystal display device.

도 1에 도시한 바와 같이, 기판(10) 상부에는 게이트 배선(미도시)과, 게이트 배선에서 연장되는 게이트 전극(14)과, 게이트 배선의 단부에 연결되는 게이트 패드(16)와, 게이트 배선과 평행하게 이격되는 공통 배선(18)이 형성된다. As shown in FIG. 1, a gate wiring (not shown), a gate electrode 14 extending from the gate wiring, a gate pad 16 connected to an end of the gate wiring, and a gate wiring are disposed on the substrate 10. The common wiring 18 spaced apart in parallel with is formed.

그리고, 게이트 배선, 게이트 전극(14), 게이트 패드(16) 및 공통 배선(18) 상부에는 게이트 절연층(22)이 형성되는데, 게이트 절연층(22)은 무기 절연물질로 이루어진다. The gate insulating layer 22 is formed on the gate wiring, the gate electrode 14, the gate pad 16, and the common wiring 18, and the gate insulating layer 22 is made of an inorganic insulating material.

게이트 전극(14)에 대응되는 게이트 절연층(22) 상부에는 반도체층(24)이 형성되고, 반도체층(24) 상부에는 서로 이격하는 소스 전극(26) 및 드레인 전극(28)이 형성된다.The semiconductor layer 24 is formed on the gate insulating layer 22 corresponding to the gate electrode 14, and the source electrode 26 and the drain electrode 28 spaced apart from each other are formed on the semiconductor layer 24.

또한, 게이트 절연층(22) 상부에는 소스 전극(26)에 연결되고 게이트 배선과 교차하는 데이터 배선(30)과, 데이터 배선(30)의 단부에 연결되는 데이터 패드(32)가 형성된다. In addition, a data line 30 connected to the source electrode 26 and intersecting the gate line and a data pad 32 connected to an end of the data line 30 are formed on the gate insulating layer 22.

데이터 배선(30) 및 데이터 패드(32) 하부에는 반도체층(24)과 동일층, 동일물질로 이루어지는 반도체 패턴(24a)이 형성된다. A semiconductor pattern 24a formed of the same layer and the same material as the semiconductor layer 24 is formed below the data line 30 and the data pad 32.

여기서, 게이트 전극(14), 반도체층(24), 소스 전극(26) 및 드레인 전극(28)은 박막트랜지스터(T)를 구성한다. Here, the gate electrode 14, the semiconductor layer 24, the source electrode 26, and the drain electrode 28 constitute a thin film transistor T.

소스 전극(26), 드레인 전극(28), 데이터 배선(30) 및 데이터 패드(32) 상부에는 보호층(34)이 형성되는데, 보호층(34)은 드레인 전극(28)을 노출하는 드레인 콘택홀(36)과, 게이트 패드(16)를 노출하는 게이트 패드 콘택홀(38)과, 데이터 패드(32)를 노출하는 데이터 패드 콘택홀(40)을 포함한다. The passivation layer 34 is formed on the source electrode 26, the drain electrode 28, the data line 30, and the data pad 32, and the passivation layer 34 exposes a drain contact exposing the drain electrode 28. A hole 36, a gate pad contact hole 38 exposing the gate pad 16, and a data pad contact hole 40 exposing the data pad 32.

여기서, 게이트 패드 콘택홀(38)은 보호층(34) 및 게이트 절연층(22)을 통하여 형성되고, 보호층(34)은 질화 실리콘(SiNx)과 같은 무기 절연물질로 이루어진다. Here, the gate pad contact hole 38 is formed through the protective layer 34 and the gate insulating layer 22, and the protective layer 34 is made of an inorganic insulating material such as silicon nitride (SiNx).

보호층(34) 상부에는 드레인 콘택홀(36)을 통하여 드레인 전극(28)에 연결되는 화소 전극(42)과, 화소 전극(42)으로부터 평행하게 이격되는 공통 전극(44)과, 게이트 패드 콘택홀(38)을 통하여 게이트 패드(16)에 연결되는 게이트 패드 단자(46)와, 데이터 패드 콘택홀(40)을 통하여 데이터 패드(32)에 연결되는 데이터 패드 단자(48)가 형성된다. The pixel electrode 42 connected to the drain electrode 28 through the drain contact hole 36, the common electrode 44 spaced apart in parallel from the pixel electrode 42, and the gate pad contact on the passivation layer 34. A gate pad terminal 46 connected to the gate pad 16 through the hole 38 and a data pad terminal 48 connected to the data pad 32 through the data pad contact hole 40 are formed.

화소 전극(42)의 일부는 보호층(34)을 사이에 두고 공통 배선(18)과 중첩되며, 서로 중첩하는 공통 배선(18) 및 화소 전극(42)과 그 사이에 개재된 보호층(34)은 스토리지 커패시터(Cst)를 구성한다.
A part of the pixel electrode 42 overlaps the common wiring 18 with the protective layer 34 interposed therebetween, and the common wiring 18 and the pixel electrode 42 overlapping each other and the protective layer 34 interposed therebetween. ) Constitutes a storage capacitor Cst.

이러한 액정표시장치용 어레이 기판은, 박막 증착, 포토레지스트(photoresist) 도포, 노광, 현상, 식각 및 포토레지스트 제거 등의 단계를 포함하는 노광식각공정(photolithographic process)을 반복하여 패턴을 형성하는데, 노광 시 사용되는 마스크(mask)를 기준으로 노광식각공정을 구분하기도 한다. The array substrate for a liquid crystal display device forms a pattern by repeating an photolithographic process including thin film deposition, photoresist coating, exposure, development, etching and photoresist removal. The exposure etching process may be classified based on a mask used in the process.

예를 들어, 액정표시장치용 어레이 기판은, 기판(10) 상부에 게이트 배선, 게이트 전극(14), 게이트 패드(16) 및 공통배선(18)을 형성하는 제1마스크공정, 반도체층(24), 소스 전극(26), 드레인 전극(28), 데이터 배선(30) 및 데이터 패드(32)를 형성하는 제2마스크공정, 드레인 콘택홀(36), 게이트 패드 콘택홀(38) 및 데이터 패드 콘택홀(40)을 형성하는 제3마스크공정, 화소 전극(42) 및 공통 전극(44)을 형성하는 제4마스크공정을 통하여 형성할 수 있다. For example, an array substrate for a liquid crystal display device includes a first mask process for forming a gate wiring, a gate electrode 14, a gate pad 16, and a common wiring 18 on the substrate 10, and a semiconductor layer 24. ), A second mask process for forming the source electrode 26, the drain electrode 28, the data wiring 30 and the data pad 32, the drain contact hole 36, the gate pad contact hole 38 and the data pad A third mask process for forming the contact hole 40 and a fourth mask process for forming the pixel electrode 42 and the common electrode 44 may be performed.

특히, 보호층(34)은 무기 절연물질층 증착, 무기 절연물질층 상부에 포토레지스트(photoresist)층 도포(coating), 마스크를 통한 포토레지스트층 노광(exposure), 노광된 포토레지스트층 현상(develop), 현상된 포토레지스트층을 이용한 무기 절연물질층 식각(etching), 포토레지스트층 제거(strip)의 6단계를 거쳐 형성된다. In particular, the protective layer 34 may be formed by depositing an inorganic insulating material layer, coating a photoresist layer on the inorganic insulating material layer, exposing the photoresist layer through a mask, and developing the exposed photoresist layer. ), The inorganic insulating material layer is etched using the developed photoresist layer, and the photoresist layer is stripped.

이와 같이, 무기 절연물질로 이루어지는 보호층(34)은 복잡한 단계를 거쳐서 형성되며, 특히 무기 절연물질층 증착에 이용되는 화학기상증착(chemical vapor deposition: CVD)장치는 진공상태를 확보하기 위하여 많은 공정시간을 필요로 하며, 유지보수비가 많이 든다는 문제가 있으며, 이러한 요소는 액정표시장치용 어레이 기판의 제조비용 증가의 원인이 된다. As such, the protective layer 34 made of an inorganic insulating material is formed through a complicated step, and in particular, a chemical vapor deposition (CVD) apparatus used for depositing an inorganic insulating material layer has many processes to secure a vacuum state. There is a problem that it takes time and costs a lot of maintenance, and this factor causes an increase in the manufacturing cost of the array substrate for the liquid crystal display device.

그리고, 화학기상증착장치를 이용한 무기 절연물질층의 증착은 낮은 증착속도로 이루어지므로, 보호층(34) 형성을 위한 공정시간이 더 증가하는 문제가 있다.In addition, since the deposition of the inorganic insulating material layer using the chemical vapor deposition apparatus is made at a low deposition rate, there is a problem that the process time for forming the protective layer 34 is further increased.

또한, 무기 절연물질은 평탄화 특성이 좋지 않아서 하부의 반도체층(24), 소스 전극(26), 드레인 전극(28), 데이터 배선(30) 및 데이터 패드(32)의 단차부에 대응하는 보호층(34)에 결함이 발생하는 문제가 있다. In addition, the inorganic insulating material has poor planarization characteristics, so that a protective layer corresponding to the stepped portions of the lower semiconductor layer 24, the source electrode 26, the drain electrode 28, the data wiring 30, and the data pad 32 is formed. There is a problem that a defect occurs at 34.

그리고, 보호층(34)의 하부에는 게이트 배선 및 데이터 배선(30)이 형성되고 보호층(34) 상부에는 화소 전극(42) 및 공통 전극(44)이 형성되며, 액정표시장치용 어레이 기판에서는 게이트 배선 및 데이터 배선(30)이 보호층(34)을 사이에 두고 화소 전극(42) 및 공통 전극(44)과 중첩되어 기생용량(parasitic capacitance)으로 작용할 수 있다. The gate line and the data line 30 are formed under the protective layer 34, and the pixel electrode 42 and the common electrode 44 are formed over the protective layer 34. In the array substrate for a liquid crystal display device, The gate line and the data line 30 may overlap the pixel electrode 42 and the common electrode 44 with the passivation layer 34 interposed therebetween to serve as parasitic capacitance.

그런데, 보호층(34)을 구성하는 질화 실리콘(SiNx)의 유전상수는 약 7.5로 비교적 높은 값이므로, 두 전극 사이의 유전체의 유전율에 비례하는 기생용량도 비교적 큰 값이 되어, 게이트 배선 및 데이터 배선(30)을 통하여 각각 공급되는 게이트 신호 및 데이터 신호를 지연(delay)시키고 충전특성을 저하시키는 문제가 있다.However, since the dielectric constant of silicon nitride (SiNx) constituting the protective layer 34 is a relatively high value of about 7.5, the parasitic capacitance proportional to the dielectric constant of the dielectric between the two electrodes becomes a relatively large value, so that the gate wiring and data There is a problem of delaying the gate signal and the data signal respectively supplied through the wiring 30 and lowering the charging characteristics.

이러한 게이트 신호 및 데이터 신호의 지연 및 충전특성 저하는 액정표시장치의 화질을 저하시키는 요인으로 작용한다.
The delay and charging characteristics of the gate signal and the data signal act as a factor of degrading the image quality of the liquid crystal display.

본 발명은, 산화 실리콘(SiO2)을 포함하는 가용성 혼성 물질(soluble hybrid material)을 이용하여 보호층을 형성함으로써, 제조공정이 단순화되고 제조비용 및 제조시간이 감소되며, 하부 패턴의 단차에 의한 보호층의 결함이 방지되고, 신호지연이 방지되고 충전특성이 개선된 액정표시장치용 어레이 기판 및 그 제조방법을 제공하는데 그 목적이 있다.According to the present invention, by forming a protective layer using a soluble hybrid material including silicon oxide (SiO 2 ), the manufacturing process is simplified, manufacturing cost and manufacturing time are reduced, and the step pattern is reduced. An object of the present invention is to provide an array substrate for a liquid crystal display device and a method of manufacturing the same, in which defects of the protective layer are prevented, signal delay is prevented, and charging characteristics are improved.

또한, 본 발명은, 게이트 절연층과 반도체층 사이에 도핑층을 형성하고 산화 실리콘(SiO2)을 포함하는 가용성 혼성 물질(soluble hybrid material)을 이용하여 보호층을 형성함으로써, 박막트랜지스터의 전기적 특성저하가 방지되는 액정표시장치용 어레이 기판 및 그 제조방법을 제공하는데 다른 목적이 있다.
In addition, the present invention, by forming a doped layer between the gate insulating layer and the semiconductor layer and by forming a protective layer using a soluble hybrid material (soluble hybrid material) containing silicon oxide (SiO 2 ), the electrical characteristics of the thin film transistor Another object of the present invention is to provide an array substrate for a liquid crystal display device and a method of manufacturing the same.

상기의 목적을 달성하기 위하여, 본 발명은, 기판과; 상기 기판 상부에 형성되고 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터와; 상기 박막트랜지스터 및 상기 데이터 배선 상부에 형성되고 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 이루어지는 보호층과; 상기 보호층 상부에 형성되고 상기 박막트랜지스터에 연결되는 화소 전극을 포함하는 액정표시장치용 어레이 기판을 제공한다. In order to achieve the above object, the present invention, the substrate; Gate wiring and data wiring formed on the substrate and crossing each other to define pixel regions; A thin film transistor connected to the gate line and the data line; A protective layer formed on the thin film transistor and the data line and made of a soluble organic-inorganic hybrid insulating material including silicon oxide; An array substrate for a liquid crystal display device is formed on the passivation layer and includes a pixel electrode connected to the thin film transistor.

여기서, 상기 산화 실리콘을 포함하는 상기 가용성 유무기 혼성 절연물질은 산화 실리콘 기반의 가용성 절연물질, 가교제 및 광개시제를 포함할 수 있다. The soluble organic-inorganic hybrid insulating material including the silicon oxide may include a silicon oxide-based soluble insulating material, a crosslinking agent, and a photoinitiator.

그리고, 상기 박막트랜지스터는, 상기 기판 상부에 형성되고 상기 게이트 배선에 연결되는 게이트 전극과; 상기 게이트 전극에 대응되는 상기 게이트 절연층 상부에 형성되는 반도체층과; 상기 반도체층 상부에 형성되고 서로 이격되는 소스 전극 및 드레인 전극을 포함할 수 있다. The thin film transistor may further include: a gate electrode formed on the substrate and connected to the gate wiring; A semiconductor layer formed on the gate insulating layer corresponding to the gate electrode; It may include a source electrode and a drain electrode formed on the semiconductor layer and spaced apart from each other.

또한, 상기 액정표시장치용 어레이 기판은 상기 게이트 절연층과 상기 반도체층 사이에 형성되고 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑층을 더 포함할 수 있다. In addition, the array substrate for a liquid crystal display device may further include a doping layer made of silicon formed between the gate insulating layer and the semiconductor layer and doped with phosphors.

그리고, 상기 액정표시장치용 어레이 기판은, 상기 게이트 배선의 단부에 연결되는 게이트 패드와, 게이트 배선과 평행하게 이격되는 공통 배선과, 상기 공통 배선의 단부에 연결되는 공통 패드와, 상기 데이터 배선의 단부에 연결되는 데이터 패드와, 상기 화소 전극과 평행하게 이격되고 상기 공통 배선에 연결되는 공통 전극과, 상기 게이트 패드에 연결되는 게이트 패드 단자와, 상기 데이터 패드에 연결되는 데이터 패드 단자를 더 포함할 수 있다.The array substrate for a liquid crystal display device may include a gate pad connected to an end of the gate wiring, a common wiring spaced in parallel with the gate wiring, a common pad connected to an end of the common wiring, And a data pad connected to an end, a common electrode spaced in parallel with the pixel electrode and connected to the common wire, a gate pad terminal connected to the gate pad, and a data pad terminal connected to the data pad. Can be.

한편, 기판 상부에 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선을 형성하는 단계와; 상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터 및 상기 데이터 배선 상부에 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 이루어지는 보호층을 형성하는 단계와; 상기 보호층 상부에 상기 박막트랜지스터에 연결되는 화소 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조방법을 제공한다.On the other hand, forming a gate wiring and a data wiring on the substrate to cross each other to define a pixel region; Forming a thin film transistor connected to the gate line and the data line; Forming a protective layer made of a soluble organic-inorganic hybrid insulating material including silicon oxide on the thin film transistor and the data line; It provides a method for manufacturing an array substrate for a liquid crystal display device comprising forming a pixel electrode connected to the thin film transistor on the protective layer.

여기서, 상기 박막트랜지스터를 형성하는 단계는, 상기 기판 상부에 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 전극에 대응되는 상기 게이트 절연층 상부에 반도체층을 형성하는 단계와; 상기 반도체층 상부에 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함할 수 있다.The forming of the thin film transistor may include forming a gate electrode connected to the gate line on the substrate; Forming a semiconductor layer on the gate insulating layer corresponding to the gate electrode; The method may include forming a source electrode and a drain electrode spaced apart from each other on the semiconductor layer.

그리고, 상기 보호층을 형성하는 단계는, 상기 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 도포(coating)하여 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선 상부에 가용성 절연물질층을 형성하는 단계와; 노광마스크를 통하여 상기 가용성 절연물질층을 노광(exposure)하는 단계와; 노광된 상기 가용성 절연물질층을 현상(develop)하는 단계와; 현상된 상기 가용성 절연물질층을 열처리(curing)하는 단계와; 열처리된 상기 가용성 절연물질층을 식각마스크로 이용하여 상기 게이트 절연층을 식각하는 단계를 포함할 수 있다. The forming of the protective layer may include coating a soluble organic-inorganic hybrid insulating material including the silicon oxide to form a soluble insulating material layer on the source electrode, the drain electrode, and the data line. Wow; Exposing the soluble insulating material layer through an exposure mask; Developing the exposed soluble insulating material layer; Curing the developed soluble insulating material layer; And etching the gate insulating layer by using the heat-treated soluble insulating material layer as an etching mask.

또한, 상기 보호층을 형성하는 단계는, 상기 가용성 절연물질층을 노광하는 단계 이전에 상기 가용성 절연물질층을 프리-베이킹(pre-baking) 하는 단계와; 상기 가용성 절연물질층을 현상하는 단계 이후에 상기 가용성 절연물질층을 하드-베이킹 하는 단계를 더 포함할 수 있다. In addition, the forming of the protective layer may include: pre-baking the soluble insulating material layer before exposing the soluble insulating material layer; The method may further include hard-baking the soluble insulating material layer after developing the soluble insulating material layer.

그리고, 상기 액정표시장치용 어레이 기판의 제조방법은, 상기 게이트 절연층과 상기 반도체층 사이에 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑층을 형성하는 단계를 더 포함할 수 있다.
The method of manufacturing an array substrate for a liquid crystal display device may further include forming a doped layer made of silicon doped with phosphor between the gate insulating layer and the semiconductor layer.

본 발명에 따른 액정표시장치용 어레이 기판 및 그 제조방법에서는, 산화 실리콘(SiO2)을 포함하는 가용성 혼성 물질(soluble hybrid material)을 이용하여 보호층을 형성함으로써, 제조공정을 단순화하고 제조비용 및 제조시간을 감소시키며, 하부 패턴의 단차에 의한 보호층의 결함을 방지하고, 신호지연이 방지하고 충전특성을 이 개선할 수 있다. In the array substrate for a liquid crystal display device and the method for manufacturing the same according to the present invention, a protective layer is formed using a soluble hybrid material containing silicon oxide (SiO 2 ), thereby simplifying the manufacturing process and reducing the manufacturing cost and It is possible to reduce the manufacturing time, to prevent defects of the protective layer due to the step of the lower pattern, to prevent signal delay and to improve the charging characteristics.

또한, 게이트 절연층과 반도체층 사이에 도핑층을 형성하고 산화 실리콘(SiO2)을 포함하는 가용성 혼성 물질(soluble hybrid material)을 이용하여 보호층을 형성함으로써, 박막트랜지스터의 전기적 특성저하를 방지할 수 있다.
In addition, by forming a doping layer between the gate insulating layer and the semiconductor layer and forming a protective layer using a soluble hybrid material including silicon oxide (SiO 2 ), it is possible to prevent the electrical characteristics of the thin film transistor from deteriorating. Can be.

도 1은 종래의 액정표시장치용 어레이 기판의 단면도.
도 2는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 평면도.
도 3은 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 단면도.
도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 설명하기 위한 단면도.
도 5는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 단면도.
도 6a 내지 도 6g는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 설명하기 위한 단면도.1 is a cross-sectional view of a conventional array substrate for a liquid crystal display device.
2 is a plan view of an array substrate for a liquid crystal display according to a first embodiment of the present invention.
3 is a cross-sectional view of an array substrate for a liquid crystal display device according to a first embodiment of the present invention.
4A to 4F are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a first embodiment of the present invention.
5 is a cross-sectional view of an array substrate for a liquid crystal display device according to a second embodiment of the present invention.
6A to 6G are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 2는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 평면도이고, 도 3은 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 단면도로서, 도 2의 절단선 III-III에 대응되는 도면이다. FIG. 2 is a plan view of an array substrate for a liquid crystal display device according to a first embodiment of the present invention, and FIG. 3 is a cross-sectional view of the array substrate for a liquid crystal display device according to a first embodiment of the present invention. It is a figure corresponding to -III.

도 2 및 도 3에 도시한 바와 같이, 기판(110) 상부에는 기판(110) 상부에는 게이트 배선(112)과, 게이트 배선(112)에서 연장되는 게이트 전극(114)과, 게이트 배선(112)의 단부에 연결되는 게이트 패드(116)와, 게이트 배선(112)과 평행하게 이격되는 공통 배선(118)과, 공통배선(118)의 단부에 연결되는 공통 패드(120)가 형성된다. 2 and 3, a gate wiring 112, a gate electrode 114 extending from the gate wiring 112, and a gate wiring 112 are disposed on the substrate 110 above the substrate 110. A gate pad 116 connected to an end of the gate line 110, a common line 118 spaced apart from the gate line 112, and a common pad 120 connected to an end of the common line 118 are formed.

그리고, 게이트 배선(112), 게이트 전극(114), 게이트 패드(116), 공통 배선(118) 및 공통 패드(120) 상부에는 게이트 절연층(122)이 형성되는데, 게이트 절연층(122)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)와 같은 무기 절연물질로 이루어진다. The gate insulating layer 122 is formed on the gate wiring 112, the gate electrode 114, the gate pad 116, the common wiring 118, and the common pad 120. It is made of an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ).

게이트 전극(114)에 대응되는 게이트 절연층(122) 상부에는 반도체층(124)이 형성되고, 반도체층(124) 상부에는 서로 이격하는 소스 전극(126) 및 드레인 전극(128)이 형성된다.The semiconductor layer 124 is formed on the gate insulating layer 122 corresponding to the gate electrode 114, and the source electrode 126 and the drain electrode 128 spaced apart from each other are formed on the semiconductor layer 124.

또한, 게이트 절연층(122) 상부에는 소스 전극(126)에 연결되고 게이트 배선(112)과 교차하여 화소영역을 정의하는 데이터 배선(130)과, 데이터 배선(130)의 단부에 연결되는 데이터 패드(132)가 형성된다. In addition, a data line 130 connected to the source electrode 126 on the gate insulating layer 122 and crossing the gate line 112 to define a pixel area, and a data pad connected to an end of the data line 130. 132 is formed.

데이터 배선(130) 및 데이터 패드(132) 하부에는 반도체층(124)과 동일층, 동일물질로 이루어지는 반도체 패턴(124a)이 형성된다. The semiconductor pattern 124a formed of the same layer and the same material as the semiconductor layer 124 is formed below the data line 130 and the data pad 132.

여기서, 게이트 전극(114), 반도체층(124), 소스 전극(126) 및 드레인 전극(128)은 박막트랜지스터(T)를 구성한다. Here, the gate electrode 114, the semiconductor layer 124, the source electrode 126, and the drain electrode 128 constitute a thin film transistor T.

도시하지는 않았지만, 반도체층(124)은 순수 실리콘(Si)의 활성층과 불순물 실리콘(n+ Si)의 오믹(ohmic) 콘택층으로 이루어 질 수 있으며, 오믹 콘택층은 소스 전극(126), 드레인 전극(128)과 동일한 형태로 형성되어 데이터 배선(130) 및 데이터 패드(132) 하부까지 연장된다. Although not shown, the semiconductor layer 124 may include an active layer of pure silicon (Si) and an ohmic contact layer of impurity silicon (n + Si), and the ohmic contact layer may include a source electrode 126 and a drain electrode ( It is formed in the same shape as the 128 and extends to the lower portion of the data line 130 and the data pad 132.

소스 전극(126), 드레인 전극(128), 데이터 배선(130) 및 데이터 패드(132) 상부에는 보호층(134)이 형성되는데, 보호층(134)은 드레인 전극(128)을 노출하는 드레인 콘택홀(136)과, 게이트 패드(116)를 노출하는 게이트 패드 콘택홀(138)과, 데이터 패드(132)를 노출하는 데이터 패드 콘택홀(140)을 포함한다.  A passivation layer 134 is formed on the source electrode 126, the drain electrode 128, the data line 130, and the data pad 132, and the passivation layer 134 exposes the drain electrode 128. And a hole 136, a gate pad contact hole 138 exposing the gate pad 116, and a data pad contact hole 140 exposing the data pad 132.

여기서, 게이트 패드 콘택홀(138)은 보호층(134) 및 게이트 절연층(122)을 통하여 형성된다.The gate pad contact hole 138 is formed through the passivation layer 134 and the gate insulating layer 122.

보호층(134)은 산화 실리콘(silicon dioxide: SiO2)을 포함하는 가용성 유무기 혼성 절연물질(soluble organic/inorganic hybrid insulating material)을 이용하여 형성된다. The protective layer 134 is formed using a soluble organic / inorganic hybrid insulating material including silicon dioxide (SiO 2 ).

산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은, 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate: PGMEA)와 같은 용제를 사용하는 산화 실리콘 기반의 가용성 절연물질(SiO2 base soluble insulating material)에 가교제(cross-linker) 및 광개시제(photoinitiator)를 첨가하여 형성할 수 있다.Soluble organic-inorganic hybrid insulating materials including silicon oxide is propylene glycol monomethyl ether acetate, a (propylene glycol monomethyl ether acetate PGMEA) as solvent a silicon-based availability insulating material of oxide (SiO 2 base soluble insulating material) using the same It can be formed by the addition of a cross-linker and a photoinitiator.

이러한 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 산화 실리콘 기반의 메인 체인(SiO2 base main chain)으로 구성되며, 모노머(monomer)로는 메틸실록산(methylsiloxane), 비닐실록산(vinylsiloxane), 페닐실록산(phenylsiloxane) 계열이 사용될 수 있다. Soluble organic-inorganic hybrid insulating material containing such silicon oxide is composed of a silicon oxide based main chain (SiO 2 base main chain), the monomer (monomer) is methylsiloxane (methylsiloxane), vinylsiloxane (vinylsiloxane), phenylsiloxane ( phenylsiloxane) series may be used.

이때, 실리콘(Si)에는 무기물질인 산소(O)외에 유기물질인 메틸(methyl), 비닐(vinyl), 페닐(phenyl)을 포함하는 알킬(alkyl)로 구성되는 라디칼 그룹이 결합되므로, 해당 절연물질은 유무기 혼성(hybrid) 절연물질로 불린다.At this time, silicon (Si) is bonded to the radical group consisting of alkyl (alkyl) including methyl (vinyl), vinyl (vinyl), phenyl (organic) in addition to oxygen (O) as an inorganic material, the corresponding insulation The material is called an organic-inorganic hybrid insulating material.

그리고, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 약 1.51 ~ 약 1.56 범위의 굴절률과 약 3.8 ~ 약 4.3 범위의 유전상수를 가질 수 있다.The soluble organic-inorganic hybrid insulating material including silicon oxide may have a refractive index in the range of about 1.51 to about 1.56 and a dielectric constant in the range of about 3.8 to about 4.3.

이러한 보호층(134)은, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 도포(coating), 마스크를 통한 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 노광(exposure), 노광된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 현상(develop), 현상된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 열처리(curing), 열처리된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층을 이용한 게이트 절연층(116) 식각(etching)의 5단계를 거쳐 형성될 수 있다.The protective layer 134 may be coated with a soluble organic-inorganic hybrid insulating material layer including silicon oxide, a soluble organic-inorganic hybrid insulating material layer exposure including silicon oxide through a mask, and the exposed silicon oxide. Soluble organic-inorganic hybrid insulator layer development comprising, soluble organic-inorganic hybrid insulator layer containing developed silicon oxide curing, gate using soluble organic-inorganic hybrid insulator layer comprising heat-treated silicon oxide The insulating layer 116 may be formed through five steps of etching.

더 상세하게는 노광 전의 프리-베이킹(pre-baking), 현상 후의 하드-베이킹(hard-baking)이 진행될 수 있으며, 하드-베이킹은 프리-베이킹보다 더 높은 온도에서 더 장시간 동안 진행될 수 있다.More specifically, pre-baking before exposure and hard-baking after development may proceed, and the hard-baking may proceed for a longer time at a higher temperature than pre-baking.

이와 같이, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 이용한 보호층(134)은 종래의 질화 실리콘(SiNx)을 이용한 보호층(도 1의 34)보다 적은 단계를 통하여 형성되므로, 공정이 단순화된다. As such, since the protective layer 134 using the soluble organic-inorganic hybrid insulating material containing silicon oxide is formed through fewer steps than the protective layer (34 in FIG. 1) using the conventional silicon nitride (SiNx), the process is simplified. do.

또한, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 스핀 코터(spin coater)와 같은 장치를 이용하여 도포되므로, 진공상태를 확보할 필요가 없고 제조시간이 단축되며, 상대적으로 낮은 유지보수비용에 의하여 제조비용이 감손된다. In addition, the soluble organic-inorganic hybrid insulating material containing silicon oxide is applied using a device such as a spin coater, so there is no need to secure a vacuum state, shorten the manufacturing time, and at a relatively low maintenance cost. The manufacturing cost is reduced.

그리고, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 우수한 평탄화 특성에 의하여 하부 단차에 의한 보호층(134)의 결함이 방지된다. In addition, defects of the protective layer 134 due to the lower step are prevented by the excellent planarization characteristics of the soluble organic-inorganic hybrid insulating material including silicon oxide.

한편, 보호층(134) 상부에는 드레인 콘택홀(136)을 통하여 드레인 전극(128)에 연결되는 화소 전극(142)과, 화소 전극(142)으로부터 평행하게 이격되고 공통 배선(118)에 연결되는 공통전극(144)과, 게이트 패드 콘택홀(138)을 통하여 게이트 패드(116)에 연결되는 게이트 패드 단자(146)와, 데이터 패드 콘택홀(140)을 통하여 데이터 패드(132)에 연결되는 데이터 패드 단자(148)가 형성된다. The pixel electrode 142 connected to the drain electrode 128 through the drain contact hole 136 is spaced apart from the pixel electrode 142 in parallel and connected to the common wiring 118 on the passivation layer 134. Data connected to the common electrode 144, the gate pad terminal 146 connected to the gate pad 116 through the gate pad contact hole 138, and the data pad 132 through the data pad contact hole 140. The pad terminal 148 is formed.

화소 전극(142)의 일부는 보호층(134)을 사이에 두고 공통 배선(118)과 중첩되며, 서로 중첩하는 공통 배선(118) 및 화소 전극(142)과 그 사이에 개재된 보호층(134)은 스토리지 커패시터(Cst)를 구성한다. A part of the pixel electrode 142 overlaps the common wiring 118 with the protective layer 134 interposed therebetween, and the common wiring 118 and the pixel electrode 142 overlapping each other and the protective layer 134 interposed therebetween. ) Constitutes a storage capacitor Cst.

또한, 화소 영역의 가장자리를 통한 빛샘을 방지하기 위하여, 화소 영역의 가장자리에 배치되는 공통 전극(144)은 데이터 배선(130)과 부분적으로 중첩될 수 있으며, 이러한 중첩부는 일종의 기생용량(parasitic capacitance)으로 작용할 수 있다. In addition, in order to prevent light leakage through the edge of the pixel area, the common electrode 144 disposed at the edge of the pixel area may partially overlap the data line 130, and the overlap part may be a kind of parasitic capacitance. Can act as

이때, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 유전상수(약 3.8 ~ 약 4.3 범위)는 질화 실리콘(SiNx)의 유전상수(약 7.5)보다 낮으므로, 공통 전극(144), 데이터 배선(130) 및 그 사이의 보호층(134)이 구성하는 기생용량을 저감할 수 있으며, 그 결과 각종 신호의 지연 및 각종 배선의 충전특성 저하를 방지할 수 있다.
In this case, since the dielectric constant (range of about 3.8 to about 4.3) of the soluble organic-inorganic hybrid insulating material including silicon oxide is lower than the dielectric constant (about 7.5) of silicon nitride (SiNx), the common electrode 144 and the data wiring ( 130 and the parasitic capacitance constituted by the protective layer 134 therebetween can be reduced, and as a result, delay of various signals and deterioration of charging characteristics of various wirings can be prevented.

이러한 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 도면을 참조하여 설명한다. A method of manufacturing the array substrate for a liquid crystal display device according to the first embodiment of the present invention will be described with reference to the drawings.

도 4a 내지 도 4f는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 설명하기 위한 단면도이다. 4A to 4F are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a first embodiment of the present invention.

도 4a에 도시한 바와 같이, 제1금속막의 증착, 포토레지스트의 도포, 노광 및 현상, 제1금속막의 식각 및 포토레지스트의 제거를 포함하는 제1마스크공정을 통하여, 기판(110) 상부에 게이트 배선(도 3의 112), 게이트 전극(114), 게이트 패드(116), 공통 배선(118) 및 공통 패드(120)를 형성한다. As shown in FIG. 4A, a gate is formed on the substrate 110 through a first mask process including deposition of the first metal film, application of photoresist, exposure and development, etching of the first metal film, and removal of the photoresist. A wiring (112 in FIG. 3), a gate electrode 114, a gate pad 116, a common wiring 118, and a common pad 120 are formed.

그리고, 게이트 배선(도 3의 112), 게이트 전극(114), 게이트 패드(116), 공통 배선(118) 및 공통 패드(120) 상부에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질을 증착하여 게이트 절연층(122)을 형성한다.In addition, the gate wiring 112, the gate electrode 114, the gate pad 116, the common wiring 118 and the common pad 120 may be formed of silicon nitride (SiNx) or silicon oxide (SiO 2 ). An inorganic insulating material is deposited to form the gate insulating layer 122.

도 4b에 도시한 바와 같이, 반도체막 및 제2금속막의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체막 및 제2금속막의 식각 및 포토레지스트의 제거를 포함하는 제2마스크공정을 통하여, 게이트 절연층(122) 상부에 반도체층(124), 소스 전극(126), 드레인 전극(128), 데이터 배선(130) 및 데이터 패드(132)를 형성한다. As shown in FIG. 4B, a gate is formed through a second mask process including deposition of a semiconductor film and a second metal film, application of a photoresist, exposure and development, etching of the semiconductor film and the second metal film, and removal of the photoresist. The semiconductor layer 124, the source electrode 126, the drain electrode 128, the data line 130, and the data pad 132 are formed on the insulating layer 122.

여기서, 제2마스크공정에 사용되는 마스크는 투과영역, 반투과영역, 차단영역을 포함할 수 있으며, 반투과영역은 소스 전극 및 드레인 전극(126, 128) 사이로 노출된 반도체층(124)에 대응되고 차단영역은 소스 전극(126), 드레인 전극(128), 데이터 배선(130) 및 데이터 패드(132)에 대응될 수 있다. The mask used in the second mask process may include a transmissive region, a transflective region, and a blocking region, and the transflective region corresponds to the semiconductor layer 124 exposed between the source electrode and the drain electrode 126 and 128. The blocking region may correspond to the source electrode 126, the drain electrode 128, the data line 130, and the data pad 132.

또한, 데이터 배선(130) 및 데이터 패드(132) 하부에는 반도체층(124)이 연장된 반도체 패턴(124a)이 형성된다. In addition, a semiconductor pattern 124a in which the semiconductor layer 124 extends is formed under the data line 130 and the data pad 132.

여기서, 게이트 전극(114), 반도체층(124), 소스 전극(126) 및 드레인 전극(128)은 박막트랜지스터(T)를 구성한다. Here, the gate electrode 114, the semiconductor layer 124, the source electrode 126, and the drain electrode 128 constitute a thin film transistor T.

도 4c에 도시한 바와 같이, 산화 실리콘(silicon dioxide: SiO2)을 포함하는 가용성 유무기 혼성 절연물질(soluble organic/inorganic hybrid insulating material)의 도포(coating), 노광(exposure) 및 현상(develop)을 포함하는 제3마스크 공정을 통하여, 소스 전극(126), 드레인 전극(128), 데이터 배선(130) 및 데이터 패드(132) 상부에 보호층(134)을 형성한다. As shown in FIG. 4C, coating, exposure and development of a soluble organic / inorganic hybrid insulating material comprising silicon dioxide (SiO 2 ) The passivation layer 134 is formed on the source electrode 126, the drain electrode 128, the data line 130, and the data pad 132 through a third mask process including a.

즉, 산화실리콘을 포함하는 가용성 유무기 혼성 절연물질을 도포하여 가용성 절연물질막을 형성하고, 가용성 절연물질막 상부에 마스크를 배치하여 노광한 후, 노광된 가용성 절연물질막을 현상함으로써, 보호층(134)을 형성할 수 있다. In other words, by applying a soluble organic-inorganic hybrid insulating material containing silicon oxide to form a soluble insulating material film, by placing a mask on top of the soluble insulating material film, the exposed soluble insulating material film is developed, the protective layer 134 ) Can be formed.

보호층(134)은 드레인 콘택홀(136), 게이트 패드 콘택홀(138)과, 데이터 패드 콘택홀(140)을 포함하는데, 이 단계에서 드레인 콘택홀(136) 및 데이터패드 콘택홀(140)은 각각 드레인 전극(128) 및 데이터 패드(132)를 노출하지만, 게이트 패드 콘택홀(138)은 보호층(134)에만 형성되어 대응되는 게이트 절연층(122)을 노출하고, 하부의 게이트 패드(116)는 게이트 절연층(122)에 의하여 덮인 상태이다.The protective layer 134 includes a drain contact hole 136, a gate pad contact hole 138, and a data pad contact hole 140. In this step, the drain contact hole 136 and the data pad contact hole 140 are formed. Respectively expose the drain electrode 128 and the data pad 132, but the gate pad contact hole 138 is formed only in the protective layer 134 to expose the corresponding gate insulating layer 122, and the lower gate pad ( 116 is in a state covered by the gate insulating layer 122.

여기서, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 도포 및 노광 사이에 프리-베이킹(pre-baking) 단계를 추가로 진행할 수 있으며, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 현상 후에 하드-베이킹(hard-baking) 단계를 추가로 진행할 수 있다.Here, a pre-baking step may be further performed between the application and exposure of the soluble organic-inorganic hybrid insulating material including silicon oxide, and hard after development of the soluble organic-inorganic hybrid insulating material including silicon oxide. The hard-baking step can be further proceeded.

도 4d에 도시한 바와 같이, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 보호층(134)을 열처리(curing) 한다. As shown in FIG. 4D, the protective layer 134 of the soluble organic-inorganic hybrid insulating material including silicon oxide is cured.

열처리는 보호층(134)을 구성하는 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 용제를 완전히 제거하여 보호층(134)을 안정화 및 경화시키기 위한 공정으로, 오븐(oven) 등과 같은 열처리 장치에서 불활성 기체 분위기의 대기압 하에서 약 200 ℃ ~ 약 350 ℃ 범위의 온도로 약 10 분 ~ 약 60 분 범위의 시간 동안 진행될 수 있다. Heat treatment is a process for stabilizing and curing the protective layer 134 by completely removing the solvent of the soluble organic-inorganic hybrid insulating material including silicon oxide constituting the protective layer 134, in a heat treatment apparatus such as an oven (oven) Under an atmospheric pressure of an inert gas atmosphere, the temperature may range from about 200 ° C. to about 350 ° C. for a time ranging from about 10 minutes to about 60 minutes.

도 4e에 도시한 바와 같이, 보호층(134)을 식각마스크로 이용하여 게이트 패드 콘택홀(138)을 통하여 노출된 게이트 절연층(122)을 식각하여 게이트 패드(116)를 노출한다.As shown in FIG. 4E, the gate insulating layer 122 exposed through the gate pad contact hole 138 is etched using the protective layer 134 as an etching mask to expose the gate pad 116.

예를 들어, 무기 절연물질로 이루어진 게이트 절연층(122)은 건식식각(dry etching)방법으로 제거할 수 있으며, 이 단계를 통하여 게이트 패드 콘택홀(138)은 보호층(134) 및 게이트 절연층(122)에 형성되고, 게이트 패드(116)가 게이트 패드 콘택홀(138)을 통하여 노출된다. For example, the gate insulating layer 122 made of an inorganic insulating material may be removed by dry etching, and through this step, the gate pad contact hole 138 may have a protective layer 134 and a gate insulating layer. The gate pad 116 is formed at the 122, and is exposed through the gate pad contact hole 138.

한편, 게이트 절연층(122) 식각에 식각 마스크로 이용된 보호층(134)은, 식각 후 제거되는 일반적인 포토레지스트와는 달리, 배선 간의 전기적 단락을 방지하고 하부의 패턴을 보호하는 본연의 기능을 수행하기 위하여 제거되지 않는다. On the other hand, unlike the general photoresist removed after etching, the protective layer 134 used as an etching mask for etching the gate insulating layer 122 has an inherent function of preventing an electrical short circuit between wirings and protecting a lower pattern. It is not removed to perform.

따라서, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 이용한 보호층(134) 형성공정은 가용성 절연물질 도포, 노광, 현상, 열처리 및 게이트 절연층 식각의 5단계로 이루어질 수 있으며, 무기 절연물질 증착, 포토레지스트 도포, 노광 현상, 무기 절연물질 식각 및 포토레지스트 제거의 6단계로 이루어지는 종래의 보호층(도 1의 34) 형성공정보다 간단히 진행될 수 있으며, 특히 진공장비인 화학기상증착 장치의 사용을 배제함으로써, 제조비용 및 제조시간을 절감할 수 있다. Accordingly, the process of forming the protective layer 134 using a soluble organic-inorganic hybrid insulating material including silicon oxide may be performed in five steps of coating, exposing, developing, heat treating, and etching the gate insulating layer, and depositing an inorganic insulating material. In addition, the process of forming a protective layer (34 in FIG. 1), which consists of photoresist coating, exposure development, inorganic insulating material etching, and photoresist removal, can be performed in a simpler manner. By excluding, manufacturing cost and manufacturing time can be saved.

도 4f에 도시한 바와 같이, 투명도전막의 증착, 포토레지스트의 도포, 노광 및 현상, 투명도전막의 식각 및 포토레지스트의 제거를 포함하는 제4마스크공정을 통하여, 보호층(134) 상부에 화소 전극(142), 공통전극(144), 게이트 패드 단자(146) 및 데이터 패드 단자(148)를 형성한다. As shown in FIG. 4F, the pixel electrode is formed on the protective layer 134 through a fourth mask process including deposition of a transparent conductive film, application of photoresist, exposure and development, etching of the transparent conductive film, and removal of the photoresist. 142, the common electrode 144, the gate pad terminal 146, and the data pad terminal 148 are formed.

화소 전극(142)은 드레인 콘택홀(136)을 통하여 드레인 전극(128)에 연결되고, 공통전극(144)은 화소 전극(142)으로부터 평행하게 이격되어 엇갈리게 배치되며 공통 배선(118)에 연결되고, 게이트 패드 단자(146)는 게이트 패드 콘택홀(138)을 통하여 게이트 패드(116)에 연결되고, 데이터 패드 단자(148)는 데이터 패드 콘택홀(140)을 통하여 데이터 패드(132)에 연결된다. The pixel electrode 142 is connected to the drain electrode 128 through the drain contact hole 136, and the common electrode 144 is alternately spaced apart from the pixel electrode 142 in parallel and is connected to the common wiring 118. The gate pad terminal 146 is connected to the gate pad 116 through the gate pad contact hole 138, and the data pad terminal 148 is connected to the data pad 132 through the data pad contact hole 140. .

화소 전극(142)의 일부는 보호층(134)을 사이에 두고 공통 배선(118)과 중첩되며, 서로 중첩하는 공통 배선(118) 및 화소 전극(142)과 그 사이에 개재된 보호층(134)은 스토리지 커패시터(Cst)를 구성한다.
A part of the pixel electrode 142 overlaps the common wiring 118 with the protective layer 134 interposed therebetween, and the common wiring 118 and the pixel electrode 142 overlapping each other and the protective layer 134 interposed therebetween. ) Constitutes a storage capacitor Cst.

이와 같이, 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판에서는, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질 도포, 노광, 현상, 열처리 및 게이트 절연층 식각의 5단계를 통하여 보호층(134)을 형성하므로, 무기 절연물질의 증착, 포토레지스트의 도포, 노광, 현상, 무기 절연물질의 식각 및 포토레지스트 제거의 6단계를 통하여 보호층(도 1의 34)을 형성하는 종래보다 공정이 단순화 되고, 제조비용 및 제조시간이 감소된다.As described above, in the array substrate for a liquid crystal display device according to the first embodiment of the present invention, a protective layer is formed through five steps of coating, exposing, developing, heat treatment, and gate insulating layer etching of a soluble organic-inorganic hybrid insulating material including silicon oxide. Since 134 is formed, the protective layer (34 of FIG. 1) is formed through six steps of deposition of an inorganic insulating material, application of a photoresist, exposure, development, etching of an inorganic insulating material, and removal of the photoresist. This simplifies and reduces manufacturing cost and manufacturing time.

또한, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 우수한 평탄화 특성에 의하여 하부 패턴의 단차에 의한 보호층(134)의 결함이 방지된다.In addition, the defect of the protective layer 134 due to the step pattern of the lower pattern is prevented by the excellent planarization characteristics of the soluble organic-inorganic hybrid insulating material including silicon oxide.

그리고, 무기 절연물질에 비하여 상대적으로 낮은 유전상수(약 3.8 ~ 약 4.3)를 갖는 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 보호층(134)을 형성함으로써, 기생용량을 최소화하여 신호 지연을 방지하고 각종 배선의 충전특성을 개선할 수 있다.
In addition, the protective layer 134 is formed of a soluble organic-inorganic hybrid insulating material including silicon oxide having a relatively low dielectric constant (about 3.8 to about 4.3) compared to the inorganic insulating material, thereby minimizing parasitic capacitance and reducing signal delay. It can prevent and improve the charging characteristic of various wirings.

한편, 다른 실시예에서는, 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 보호층으로 사용함에 따른 오프 전류(off current) 증가와 같은 박막트랜지스터의 전기적 특성 저하를 방지하기 위하여, 게이트 절연층과 반도체층 사이에 도핑층을 형성할 수 있는데, 이를 도면을 참조하여 설명한다.On the other hand, in another embodiment, in order to prevent degradation of the electrical characteristics of the thin film transistor, such as increase in off current by using a soluble organic-inorganic hybrid insulating material containing silicon as a protective layer, the gate insulating layer and the semiconductor layer. A doping layer may be formed in between, which will be described with reference to the drawings.

도 5는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 단면도이다. 5 is a cross-sectional view of an array substrate for a liquid crystal display according to a second embodiment of the present invention.

도 5에 도시한 바와 같이, 기판(210) 상부에는 게이트 배선(미도시)과, 게이트 배선에서 연장되는 게이트 전극(214)과, 게이트 배선의 단부에 연결되는 게이트 패드(216)와, 게이트 배선과 평행하게 이격되는 공통 배선(218)과, 공통배선(218)의 단부에 연결되는 공통 패드(미도시)가 형성된다.  As shown in FIG. 5, a gate wiring (not shown), a gate electrode 214 extending from the gate wiring, a gate pad 216 connected to an end of the gate wiring, and a gate wiring are disposed on the substrate 210. The common wiring 218 spaced apart in parallel with each other and a common pad (not shown) connected to an end of the common wiring 218 are formed.

그리고, 게이트 배선, 게이트 전극(214), 게이트 패드(216), 공통 배선(218) 및 공통 패드 상부에는 게이트 절연층(222)이 형성되는데, 게이트 절연층(222)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)와 같은 무기 절연물질로 이루어진다. A gate insulating layer 222 is formed on the gate wiring, the gate electrode 214, the gate pad 216, the common wiring 218, and the common pad, and the gate insulating layer 222 is formed of silicon nitride (SiNx) or It is made of an inorganic insulating material such as silicon oxide (SiO 2 ).

게이트 절연층(222) 상부에는 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑층(223a)이 형성되는데, 게이트 절연층(222) 상부에 불순물 실리콘(n- Si)을 증착하여 도핑층(223a)을 형성하거나, 게이트 절연층(222) 표면을 인화수소(PH3) 플라즈마(plasma) 처리하여 도핑층(223a)을 형성할 수 있다. A doping layer 223a made of silicon doped with phosphor is formed on the gate insulating layer 222, and a doping layer is deposited by depositing impurity silicon (n-Si) on the gate insulating layer 222. The doping layer 223a may be formed by forming a 223a or by treating a surface of the gate insulating layer 222 with a hydrogen phosphide (PH3) plasma.

또한, 다른 실시예에서는, 반도체막 형성 중간에 화학기상증착(CVD)장치에 인화수소(PH3) 가스를 주입함으로써, 반도체층(224) 중간부에 도핑층(223a)을 형성할 수도 있다.In another embodiment, the doping layer 223a may be formed in the middle of the semiconductor layer 224 by injecting hydrogen phosphide (PH3) gas into the chemical vapor deposition (CVD) apparatus in the middle of the semiconductor film formation.

도핑층(223a)은 게이트 절연층(222)과 후속 공정에서 형성되는 반도체층(224) 사이의 계면특성을 개선하여 박막트랜지스터(T)의 특성을 향상시키기 위하여 사용된다. The doped layer 223a is used to improve the characteristics of the thin film transistor T by improving the interface between the gate insulating layer 222 and the semiconductor layer 224 formed in a subsequent process.

그리고, 게이트 전극(214)에 대응되는 도핑층(223a) 상부에는 반도체층(224)이 형성되고, 반도체층(224) 상부에는 서로 이격하는 소스 전극(226) 및 드레인 전극(228)이 형성된다.The semiconductor layer 224 is formed on the doped layer 223a corresponding to the gate electrode 214, and the source electrode 226 and the drain electrode 228 spaced apart from each other are formed on the semiconductor layer 224. .

또한, 도핑층(223a) 상부에는 소스 전극(226)에 연결되고 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선(230)과, 데이터 배선(230)의 단부에 연결되는 데이터 패드(232)가 형성된다. In addition, a data line 230 connected to the source electrode 226 and defining a pixel area intersecting the gate line and a data pad 232 connected to an end of the data line 230 is formed on the doped layer 223a. Is formed.

데이터 배선(230) 및 데이터 패드(232) 하부에는 반도체층(224)과 동일층, 동일물질로 이루어지는 반도체 패턴(224a)이 형성된다. The semiconductor pattern 224a formed of the same layer and the same material as the semiconductor layer 224 is formed below the data line 230 and the data pad 232.

여기서, 게이트 전극(214), 반도체층(224), 소스 전극(226) 및 드레인 전극(228)은 박막트랜지스터(T)를 구성한다. Here, the gate electrode 214, the semiconductor layer 224, the source electrode 226, and the drain electrode 228 constitute a thin film transistor T.

도시하지는 않았지만, 반도체층(224)은 순수 실리콘(Si)의 활성층과 불순물 실리콘(n+ Si)의 오믹(ohmic) 콘택층으로 이루어 질 수 있으며, 오믹 콘택층은 소스 전극(226), 드레인 전극(228)과 동일한 형태로 형성되어 데이터 배선(2130) 및 데이터 패드(232) 하부까지 연장된다. Although not shown, the semiconductor layer 224 may include an active layer of pure silicon (Si) and an ohmic contact layer of impurity silicon (n + Si), and the ohmic contact layer may include a source electrode 226 and a drain electrode ( It is formed in the same shape as 228 and extends below the data line 2130 and the data pad 232.

소스 전극(226), 드레인 전극(228), 데이터 배선(230) 및 데이터 패드(232) 상부에는 보호층(234)이 형성되는데, 보호층(234)은 드레인 전극(228)을 노출하는 드레인 콘택홀(236)과, 게이트 패드(216)를 노출하는 게이트 패드 콘택홀(238)과, 데이터 패드(232)를 노출하는 데이터 패드 콘택홀(240)을 포함한다. A passivation layer 234 is formed on the source electrode 226, the drain electrode 228, the data line 230, and the data pad 232, and the passivation layer 234 exposes the drain electrode 228. A hole 236, a gate pad contact hole 238 exposing the gate pad 216, and a data pad contact hole 240 exposing the data pad 232.

여기서, 게이트 패드 콘택홀(238)은 보호층(234) 및 게이트 절연층(222)을 통하여 형성된다.The gate pad contact hole 238 is formed through the passivation layer 234 and the gate insulating layer 222.

보호층(234)은 산화 실리콘(silicon dioxide: SiO2)을 포함하는 가용성 유무기 혼성 절연물질(soluble organic/inorganic hybrid insulating material)을 이용하여 형성된다. The protective layer 234 is formed using a soluble organic / inorganic hybrid insulating material including silicon dioxide (SiO 2 ).

산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은, 프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate: PGMEA)와 같은 용제를 사용하는 산화 실리콘 기반의 가용성 절연물질(SiO2 base soluble insulating material)에 가교제(cross-linker) 및 광개시제(photoinitiator)를 첨가하여 형성할 수 있다.Soluble organic-inorganic hybrid insulating materials including silicon oxide is propylene glycol monomethyl ether acetate, a (propylene glycol monomethyl ether acetate PGMEA) as solvent a silicon-based availability insulating material of oxide (SiO 2 base soluble insulating material) using the same It can be formed by the addition of a cross-linker and a photoinitiator.

이러한 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 산화 실리콘 기반의 메인 체인(SiO2 base main chain)으로 구성되며, 모노머(monomer)로는 메틸실록산(methylsiloxane), 비닐실록산(vinylsiloxane), 페닐실록산(phenylsiloxane) 계열이 사용될 수 있다. Soluble organic-inorganic hybrid insulating material containing such silicon oxide is composed of a silicon oxide based main chain (SiO 2 base main chain), the monomer (monomer) is methylsiloxane (methylsiloxane), vinylsiloxane (vinylsiloxane), phenylsiloxane ( phenylsiloxane) series may be used.

이때, 실리콘(Si)에는 무기물질인 산소(O)외에 유기물질인 메틸(methyl), 비닐(vinyl), 페닐(phenyl)을 포함하는 알킬(alkyl)로 구성되는 라디칼 그룹이 결합되므로, 해당 절연물질은 유무기 혼성(hybrid) 절연물질로 불린다.At this time, silicon (Si) is bonded to the radical group consisting of alkyl (alkyl) including methyl (vinyl), vinyl (vinyl), phenyl (organic) in addition to oxygen (O) as an inorganic material, the corresponding insulation The material is called an organic-inorganic hybrid insulating material.

그리고, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 약 1.51 ~ 약 1.56 범위의 굴절률과 약 3.8 ~ 약 4.3 범위의 유전상수를 가질 수 있다.The soluble organic-inorganic hybrid insulating material including silicon oxide may have a refractive index in the range of about 1.51 to about 1.56 and a dielectric constant in the range of about 3.8 to about 4.3.

이러한 보호층(234)은, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 도포(coating), 마스크를 통한 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 노광(exposure), 노광된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 현상(develop), 현상된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층 열처리(curing), 열처리된 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질층을 이용한 게이트 절연층(116) 식각(etching)의 5단계를 거쳐 형성될 수 있다.The protective layer 234 may be coated with a soluble organic-inorganic hybrid insulating material layer including silicon oxide, a soluble organic-inorganic hybrid insulating material layer exposure including silicon oxide through a mask, and exposed silicon oxide. Soluble organic-inorganic hybrid insulator layer development comprising, soluble organic-inorganic hybrid insulator layer containing developed silicon oxide curing, gate using soluble organic-inorganic hybrid insulator layer comprising heat-treated silicon oxide The insulating layer 116 may be formed through five steps of etching.

더 상세하게는 노광 전의 프리-베이킹(pre-baking), 현상 후의 하드-베이킹(hard-baking)이 진행될 수 있으며, 하드-베이킹은 프리-베이킹보다 더 높은 온도에서 더 장시간 동안 진행될 수 있다.More specifically, pre-baking before exposure and hard-baking after development may proceed, and the hard-baking may proceed for a longer time at a higher temperature than pre-baking.

이와 같이, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 이용한 보호층(234)은 종래의 질화 실리콘(SiNx)을 이용한 보호층(도 1의 34)보다 적은 단계를 통하여 형성되므로, 공정이 단순화된다. As such, since the protective layer 234 using the soluble organic-inorganic hybrid insulating material including silicon oxide is formed through fewer steps than the protective layer (34 in FIG. 1) using the conventional silicon nitride (SiNx), the process is simplified. do.

또한, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질은 스핀 코터(spin coater)와 같은 장치를 이용하여 도포되므로, 진공상태를 확보할 필요가 없고 제조시간이 단축되며, 상대적으로 낮은 유지보수비용에 의하여 제조비용이 감손된다. In addition, the soluble organic-inorganic hybrid insulating material containing silicon oxide is applied using a device such as a spin coater, so there is no need to secure a vacuum state, shorten the manufacturing time, and at a relatively low maintenance cost. The manufacturing cost is reduced.

그리고, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 우수한 평탄화 특성에 의하여 하부 단차에 의한 보호층(234)의 결함이 방지된다. In addition, defects of the protective layer 234 due to the lower step are prevented by the excellent planarization characteristics of the soluble organic-inorganic hybrid insulating material including silicon oxide.

한편, 보호층(234) 상부에는 드레인 콘택홀(236)을 통하여 드레인 전극(228)에 연결되는 화소 전극(242)과, 화소 전극(242)으로부터 평행하게 이격되고 공통 배선(218)에 연결되는 공통전극(244)과, 게이트 패드 콘택홀(238)을 통하여 게이트 패드(216)에 연결되는 게이트 패드 단자(246)와, 데이터 패드 콘택홀(240)을 통하여 데이터 패드(232)에 연결되는 데이터 패드 단자(248)가 형성된다. The pixel electrode 242 connected to the drain electrode 228 through the drain contact hole 236 is spaced apart from the pixel electrode 242 in parallel and connected to the common wiring 218 on the passivation layer 234. Data connected to the common electrode 244, the gate pad terminal 246 connected to the gate pad 216 through the gate pad contact hole 238, and the data pad 232 through the data pad contact hole 240. Pad terminal 248 is formed.

화소 전극(242)의 일부는 보호층(234)을 사이에 두고 공통 배선(218)과 중첩되며, 서로 중첩하는 공통 배선(218) 및 화소 전극(242)과 그 사이에 개재된 보호층(234)은 스토리지 커패시터(Cst)를 구성한다. A portion of the pixel electrode 242 overlaps the common wiring 218 with the protective layer 234 interposed therebetween, and the common wiring 218 and the pixel electrode 242 overlapping each other and the protective layer 234 interposed therebetween. ) Constitutes a storage capacitor Cst.

또한, 화소 영역의 가장자리를 통한 빛샘을 방지하기 위하여, 화소 영역의 가장자리에 배치되는 공통 전극(244)은 데이터 배선(230)과 부분적으로 중첩될 수 있으며, 이러한 중첩부는 일종의 기생용량(parasitic capacitance)으로 작용할 수 있다. In addition, in order to prevent light leakage through the edge of the pixel area, the common electrode 244 disposed at the edge of the pixel area may partially overlap the data line 230, and the overlap part may be a kind of parasitic capacitance. Can act as

이때, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 유전상수(약 3.8 ~ 약 4.3 범위)는 질화 실리콘(SiNx)의 유전상수(약 7.5)보다 낮으므로, 공통 전극(244), 데이터 배선(230) 및 그 사이의 보호층(234)이 구성하는 기생용량을 저감할 수 있으며, 그 결과 각종 신호의 지연 및 각종 배선의 충전특성 저하를 방지할 수 있다.
In this case, since the dielectric constant (range of about 3.8 to about 4.3) of the soluble organic-inorganic hybrid insulating material including silicon oxide is lower than the dielectric constant (about 7.5) of silicon nitride (SiNx), the common electrode 244 and the data wiring ( The parasitic capacitance of the 230 and the protective layer 234 therebetween can be reduced, and as a result, delay of various signals and deterioration of charging characteristics of various wirings can be prevented.

이러한 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 도면을 참조하여 설명한다. A method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention will be described with reference to the drawings.

도 6a 내지 도 6g는 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 제조방법을 설명하기 위한 단면도이다. 6A to 6G are cross-sectional views illustrating a method of manufacturing an array substrate for a liquid crystal display device according to a second embodiment of the present invention.

도 6a에 도시한 바와 같이, 제1금속막의 증착, 포토레지스트의 도포, 노광 및 현상, 제1금속막의 식각 및 포토레지스트의 제거를 포함하는 제1마스크공정을 통하여, 기판(210) 상부에 게이트 배선(미도시), 게이트 전극(214), 게이트 패드(216), 공통 배선(218) 및 공통 패드(220)를 형성한다. As shown in FIG. 6A, a gate is formed on the substrate 210 through a first mask process including deposition of the first metal film, application of photoresist, exposure and development, etching of the first metal film, and removal of the photoresist. A wiring (not shown), a gate electrode 214, a gate pad 216, a common wiring 218, and a common pad 220 are formed.

그리고, 게이트 배선, 게이트 전극(214), 게이트 패드(216), 공통 배선(218) 및 공통 패드(220) 상부에 질화 실리콘(SiNx) 또는 산화 실리콘(SiO2)과 같은 무기 절연물질을 증착하여 게이트 절연층(222)을 형성한다.In addition, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited on the gate wiring, the gate electrode 214, the gate pad 216, the common wiring 218, and the common pad 220. The gate insulating layer 222 is formed.

도 6b에 도시한 바와 같이, 게이트 절연층(222) 상부에 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑막(223)을 형성한다. As shown in FIG. 6B, a doping film 223 made of silicon doped with phosphor is formed on the gate insulating layer 222.

여기서, 반도체막 형성 전에 형성된 게이트 절연층(222)의 표면을 인화수소(PH3) 플라즈마(plasma) 처리하여 도핑막(223)을 형성하거나, 반도체막 형성 초기에 화학기상증착(CVD) 장치에 인화수소(PH3) 가스를 주입하여 게이트 절연층(222) 상부에 불순물 실리콘(n- Si)을 증착하여 도핑막(223)을 형성할 수 있다. Here, the surface of the gate insulating layer 222 formed before forming the semiconductor film is treated with hydrogen phosphide (PH3) plasma to form a doped film 223, or is printed on a chemical vapor deposition (CVD) device at the beginning of the semiconductor film formation. The doped layer 223 may be formed by depositing impurity silicon (n-Si) on the gate insulating layer 222 by injecting hydrogen (PH3) gas.

또한, 다른 실시예에서는, 반도체막 형성 중에 화학기상증착(CVD) 장치에 인화수소(PH3) 가스를 주입하여 반도체막 중간부에 도핑막(223)을 형성할 수도 있다.In another embodiment, the doped film 223 may be formed in the middle of the semiconductor film by injecting hydrogen phosphide (PH3) gas into the chemical vapor deposition (CVD) apparatus during the formation of the semiconductor film.

도핑막(223)에 의하여 게이트 절연층(222)의 표면특성이 개선되어 후속공정에서 형성되는 반도체층(224)과의 계면특성이 개선되고 박막트랜지스터(T)의 오프전류(off current)가 감소한다. The doping film 223 improves the surface characteristics of the gate insulating layer 222 to improve the interfacial characteristics with the semiconductor layer 224 formed in a subsequent process and to reduce the off current of the thin film transistor T. do.

도 6c에 도시한 바와 같이, 반도체막 및 제2금속막의 증착, 포토레지스트의 도포, 노광 및 현상, 반도체막, 제2금속막 및 도핑막(223)의 식각 및 포토레지스트의 제거를 포함하는 제2마스크공정을 통하여, 도핑층(223a)과, 도핑층(223a) 상부에 반도체층(224), 소스 전극(226), 드레인 전극(228), 데이터 배선(230) 및 데이터 패드(232)를 형성한다. As shown in FIG. 6C, a method including deposition of a semiconductor film and a second metal film, application of a photoresist, exposure and development, etching of the semiconductor film, the second metal film and the doped film 223, and removal of the photoresist Through the two mask process, the semiconductor layer 224, the source electrode 226, the drain electrode 228, the data wiring 230, and the data pad 232 are disposed on the doping layer 223a and the upper portion of the doping layer 223a. Form.

여기서, 제2마스크공정에 사용되는 마스크는 투과영역, 반투과영역, 차단영역을 포함할 수 있으며, 반투과영역은 소스 전극 및 드레인 전극(226, 228) 사이로 노출된 반도체층(224)에 대응되고 차단영역은 소스 전극(226), 드레인 전극(228), 데이터 배선(230) 및 데이터 패드(232)에 대응될 수 있다. The mask used in the second mask process may include a transmissive region, a transflective region, and a blocking region, and the transflective region corresponds to the semiconductor layer 224 exposed between the source electrode and the drain electrodes 226 and 228. The blocking region may correspond to the source electrode 226, the drain electrode 228, the data line 230, and the data pad 232.

또한, 데이터 배선(230) 및 데이터 패드(232) 하부에는 반도체층(224)이 연장된 반도체 패턴(224a)이 형성된다. In addition, a semiconductor pattern 224a in which the semiconductor layer 224 extends is formed under the data line 230 and the data pad 232.

여기서, 게이트 전극(214), 반도체층(224), 소스 전극(226) 및 드레인 전극(228)은 박막트랜지스터(T)를 구성한다. Here, the gate electrode 214, the semiconductor layer 224, the source electrode 226, and the drain electrode 228 constitute a thin film transistor T.

도 6d에 도시한 바와 같이, 산화 실리콘(silicon dioxide: SiO2)을 포함하는 가용성 유무기 혼성 절연물질(soluble organic/inorganic hybrid insulating material)의 도포(coating), 노광(exposure) 및 현상(develop)을 포함하는 제3마스크 공정을 통하여, 소스 전극(226), 드레인 전극(228), 데이터 배선(230) 및 데이터 패드(232) 상부에 보호층(234)을 형성한다. As shown in FIG. 6D, coating, exposure and development of a soluble organic / inorganic hybrid insulating material comprising silicon dioxide (SiO 2 ) The passivation layer 234 is formed on the source electrode 226, the drain electrode 228, the data line 230, and the data pad 232 through a third mask process including a.

즉, 산화실리콘을 포함하는 가용성 유무기 혼성 절연물질을 도포하여 가용성 절연물질막을 형성하고, 가용성 절연물질막 상부에 마스크를 배치하여 노광한 후, 노광된 가용성 절연물질막을 현상함으로써, 보호층(234)을 형성할 수 있다. That is, by applying a soluble organic-inorganic hybrid insulating material containing silicon oxide to form a soluble insulating material film, by placing a mask on top of the soluble insulating material film, the exposed soluble insulating material film is developed, the protective layer 234 ) Can be formed.

보호층(234)은 드레인 콘택홀(236), 게이트 패드 콘택홀(238)과, 데이터 패드 콘택홀(240)을 포함하는데, 이 단계에서 드레인 콘택홀(236) 및 데이터패드 콘택홀(240)은 각각 드레인 전극(228) 및 데이터 패드(232)를 노출하지만, 게이트 패드 콘택홀(238)은 보호층(234)에만 형성되어 대응되는 도핑층(223)을 노출하고, 하부의 게이트 패드(216)는 도핑층(223) 및 게이트 절연층(222)에 의하여 덮인 상태이다.The protective layer 234 includes a drain contact hole 236, a gate pad contact hole 238, and a data pad contact hole 240, in which the drain contact hole 236 and the data pad contact hole 240 are formed. Respectively expose the drain electrode 228 and the data pad 232, but the gate pad contact hole 238 is formed only in the protective layer 234 to expose the corresponding doped layer 223, and the lower gate pad 216. ) Is covered by the doping layer 223 and the gate insulating layer 222.

여기서, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 도포 및 노광 사이에 프리-베이킹(pre-baking) 단계를 추가로 진행할 수 있으며, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 현상 후에 하드-베이킹(hard-baking) 단계를 추가로 진행할 수 있다.Here, a pre-baking step may be further performed between the application and exposure of the soluble organic-inorganic hybrid insulating material including silicon oxide, and hard after development of the soluble organic-inorganic hybrid insulating material including silicon oxide. The hard-baking step can be further proceeded.

도 6e에 도시한 바와 같이, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 보호층(234)을 열처리(curing) 한다. As illustrated in FIG. 6E, the protective layer 234 of the soluble organic-inorganic hybrid insulating material including silicon oxide is cured.

열처리는 보호층(234)을 구성하는 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 용제를 완전히 제거하여 보호층(234)을 안정화 및 경화시키기 위한 공정으로, 오븐(oven) 등과 같은 열처리 장치에서 불활성 기체 분위기의 대기압 하에서 약 200 ℃ ~ 약 350 ℃ 범위의 온도로 약 10 분 ~ 약 60 분 범위의 시간 동안 진행될 수 있다. Heat treatment is a process for stabilizing and curing the protective layer 234 by completely removing the solvent of the soluble organic-inorganic hybrid insulating material including silicon oxide constituting the protective layer 234, in a heat treatment apparatus such as an oven (oven) Under an atmospheric pressure of an inert gas atmosphere, the temperature may range from about 200 ° C. to about 350 ° C. for a time ranging from about 10 minutes to about 60 minutes.

도 6f에 도시한 바와 같이, 보호층(234)을 식각마스크로 이용하여 게이트 패드 콘택홀(238)을 통하여 노출된 도핑층(223) 및 게이트 절연층(222)을 식각하여 게이트 패드(216)를 노출한다.As illustrated in FIG. 6F, the doped layer 223 and the gate insulating layer 222 exposed through the gate pad contact hole 238 are etched using the passivation layer 234 as an etch mask to form the gate pad 216. Expose

예를 들어, 인(P)이 도핑된 실리콘으로 이루어지는 도핑층(223)과, 불순물 실리콘 무기 절연물질로 이루어지는 게이트 절연층(222)은 건식식각(dry etching)방법으로 제거할 수 있으며, 이 단계를 통하여 게이트 패드 콘택홀(238)은 보호층(234), 도핑층(223) 및 게이트 절연층(222)에 형성되고, 게이트 패드(216)가 게이트 패드 콘택홀(238)을 통하여 노출된다. For example, the doping layer 223 made of silicon doped with phosphorus (P) and the gate insulating layer 222 made of an impurity silicon inorganic insulating material may be removed by a dry etching method. The gate pad contact hole 238 is formed in the passivation layer 234, the doping layer 223, and the gate insulating layer 222, and the gate pad 216 is exposed through the gate pad contact hole 238.

한편, 게이트 절연층(222) 식각에 식각 마스크로 이용된 보호층(234)은, 식각 후 제거되는 일반적인 포토레지스트와는 달리, 배선 간의 전기적 단락을 방지하고 하부의 패턴을 보호하는 본연의 기능을 수행하기 위하여 제거되지 않는다. On the other hand, unlike the general photoresist removed after etching, the protective layer 234 used as an etching mask for etching the gate insulating layer 222 has an inherent function of preventing an electrical short circuit between wirings and protecting a lower pattern. It is not removed to perform.

따라서, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 이용한 보호층(234) 형성공정은 가용성 절연물질 도포, 노광, 현상, 열처리 및 게이트 절연층 식각의 5단계로 이루어질 수 있으며, 무기 절연물질 증착, 포토레지스트 도포, 노광 현상, 무기 절연물질 식각 및 포토레지스트 제거의 6단계로 이루어지는 종래의 보호층(도 1의 34) 형성공정보다 간단히 진행될 수 있으며, 특히 진공장비인 화학기상증착 장치의 사용을 배제함으로써, 제조비용 및 제조시간을 절감할 수 있다. Accordingly, the process of forming the protective layer 234 using a soluble organic-inorganic hybrid insulating material including silicon oxide may be performed in five steps of coating, exposing, developing, heat treating, and etching the gate insulating layer, and depositing an inorganic insulating material. In addition, the process of forming a protective layer (34 in FIG. 1), which consists of photoresist coating, exposure development, inorganic insulating material etching, and photoresist removal, can be performed in a simpler manner. By excluding, manufacturing cost and manufacturing time can be saved.

도 6g에 도시한 바와 같이, 투명도전막의 증착, 포토레지스트의 도포, 노광 및 현상, 투명도전막의 식각 및 포토레지스트의 제거를 포함하는 제4마스크공정을 통하여, 보호층(234) 상부에 화소 전극(242), 공통전극(244), 게이트 패드 단자(246) 및 데이터 패드 단자(248)를 형성한다. As shown in FIG. 6G, a pixel electrode is formed on the protective layer 234 through a fourth mask process including deposition of a transparent conductive film, application of photoresist, exposure and development, etching of the transparent conductive film, and removal of the photoresist. 242, the common electrode 244, the gate pad terminal 246, and the data pad terminal 248 are formed.

화소 전극(242)은 드레인 콘택홀(236)을 통하여 드레인 전극(228)에 연결되고, 공통전극(244)은 화소 전극(242)으로부터 평행하게 이격되어 엇갈리게 배치되며 공통 배선(218)에 연결되고, 게이트 패드 단자(246)는 게이트 패드 콘택홀(238)을 통하여 게이트 패드(216)에 연결되고, 데이터 패드 단자(248)는 데이터 패드 콘택홀(240)을 통하여 데이터 패드(232)에 연결된다. The pixel electrode 242 is connected to the drain electrode 228 through the drain contact hole 236, and the common electrode 244 is alternately spaced apart from the pixel electrode 242 in parallel and connected to the common wiring 218. The gate pad terminal 246 is connected to the gate pad 216 through the gate pad contact hole 238, and the data pad terminal 248 is connected to the data pad 232 through the data pad contact hole 240. .

화소 전극(242)의 일부는 보호층(234)을 사이에 두고 공통 배선(218)과 중첩되며, 서로 중첩하는 공통 배선(218) 및 화소 전극(242)과 그 사이에 개재된 보호층(234)은 스토리지 커패시터(Cst)를 구성한다.
A portion of the pixel electrode 242 overlaps the common wiring 218 with the protective layer 234 interposed therebetween, and the common wiring 218 and the pixel electrode 242 overlapping each other and the protective layer 234 interposed therebetween. ) Constitutes a storage capacitor Cst.

이와 같이, 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판에서는, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질 도포, 노광, 현상, 열처리 및 게이트 절연층 식각의 5단계를 통하여 보호층(234)을 형성하므로, 무기 절연물질의 증착, 포토레지스트의 도포, 노광, 현상, 무기 절연물질의 식각 및 포토레지스트 제거의 6단계를 통하여 보호층(도 1의 34)을 형성하는 종래보다 공정이 단순화 되고, 제조비용 및 제조시간이 감소된다.As described above, in the array substrate for a liquid crystal display according to the second embodiment of the present invention, a protective layer is formed through five steps of coating, exposing, developing, heat treatment, and gate insulating layer etching of a soluble organic-inorganic hybrid insulating material including silicon oxide. Since 234 is formed, the protective layer (34 in FIG. 1) is formed through six steps of deposition of an inorganic insulating material, application of a photoresist, exposure, development, etching of an inorganic insulating material, and removal of the photoresist. This simplifies and reduces manufacturing cost and manufacturing time.

또한, 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질의 우수한 평탄화 특성에 의하여 하부 패턴의 단차에 의한 보호층(234)의 결함이 방지된다.In addition, defects of the protective layer 234 due to the step pattern of the lower pattern are prevented by the excellent planarization characteristics of the soluble organic-inorganic hybrid insulating material including silicon oxide.

그리고, 무기 절연물질에 비하여 상대적으로 낮은 유전상수(약 3.8 ~ 약 4.3)를 갖는 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 보호층(134)을 형성함으로써, 기생용량을 최소화하여 신호 지연을 방지하고 각종 배선의 충전특성을 개선할 수 있다. In addition, the protective layer 134 is formed of a soluble organic-inorganic hybrid insulating material including silicon oxide having a relatively low dielectric constant (about 3.8 to about 4.3) compared to the inorganic insulating material, thereby minimizing parasitic capacitance and reducing signal delay. It can prevent and improve the charging characteristic of various wirings.

또한, 게이트 절연층(222)과 반도체층(224) 사이에 도핑층(223)을 형성함으로써, 게이트 절연층(222)의 표면특성을 개선하여 박막트랜지스터(T)의 오프전류를 감소시키고, 박막트랜지스터(T)의 전기적 특성을 개선할 수 있다.
In addition, by forming a doping layer 223 between the gate insulating layer 222 and the semiconductor layer 224, the surface characteristics of the gate insulating layer 222 is improved to reduce the off current of the thin film transistor (T), The electrical characteristics of the transistor T can be improved.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
The present invention is not limited to the above embodiments, and various modifications can be made without departing from the spirit of the present invention.

110, 210: 기판 122, 222: 게이트 절연층
T: 박막트랜지스터 134, 234: 보호층
142, 242: 화소 전극 144, 144: 공통 전극110 and 210 substrate 122 and 222 gate insulating layer
T: thin film transistors 134, 234: protective layer
142 and 242 pixel electrodes 144 and 144 common electrodes

Claims (10)

기판과;
상기 기판 상부에 형성되고 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선과;
상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터와;
상기 박막트랜지스터 및 상기 데이터 배선 상부에 형성되고 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 이루어지는 보호층과;
상기 보호층 상부에 형성되고 상기 박막트랜지스터에 연결되는 화소 전극
을 포함하는 액정표시장치용 어레이 기판.
A substrate;
Gate wiring and data wiring formed on the substrate and crossing each other to define pixel regions;
A thin film transistor connected to the gate line and the data line;
A protective layer formed on the thin film transistor and the data line and made of a soluble organic-inorganic hybrid insulating material including silicon oxide;
A pixel electrode formed on the passivation layer and connected to the thin film transistor
Array substrate for a liquid crystal display device comprising a.
제 1 항에 있어서,
상기 산화 실리콘을 포함하는 상기 가용성 유무기 혼성 절연물질은 산화 실리콘 기반의 가용성 절연물질, 가교제 및 광개시제를 포함하는 액정표시장치용 어레이 기판.
The method of claim 1,
The soluble organic-inorganic hybrid insulating material including the silicon oxide comprises a silicon oxide-based soluble insulating material, a crosslinking agent and a photoinitiator.
제 1 항에 있어서,
상기 박막트랜지스터는,
상기 기판 상부에 형성되고 상기 게이트 배선에 연결되는 게이트 전극과;
상기 게이트 전극에 대응되는 상기 게이트 절연층 상부에 형성되는 반도체층과;
상기 반도체층 상부에 형성되고 서로 이격되는 소스 전극 및 드레인 전극을 포함하는 액정표시장치용 어레이 기판.
The method of claim 1,
The thin film transistor,
A gate electrode formed on the substrate and connected to the gate wiring;
A semiconductor layer formed on the gate insulating layer corresponding to the gate electrode;
And a source electrode and a drain electrode formed on the semiconductor layer and spaced apart from each other.
제 3 항에 있어서,
상기 게이트 절연층과 상기 반도체층 사이에 형성되고 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑층을 더 포함하는 액정표시장치용 어레이 기판.
The method of claim 3, wherein
And a doped layer formed between the gate insulating layer and the semiconductor layer and made of silicon doped with phosphors.
제 3 항에 있어서,
상기 게이트 배선의 단부에 연결되는 게이트 패드와, 게이트 배선과 평행하게 이격되는 공통 배선과, 상기 공통 배선의 단부에 연결되는 공통 패드와, 상기 데이터 배선의 단부에 연결되는 데이터 패드와, 상기 화소 전극과 평행하게 이격되고 상기 공통 배선에 연결되는 공통 전극과, 상기 게이트 패드에 연결되는 게이트 패드 단자와, 상기 데이터 패드에 연결되는 데이터 패드 단자를 더 포함하는 액정표시장치용 어레이 기판.
The method of claim 3, wherein
A gate pad connected to an end of the gate wiring, a common wiring spaced in parallel with the gate wiring, a common pad connected to an end of the common wiring, a data pad connected to an end of the data wiring, and the pixel electrode And a common electrode spaced apart from and parallel to the common wire, a gate pad terminal connected to the gate pad, and a data pad terminal connected to the data pad.
기판 상부에 서로 교차하여 화소영역을 정의하는 게이트 배선 및 데이터 배선을 형성하는 단계와;
상기 게이트 배선 및 상기 데이터 배선에 연결되는 박막트랜지스터를 형성하는 단계와;
상기 박막트랜지스터 및 상기 데이터 배선 상부에 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질로 이루어지는 보호층을 형성하는 단계와;
상기 보호층 상부에 상기 박막트랜지스터에 연결되는 화소 전극을 형성하는 단계
를 포함하는 액정표시장치용 어레이 기판의 제조방법.
Forming gate lines and data lines intersecting each other on the substrate to define pixel regions;
Forming a thin film transistor connected to the gate line and the data line;
Forming a protective layer made of a soluble organic-inorganic hybrid insulating material including silicon oxide on the thin film transistor and the data line;
Forming a pixel electrode connected to the thin film transistor on the passivation layer;
Method of manufacturing an array substrate for a liquid crystal display device comprising a.
제 6 항에 있어서,
상기 박막트랜지스터를 형성하는 단계는,
상기 기판 상부에 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와;
상기 게이트 전극에 대응되는 상기 게이트 절연층 상부에 반도체층을 형성하는 단계와;
상기 반도체층 상부에 서로 이격되는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하는 액정표시장치용 어레이 기판의 제조방법.
The method according to claim 6,
Forming the thin film transistor,
Forming a gate electrode connected to the gate wiring on the substrate;
Forming a semiconductor layer on the gate insulating layer corresponding to the gate electrode;
Forming a source electrode and a drain electrode spaced apart from each other on the semiconductor layer
Method of manufacturing an array substrate for a liquid crystal display device comprising a.
제 7 항에 있어서,
상기 보호층을 형성하는 단계는,
상기 산화 실리콘을 포함하는 가용성 유무기 혼성 절연물질을 도포(coating)하여 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 배선 상부에 가용성 절연물질층을 형성하는 단계와;
노광마스크를 통하여 상기 가용성 절연물질층을 노광(exposure)하는 단계와;
노광된 상기 가용성 절연물질층을 현상(develop)하는 단계와;
현상된 상기 가용성 절연물질층을 열처리(curing)하는 단계와;
열처리된 상기 가용성 절연물질층을 식각마스크로 이용하여 상기 게이트 절연층을 식각하는 단계
를 포함하는 액정표시장치용 어레이 기판의 제조방법.
The method of claim 7, wherein
Forming the protective layer,
Coating a soluble organic-inorganic hybrid insulating material including the silicon oxide to form a soluble insulating material layer on the source electrode, the drain electrode and the data line;
Exposing the soluble insulating material layer through an exposure mask;
Developing the exposed soluble insulating material layer;
Curing the developed soluble insulating material layer;
Etching the gate insulating layer by using the heat-treated soluble insulating material layer as an etching mask
Method of manufacturing an array substrate for a liquid crystal display device comprising a.
제 8 항에 있어서,
상기 보호층을 형성하는 단계는,
상기 가용성 절연물질층을 노광하는 단계 이전에 상기 가용성 절연물질층을 프리-베이킹(pre-baking) 하는 단계와;
상기 가용성 절연물질층을 현상하는 단계 이후에 상기 가용성 절연물질층을 하드-베이킹 하는 단계
를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.
The method of claim 8,
Forming the protective layer,
Pre-baking the soluble insulating material layer prior to exposing the soluble insulating material layer;
Hard-baking the soluble insulating material layer after developing the soluble insulating material layer
Method of manufacturing an array substrate for a liquid crystal display device further comprising.
제 7 항에 있어서,
상기 게이트 절연층과 상기 반도체층 사이에 인(phosphor)이 도핑(doping)된 실리콘으로 이루어지는 도핑층을 형성하는 단계를 더 포함하는 액정표시장치용 어레이 기판의 제조방법.The method of claim 7, wherein
And forming a doped layer made of silicon doped with phosphor between the gate insulating layer and the semiconductor layer.
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PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20101203

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid