[go: up one dir, main page]

KR20120035003A - 태양 전지의 제조 방법 - Google Patents

태양 전지의 제조 방법 Download PDF

Info

Publication number
KR20120035003A
KR20120035003A KR1020100096446A KR20100096446A KR20120035003A KR 20120035003 A KR20120035003 A KR 20120035003A KR 1020100096446 A KR1020100096446 A KR 1020100096446A KR 20100096446 A KR20100096446 A KR 20100096446A KR 20120035003 A KR20120035003 A KR 20120035003A
Authority
KR
South Korea
Prior art keywords
substrate
solar cell
electric field
emitter
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020100096446A
Other languages
English (en)
Other versions
KR101661364B1 (ko
Inventor
고화영
김형석
이헌민
최정훈
김철
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020100096446A priority Critical patent/KR101661364B1/ko
Publication of KR20120035003A publication Critical patent/KR20120035003A/ko
Application granted granted Critical
Publication of KR101661364B1 publication Critical patent/KR101661364B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F10/00—Individual photovoltaic cells, e.g. solar cells
    • H10F10/10—Individual photovoltaic cells, e.g. solar cells having potential barriers
    • H10F10/14—Photovoltaic cells having only PN homojunction potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/16—Material structures, e.g. crystalline structures, film structures or crystal plane orientations
    • H10F77/162—Non-monocrystalline materials, e.g. semiconductor particles embedded in insulating materials
    • H10F77/166—Amorphous semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/20—Electrodes
    • H10F77/206—Electrodes for devices having potential barriers
    • H10F77/211—Electrodes for devices having potential barriers for photovoltaic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/30—Coatings
    • H10F77/306—Coatings for devices having potential barriers
    • H10F77/311—Coatings for devices having potential barriers for photovoltaic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/30—Coatings
    • H10F77/306—Coatings for devices having potential barriers
    • H10F77/311—Coatings for devices having potential barriers for photovoltaic cells
    • H10F77/315—Coatings for devices having potential barriers for photovoltaic cells the coatings being antireflective or having enhancing optical properties
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/52—PV systems with concentrators
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells

Landscapes

  • Photovoltaic Devices (AREA)

Abstract

본 발명은 태양 전지에 관한 것이다. 태양 전지는 제1 도전성 타입의 기판, 상기 기판의 제1 면 위에 위치하고 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 있으며, 함몰부를 구비하고 있는 에미터부, 상기 에미터부 위에 위치하고, 상기 에미터부와 인접한 하부면에 상기 함몰부와 대응하는 돌출부를 구비한 제1 전극, 그리고, 상기 기판과 연결되어 있는 제2 전극을 포함한다. 이로 인해, 에미터부의 표면적이 증가하여, 그 위에 위치하는 제1 전극과의 접촉 면적이 증가하므로, 에미터부로부터 제1 전극으로의 전하 전송율이 증가하여 태양 전지의 효율이 향상된다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것이다
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양 전지가 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형의 반도체부 쪽으로 이동한다. 이동한 전자와 정공은 각각 p형의 반도체부와 n형의 반도체부에 연결된 서로 다른 전극에 의해 수집되고 이 전극들을 전선으로 연결하여 전력을 얻는다.
본 발명이 이루고자 하는 기술적 과제는 태양 전지의 제조를 용이하게 하기 위한 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 태양 전지의 제조 시간을 단축하기 위한 것이다.
본 발명의 한 특징에 따른 태양 전지는 제1 도전성 타입의 기판, 상기 기판의 제1 면 위에 위치하고 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 있으며, 함몰부를 구비하고 있는 에미터부, 상기 에미터부 위에 위치하고, 상기 에미터부와 인접한 하부면에 상기 함몰부와 대응하는 돌출부를 구비한 제1 전극, 그리고, 상기 기판과 연결되어 있는 제2 전극을 포함한다.
상기 함몰부의 최대 지름은 상기 제1 전극의 폭의 70%에 해당하는 값을 갖는 것이 좋다.
상기 함몰부의 표면 형상은 곡면일 수 있다.
상기 제1 전극은 상기 하부면과 대향하는 상부면에 함몰부를 더 구비하고 있고, 상기 함몰부의 형성 위치는 상기 에미터부의 함몰부의 위치에 대응할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 제1 면 위에 상기 에미터부와 이격되게 위치하고 상기 제1 도전성 타입을 갖고 있으며, 함몰부를 구비하고 있는 후면 전계부를 더 포함할 수 있고, 상기 제2 전극은 상기 후면 전계부 위에 위치하고, 상기 후면 전계부와 인접한 하부면에 상기 후면 전계부의 함몰부와 대응하는 돌출부를 구비할 수 있다.
상기 후면 전계부의 상기 함몰부의 최대 지름은 상기 제2 전극의 폭의 70%에 해당하는 값을 가질 수 있다.
상기 후면 전계부의 상기 함몰부의 표면 형상은 곡면일 수 있다.
상기 제2 전극은 상기 하부면과 대향하는 상부면에 함몰부를 더 구비하고 있고, 상기 함몰부의 형성 위치는 상기 후면 전계부의 함몰부의 위치에 대응할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판과 상기 후면 전계부 사이에 보호부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판과 상기 에미터부 사이에 보호부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 제1 면과 마주하는 상기 기판의 제2 면 위에 위치하는 보호부를 더 포함할 수 있다.
상기 특징에 따른 태양 전지는 상기 기판의 상기 제1 면과 마주하는 상기 기판의 제2 면 위에 위치하는 반사 방지부를 더 포함할 수 있다.
상기 기판의 상기 제1 면은 빛이 입사되지 않은 면인 것이 좋다.
상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부는 비결정질 반도체로 이루어지는 것이 바람직하다.
본 발명의 다른 특징에 따른 태양 전지의 제조 방법은, 기판의 제1 면 위에 제1 불순물을 함유한 에미터부를 형성하는 단계, 상기 에미터부 위에 에칭 페이스트를 도포한 후 열처리하여 상기 에칭 페이스트가 도포된 부분의 상기 에미터부를 식각하여, 상기 에미터부의 상부면에 함몰부를 형성하는 단계, 상기 에칭 페이스트를 세정하는 단계, 그리고 상기 함몰부를 구비한 상기 에미터부의 상부면 위에 제1 전극을 형성하고, 상기 기판과 연결되는 제2 전극을 형성하는 단계를 포함한다.
상기 특징에 따른 태양 전지의 제조 방법은 상기 기판의 제1 면 위에 상기 제2 불순물을 함유한 후면 전계부를 형성하는 단계를 포함하고, 상기 제2 전극은 상기 후면 전계부의 상부면 위에 형성될 수 있다.
상기 특징에 따른 태양 전지의 제조 방법은 상기 후면 전계부 위에 상기 에칭 페이스트를 도포한 후 열처리하여 상기 에칭 페이스트가 도포된 부분의 상기 후면 전계부를 식각하여, 상기 후면 전계부의 상부면에 함몰부를 형성하는 단계, 그리고 상기 에칭 페이스트를 세정하는 단계를 더 포함할 수 있다.
상기 특징에 따른 태양 전지의 제조 방법은 상기 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 보호부를 형성하는 단계를 더 포함할 수 있다.
상기 특징에 따른 태양 전지의 제조 방법은 상기 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 반사 방지막을 형성하는 단계를 더 포함할 수 있다.
상기 제1 면은 빛이 입사되지 않은 면인 것이 좋다.
상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부는 비결정질 반도체로 이루어지는 것이 바람직하다.
상기 제1 불순물과 상기 제2 불순물은 서로 다른 도전성 타입을 갖는 것이 좋다.
본 발명의 특징에 따르면, 에미터부와 후면 전계부의 표면적이 증가하므로, 그 위에 위치하는 전극들과의 접촉 면적이 증가한다. 이로 인해, 에미터부 및 후면 전계부로부터 전극들로의 전하 전송율이 증가하여 태양 전지의 효율이 향상된다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3l은 본 발명의 한 실시예에 따른 태양 전지의 제조 공정을 순차적으로 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예인 태양 전지 및 그 제조 방법에 대하여 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참고로 하면, 본 발명의 한 실시예에 따른 태양 전지(11)는 기판(110), 빛이 입사되는 기판(110)의 면인 입사면[이하, '전면(front surface)'라 함] 위에 위치하는 전면 보호부(191), 전면 보호부(191) 위에 위치하는 반사 방지부(130), 빛이 입사되지 않고 입사면의 반대쪽에 위치한 기판(110)의 비입사면[이하, '후면(rear surface)'라 함] 위에 위치하는 후면 보호부(192), 후면 보호부(192) 위에 위치하는 복수의 에미터부(emitter region)(121), 후면 보호부(192) 위에 위치하고 복수의 에미터부(121)와 이격되어 있는 복수의 후면 전계부[back surface field (BSF) region](172), 복수의 에미터부(121) 위에 각각 위치하는 복수의 제1 전극(141), 그리고 복수의 후면 전계부(172) 위에 각각 위치하는 복수의 제2 전극(142)을 포함한다.
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘(silicon)으로 이루어진 반도체 기판이다. 이때, 실리콘은 단결정 실리콘 또는 다결정 실리콘과 같은 결정질 실리콘이다. 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 기판(110)에 도핑(doping)된다. 하지만, 이와는 달리, 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 기판(110)이 p형의 도전성 타입을 가질 경우, 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 기판(110)에 도핑된다.
이러한 기판(110)은 불규칙한 표면을 갖는 요철면(uneven surface)을 갖는다. 편의상 도 1에서, 기판(110)의 가장자리 부분만 요철면으로 도시하여 그 위에 위치하는 전면 보호부(191)와 반사 방지부(130) 역시 그 가장자리 부분만 요철면으로 도시한다. 하지만, 실질적으로 기판(110)의 전면 전체가 요철면을 갖고 있으며, 이로 인해 기판(110)의 전면 위에 위치한 전면 보호부(191)와 반사 방지부(130) 역시 요철면을 갖는다.
또한, 기판(110)은 전면뿐만 아니라 후면에도 요철면을 가질 수 있다. 이 경우, 기판(110)의 후면에 위치하는 후면 보호부(192), 복수의 에미터부(121), 후면 전계부(172), 그리고 제1 및 제2 전극(141, 142) 역시 요철면을 가질 수 있다.
기판(110)의 전면 위에 위치한 전면 보호부(191)는 기판(110)의 표면 및 그 근처에 주로 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 패시베이션 기능(passivation function)을 수행하여 결함에 의해 기판(110)의 표면 및 그 근처에서 손실되는 전하의 양을 감소시킨다.
본 실시예에서, 전면 보호부(191)는 진성 비정질 실리콘[intrinsic amorphous silicon (a-Si)]으로 이루어져 있고, 약 1㎚ 내지 10㎚의 두께를 가질 수 있다.
전면 보호부(191)의 두께가 약 1nm 이상이면 기판(110) 전면에 전면 보호부(191)가 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 전면 보호부(191)의 두께가 약 10nm 이하이면 전면 보호부(191) 내에서 흡수되는 빛의 양을 좀더 감소시켜 기판(110) 내로 입사되는 빛의 양을 좀더 증가시킬 수 있다. 반사 방지부(191)는 필요에 따라 생략 가능하다.
전면 보호부(191) 위에 위치한 반사 방지부(130)는 태양 전지(11)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(11)의 효율을 높인다. 이러한 반사 방지부(130)는 실리콘 질화막(SiNx), 비정질 실리콘 질화막(a-SiNx), 실리콘 산화막(SiOx) 등으로 이루어지고, 약 70㎚ 내지 90㎚의 두께를 가질 수 있다. 이러한 반사 방지부(130)는 필요에 따라 생략 가능하다.
기판(110)의 후면에 위치한 후면 보호부(192)는 서로 이격되어 있는 복수의 제1 후면 보호 부분(1921)과 복수의 제2 후면 보호 부분(1922)을 구비한다. 제1 후면 보호 부분(1921)과 제2 후면 보호 부분(1922)은 기판(110) 위에서 번갈아 위치하며 서로 나란히 정해진 방향으로 뻗어 있다.
도 1 및 도 2에 도시한 한 것처럼, 기판(110)의 후면 위에 위치하는 제1 및 제2 후면 보호 부분(1921, 1922)는 평탄한 하부면과 상부면을 갖고 있다. 이때, 각 제1 및 제2 후면 보호 부분(1921, 1922)의 하부면은 기판(110)과 접해 있는 면이고, 상부면은 하부면과 마주하고 있는 면이다.
후면 보호부(192)는 전면 보호부(191)와 동일하게, 비정질 실리콘으로 이루어지고 패시베이션 기능을 수행하여, 기판(110)의 후면 쪽으로 이동한 전하가 불안정한 결합에 의해 소멸되는 것을 감소한다.
후면 보호부(192)의 제1 및 제2 후면 보호 부분(1921, 1922)은 기판(110)의 후면 쪽으로 이동한 전하가 각각 제1 및 제2 후면 보호 부분(1921, 1922)을 통과하여 복수의 에미터부(121)와 복수의 후면 전계부(172)로 이동할 수 있는 두께를 갖는다. 예를 들어, 각 제1 및 제2 후면 보호 부분(1921, 1922)의 두께는 약 1㎚ 내지 10㎚일 수 있다.
각 제1 및 제2 후면 보호 부분(1921, 1922)의 두께가 약 1nm 이상이면 기판(110) 후면에 제1 및 제2 후면 보호 부분(1921, 1922)이 좀더 균일하게 도포되므로 패시베이션 기능을 좀더 양호하게 수행할 수 있으며, 제1 및 제2 후면 보호 부분(1921, 1922) 각각의 두께가 약 10nm 이하이면 전하의 이동을 좀더 용이하게 하고 제1 및 제2 후면 보호 부분(1921, 1922) 내에서 기판(110)을 통과한 빛이 흡수되는 양을 좀더 감소시켜 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다. 전면 보호부(191)와 유사하게, 후면 보호부(192) 역시 필요에 따라 생략 가능하다.
복수의 에미터부(121)는 후면 보호부(192)의 제1 후면 보호 부분(1921) 위에 존재하고 제1 후면 보호 부분(1921)을 따라 길게 뻗어 있다.
제1 후면 보호 부분(1921)의 상부면이 평탄면을 갖고 있으므로, 각 제1 후면 보호 부분(1921) 위에 위치하여 각 제1 후면 보호 부분(1921)의 상부면과 접해 있는 각 에미터부(121)의 하부면 역시 평탄면을 갖고 있다.
하지만, 자신의 하부면과 마주하고 있는 각 에미터부(121)의 상부면에 오목한 함몰부(1211)를 구비하고 있다. 이때, 함몰부(1211)는 각 에미터부(121)의 상부면의 폭의 가운데 부분에 위치할 수 있고, 함몰부(1211)의 표면 형상은 곡면 형상을 갖고 있고 이 함몰부(1211)의 단면 형상은 반원 형상을 갖고 있다.
또한, 각 함몰부(1211)의 최대 깊이는 각 에미터부(121)의 두께의 약 70%에 해당하는 값을 가질 수 있다. 이때, 함몰부(1211)의 최대 깊이는 함몰부(1211)가 위치한 부분에 형성되는 에미터부(121)의 가상의 평평한 상부면에서 가장 깊은 곳까지의 최단 거리를 의미한다.
추가로, 각 함몰부(1211)의 최대 지름(B1)은 에미터부(121) 위에 위치하는 제1 전극(141)의 폭의 약 70%에 해당하는 값을 가질 수 있다.
이와 같이, 각 에미터부(121)의 상부면에 함몰부(121)가 형성됨에 따라, 각 에미터부(121)의 두께는 위치에 따라 상이하다. 즉, 각 에미터부(121)에서, 함몰부(1211)가 위치한 부분의 두께가 함몰부(1211)가 위치하지 않는 부분보다 작은 두께를 갖고 있고, 함몰부(1211) 내에서도 함몰부(1211)의 가장자리부에서 가운데 부분으로 갈수록 두께는 감소한다.
이와 같이, 각 에미터부(121)에 함몰부(121)가 위치하므로, 각 에미터부의 상부면 전체가 평탄면을 갖고 있는 경우와 비교할 때, 본 실시예의 각 에미터부(121)의 상부면의 표면적은 증가한다.
각 에미터부(121)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 갖고 있고, 기판(110)과 다른 반도체, 예를 들어, 비정질 실리콘으로 이루어져 있는 불순물부다. 따라서, 에미터부(121)는 결정질 반도체로 이루어진 기판(110)과 이종 접합(hetero junction)을 형성하고 또한 p-n 접합을 형성한다.
기판(110)과 복수의 에미터부(121) 간에 형성된 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 정공은 후면 보호부(192)의 제1 후면 보호 부분(1921)을 관통하여 각 에미터부(121) 쪽으로 이동하고 분리된 전자는 후면 보호부(192)의 제2 후면 보호 부분(1922) 쪽으로 이동한다.
각 에미터부(121)는 기판(110)과 p-n접합을 형성하므로, 본 실시예와 달리, 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)는 n형의 도전성 타입을 가진다. 이 경우, 분리된 전자는 후면 보호부(192)의 제1 후면 보호 부분(1921)을 통해 복수의 에미터부(121) 쪽으로 이동하고 분리된 정공은 후면 보호부(192)의 제2 후면 보호 부분(1922) 쪽으로 이동한다.
복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.
이들 복수의 에미터부(121)는 제1 후면 보호 부분(1921)과 함께 패시베이션 기능을 수행할 수 있고, 이 경우 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여 태양 전지(11)의 효율이 향상된다.
복수의 후면 전계부(172)는 후면 보호부(192)의 제2 후면 보호 부분(1922) 위에 존재하고, 제2 후면 보호 부분(1922)을 따라 길게 뻗어 있다. 따라서, 도 1 및 도 2에 도시한 것처럼, 기판(110)의 후면 위에는 서로 이격되어 있는 후면 전계부(172)와 에미터부(121)가 번갈아 위치한다.
제2 후면 보호 부분(1922)의 상부면이 평탄면을 갖고 있으므로, 각 제2 후면 보호 부분(1922) 위에 위치하여 각 제2 후면 보호 부분(1922)의 상부면과 접해 있는 각 후면 전계부(172)의 하부면 역시 평탄면을 갖고 있다.
하지만, 자신의 하부면과 마주하고 있는 각 후면 전계부(172)의 상부면에 오목한 오목한 함몰부(1721)를 구비하고 있다. 이때, 이 함몰부(1721)는 각 후면 전계부(172)의 상부면의 폭의 가운데 부분에 위치할 수 있고, 함몰부(1721)의 표면 형상은 곡면 형상을 갖고 있고 이 함몰부(1721)의 단면 형상은 반원 형상을 갖고 있다.
또한, 각 함몰부(1721)의 최대 깊이는 각 후면 전계부(172)의 두께의 약 70%에 해당하는 값을 가질 수 있다. 이때, 함몰부(1721)의 최대 깊이는 함몰부(1721)가 위치한 부분에 형성되는 후면 전계부(172)의 가상의 평평한 상부면에서 가장 깊은 곳까지의 최단 거리를 의미한다.
각 함몰부(1721)의 최대 지름(B2)은 후면 전계부(172) 위에 위치하는 제2 전극(142)의 폭의 약 70%에 해당하는 값을 가질 수 있다.
이와 같이, 각 에미터부(121)와 유사하게, 각 후면 전계부(172)의 상부면에 함몰부(1721)가 형성됨에 따라, 각 후면 전계부(172)의 두께 역시 위치에 따라 변한다. 즉, 각 후면 전계부(172)에서, 함몰부(1721)가 위치한 부분의 두께가 함몰부(1721)가 위치하지 않는 부분보다 작은 두께를 갖고 있고, 함몰부(1721) 내에서도 함몰부(1721)의 가장자리부에서 가운데 부분으로 갈수록 두께는 감소한다.
이와 같이, 각 후면 전계부(172)에 함몰부(1721)가 위치하므로, 각 후면 전계부의 상부면 전체가 평탄면을 갖고 있는 경우와 비교할 때, 본 실시예의 각 후면 전계부(172)의 상부면의 표면적은 증가한다.
이러한 복수의 후면 전계부(172)는 기판(110) 위에 위치하며 기판(110)과 동일한 도전성 타입의 불순물이 기판(110)보다 고농도로 도핑된 불순물부이다. 예를 들어, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.
본 실시예에서, 복수의 후면 전계부(172)는 비정질 실리콘(a-Si)과 같은 비결정질 반도체로 이루어져, 기판(110)과 이종 접합을 형성한다.
이러한 후면 전계부(172)는 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동을 방해하는 반면, 후면 전계부(172) 쪽으로의 전하(예, 전자) 이동을 용이하게 한다. 따라서, 제2 후면 보호 부분(1922)을 통과한 전하, 예를 들어, 전자가 후면 전계부(172) 및 그 부근에서 정공과 재결합되어 손실되는 양을 감소시키고, 제2 후면 보호 부분(1922)으로부터 후면 전계부(172)로의 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킨다.
이들 복수의 후면 전계부(172)는 제2 후면 보호 부분(1922)과 함께 패시베이션 기능을 수행할 수 있고, 이 경우 결함에 의해 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여 태양 전지(11)의 효율이 향상된다. 이러한 후면 전계부(172)는 필요에 따라 생략 가능하다.
본 실시예의 경우, 복수의 에미터부(121)와 복수의 후면 전계부(172) 하부에 위치하고 불순물이 존재하지 않거나 거의 없는 진성 반도체 물질(진성 a-Si)의 후면 보호부(192)로 인해, 결정질 반도체 물질로 이루어진 기판(110) 위에 바로 복수의 에미터부(121)와 복수의 후면 전계부(172)가 위치할 때보다 복수의 에미터부(121)와 복수의 후면 전계부(172) 형성 시 결정화 현상이 줄어든다. 이로 인해, 비정질 실리콘 위에 위치하는 복수의 에미터부(121)와 복수의 후면 전계부(172)의 특성이 향상된다.
본 실시예에서, 각 에미터부(121)와 각 후면 전계부(172)의 폭(W1, W2)은 서로 상이하다. 예를 들어, 에미터부(121)의 폭(W1)이 후면 전계부(172)의 폭(W2)보다 크다. 이때, 에미터부(121) 하부에 존재하는 제1 후면 보호 부분(1921)의 폭 역시 후면 전계부(172) 하부에 존재하는 제2 후면 보호 부분(1922)의 폭 보다 크다. 이 경우, 에미터부(121)의 폭(W1)과 후면 전계부(172)의 폭(W2)의 비율은 약 2:8일 수 있다.
이로 인해, p-n 접합 영역이 증가하므로 전자-정공 쌍의 발생량이 증가하고, p-n 접합 부분에서의 전류 손실을 줄일 수 있으며, 전자에 비해 이동도가 낮은 정공의 수집에 유리하다.
하지만, 이와는 달리, 후면 전계부(172)의 폭(W2)이 에미터부(121)의 폭(W1)보다 클 수 있다. 이 경우, 후면 전계부(172)로 덮어지는 기판(110)의 표면 면적이 증가하여, 후면 전계부(172)로 인한 후면 전계 효과가 증가한다.
복수의 에미터부(121) 위에 위치하는 복수의 제1 전극(141)은 복수의 에미터부(121)를 따라서 길게 연장되어 있고, 복수의 에미터부(121)와 물리적 및 전기적으로 연결되어 있다.
각 제1 전극(141)은 해당 에미터부(121) 쪽으로 이동하는 전하, 예를 들어, 정공을 수집한다.
이미 설명한 것처럼, 각 제1 전극(141)과 접하고 있는 각 에미터부(121)의 상부면이 함몰부(1211)를 구비하고 있으므로, 각 에미터부(121)의 상부면과 접하고 있는 각 제1 전극(141)의 하부면은 함몰부(1211)와 접하고 있는 부분에 돌출부를 갖고 있고, 제1 전극(141)의 하부면과 마주보고 있는 각 제1 전극(141)의 상부면은 각 에미터부(121)의 상부면과 유시하게 함몰부(1411)를 갖고 있다.
이로 인해, 각 제1 전극(141)은 상부면뿐만 아니라 하부면도 곡면 형상을 갖고 있다. 이 곡면 형상은 각 제1 전극(141)의 하부면과 상부면의 가운데 부분에 위치하므로, 각 제1 전극(141)의 하부면과 상부면의 가장장리 부분은 평탄면을 갖고 있다.
따라서, 각 에미터부가 평탄한 상부면을 갖고 있는 경우와 비교할 때, 각 에미터부(121)의 상부면과 접하고 있는 각 제1 전극(141)의 하부면의 접촉 면적이 각 에미터부(121)의 함몰부(1211)에 의해 증가한 표면적만큼 증가하므로, 에미터부(121)와 제1 전극(141)과의 접촉 면적이 증가한다. 이로 인해, 에미터부(121)과 그 위에 위치하는 제1 전극(141)과의 접촉 저항이 감소하여, 각 에미터부(121)로부터 그 위에 위치하는 각 제1 전극(141)으로의 전하 전송율, 예를 들어, 정공의 전송율이 증가한다.
복수의 후면 전계부(172) 위에 위치하는 복수의 제2 전극(142)은 복수의 후면 전계부(172)를 따라서 길게 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결되어 있다.
각 제2 전극(142)은 해당 후면 전계부(172) 쪽으로 이동한 전하, 예를 들어, 전자를 수집한다.
각 제1 전극(141)과 동일하게, 각 제2 전극(142)과 접하고 있는 각 후면 전계부(172)의 상부면이 함몰부(1721)를 구비하고 있으므로, 각 후면 전계부(172)의 상부면과 접하고 있는 각 제2 전극(142)의 하부면은 함몰부(1721)와 접하고 있는 부분에 돌출부를 갖고 있고, 제2 전극(142)의 하부면과 마주보고 있는 각 제2 전극(142)의 상부면은 각 후면 전계부(172)의 상부면과 유사하게 함몰부(1421)를 갖고 있다.
이로 인해, 각 제2 전극(142)은 상부면뿐만 아니라 하부면도 곡면 형상을 갖고 있다. 이 곡면 형상은 각 제2 전극(142)의 하부면과 상부면의 가운데 부분에 위치하므로, 각 제2 전극(142)의 하부면과 상부면의 가장자리 부분은 평탄면을 갖고 있다.
따라서, 각 후면 전계부가 평탄한 상부면을 갖고 있는 경우와 비교할 때, 각 후면 전계부(172)의 상부면과 접하고 있는 각 제2 전극(142)의 하부면의 접촉 면적이 각 후면 전계부(172)의 함몰부(1721)에 의해 증가한 표면적만큼 증가하므로, 후면 전계부(172)와 제2 전극(142)과의 접촉 면적이 증가한다. 이로 인해, 후면 전계부(172)와 그 위에 위치하는 제2 전극(142)과의 접촉 저항이 감소하여, 각 후면 전계부(172)로부터 그 위에 위치하는 각 제2 전극(142)으로의 전하 전송율, 예를 들어, 전자의 전송율이 증가한다.
이미 설명한 것처럼, 에미터부(121)와 후면 전계부(172)에 위치한 함몰부(1211, 1721)의 최대 폭이 제1 및 제2 전극(141, 142)의 폭의 약 70%에 해당하는 크기를 갖고 있으므로, 에미터부(121)와 후면 전계부(172) 위에 각각 위치하는 제1 및 제2 전극(141, 142)은 함몰부(1211, 1721)의 적어도 일부와 접하게 된다. 따라서, 상부면 전체가 평탄한 면을 갖고 있는 에미터부와 후면 전계부의 경우와 비교할 때, 제1 및 제2 전극(141, 142)은 접해 있는 함몰부(1211, 1721)만큼 에미터부(121) 및 후면 전계부와의 접촉 면적이 증가하므로, 불순물부(121, 172)와 전극(141, 142) 간의 접촉 저항이 감소한다.
복수의 제1 및 제2 전극(141, 142)은 알루미늄(Al)이나 은(Ag)과 같은 금속 물질을 함유하고 있지만, 니켈(Ni), 구리(Cu), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 금속 물질 또는 이외의 다른 도전성 금속 물질로 이루어질 수 있다.
이처럼, 복수의 제1 및 제2 전극(141, 142)이 금속 물질로 이루어져 있으므로, 복수의 제1 및 제2 전극(141, 142)은 복수의 에미터부(121)와 복수의 후면 전계부(172)를 각각 통과한 빛을 기판(110) 쪽으로 반사시킨다.
이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(11)는 복수의 제1 전극(141)과 복수의 제2 전극(142)이 빛이 입사되지 않은 기판(110)의 후면에 위치하고, 기판(110)과 복수의 에미터부(121)가 서로 다른 종류의 반도체로 이루어져 있는 태양 전지로서, 그 동작은 다음과 같다.
태양 전지(11)로 빛이 조사되어 반사 방지부(130) 및 전면 보호부(191)를 순차적으로 통과한 후 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 반사 방지부(130)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양은 더욱더 증가한다.
이들 전자-정공 쌍은 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어, 정공은 p형의 도전성 타입을 갖는 에미터부(121)쪽으로 이동하고 전자는 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하여 각각 제1 전극(141)과 제2 전극(142)으로 전달됨으로써, 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.
이때, 기판(110)의 후면뿐만 아니라 기판(110)의 전면에 보호부(192, 191)가 위치하므로, 기판(110)의 전면 및 후면의 표면 그리고 그 근처에 존재하는 결함으로 인한 전하 손실량이 줄어들어 태양 전지(11)의 효율이 향상된다.
또한, 기판(110)의 후면에 기판(110)과 동일한 도전성 타입의 불순물을 고농도로 함유한 전계부(172)가 위치하므로, 기판(110) 후면으로의 정공 이동이 방해된다. 이로 인해, 기판(110)의 후면 및 그 부근에서 전자와 정공이 재결합되어 소멸되는 것이 줄어들어, 태양 전지(11)의 효율은 향상된다.
추가로, 각 에미터부(121)과 각 후면 전계부(172)의 상부면이 함몰부(1211, 1721)를 구비하고 있으므로, 각 에미터부(121)와 그 위에 위치하는 각 제1 전극(141)과의 접촉 면적이 증가하고 각 후면 전계부(172)와 그 위에 위치하는 각 제2 전극(142)과의 접촉 면적이 증가하여, 에미터부(121)과 제1 전극(141)과의 접촉 저항 그리고 후면 전계부(172)와 제2 전극(142)과의 접촉 저항이 감소하여, 에미터부(121) 및 후면 전계부(172)로부터 제1 및 제2 전극(141, 142)으로의 전하 전송량이 증가한다. 이로 인해, 태양 전지(11)의 효율이 향상된다.
또한, 본 실시예에 따른 태양 전지(11)는 기판(110)과 복수의 에미터부(121)간의 이종 접합을 이용한 태양 전지이므로, 기판(110)과 에미터부 간의 밴드갭 에너지(band gap energy, Eg)로 인한 높은 개방 전압(Voc)이 얻어진다. 이로 인해, 태양 전지(11)는 동종 접합을 이용한 태양 전지보다 높은 효율이 얻어진다.
다음, 도 3a 내지 도 3l를 참고로 하여, 본 발명의 한 실시예에 따른 태양 전지(11)의 제조 방법에 대하여 설명한다.
도 3a 내지 도 3l은 본 발명의 한 실시예에 따른 태양 전지의 제조 공정을 순차적으로 나타낸 도면이다.
도 3a를 참고로 하면, 먼저, n형의 다결정 실리콘으로 이루어진 기판(110)의 후면에 실리콘 산화막(SiOx) 등으로 이루어진 식각 방지막(60)을 적층한다.
그런 다음, 도 3b에 도시한 것처럼, 식각 방지막(60)을 마스크로 하여, 식각 방지막(60)이 형성되지 않은 기판(110)의 면을 식각한 후 세정한 다음, 식각 방지막(60)을 제거한다. 이로 인해, 실리콘 잉곳(ingot)에서 태양 전지용 기판을 얻기 위한 슬라이싱(slicing) 공정 시 발생한 기판(110) 표면의 손상 부분(saw damage portion)이 제거되고 노출된 기판(110)의 면에 요철면을 형성된다.
대안적인 예에서, 별도의 식각 방지막(60)을 형성하지 않고 식각을 원하는 기판(110)의 표면만 또는 기판(110) 전체를 식각액 등에 노출시켜 원하는 기판(110)의 면에 요철면을 형성할 수 있다. 또한, 대안적인 예에서, 슬라이싱 공정 시 손상 부분이 제거된 후, 습식 식각법 또는 건식 식각법 등을 통해 기판(110)의 표면에 복수의 돌출부를 갖는 텍스처링 표면을 형성할 수 있다. 이러한 텍스처링 표면에 의해 빛의 반사율이 감소하여 기판(110)으로 입사되는 빛의 양은 더욱 증가한다.
그런 다음, 도 3c에 도시한 것처럼, 요철면인 기판(110)의 전면과 기판(110)의 후면에 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD) 등과 같은 증착법을 이용하여 진성 비정질 실리콘으로 이루어진 전면 보호부(191)와 제1 후면 보호막(921)을 형성한다. 이때, 증착 물질에 노출되는 기판(110)의 면 위치를 변경하여 기판(110)의 전면과 후면에 동일한 물질로 이루어진 전면 보호막(191)과 제1 후면 보호막(921)을 형성하며, 전면 보호부(191)와 제1 후면 보호막(921)의 형성 순서는 변경 가능하다.
다음, 도 3d에 도시한 것처럼, PECVD 등을 이용하여 제1 후면 보호막(921) 위에 실란 가스(SiH4), 수소(H2), 5가 원소의 도펀트(dopant) 등을 이용하여 비정질 실리콘으로 이루어지고 5가 원소의 불순물을 기판(110)보다 높은 농도로 함유하는 비정질 실리콘층(예, n+-a-Si)을 형성하여 후면 전계막(72)을 형성한다.
다음, 도 3e에 도시한 것처럼, 식각 방지막(61)을 후면 전계막(72) 위에 형성하고, 도 3f에 도시한 것처럼, 식각 방지막(61)을 마스크로 하여 습식 식각법이나 건식 식각법 등으로 노출된 후면 전계막(72)과 그 하부에 위치하는 제1 후면 보호막(921) 부분을 차례로 제거한다. 이로 인해, 복수의 제2 후면 보호 부분(1922)과 그 위에 위치하는 복수의 후면 전계부(172)가 완성된다.
다음, 도 3g에 도시한 것처럼, PECVD 등으로 기판(110)의 후면에 제1 후면 보호막(921)와 동일한 물질인 진성 비정질 실리콘으로 제2 후면 보호막(922)을 형성하고, 그 위에 차례로, 실란 가스(SiH4), 수소(H2), 3가 원소의 도펀트 등을 이용하여 비정질 실리콘으로 이루어지고 3가 원소의 불순물을 함유하는 비정질 실리콘층을 형성하여 에미터막(211)을 형성한다.
다음, 도 3h를 참고로 하여, 식각 방지막(62)을 에미터막(211) 위에 형성하고, 도 3i에 도시한 것처럼, 식각 방지막(62)을 마스크로 하여 습식 에칭법이나 건식 에칭법 등으로 노출된 에미터막(211) 부분과 그 하부에 위치하는 제2 후면 보호막(922) 부분을 차례로 제거한다. 이로 인해, 복수의 제1 후면 보호 부분(1921)과 그 위에 위치하는 복수의 에미터부(121)가 완성된다.
이때, 복수의 후면 전계부(172) 및 그 하부의 제2 후면 보호 부분(1922) 그리고 복수의 에미터부(121) 및 그 하부의 제1 후면 보호 부분(1921)의 형성 순서는 변경 가능하다.
다음, 도 3j에 도시한 것처럼, 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 에칭 페이스트(71)를 도포하고 정해진 시간 동안 열처리한 후, 물 등을 이용하여 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 위치한 에칭 페이스트(71)를 세정하여, 복수의 에미터부(121)의 일부 및 복수의 후면 전계부(172)의 일부 그리고 이들 위에 위치한 에칭 페이스트(71)를 제거한다.
이때, 에칭 페이스트(71)는 인(P)을 기반으로 하는 에칭 페이스트일 수 있다. 또한 에칭 페이스트(71)는 각 에미터부(121)과 후면 전계부(172)의 가운데 부분 위에 위치할 수 있으며, 각 에미터부(121)과 후면 전계부(172)의 상부면의 폭보다 좁은 폭으로 도포된다.
에칭 페이스트(71)는 접해있는 비정질 실리콘막인 복수의 에미터부(121)와 복수의 후면 전계부(172)의 일부를 제거한다.
이때, 에칭 페이스트(71)는 도핑 두께, 열처리 온도와 열처리 시간 등에 따라 에미터부(121)와 후면 전계부(172)의 식각 정도가 달라진다.
이로 인해, 에칭 페이스트(71)과 접해 있는 에미터부(121)의 부분과 후면 전계부(172)의 부분은 에칭 페이스트(71)의 식각 동작에 의해 일부가 제거되어, 도 3k에 도시한 것과 같이, 에칭 페이스트(71)가 도포된 부분에는 함몰부(1211, 1721)가 형성된다.
다음, 도 3l에 도시한 것처럼, 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 스크린 인쇄법을 이용하여 알루미늄(Al)이나 은(Ag)과 같은 금속 물질이 함유된 금속 페이스트를 도포한 후 건조한다. 이로 인해, 복수의 에미터부(121) 위에 위치하고 복수의 에미터부(121)를 연장하는 복수의 제1 전극(141)과 복수의 후면 전계부(172) 위에 위치하고 복수의 후면 전계부(172)를 따라 연장하는 복수의 제2 전극(142)이 형성된다. 이 경우, 제1 및 제2 전극(141, 142)의 하부면과 상부면의 표면 형상은 에미터부(121) 및 후면 전계부(172)의 상부면의 표면 형상에 따라 정해지므로, 에미터부(121) 및 후면 전계부(172)의 함몰부(1211, 1722)와 접해있는 제1 및 제2 전극(141, 142)의 하부면에는 함몰부(1211, 1721)의 형상과 반대 형상인 돌출부가 형성되고 함몰부(1211, 1721)와 각각 대응되는 제1 전극(141)의 상부면에는 함몰부(1211, 1721)의 형상과 유사한 함몰부(1411, 1421)가 형성된다.
그런 다음, 전면 보호부(191) 위에 반사 방지부(130)를 형성하여 태양 전지(11)를 완성한다(도 1 및 도 2). 이때, 반사 방지부(130)는 기판(110)의 후면에 형성된 구성 요소들을 보호하기 위해 저온에서 행해지는 공정, 예를 들어, 스퍼터링법 등으로 행해질 수 있지만, PECVD 등과 같은 다양한 막 적층법으로 형성될 수 있다.
본 실시예에서, 기판(110)은 n형이고 복수의 에미터부(121)는 p형인 것을 기초로 하여 설명하였지만, 이미 설명한 것처럼, 기판(110)은 p형이고 복수의 에미터부(121)는 n형일 수 있다. 이 경우, 복수의 후면 전계부(172)는 기판(110)과 동일한 p형의 불순물 영역이 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
211: 에미터막 61, 62: 식각 방지막
71: 에칭 페이스트 72: 후면 전계막
110: 기판 121: 에미터부
130: 반사 방지부 141, 142: 전극
172: 전계부 191, 192: 보호부
921, 922: 후면 보호막

Claims (22)

  1. 제1 도전성 타입의 기판,
    상기 기판의 제1 면 위에 위치하고 상기 제1 도전성 타입과 반대인 제2 도전성 타입을 갖고 있으며, 함몰부를 구비하고 있는 에미터부,
    상기 에미터부 위에 위치하고, 상기 에미터부와 인접한 하부면에 상기 함몰부와 대응하는 돌출부를 구비한 제1 전극, 그리고,
    상기 기판과 연결되어 있는 제2 전극
    을 포함하는 태양 전지.
  2. 제1항에서,
    상기 함몰부의 최대 지름은 상기 제1 전극의 폭의 70%에 해당하는 값을 갖는 태양 전지.
  3. 제1항에서,
    상기 함몰부의 표면 형상은 곡면인 태양 전지.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 전극은 상기 하부면과 대향하는 상부면에 함몰부를 더 구비하고 있고, 상기 함몰부의 형성 위치는 상기 에미터부의 함몰부의 위치에 대응하는 태양 전지.
  5. 제1항에서,
    상기 기판의 상기 제1 면 위에 상기 에미터부와 이격되게 위치하고 상기 제1 도전성 타입을 갖고 있으며, 함몰부를 구비하고 있는 후면 전계부를 더 포함하고,
    상기 제2 전극은 상기 후면 전계부 위에 위치하고, 상기 후면 전계부와 인접한 하부면에 상기 후면 전계부의 함몰부와 대응하는 돌출부를 구비하고 있는
    태양 전지.
  6. 제5항에서,
    상기 후면 전계부의 상기 함몰부의 최대 지름은 상기 제2 전극의 폭의 70%에 해당하는 값을 갖는 태양 전지.
  7. 제5항에서,
    상기 후면 전계부의 상기 함몰부의 표면 형상은 곡면인 태양 전지.
  8. 제5항에서,
    상기 제2 전극은 상기 하부면과 대향하는 상부면에 함몰부를 더 구비하고 있고, 상기 함몰부의 형성 위치는 상기 후면 전계부의 함몰부의 위치에 대응하는 태양 전지.
  9. 제5항에서,
    상기 기판과 상기 후면 전계부 사이에 보호부를 더 포함하는 태양 전지.
  10. 제1항에서,
    상기 기판과 상기 에미터부 사이에 보호부를 더 포함하는 태양 전지.
  11. 제1항에서,
    상기 기판의 상기 제1 면과 마주하는 상기 기판의 제2 면 위에 위치하는 보호부를 더 포함하는 태양 전지.
  12. 제1항에서,
    상기 기판의 상기 제1 면과 마주하는 상기 기판의 제2 면 위에 위치하는 반사 방지부를 더 포함하는 태양 전지.
  13. 제1항에서,
    상기 기판의 상기 제1 면은 빛이 입사되지 않은 면인 태양 전지.
  14. 제1항에서,
    상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부는 비결정질 반도체로 이루어져 있는 태양 전지.
  15. 기판의 제1 면 위에 제1 불순물을 함유한 에미터부를 형성하는 단계,
    상기 에미터부 위에 에칭 페이스트를 도포한 후 열처리하여 상기 에칭 페이스트가 도포된 부분의 상기 에미터부를 식각하여, 상기 에미터부의 상부면에 함몰부를 형성하는 단계,
    상기 에칭 페이스트를 세정하는 단계, 그리고
    상기 함몰부를 구비한 상기 에미터부의 상부면 위에 제1 전극을 형성하고, 상기 기판과 연결되는 제2 전극을 형성하는 단계
    를 포함하는 태양 전지의 제조 방법.
  16. 제15항에서,
    상기 기판의 제1 면 위에 상기 제2 불순물을 함유한 후면 전계부를 형성하는 단계를 포함하고,
    상기 제2 전극은 상기 후면 전계부의 상부면 위에 형성되는
    태양 전지의 제조 방법.
  17. 제16항에서,
    상기 후면 전계부 위에 상기 에칭 페이스트를 도포한 후 열처리하여 상기 에칭 페이스트가 도포된 부분의 상기 후면 전계부를 식각하여, 상기 후면 전계부의 상부면에 함몰부를 형성하는 단계, 그리고
    상기 에칭 페이스트를 세정하는 단계
    를 더 포함하는 태양 전지의 제조 방법.
  18. 제15항에서,
    상기 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 보호부를 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  19. 제15항에서,
    상기 제1 면과 마주하고 있는 상기 기판의 제2 면 위에 반사 방지막을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.
  20. 제15항에서,
    상기 제1 면은 빛이 입사되지 않은 면인 태양 전지의 제조 방법.
  21. 제15항에서,
    상기 기판은 결정질 반도체로 이루어져 있고, 상기 에미터부는 비결정질 반도체로 이루어져 있는 태양 전지의 제조 방법.
  22. 제15항에서,
    상기 제1 불순물과 상기 제2 불순물은 서로 다른 도전성 타입을 갖는 태양 전지의 제조 방법.
KR1020100096446A 2010-10-04 2010-10-04 태양 전지의 제조 방법 Expired - Fee Related KR101661364B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100096446A KR101661364B1 (ko) 2010-10-04 2010-10-04 태양 전지의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100096446A KR101661364B1 (ko) 2010-10-04 2010-10-04 태양 전지의 제조 방법

Publications (2)

Publication Number Publication Date
KR20120035003A true KR20120035003A (ko) 2012-04-13
KR101661364B1 KR101661364B1 (ko) 2016-09-29

Family

ID=46137078

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100096446A Expired - Fee Related KR101661364B1 (ko) 2010-10-04 2010-10-04 태양 전지의 제조 방법

Country Status (1)

Country Link
KR (1) KR101661364B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101366737B1 (ko) * 2012-10-25 2014-02-26 한국생산기술연구원 번들 제거를 통한 실리콘 나노 및 마이크로 구조체의 무반사 특성이 향상된 태양 전지의 제조 방법 및 이에 따른 태양 전지
KR101366740B1 (ko) * 2012-10-25 2014-02-26 한국생산기술연구원 균일성이 확보된 POCl₃ 기반 도핑 공정을 이용한 나노/마이크로 실리콘 복합구조체 태양 전지의 제조 방법 및 이에 따른 태양 전지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116906A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd シリコン太陽電池セルとその製造方法
JP2006286822A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
WO2009096539A1 (ja) * 2008-01-30 2009-08-06 Kyocera Corporation 太陽電池素子および太陽電池素子の製造方法
KR20100057459A (ko) * 2008-11-21 2010-05-31 주식회사 엔피홀딩스 태양전지, 태양전지의 제조방법 및 박막 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005116906A (ja) * 2003-10-10 2005-04-28 Hitachi Ltd シリコン太陽電池セルとその製造方法
JP2006286822A (ja) * 2005-03-31 2006-10-19 Sanyo Electric Co Ltd 光起電力素子及びその製造方法
WO2009096539A1 (ja) * 2008-01-30 2009-08-06 Kyocera Corporation 太陽電池素子および太陽電池素子の製造方法
KR20100057459A (ko) * 2008-11-21 2010-05-31 주식회사 엔피홀딩스 태양전지, 태양전지의 제조방법 및 박막 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101366737B1 (ko) * 2012-10-25 2014-02-26 한국생산기술연구원 번들 제거를 통한 실리콘 나노 및 마이크로 구조체의 무반사 특성이 향상된 태양 전지의 제조 방법 및 이에 따른 태양 전지
KR101366740B1 (ko) * 2012-10-25 2014-02-26 한국생산기술연구원 균일성이 확보된 POCl₃ 기반 도핑 공정을 이용한 나노/마이크로 실리콘 복합구조체 태양 전지의 제조 방법 및 이에 따른 태양 전지

Also Published As

Publication number Publication date
KR101661364B1 (ko) 2016-09-29

Similar Documents

Publication Publication Date Title
US10680122B2 (en) Solar cell and method for manufacturing the same
USRE46515E1 (en) Solar cell
KR101142861B1 (ko) 태양 전지 및 그 제조 방법
US8552520B2 (en) Semiconductor devices and methods for manufacturing the same
KR20120084104A (ko) 태양전지
KR20120140049A (ko) 태양 전지 및 그 제조 방법
KR101166361B1 (ko) 태양전지
KR20120079592A (ko) 태양전지 및 이의 제조 방법
KR101661364B1 (ko) 태양 전지의 제조 방법
KR101135590B1 (ko) 태양 전지 및 그 제조 방법
KR101755624B1 (ko) 태양 전지의 제조 방법
KR20120035291A (ko) 태양 전지 제조 방법
KR101141219B1 (ko) 태양 전지 및 그 제조 방법
KR101130193B1 (ko) 태양 전지
KR101098813B1 (ko) 태양 전지
KR20120022008A (ko) 태양 전지의 제조 방법
KR101149543B1 (ko) 태양 전지 및 그 제조 방법
KR101665139B1 (ko) 태양 전지 및 그 제조 방법
KR101588457B1 (ko) 태양 전지 및 그 제조 방법
KR20120035407A (ko) 태양 전지의 제조 방법
KR101699297B1 (ko) 태양 전지의 제조 방법
KR101197210B1 (ko) 태양 전지
KR101729308B1 (ko) 태양전지 및 이의 제조 방법
KR20160064486A (ko) 태양 전지
KR101588456B1 (ko) 태양 전지 및 그 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20200924

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20200924

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000