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KR20100086853A - ＴｉＣ 막을 갖는 상변화 메모리소자의 제조방법 - Google Patents

ＴｉＣ 막을 갖는 상변화 메모리소자의 제조방법 Download PDF

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KR20100086853A
KR20100086853A KR1020090006293A KR20090006293A KR20100086853A KR 20100086853 A KR20100086853 A KR 20100086853A KR 1020090006293 A KR1020090006293 A KR 1020090006293A KR 20090006293 A KR20090006293 A KR 20090006293A KR 20100086853 A KR20100086853 A KR 20100086853A
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South Korea
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phase change
tic
pattern
gas
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Withdrawn
Application number
KR1020090006293A
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English (en)
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오규환
박영림
박순오
이진일
김창수
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

상변화 메모리소자의 제조방법을 제공한다. 먼저, 기판에 플라스마 강화 사이클릭 화학기상 증착(plasma enhanced cyclic chemical vapor deposition; PE-cyclic CVD)기술을 이용하여 TiC 막을 형성한다. 상기 TiC 막 상에 상변화 패턴을 형성한다. 상기 TiC 막은, 플라스마 강화 사이클릭 화학기상 증착 장치의 반응 챔버에 상기 기판을 로딩하고, 상기 기판에 퍼지(purge) 단계 및 피딩(feeding) 단계로 구성된 증착 사이클을 2-30회 수행하여 형성할 수 있다. 상기 피딩(feeding) 단계에서는 상기 반응 챔버에 티타늄 소스(Titanium source)가스, 카본 소스(Carbon source)가스, 및 불활성 가스를 공급할 수 있다. 상기 티타늄 소스 가스는 TiCl4 가스 또는 TDMAT 가스일 수 있다. 상기 카본 소스 가스는 C2H2 가스, C2H4 가스, C6H6 가스, 및 C3H6 가스로 이루어진 일군에서 선택된 하나일 수 있다.

Description

ＴｉＣ 막을 갖는 상변화 메모리소자의 제조방법{Method of fabricating phase change memory device having TiC layer}
본 발명은 반도체 장치에 관한 것으로, 특히 TiC 막을 갖는 상변화 메모리소자의 제조방법 및 관련된 반도체 장치에 관한 것이다.
비휘발성 기억 특성이 있으며 집적도 향상에 효율적인 구조를 갖는 새로운 메모리소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상변화 메모리소자가 있다. 상기 상변화 메모리소자의 단위 셀은 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 상기 상변화 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
상기 하부 전극을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막의 일부분(이하에서는 '상변화 영역'이라 한다.)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 상변화 영역의 비저항은 상기 결정질 상태를 갖는 상기 상변화 영역의 비저항보다 높다. 따라서 읽기 모드에서 상기 상변화 영역을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 메모리소자의 상기 상변화 물질막에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다.
여기서, 상기 하부 전극의 열화(thermal degradation)는 상기 상변화 메모리소자의 반복 사용에 따른 내구성(endurance)을 나쁘게 한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 반복 사용에 따른 내구성(endurance)이 우수한 하부전극을 갖는 상변화 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 상변화 메모리소자의 제조방법을 제공한다. 먼저, 기판에 플라스마 강화 사이클릭 화학기상 증착(plasma enhanced cyclic chemical vapor deposition; PE-cyclic CVD)기술을 이용하여 TiC 막을 형성한다. 상기 TiC 막 상에 상변화 패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 TiC 막은, 플라스마 강화 사이클릭 화학기상 증착 장치의 반응 챔버에 상기 기판을 로딩하고, 상기 기판에 퍼지(purge) 단계 및 피딩(feeding) 단계로 구성된 증착 사이클을 2-30회 수행하여 형성할 수 있다. 상기 퍼지(purge) 단계에서는 상기 반응 챔버에 불활성 가스를 공급할 수 있다. 상기 피딩(feeding) 단계에서는 상기 반응 챔버에 티타늄 소스(Titanium source)가스, 카본 소스(Carbon source)가스, 및 상기 불활성 가스를 공급할 수 있다. 상기 티타늄 소스(Titanium source)가스는 TiCl4 가스 또는 TDMAT(Tetrakis Dimethylamino Titanium; Ti[N(CH3)2]4 )가스일 수 있다. 상기 카본 소스(Carbon source)가스는 C2H2 가스, C2H4 가스, C6H6 가스, 및 C3H6 가스로 이 루어진 일군에서 선택된 하나일 수 있다.
다른 실시 예에 있어서, 상기 기판에 하부 도전패턴을 형성할 수 있다. 상기 기판을 덮고 상기 하부 도전패턴을 부분적으로 노출하는 전극 몰드를 형성할 수 있다. 상기 전극 몰드의 측벽은 상기 하부 도전패턴 상에 정렬할 수 있다. 상기 TiC 막은 상기 전극 몰드의 상기 측벽을 덮고, 상기 TiC 막은 상기 전극 몰드의 상부를 덮으며, 상기 TiC 막은 상기 하부 도전패턴에 접촉할 수 있다.
또 다른 실시 예에 있어서, 상기 TiC 막 상에 스페이서 질화막을 형성할 수 있다. 상기 스페이서 질화막을 이방성 에칭하여 스페이서를 형성할 수 있다. 상기 스페이서는 상기 전극 몰드의 상기 측벽을 덮을 수 있다. 상기 TiC 막을 부분적으로 제거하여 TiC 패턴을 형성할 수 있다. 상기 TiC 패턴은 상기 스페이서 및 상기 전극 몰드 사이에 잔존할 수 있다. 상기 TiC 패턴은 상기 하부 도전패턴에 접촉할 수 있다.
또 다른 실시 예에 있어서, 상기 TiC 막 상에 식각저지막을 형성할 수 있다. 상기 식각저지막 상에 상부 몰드막을 형성할 수 있다. 상기 식각저지막은 상기 상부 몰드막에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 상부 몰드막 상에 마스크패턴을 형성할 수 있다. 상기 마스크패턴을 식각마스크로 사용하여 상기 상부 몰드막을 패터닝하여 상부 개구부를 형성할 수 있다. 상기 상부 개구부의 바닥에 상기 식각저지막을 노출할 수 있다. 상기 마스크패턴을 제거할 수 있다. 상기 마스크패턴을 제거한 후, 상기 식각저지막을 제거하여 상기 상부 개구부의 바닥에 상기 TiC 막을 노출할 수 있다.
또 다른 실시 예에 있어서, 상기 마스크패턴은 포토레지스트 패턴으로 형성할 수 있다. 상기 마스크패턴의 제거는 애슁(ashing) 공정을 적용하여 수행할 수 있다.
또 다른 실시 예에 있어서, 상기 식각저지막의 제거는 드라이 에칭(dry etching) 공정을 적용하여 수행할 수 있다.
또 다른 실시 예에 있어서, 상기 상부 개구부를 채우는 제 1 코어막 및 제 2 코어막을 형성할 수 있다. 상기 제 1 코어막은 상기 제 2 코어막의 측벽들 및 바닥을 감싸도록 형성할 수 있다. 상기 제 1 코어막은 상기 제 2 코어막에 대하여 식각선택비를 갖는 물질막일 수 있다. 상기 상변화 패턴은 상기 TiC 막 및 상기 제 1 코어 패턴 사이에 형성할 수 있다. 상기 상변화 패턴은 상기 상부 몰드막 및 상기 제 1 코어 패턴 사이에 신장할 수 있다. 상기 상변화 패턴은 U-type 일 수 있다.
본 발명의 실시 예들에 따르면, 플라스마 강화 사이클릭 화학기상 증착(PE-cyclic CVD)기술을 이용하여 TiC 막을 형성한다. 상기 TiC 막을 패터닝하여 하부전극들을 형성한다. 상기 하부전극들 상에 상변화 패턴들을 형성한다. 상기 하부전극들 및 상기 상변화 패턴들 사이의 접촉 면은 기판 상의 전체 영역에 걸쳐서 매우 균일한 크기를 갖는다. 또한, 상기 TiC 막 및 상기 상변화 패턴들을 갖는 상변화 메모리소자는 종래에 비하여 현저히 우수한 내구성(endurance)을 보인다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기 로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제 1 실시 예]
도 1은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이고, 도 2는 도 1의 등가 회로도에 상응하는 평면도이다. 도 3 내지 도 13은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위한 단면도들이다. 도 3 내지 도 13의 영역 I은 도 2의 절단선 I-I'에 따라 취해진 단면도이며, 도 3 내지 도 13의 영역 Ⅱ는 도 2의 절단선 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL; 93), 행 방향으로 서로 평행하게 배치된 워드라인들(WL; 55), 다수의 상변화 패턴들(Rp; 85P), 및 다수의 다이오드들(D)을 구비할 수 있다.
상기 비트라인들(BL; 93)은 상기 워드라인들(WL; 55)에 교차하도록 배치될 수 있다. 상기 상변화 패턴들(Rp; 85P)의 각각은 상기 비트라인들(BL; 93) 및 상기 워드라인들(WL; 55)의 교차점들에 형성될 수 있다. 상기 다이오드들(D)의 각각은 상기 상변화 패턴들(Rp; 85P) 중 대응하는 하나에 직렬 접속될 수 있다. 또한, 상기 상변화 패턴들(Rp; 85P)의 각각은 상기 비트라인들(BL; 93) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)의 각각은 상기 워드라인들(WL; 55) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)은 액세스 소자의 역할을 할 수 있다. 그러나 상기 다이오드들(D)은 생략될 수 있다. 이와는 다르게, 상기 액세스 소자는 모스 트랜지스터일 수도 있다.
도 2 및 도 3을 참조하면, 기판(51)의 소정영역에 활성영역들(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼와 같은 반도체기판을 사용하여 형성할 수 있다. 상기 기판(51)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(53)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 활성영역(52)은 라인형으로 형성할 수 있다.
상기 활성영역들(52)에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입하여 워드라인들(WL; 55)을 형성할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인들(WL; 55) 및 상기 소자분리막(53)을 갖는 상기 기판(51) 상에 층간 절연막(63)을 형성할 수 있다. 상기 층간 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 층간 절연막(63)을 패터닝하여 상기 워드라인들(WL; 55)의 소정영역을 노출하는 콘택트 홀들(64)을 형성할 수 있다. 상기 층간 절연막(63)은 평탄화된 상부표면을 갖도록 형성할 수 있다. 상기 콘택트 홀들(64)은 상기 층간 절연막(63)을 완전히 관통하도록 형성할 수 있다. 상기 콘택트 홀들(64)은 서로 떨어질 수 있다. 상기 콘택트 홀들(64)은 상기 워드라인들(WL; 55)을 따라 일정한 간격으로 정렬될 수 있다. 상기 콘택트 홀들(64)의 각각은 평면도 상에서 보일 때 원형, 사각형, 또는 이들의 조합일 수 있다. 본 발명의 몇몇 다른 실시 예에서, 상기 워드라인들(WL; 55)은 상기 층간 절연막(63) 내에 형성된 도전성 라인(도시하지 않음)일 수 있다.
상기 콘택트 홀들(64) 내에 제 1 및 제 2 반도체패턴들(65, 66)을 차례로 적층할 수 있다. 상기 제 1 및 제 2 반도체패턴들(65, 66)은 에피택시얼 성장 기술 또는 화학기상증착(chemical vapor deposition; CVD) 기술을 이용하여 형성할 수 있다. 상기 제 1 및 제 2 반도체패턴들(65, 66)은 다이오드(D)를 구성할 수 있다.
상기 제 1 반도체패턴들(65)은 상기 워드라인들(WL; 55)에 접촉될 수 있다. 상기 제 1 반도체패턴들(65)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수 있다. 상기 제 2 반도체패턴들(66)은 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 형성할 수 있다. 즉, 상기 다이오드(D)는 상기 콘택트 홀(64) 내의 하단영역에 형성할 수 있다. 상기 제 2 반도체패턴(66)은 상기 제 1 도전형의 불순물이 온들을 갖도록 형성할 수 있다. 이와 다르게, 상기 제 1 반도체패턴(65)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수도 있으며, 상기 제 2 반도체패턴(66)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수도 있다.
상기 제 2 반도체패턴들(66) 상에 금속 실리사이드막들(69)을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드막(69)은 CoSi 막, 또는 NiSi 막으로 형성할 수 있다. 상기 금속 실리사이드막(69)은 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 형성할 수 있다. 그러나 상기 금속 실리사이드막(69)은 생략할 수 있다.
상기 금속 실리사이드막들(69) 상에 콘택트플러그들(71)을 형성할 수 있다. 상기 콘택트플러그들(71) 및 상기 층간 절연막(63)의 상부표면들은 실질적으로 동일평면상에 노출되도록 형성할 수 있다. 즉, 상기 콘택트플러그(71)는 상기 콘택트 홀(64)을 완전히 채울 수 있다. 상기 금속 실리사이드막(69) 및 상기 콘택트플러그(71)는 상기 다이오드(D)에 자기정렬될(self-aligned) 수 있다. 상기 콘택트플러그들(71)은 상기 워드라인들(WL; 55)을 따라 일정한 간격으로 정렬될 수 있다. 상기 콘택트플러그들(71)은 하부 도전패턴으로 지칭될 수 있다.
상기 콘택트플러그(71)는 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 기판(51) 상에 전극 트렌치(72G)를 갖는 전극 몰드(72)를 형성할 수 있다. 상기 전극 몰드(72)는 상기 콘택트플러그들(71) 및 상기 층간 절연막(63)을 덮을 수 있다. 상기 전극 트렌치(72G)의 바닥에 상기 콘택트플러그들(71)의 상부표면들이 부분적으로 노출될 수 있다. 상기 전극 몰드(72)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 전극 몰드(72)는 실리콘산화막으로 형성할 수 있다.
도시된 바와 같이, 상기 전극 트렌치(72G)는 상기 콘택트플러그들(71)을 부분적으로 가로지르는 그루브(groove) 모양일 수 있다. 이 경우에, 상기 콘택트플러그들(71) 사이에 상기 층간 절연막(63)의 상부표면이 노출될 수 있다. 즉, 상기 전극 트렌치(72G)의 바닥에는 여러 개의 상기 콘택트플러그들(71)이 일정한 간격으로 노출될 수 있으며, 상기 콘택트플러그들(71)의 사이에 상기 층간 절연막(63)이 채워질 수 있다. 또한, 상기 콘택트플러그들(71)의 상부표면들은 상기 전극 몰드(72)에 의하여 부분적으로 덮일 수 있다. 상기 전극 트렌치(72G)에 의하여 상기 전극 몰드(72)의 측벽들이 노출될 수 있다. 상기 전극 몰드(72)의 상기 측벽들은 상기 콘택트플러그들(71) 상에 정렬될 수 있다. 이에 더하여, 상기 전극 트렌치(72G)의 폭은 서로 인접한 2개의 상기 콘택트플러그들(71)을 한꺼번에 노출하는 크기일 수 있다.
이와는 달리, 상기 전극 트렌치(72G)는 상기 콘택트플러그들(71) 상에 정렬된 콘택트 홀일(도시하지않음) 수 있다.
도 2 및 도 4를 참조하면, 상기 전극 몰드(72)를 갖는 상기 기판(51) 상에 플라스마 강화 사이클릭 화학기상 증착(plasma enhanced cyclic chemical vapor deposition; PE-cyclic CVD) 기술을 이용하여 TiC 막(75)을 형성할 수 있다.
상기 TiC 막(75)은 상기 전극 트렌치(72G)의 측벽들 및 바닥을 덮고, 상기 전극 몰드(72) 상을 덮을 수 있다. 상기 전극 트렌치(72G)의 측벽들은 상기 전극 몰드(72)의 측벽들에 해당할 수 있다. 상기 TiC 막(75)은 상기 콘택트플러그들(71)에 접촉할 수 있다. 상기 TiC 막(75)은 5nm - 50nm 두께로 형성할 수 있다. 예를 들면, 상기 TiC 막(75)은 10nm - 15nm 두께로 형성할 수 있다.
플라스마 강화 사이클릭 화학기상 증착 기술을 이용한 TiC 공정
조건
 사이클(cycle)
1(purge) 2(feeding)
티타늄 소스(Titanium source)가스 0 5-100 scccm
카본 소스(Carbon source)가스 0 5-500 scccm
Plasma 30-1000 W
불활성가스 1000-5000 scccm
Temp. 350-800 ℃
Pressure 1-5 torr
표1을 참조하면, 플라스마 강화 사이클릭 화학기상 증착 기술을 이용한 TiC 공정은 퍼지(purge) 단계 및 피딩(feeding) 단계로 구성된 증착 사이클을 포함할 수 있다.
구체적으로, 상기 전극 몰드(72)를 갖는 상기 기판(51)을 플라스마 강화 사이클릭 화학기상 증착 장치(도시하지 않음)의 반응 챔버에 로딩(loading)할 수 있다. 상기 증착 사이클을 수행하는 동안, 상기 반응 챔버의 분위기는 플라즈마(Plasma) 30-1000 W, 불활성 가스 1000-5000 scccm, 온도 350-800 ℃, 압력 1-5 torr로 제어할 수 있다. 여기서 상기 불활성 가스는 Ar 가스일 수 있다. 상기 퍼지(purge) 단계에서는 상기 반응 챔버에 상기 불활성 가스를 공급하고 티타늄 소스(Titanium source)가스 및 카본 소스(Carbon source)가스는 공급을 차단할 수 있다. 상기 피딩(feeding) 단계에서는 상기 반응 챔버에, 상기 불활성 가스를 공급하고, 5-100 scccm의 티타늄 소스(Titanium source)가스 및 5-500 scccm의 카본 소스(Carbon source)가스를 공급할 수 있다. 상기 티타늄 소스(Titanium source)가스는 TiCl4 가스 또는 TDMAT(Tetrakis Dimethylamino Titanium; Ti[N(CH3)2]4 )가스 일수 있다. 상기 카본 소스(Carbon source)가스는 C2H2 가스, C2H4 가스, C6H6 가스, 및 C3H6 가스로 이루어진 일군에서 선택된 하나일 수 있다.
상기 TiC 막(75)의 원하는 두께에 따라 상기 증착 사이클의 반복횟수를 조절할 수 있다. 상기 TiC 막(75)은 상기 증착 사이클을 2 - 30회 반복하여 형성할 수 있다. 예를 들면, 상기 증착 사이클을 10회 반복하여 상기 TiC 막(75)을 형성할 수 있다. 본 발명의 실시 예들에서, 상기 증착 사이클을 수행하는 동안 금속질화물의 형성을 방지하기 위하여, NH3 가스와 같이 질소(N)를 함유하는 가스는 사용하지 않는 것을 원칙으로 한다.
상기 TiC 막(75)은 상기 전극 몰드(72)의 상부표면뿐만 아니라 상기 전극 트렌치(72G)의 측벽들 및 바닥에 있어서도 매우 균일한 두께를 보일 수 있다. 또한, 상기 티타늄 소스(Titanium source)가스 및 상기 카본 소스(Carbon source)가스의 공급량을 제어하여 상기 TiC 막(75)의 증착 속도 및 조성비를 조절할 수 있다.
도 2 및 도 5를 참조하면, 상기 TiC 막(75) 상에 스페이서 질화막(77)을 형성할 수 있다. 상기 스페이서 질화막(77)은 상기 전극 트렌치(72G)의 측벽들 및 바닥을 덮고, 상기 전극 몰드(72) 상을 덮을 수 있다. 즉, 상기 전극 트렌치(72G)의 측벽들은 차례로 적층된 상기 TiC 막(75) 및 상기 스페이서 질화막(77)으로 덮일 수 있다. 상기 스페이서 질화막(77)은 실리콘질화막(SiN)과 같은 절연막으로 형성할 수 있다.
도 2 및 도 6을 참조하면, 상기 전극 트렌치(72G)의 바닥에 상기 TiC 막(75)이 노출될 때까지, 상기 스페이서 질화막(77)을 이방성 에칭하여 스페이서(77')를 형성할 수 있다. 그 결과, 상기 스페이서(77')는 상기 전극 트렌치(72G)의 측벽들을 덮을 수 있다.
이어서, 상기 TiC 막(75)을 부분적으로 제거하여 TiC 패턴(75')을 형성할 수 있다. 상기 TiC 막(75)의 제거에는 에치백(etch-back)공정이 적용될 수 있다. 상기 TiC 패턴(75')은 상기 스페이서(77') 및 상기 전극 몰드(72) 사이에 잔존할 수 있다. 상기 TiC 패턴(75')은 상기 전극 트렌치(72G)의 측벽들을 따라 형성될 수 있으며, 상기 TiC 패턴(75')은 다수의 상기 콘택트플러그들(71)을 가로지를 수 있다. 상기 TiC 패턴(75')의 바닥표면은 상기 콘택트플러그들(71)에 접촉할 수 있다.
도 2 및 도 7을 참조하면, 상기 전극 트렌치(72G)를 완전히 채우는 제 1 매립절연막(78)을 형성할 수 있다. 상기 제 1 매립절연막(78)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제 1 매립절연막(78)의 표면을 화학기계적연마(chemical mechanical polishing; CMP)공정 및/또는 에치백(etch-back)공정을 이용하여 평탄화할 수 있다.
상기 TiC 패턴(75')을 패터닝하여 다수의 하부전극들(75")을 형성할 수 있다. 그 결과, 상기 하부전극들(75")의 각각은 상기 콘택트플러그들(71) 상에 잔존할 수 있다. 또한, 상기 하부전극들(75")의 사이에 그루브들(grooves)이 형성될 수 있다. 상기 그루브들(grooves)은 상기 전극 트렌치(72G)에 교차할 수 있다.
상기 하부전극들(75")의 사이를 채우는 제 2 매립절연막(79)을 형성할 수 있다. 상기 제 2 매립절연막(79)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제 2 매립절연막(79)의 표면을 화학기계적연마(chemical mechanical polishing; CMP)공정 및/또는 에치백(etch-back)공정을 이용하여 평탄화할 수 있다.
결과적으로, 상기 하부전극들(75"), 상기 스페이서(77'), 상기 전극 몰드(72), 상기 제 1 매립절연막(78) 및 상기 제 2 매립절연막(79)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다.
평면도 상에서 볼 때, 상기 하부전극들(75")의 각각은 길이 및 폭을 구비할 수 있다. 상기 폭은 상기 길이보다 작을 수 있다. 상기 폭은 상기 TiC 막(75)의 두께에 의하여 결정될 수 있다. 즉, 상기 폭은 사진공정의 한계해상도보다 작을 수 있다. 또한, 플라스마 강화 사이클릭 화학기상 증착(PE-cyclic CVD) 기술을 이용하여 형성된 상기 TiC 막(75)은 상기 기판(51) 상의 전면에 걸쳐서 매우 균일한 두께 및 우수한 단차피복성(stepcoverage)을 보일 수 있다. 이에 따라, 상기 하부전극들(75")은 상기 기판(51) 상의 전면에 걸쳐서 매우 균일한 길이 및 폭을 갖도록 형성할 수 있다.
도 2 및 도 8을 참조하면, 상기 하부전극들(75")을 갖는 상기 기판(51) 상에 식각저지막(81) 및 상부 몰드막(82)을 차례로 형성할 수 있다. 상기 식각저지막(81)은 상기 상부 몰드막(82)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 식각저지막(81)은 상기 상부 몰드막(82)보다 얇을 수 있다. 상기 상부 몰드막(82)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 상부 몰드막(82)은 실리콘산화막으로 형성할 수 있으며, 상기 식각저지막(81)은 실리콘질화막으로 형성할 수 있다.
상기 식각저지막(81)은 상기 하부전극들(75"), 상기 스페이서(77'), 상기 전극 몰드(72), 상기 제 1 매립절연막(78) 및 상기 제 2 매립절연막(79)의 상부표면들을 덮을 수 있다. 상기 상부 몰드막(82)은 상기 식각저지막(81) 상을 덮을 수 있다.
도 2 및 도 9를 참조하면, 상기 상부 몰드막(82) 상에 마스크패턴(83)을 형성할 수 있다. 상기 마스크패턴(83)은 포토레지스트 패턴으로 형성할 수 있다. 상기 마스크패턴(83)을 식각마스크로 사용하여 상기 상부 몰드막(82)을 패터닝하여 상부 개구부들(82H)을 형성할 수 있다. 상기 상부 개구부들(82H)은 상기 하부전극들(75") 상에 정렬될 수 있다. 상기 상부 개구부들(82H)은 다수의 상기 하부전극들(75") 상을 가로지르는 그루브(groove) 모양일 수 있다. 상기 상부 몰드막(82)을 패터닝하는 동안, 상기 식각저지막(81)은 상기 하부전극들(75")의 표면손상을 방지하는 역할을 할 수 있다. 즉, 상기 상부 개구부들(82H)의 바닥에 상기 식각저지막(81)이 노출될 수 있다.
이어서, 상기 마스크패턴(83)을 제거할 수 있다. 상기 마스크패턴(83)의 제거에는 애슁(ashing) 공정이 적용될 수 있다. 예를 들면, 상기 마스크패턴(83)의 제거에는 고온의 산소-플라스마를 사용하는 애슁(ashing) 공정을 적용하여 수행할 수 있다. 상기 마스크패턴(83)을 제거하는 동안, 상기 식각저지막(81)은 상기 하부전극들(75")의 표면 산화와 같은 손상을 방지하는 역할을 할 수 있다.
본 발명의 몇몇 다른 실시 예에서, 상기 상부 개구부들(82H)은 상기 하부전극들(75") 상에 정렬된 콘택트 홀들일 수 있다.
도 2 및 도 10을 참조하면, 상기 마스크패턴(83)을 제거한 후, 상기 식각저지막(81)을 제거하여 상기 상부 개구부들(82H)의 바닥에 상기 하부전극들(75")의 상부표면들을 부분적으로 노출할 수 있다. 상기 식각저지막(81)의 제거에는 드라이 에칭(dry etching) 공정과 같은 에치백(etch-back) 공정이 적용될 수 있다.
도 2 및 도 11을 참조하면, 상기 상부 개구부들(82H)을 갖는 상기 기판(51) 상에 상변화 물질막(85), 제 1 코어막(86) 및 제 2 코어막(87)을 차례로 형성할 수 있다. 상기 상변화 물질막(85)은 상기 상부 개구부들(82H)의 내벽들 및 상기 상부 몰드막(82)의 표면을 덮을 수 있다. 상기 상변화 물질막(85)은 상기 하부전극들(75")에 접촉될 수 있다. 상기 제 1 코어막(86)은 상기 상변화 물질막(85)의 표면을 덮을 수 있다. 상기 제 2 코어막(87)은 상기 제 1 코어막(86)을 덮을 수 있다. 상기 제 2 코어막(87)은 상기 상부 개구부들(82H)을 완전히 채울 수 있다.
상기 상변화 물질막(85)은 Ge, Sb, Te, Se, Bi, Pb, Sn, Ag, Au, As, Pd, In, Ti, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물로 형성할 수 있다. 예를 들면, 상기 상변화 물질막(85)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 제 1 코어막(86)은 상기 제 2 코어막(87)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 코어막(86)은 실리콘질화막(SiN)으로 형성할 수 있으며, 상기 제 2 코어막(87)은 실리콘산화막(SiO)으로 형성할 수 있다.
도 2 및 도 12를 참조하면, 상기 제 2 코어막(87), 상기 제 1 코어막(86) 및 상기 상변화 물질막(85)을 부분적으로 제거하여 상변화 패턴들(85P), 제 1 코어 패턴들(86P) 및 제 2 코어 패턴들(87P)을 형성할 수 있다. 상기 상변화 패턴들(85P)은 단면도 상에서 볼 때 U-type 일수 있다.
좀더 구체적으로, 상기 제 2 코어막(87)을 에치백(etch back)하여 상기 제 1 코어막(86)을 노출할 수 있다. 상기 제 2 코어막(87)의 에치백(etch back)에는 드라이 에칭(dry etching) 공정이 적용될 수 있다. 이어서, 화학기계적연마(chemical mechanical polishing; CMP)공정을 이용하여, 상기 제 1 코어막(86) 및 상기 상변화 물질막(85)을 평탄화할 수 있다. 계속하여, Ar 이온을 사용하는 드라이 에칭(dry etching) 공정을 적용하여 상기 상부 몰드막(82)의 표면에 남은 찌꺼기들을 제거할 수 있다.
그 결과, 상기 제 2 코어 패턴들(87P)은 상기 상부 개구부들(82H) 내에 잔존할 수 있다. 상기 상변화 패턴들(85P)은 상기 하부전극들(75")에 접촉될 수 있으며, 상기 상부 개구부들(82H)의 측벽들을 덮을 수 있다. 즉, 상기 상변화 패턴들(85P)은 상기 하부전극들(75") 및 상기 제 1 코어 패턴들(86P) 사이에 형성되고, 상기 상변화 패턴들(85P)은 상기 상부 몰드막(82) 및 상기 제 1 코어 패턴들(86P) 사이에 신장할 수 있다. 상기 상변화 패턴들(85P)의 상부표면들은 상기 상부 몰드막(82) 및 상기 제 1 코어 패턴들(86P) 사이에 노출될 수 있다. 상기 제 1 코어 패턴들(86P)은 상기 제 2 코어 패턴들(87P) 및 상기 상변화 패턴들(85P) 사이에 개재될 수 있다. 상기 상부 몰드막(82)의 상부표면은 노출될 수 있다.
도 2 및 도 13을 참조하면, 상기 상변화 패턴들(85P) 상에 상부전극들(89)을 형성할 수 있다. 상기 상부전극들(89)의 각각은 상기 하부전극들(75")중 대응하는 하나의 상부에 정렬될 수 있다. 상기 상부전극들(89)은 상기 상변화 패턴들(85P)에 접촉할 수 있다. 상기 상부전극들(89)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 상부전극들(89)을 갖는 상기 기판(51) 상을 덮는 상부 절연막(90)을 형성할 수 있다. 상기 상부 절연막(90)을 관통하여 상기 상부전극들(89)에 접촉되는 상부플러그들(91)을 형성할 수 있다. 상기 상부 절연막(90) 상에 상기 상부플러그들(91)을 가로지르는 비트라인들(BL; 93)을 형성할 수 있다.
상기 상부 절연막(90)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 상부플러그들(91) 및 상기 비트라인들(BL; 93)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
본 발명의 몇몇 다른 실시 예들에서, 상기 상부전극들(89) 및 상기 상부플러그들(91)은 생략될 수 있다. 이 경우에, 상기 비트라인들(BL; 93)은 상기 상변화 패턴들(85P)에 접촉할 수 있다.
본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 프로그램 동작은 상기 하부 전극(75") 및 상기 비트라인(BL; 93)을 통하여 상기 상변화 패턴(85P)에 프로그램 전류를 인가하여 수행할 수 있다. 구체적으로, 상기 상변화 패턴(85P)이 비정질 상태(amorphous state)일 경우 상기 상변화 패턴(85P)은 제 1 저항을 보일 수 있다. 상기 제 1 저항은 상기 상변화 패턴(85P)의 리셋 저항에 대응하는 값으로 해석될 수 있다. 상기 하부 전극(75") 및 상기 비트라인(BL; 93) 사이에 제 1 프로그램 전류를 인가하면 상기 상변화 패턴(85P)에 상변화 영역이 생성될 수 있다. 상기 상변화 영역은 상기 하부 전극(75")에 인접한 곳에 형성될 수 있다. 이 경우에, 상기 상변화 영역은 결정질 상태(crystalline state)로 전환될 수 있다. 상기 상변화 영역을 갖는 상기 상변화 패턴(85P)은 상기 제 1 저항보다 낮은 제 2 저항을 보일 수 있다. 상기 제 2 저항은 상기 상변화 패턴(85P)의 프로그램 저항에 대응하는 값으로 해석될 수 있다. 계속하여, 상기 상변화 패턴(85P)에 상기 제 1 프로그램 전류보다 높은 제 2 프로그램 전류가 인가되면 상기 상변화 영역은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 상변화 패턴(85P)은 상기 제 1 저항으로 환원될 수 있다.
상술한 바와 같이, 플라스마 강화 사이클릭 화학기상 증착(PE-cyclic CVD) 기술을 이용하여 형성된 상기 TiC 막(75)은 상기 기판(51) 상의 전체 영역에 걸쳐서 매우 균일한 두께 및 우수한 단차피복성(stepcoverage)을 보일 수 있다. 이에 따라, 상기 하부전극들(75") 및 상기 상변화 패턴들(85P) 사이의 접촉 면들은 상기 기판(51) 상의 전체 영역에 걸쳐서 매우 균일한 크기를 갖도록 형성할 수 있다. 결론적으로, 본 발명의 제 1 실시 예에 따르면 우수한 전기적 특성을 갖는 상변화 메모리소자를 구현할 수 있다.
[제 2 실시 예]
도 14는 본 발명의 제 2 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 14를 참조하면, 본 발명의 제 2 실시 예들에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL), 행 방향으로 서로 평행하게 배치된 워드라인들(WL), 다수의 상변화 패턴들(Rp), 및 다수의 트랜지스터들(Ta)을 구비할 수 있다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상변화 패턴들(Rp)의 각각은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 배치될 수 있다. 상기 트랜지스터들(Ta)의 각각은 상기 상변화 패턴들(Rp) 중 대응하는 하나에 직렬 접속될 수 있다. 상기 상변화 패턴들(Rp)의 일단들은 상기 비트라인들(BL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터들(Ta)의 각각은 상기 워드라인들(WL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터들(Ta)은 스위칭 소자의 역할을 할 수 있다. 그러나 상기 트랜지스터들(Ta)은 생략될 수 있다. 이와는 다르게, 상기 스위칭 소자는 다이오드일 수도 있다. 상기 비트라인들(BL), 상기 상변화 패턴들(Rp), 및 상기 트랜지스터들(Ta)의 소스/드레인 플러그들의 구성은 도 3 내지 도 13을 통하여 설명한 것과 유사한 구성을 보일 수 있다.
[제 3 실시 예]
도 15는 본 발명의 제 3 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 15를 참조하면, 본 발명의 제 3 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system; 300)은 상변화 메모리소자(303) 및 상기 상변화 메모리소자(303)에 전기적으로 접속된 마이크로프로세서(305)를 포함할 수 있다. 여기서, 상기 상변화 메모리소자(303)는 도 1 내지 도 14를 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
상기 전자 시스템(300)은 노트북 컴퓨터, 디지털 카메라 또는 휴대용 전화기의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(305) 및 상기 상변화 메모리소자(303)는 보드(board) 상에 설치될 수 있으며, 상기 상변화 메모리소자(303)는 상기 마이크로프로세서(305)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자 시스템(300)은 입/출력 장치(307)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(307)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(305) 및 상기 상변화 메모리소자(303) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(305) 및 상기 입/출력 장치(307) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
[제 4 실시 예]
도 16은 본 발명의 제 4 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 16을 참조하면, 본 발명의 제 4 실시 예에 따른 전자 시스템(electronic system)은 솔리드 스테이트 디스크(Solid State Disk; SSD; 11)와 같은 데이터 저장 장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 인터페이스(13), 버퍼제어기(Buffer controller; 15), 메모리제어기(DMA controller; 16), 상변화 메모리(Phase change memory; 18), 및 버퍼 메모리(Buffer memory; 19)를 구비할 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(SSD; 11)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 버퍼제어기(15)는 상기 인터페이스(13)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 메모리제어기(16)는 상기 버퍼제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 상변화 메모리(18)는 상기 메모리제어기(16)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 버퍼 메모리(19)는 상기 버퍼제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(13)는 호스트(Host; 2)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(13)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 상변화 메모리(18)는 상기 버퍼제어기(15) 및 상기 메모리제어기(16)를 경유하여 상기 인터페이스(13)에 접속될 수 있다. 상기 상변화 메모리(18)는 상기 인터페이스(13)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)에 전원공급이 차단된다 할지라도, 상기 상변화 메모리(18)에 저장된 데이터는 보존되는 특성이 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 데이터 저장 용량의 확장을 목적으로 상기 버퍼제어기(15)에 병렬접속된 다수의 다른 상변화 메모리(도시하지 않음)를 구비할 수 있으나, 간략한 설명을 위하여 생략하기로 한다. 상기 상변화 메모리(18)는 도 1 내지 도 14를 참조하여 설명된 상기 상변화 메모리소자들을 포함할 수 있다.
상기 버퍼 메모리(19)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 이하에서는, 간략한 설명을 위하여 상기 버퍼 메모리(19)가 상기 디램(DRAM)을 구비하는 경우를 상정하여 설명하기로 한다. 상기 디램(DRAM)은 상기 상변화 메모리(18)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(13)의 데이터 처리속도는 상기 상변화 메모리(18)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(19)는 데이터를 임시저장하는 역할을 할 수 있다. 상기 인터페이스(13)를 통하여 수신된 데이터는, 상기 버퍼제어기(15)를 경유하여 상기 버퍼 메모리(19)에 임시저장된 후, 상기 상변화 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 상변화 메모리(18)에 영구저장될 수 있다. 또한, 상기 상변화 메모리(18)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(19)에 임시저장할 수 있다. 즉, 상기 버퍼 메모리(19)는 상기 솔리드 스테이트 디스크(SSD; 11)의 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
[실험 예]
도 17은 본 발명의 실험 예들에 따른 TiC 막의 특성도이고, 도 18은 본 발명의 실험 예들에 따른 내구성(endurance)을 보여주는 그래프이다. 도 17의 수평축은 C2H2 의 피딩(feeding) 양을 나타내고 눈금의 단위는 sccm이다. 도 17의 제 1 수직축은 저항(Resistivity)을 나타내고 눈금의 단위는 mΩ.㎝이다. 도 17의 제 2 수직축은 탄소 함량(Carbon content)을 나타내고 눈금의 단위는 at% 이다. 그리고 상기 탄소 함량(Carbon content)의 측정에 사용된 기기는 XRF(X-Ray Flourescence Spectrometry)이다. 도 18의 수평축은 반복횟수를 나타내고 눈금의 단위는 cycle 이다. 도 18의 수직축은 저항(Resistance)을 나타내고 눈금의 단위는 Ω이다.
도 4를 통하여 설명된 것과 유사한 반도체 기판들을 준비하고 TiC 막을 형성한다. 상기 TiC 막은 플라스마 강화 사이클릭 화학기상 증착(PE-cyclic CVD)기술을 이용하여 형성하였으며 공정조건들을 정리하면 표 2와 같다.
플라스마 강화 사이클릭 화학기상 증착 기술을 이용한 TiC 공정
조건
 사이클(cycle)
1(purge) 2(feeding)
TiCl4 0 14 scccm
C2H2 0 50, 100, 200 scccm
Plasma 100W
Ar 1500 scccm
Temp. 600 ℃
Pressure 3 torr
Time 0.5 s 1 s
표2에 보이는 바와 같이 피딩(feeding) 단계에서 14 scccm 의 TiCl4 가스를 공급하고, C2H2 가스는 50 scccm, 100 scccm, 및 200 scccm 으로 서로 다르게 하며, 불활성 가스는 1500 scccm 의 Ar 가스를 사용한다. 증착 사이클은 10회 수행한다. 그 결과, 9 nm - 12 nm 두께를 갖는 TiC 막이 형성된다. 상기 TiC 막의 표면을 전자현미경으로 관찰한 결과 매우 균일함을 확인하였다. 즉, 본 발명의 실시 예들에 따른 상기 TiC 막의 표면 거칠기는 종래에 비하여 현저히 감소함을 알 수 있다. 따라서 본 발명의 실시 예들에 따른 상기 TiC 막의 모폴러지(morphology)가 종래에 비하여 현저히 개선됨을 알 수 있다.
또한, 상기 TiC 막의 단차피복성(stepcoverage)은 90%로 측정되었다. 상기 TiC 막의 단차피복성(stepcoverage) 측정에는 종횡비 3:1(aspect ratio = 3:1) 및 70 nm 의 개구부를 갖는 패턴을 사용하였다. 일반적으로 종래기술에 의한 단차피복성(stepcoverage)이 50% 정도임을 고려하면, 본 발명의 실시 예들에 따른 상기 TiC 막의 단차피복성(stepcoverage) 또한 현저히 개선됨을 알 수 있다.
도 17을 참조하면, C2H2 가스를 50 scccm 공급하였을 때 형성된 TiC 막은 점R1 과 같이 약5.2 mΩ.㎝의 저항(Resistivity)을 보이며, 점C1 과 같이 약59 at% 의 탄소 함량(Carbon content)을 보인다. 또한, C2H2 가스를 100 scccm 공급하였을 때 형성된 TiC 막은 점R2 와 같이 약6 mΩ.㎝의 저항(Resistivity)을 보이며, 점C2 와 같이 약61 at% 의 탄소 함량(Carbon content)을 보인다. 그리고 C2H2 가스를 200 scccm 공급하였을 때 형성된 TiC 막은 점R3 과 같이 약8.5 mΩ.㎝의 저항(Resistivity)을 보이며, 점C3 과 같이 약66 at% 의 탄소 함량(Carbon content)을 보인다. 2 mΩ.㎝ - 6 mΩ.㎝의 저항(Resistivity)을 갖는 TiC 막은 상변화 메모리소자의 하부전극에 적합할 수 있다. 본 발명의 실시 예에 따르면, C2H2 가스의 공급을 제어하여 TiC 막의 전기적 특성을 조절할 수 있다.
도 18을 참조하면, 도 13을 통하여 설명된 것과 유사한 구성을 갖는 상변화 메모리소자를 형성하고 내구성(endurance) 시험을 한다. 곡선 D0 상의 점들은 저저항 상태로 프로그램하였을 때이고, 곡선 D1 상의 점들은 고저항 상태로 프로그램하였을 때이다. 도시된 바와 같이 본 발명의 실시 예에 따르면, 1E10 내구성(endurance) 시험을 통과(pass)한다. 종래의 상변화 메모리소자들이 1E8 의 내구성(endurance)을 보이는 것을 고려하면, 본 발명의 실시 예에 따른 상기 상변화 메모리소자는 종래에 비하여 현저히 우수한 내구성(endurance)을 보일 수 있음을 알 수 있다.
도 1은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 2는 도 1의 등가 회로도에 상응하는 평면도이다.
도 3 내지 도 13은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위한 단면도들이다.
도 14는 본 발명의 제 2 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 15는 본 발명의 제 3 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 16은 본 발명의 제 4 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 17은 본 발명의 실험 예들에 따른 TiC 막의 특성도이다.
도 18은 본 발명의 실험 예들에 따른 내구성(endurance)을 보여주는 그래프이다.

Claims (10)

  1. 기판에 플라스마 강화 사이클릭 화학기상 증착(plasma enhanced cyclic chemical vapor deposition; PE-cyclic CVD)기술을 이용하여 TiC 막을 형성하고,
    상기 TiC 막 상에 상변화 패턴을 형성하는 것을 포함하는 상변화 메모리소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 TiC 막을 형성하는 것은
    플라스마 강화 사이클릭 화학기상 증착 장치의 반응 챔버에 상기 기판을 로딩하고,
    상기 기판에 퍼지(purge) 단계 및 피딩(feeding) 단계로 구성된 증착 사이클을 2-30회 수행하는 것을 포함하되, 상기 퍼지(purge) 단계는 상기 반응 챔버에 불활성 가스가 공급되고, 상기 피딩(feeding) 단계는 상기 반응 챔버에 티타늄 소스(Titanium source)가스, 카본 소스(Carbon source)가스, 및 상기 불활성 가스가 공급되는 상변화 메모리소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 티타늄 소스(Titanium source)가스는 TiCl4 가스 또는 TDMAT(Tetrakis Dimethylamino Titanium; Ti[N(CH3)2]4 )가스이고, 상기 카본 소스(Carbon source)가스는 C2H2 가스, C2H4 가스, C6H6 가스, 및 C3H6 가스로 이루어진 일군에서 선택된 하나인 상변화 메모리소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 기판에 하부 도전패턴을 형성하고,
    상기 기판을 덮고 상기 하부 도전패턴을 부분적으로 노출하는 전극 몰드를 형성하는 것을 더 포함하되, 상기 전극 몰드의 측벽은 상기 하부 도전패턴 상에 정렬되고, 상기 TiC 막은 상기 전극 몰드의 상기 측벽을 덮고, 상기 TiC 막은 상기 전극 몰드의 상부를 덮으며, 상기 TiC 막은 상기 하부 도전패턴에 접촉되는 상변화 메모리소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 TiC 막 상에 스페이서 질화막을 형성하고,
    상기 스페이서 질화막을 이방성 에칭하여 스페이서를 형성하되, 상기 스페이서는 상기 전극 몰드의 상기 측벽을 덮고,
    상기 TiC 막을 부분적으로 제거하여 TiC 패턴을 형성하는 것을 더 포함하되, 상기 TiC 패턴은 상기 스페이서 및 상기 전극 몰드 사이에 잔존하고, 상기 TiC 패턴은 상기 하부 도전패턴에 접촉하는 상변화 메모리소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 TiC 막 상에 식각저지막을 형성하고,
    상기 식각저지막 상에 상부 몰드막을 형성하되, 상기 식각저지막은 상기 상부 몰드막에 대하여 식각선택비를 갖는 물질막이고,
    상기 상부 몰드막 상에 마스크패턴을 형성하고,
    상기 마스크패턴을 식각마스크로 사용하여 상기 상부 몰드막을 패터닝하여 상부 개구부를 형성하되, 상기 상부 개구부의 바닥에 상기 식각저지막을 노출하고,
    상기 마스크패턴을 제거하고,
    상기 마스크패턴을 제거한 후, 상기 식각저지막을 제거하여 상기 상부 개구부의 바닥에 상기 TiC 막을 노출하는 것을 더 포함하는 상변화 메모리소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 마스크패턴은 포토레지스트 패턴으로 형성하고, 상기 마스크패턴의 제거는 애슁(ashing) 공정을 적용하여 수행하는 상변화 메모리소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 식각저지막의 제거는 드라이 에칭(dry etching) 공정을 적용하여 수행하는 상변화 메모리소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 상부 개구부를 채우는 제 1 코어막 및 제 2 코어막을 형성하는 것을 더 포함하되, 상기 제 1 코어막은 상기 제 2 코어막의 측벽들 및 바닥을 감싸고, 상기 제 1 코어막은 상기 제 2 코어막에 대하여 식각선택비를 갖는 물질막이며, 상기 상변화 패턴은 상기 TiC 막 및 상기 제 1 코어 패턴 사이에 형성되고, 상기 상변화 패턴은 상기 상부 몰드막 및 상기 제 1 코어 패턴 사이에 신장한 상변화 메모리소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 상변화 패턴은 U-type 인 상변화 메모리소자의 제조방법.
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