KR20090123290A

KR20090123290A - LCD and its driving method

Info

Publication number: KR20090123290A
Application number: KR1020080049286A
Authority: KR
Inventors: 손용기; 장수혁; 송홍성; 민웅기
Original assignee: 엘지디스플레이 주식회사
Priority date: 2008-05-27
Filing date: 2008-05-27
Publication date: 2009-12-02
Anticipated expiration: 2028-05-27
Also published as: KR101476848B1

Abstract

본 발명은 표시품위를 높일 수 있는 액정표시장치와 그 구동방법에 관한 것이다. The present invention relates to a liquid crystal display device and a driving method thereof capable of improving display quality.

이 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고, 매트릭스 형태로 배치되며 화소전극에 인가되는 데이터전압과 공통전극에 인가되는 공통전압의 전위차에 의해 계조를 표현하는 다수의 액정셀들을 포함한 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하고, 상기 게이트라인들에 스캔펄스를 공급하는 구동회로; 상기 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러; 상기 공통전압의 조정에 사용되는 제1 멀티스텝 전압파형 또는 제2 멀티스텝 전압파형이 포함된 합성 제어신호를 발생하는 합성 제어신호 발생회로; 및 상기 합성 제어신호와 내부적으로 발생된 직류 공통전압을 합성함으로써 조정 공통전압을 발생하는 공통전압 조정회로를 구비하고; 정상 구동 기간에서, 상기 조정 공통전압은 상기 제1 멀티스텝 전압파형의 합성에 의해 상기 직류 공통전압을 기준으로 상하로 대칭되며 일정 프레임기간마다 그 전압 레벨이 단계적으로 가변되는 멀티스텝으로 스윙된다.The liquid crystal display includes a plurality of liquid crystals that display gray scales by a potential difference between a data voltage applied to a pixel electrode and a common voltage applied to a common electrode, in which a plurality of data lines and a plurality of gate lines cross each other, and are arranged in a matrix form. A liquid crystal display panel including cells; A driving circuit for supplying a data voltage to the data lines and a scan pulse to the gate lines; A timing controller controlling an operation timing of the driving circuit; A synthesis control signal generation circuit for generating a synthesis control signal including a first multistep voltage waveform or a second multistep voltage waveform used to adjust the common voltage; And a common voltage regulating circuit for generating a regulating common voltage by combining the combined control signal and a DC common voltage generated internally. In the normal driving period, the regulated common voltage is symmetrically moved up and down on the basis of the DC common voltage by combining the first multistep voltage waveform, and swings to a multistep in which the voltage level is gradually changed in a predetermined frame period.

Description

Liquid Crystal Display and Driving Method

액정표시장치는 비디오 신호에 대응하여 액정층에 인가되는 전계를 통해 액정층의 광투과율을 제어함으로써 화상을 표시한다. 이러한 액정표시장치는 소형 및 박형화와 저 소비전력의 장점을 가지는 평판 표시장치로서, 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기 등으로 이용되고 있다. 특히, 액정셀마다 스위칭소자가 형성된 액티브 매트릭스(Active Matrix) 타입의 액정표시장치는 스위칭소자의 능동적인 제어가 가능하기 때문에 동영상 구현에 유리하다. The liquid crystal display displays an image by controlling the light transmittance of the liquid crystal layer through an electric field applied to the liquid crystal layer corresponding to the video signal. The liquid crystal display is a flat panel display having advantages of small size, thinness, and low power consumption, and is used as a portable computer such as a notebook PC, office automation equipment, audio / video equipment, and the like. In particular, an active matrix type liquid crystal display device in which switching elements are formed in each liquid crystal cell is advantageous in implementing a moving picture because active switching of the switching elements is possible.

액티브 매트릭스 타입의 액정표시장치에 사용되는 스위칭소자로는 도 1과 같이 주로 박막트랜지스터(Thin Film Transistor; 이하 "TFT"라 한다)가 이용되고 있 다.As a switching element used in an active matrix type liquid crystal display device, a thin film transistor (hereinafter referred to as "TFT") is mainly used as shown in FIG.

도 1을 참조하면, 액티브 매트릭스 타입의 액정표시장치는, 디지털 비디오 데이터를 감마기준전압을 기준으로 아날로그 데이터전압으로 변환하여 데이터라인(DL)에 공급함과 동시에 스캔펄스를 게이트라인(GL)에 공급하여, 데이터전압을 액정셀(Clc)에 충전시킨다. 이를 위해, TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 그리고 TFT의 드레인전극은 액정셀(Clc)의 화소전극과 스토리지 캐패시터(Cst1)의 일측 전극에 접속된다. 액정셀(Clc)의 공통전극에는 공통전압(Vcom)이 공급된다. 스토리지 캐패시터(Cst1)는 TFT가 턴-온될 때 데이터라인(DL)으로부터 인가되는 데이터전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다. 스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스전극과 드레인전극 사이의 채널을 형성하여 데이터라인(DL) 상의 전압을 액정셀(Clc)의 화소전극에 공급한다. 이때 액정셀(Clc)의 액정분자들은 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 변조하게 된다. Referring to FIG. 1, an active matrix type liquid crystal display converts digital video data into an analog data voltage based on a gamma reference voltage and supplies it to the data line DL and simultaneously supplies scan pulses to the gate line GL. The data voltage is charged in the liquid crystal cell Clc. For this purpose, the gate electrode of the TFT is connected to the gate line GL, the source electrode is connected to the data line DL, and the drain electrode of the TFT is connected to the pixel electrode of the liquid crystal cell Clc and the storage capacitor Cst1. It is connected to one electrode. The common voltage Vcom is supplied to the common electrode of the liquid crystal cell Clc. The storage capacitor Cst1 charges a data voltage applied from the data line DL when the TFT is turned on to maintain a constant voltage of the liquid crystal cell Clc. When the scan pulse is applied to the gate line GL, the TFT is turned on to form a channel between the source electrode and the drain electrode so that the voltage on the data line DL is applied to the pixel electrode of the liquid crystal cell Clc. Supply. At this time, the liquid crystal molecules of the liquid crystal cell Clc modulate the incident light by changing the arrangement by the electric field between the pixel electrode and the common electrode.

그런데, 이러한 액정표시장치의 액정층에 직류전압을 장시간 인가하면, 액정에 인가되는 전계의 극성을 따라 음전하를 띈 이온들이 동일한 움직임 백터 방향으로 이동하고 양전하를 띈 이온들이 그 반대 방향의 움직임 백터 방향으로 이동하면서 분극화되고, 시간이 지날수록 음전하를 띤 이온들의 축적양과 양전하를 띤 이온들의 축적양이 증가된다. 이온들의 축적양이 증가하면서 배향막이 열화되며, 그 결과 액정의 배향특성이 열화된다. 이로 인하여, 액정표시장치에 직류전압이 장시 간 인가되면 표시화상에서 얼룩이 나타나고 그 얼룩이 시간이 지날수록 커진다. 이러한 얼룩을 개선하기 위하여, 유전율이 낮은 액정물질을 개발하거나 배향물질이나 배향방법을 개선하는 방법이 시도된 바 있다. 그러나 이러한 방법은 재료 개발에 많은 시간과 비용이 필요하며, 액정의 유전율을 낮게 하면 액정의 구동특성이 나빠지는 또 다른 문제점을 초래할 수 있다. 실험적으로 밝혀진 바에 의하면, 이온의 분극 및 축적으로 인한 얼룩의 발현시점은 액정층 내에서 이온화되는 불순물이 많을수록, 그리고 가속 팩터가 클수록 빨라진다. 가속팩터는 온도, 시간, 액정의 직류 구동화 등이다. 따라서, 얼룩은 온도가 높거나 동일 극성의 직류전압이 액정층에 인가되는 시간이 길수록 빨리 나타나고 그 정도도 심해진다. 더욱이, 얼룩은 같은 제조라인을 통해 제작된 동일 모델의 패널들에서도 그 형태나 정도가 다르므로 새로운 재료 개발이나 공정의 개선 방법만으로 해결할 수 없다. However, when a direct current voltage is applied to the liquid crystal layer of the liquid crystal display device for a long time, negatively charged ions move in the same motion vector direction and positively charged ions move in the opposite direction along the polarity of the electric field applied to the liquid crystal. As it moves toward, it becomes polarized, and as time passes, the amount of negatively charged ions increases and the amount of positively charged ions increases. As the accumulation amount of ions increases, the alignment film deteriorates, and as a result, the alignment characteristics of the liquid crystal deteriorate. For this reason, when a DC voltage is applied to the liquid crystal display device for a long time, spots appear on the display image, and the spots become larger as time passes. In order to improve such spots, a method of developing a liquid crystal material having a low dielectric constant or improving an alignment material or an alignment method has been attempted. However, this method requires a lot of time and cost to develop the material, and lowering the dielectric constant of the liquid crystal may cause another problem that the driving characteristics of the liquid crystal deteriorate. Experimentally found that the time of appearance of the stain due to the polarization and accumulation of ions is faster the more impurities ionized in the liquid crystal layer and the larger the acceleration factor. Acceleration factors include temperature, time, and direct drive of liquid crystals. Therefore, spots appear faster as the temperature is applied or the longer the DC voltage of the same polarity is applied to the liquid crystal layer, the worse it becomes. Moreover, stains are different in form or extent of panels of the same model produced through the same manufacturing line, and thus cannot be solved only by new material development or process improvement methods.

따라서, 본 발명의 목적은 특정 프레임 간격으로 액정층에 인가되는 공통전압의 레벨을 순차적으로 다르게 하여 이온의 분극 및 축적으로 인한 얼룩 현상을 억제함으로써 표시품위를 높이도록 한 액정표시장치와 그 구동방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a liquid crystal display device and a method of driving the same, by increasing the display quality by suppressing spots caused by polarization and accumulation of ions by sequentially changing the level of the common voltage applied to the liquid crystal layer at specific frame intervals. To provide.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고, 매트릭스 형태로 배치되며 화소전극에 인가되는 데이터전압과 공통전극에 인가되는 공통전압의 전위차에 의해 계조를 표현하는 다수의 액정셀들을 포함한 액정표시패널; 상기 데이터라인들에 데이터전압을 공급하고, 상기 게이트라인들에 스캔펄스를 공급하는 구동회로; 상기 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러; 상기 공통전압의 조정에 사용되는 제1 멀티스텝 전압파형 또는 제2 멀티스텝 전압파형이 포함된 합성 제어신호를 발생하는 합성 제어신호 발생회로; 및 상기 합성 제어신호와 내부적으로 발생된 직류 공통전압을 합성함으로써 조정 공통전압을 발생하는 공통전압 조정회로를 구비하고; 정상 구동 기간에서, 상기 조정 공통전압은 상기 제1 멀티스텝 전압파형의 합성에 의해 상기 직류 공통전압을 기준으로 상하로 대칭되며 일정 프레임기간마다 그 전압 레벨이 단계적으로 가변되는 멀티스텝으로 스윙된다.In order to achieve the above object, a liquid crystal display according to an exemplary embodiment of the present invention includes a plurality of data lines and a plurality of gate lines intersecting each other, arranged in a matrix, and applied to a data voltage and a common electrode applied to a pixel electrode. A liquid crystal display panel including a plurality of liquid crystal cells expressing a gray scale by a potential difference of a common voltage; A driving circuit for supplying a data voltage to the data lines and a scan pulse to the gate lines; A timing controller controlling an operation timing of the driving circuit; A synthesis control signal generation circuit for generating a synthesis control signal including a first multistep voltage waveform or a second multistep voltage waveform used to adjust the common voltage; And a common voltage regulating circuit for generating a regulating common voltage by combining the combined control signal and a DC common voltage generated internally. In the normal driving period, the regulated common voltage is symmetrically moved up and down on the basis of the DC common voltage by combining the first multistep voltage waveform, and swings to a multistep in which the voltage level is gradually changed in a predetermined frame period.

제1 실시예에 따른 상기 합성 제어신호 발생회로는, 1 수평기간 주기로 발생되는 데이터 인에이블신호를 카운트하고 그 카운트값이 상기 액정표시패널의 라인수만큼 누적될 때 프레임기간 카운트값을 증가시켜 프레임수를 카운트하는 프레임 카운터; 및 상기 프레임 카운터로부터의 프레임기간 카운트 정보와, 상기 타이밍 콘트롤러로부터 공급되는 주기 데이터의 펄스가 발생하는 시점을 비교하여, 상기 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되는 상기 제1 멀티스텝 전압파형을 생성하는 멀티스텝파형 생성부를 구비한다.The synthesis control signal generating circuit according to the first embodiment counts a data enable signal generated in one horizontal period period and increases the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel. A frame counter that counts the number; And the first multi-step voltage in which the step is changed step by step in the predetermined frame period by comparing frame period count information from the frame counter with a time point at which a pulse of periodic data supplied from the timing controller is generated. A multistep waveform generation unit for generating a waveform is provided.

상기 타이밍 콘트롤러는 데이터 체크신호 발생기를 더 구비하고; 상기 데이터 체크신호 발생기는, 외부 시스템 보드로부터 입력되는 한 프레임분의 디지털 비디오 데이터를 저장하는 프레임 메모리; 및 플러커를 유발할 수 있는 특정 데이터패턴을 미리 저장한 후 상기 프레임 메모리로부터 공급되는 한 프레임분의 디지털 비디오 데이터와 비교하여 서로 다른 논리레벨을 갖는 두 개의 데이터 체크신호를 발생하는 데이터 체크부를 구비한다.The timing controller further comprises a data check signal generator; The data check signal generator may include: a frame memory configured to store one frame of digital video data input from an external system board; And a data check unit for storing two data check signals having different logic levels compared to one frame of digital video data supplied from the frame memory after storing a specific data pattern which may cause flicker in advance. .

제2 실시예에 따른 상기 합성 제어신호 발생회로는, 1 수평기간 주기로 발생되는 데이터 인에이블신호를 카운트하고 그 카운트값이 상기 액정표시패널의 라인수만큼 누적될 때 프레임기간 카운트값을 증가시켜 프레임수를 카운트하는 프레임 카운터; 상기 프레임 카운터로부터의 프레임기간 카운트 정보와, 상기 타이밍 콘트롤러로부터 공급되는 주기 데이터의 펄스가 발생하는 시점을 비교하여, TTL 레벨의 전압 범위 사이에서 상기 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되는 상기 제1 멀티스텝 전압파형을 생성하는 멀티스텝파형 생성부; 및 상기 데이터 체크신호(CHdata)의 논리레벨에 따라 상기 제1 멀티스텝 전압파형과, 상기 TTL 레벨의 중간값을 갖는 직류 전원전압을 선택적으로 출력하는 멀티플렉서를 구비하고; 상기 제2 멀티스텝 전압파형은 상기 제1 멀티스텝 전압파형과 상기 직류 전원전압의 조합으로 이루어진다.The synthesis control signal generation circuit according to the second embodiment counts the data enable signal generated in one horizontal period period and increases the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel. A frame counter that counts the number; The step is changed in steps of the predetermined frame period between the voltage range of the TTL level by comparing the frame period count information from the frame counter with the time point at which the pulse of the periodic data supplied from the timing controller is generated. A multistep waveform generator configured to generate the first multistep voltage waveform; And a multiplexer for selectively outputting the first multistep voltage waveform and a DC power supply voltage having an intermediate value of the TTL level according to a logic level of the data check signal CHdata. The second multistep voltage waveform is a combination of the first multistep voltage waveform and the DC power supply voltage.

제3 실시예에 따른 상기 합성 제어신호 발생회로는, 1 수평기간 주기로 발생되는 데이터 인에이블신호를 카운트하고 그 카운트값이 상기 액정표시패널의 라인수만큼 누적될 때 프레임기간 카운트값을 증가시켜 프레임수를 카운트하는 프레임 카운터; 상기 프레임 카운터로부터의 프레임기간 카운트 정보와, 상기 타이밍 콘트롤러로부터 공급되는 주기 데이터의 펄스가 발생하는 시점을 비교하여, TTL 레벨의 전압 범위 사이에서 상기 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되는 상기 제1 멀티스텝 전압파형을 생성하는 멀티스텝파형 생성부; 상기 프레임 카운터로부터의 카운트 정보와 미리 정해진 기준값을 비교하여 서로 다른 논리레벨을 갖는 두 개의 선택신호(SEL)을 발생하는 선택신호 발생부; 및 상기 선택신호의 논리레벨에 따라 상기 제1 멀티스텝 전압파형과 상기 TTL 레벨의 중간값을 갖는 직류 전원전압을 선택적으로 출력하는 멀티플렉서를 구비하고; 상기 제2 멀티스텝 전압파형은 상기 제1 멀티스텝 전압파형과 상기 직류 전원전압의 조합으로 이루어진다.The synthesis control signal generation circuit according to the third embodiment counts the data enable signal generated in one horizontal period period and increases the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel. A frame counter that counts the number; The step is changed in steps of the predetermined frame period between the voltage range of the TTL level by comparing the frame period count information from the frame counter with the time point at which the pulse of the periodic data supplied from the timing controller is generated. A multistep waveform generator configured to generate the first multistep voltage waveform; A selection signal generator for generating two selection signals SEL having different logic levels by comparing the count information from the frame counter with a predetermined reference value; And a multiplexer for selectively outputting a DC power supply voltage having an intermediate value between the first multistep voltage waveform and the TTL level according to a logic level of the selection signal. The second multistep voltage waveform is a combination of the first multistep voltage waveform and the DC power supply voltage.

상기 타이밍 콘트롤러는 사용자의 조작에 의해 서로 다른 논리레벨을 갖는 두 개의 옵션핀 접촉정보를 발생하는 옵션 핀을 더 구비한다.The timing controller further includes an option pin for generating two option pin contact information having different logic levels by a user's manipulation.

제4 실시예에 따른 상기 합성 제어신호 발생회로는, 1 수평기간 주기로 발생되는 데이터 인에이블신호를 카운트하고 그 카운트값이 상기 액정표시패널의 라인 수만큼 누적될 때 프레임기간 카운트값을 증가시켜 프레임수를 카운트하는 프레임 카운터; 상기 프레임 카운터로부터의 프레임기간 카운트 정보와, 상기 타이밍 콘트롤러로부터 공급되는 주기 데이터의 펄스가 발생하는 시점을 비교하여, TTL 레벨의 전압 범위 사이에서 상기 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되는 상기 제1 멀티스텝 전압파형을 생성하는 멀티스텝파형 생성부; 및 상기 옵션핀 접촉정보의 논리레벨에 따라 상기 제1 멀티스텝 전압파형과 상기 TTL 레벨의 중간값을 갖는 직류 전원전압을 선택적으로 출력하는 멀티플렉서를 구비하고; 상기 제2 멀티스텝 전압파형은 상기 제1 멀티스텝 전압파형과 상기 직류 전원전압의 조합으로 이루어진다.The synthesis control signal generation circuit according to the fourth embodiment counts the data enable signal generated in one horizontal period period and increases the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel. A frame counter that counts the number; The step is changed in steps of the predetermined frame period between the voltage range of the TTL level by comparing the frame period count information from the frame counter with the time point at which the pulse of the periodic data supplied from the timing controller is generated. A multistep waveform generator configured to generate the first multistep voltage waveform; And a multiplexer for selectively outputting a DC power supply voltage having an intermediate value between the first multistep voltage waveform and the TTL level according to a logic level of the option pin contact information. The second multistep voltage waveform is a combination of the first multistep voltage waveform and the DC power supply voltage.

제2 내지 제4 실시예에서, 상기 제2 멀티스텝 전압파형은 플리커에 대한 공통전압의 최적점 셋팅을 위해 플리커를 유발하는 특정 데이터패턴이 공급되는 초기화 기간 동안 상기 직류 전원전압과 동일 레벨로 발생되고, 상기 정상 구동 기간 동안 상기 제1 멀티스텝 전압파형으로 발생되며; 상기 초기화 기간 동안, 상기 조정 공통전압은 상기 직류 전원전압의 합성에 의해 상기 직류 공통전압으로 유지된다.In the second to fourth embodiments, the second multistep voltage waveform is generated at the same level as the DC power supply voltage during an initialization period in which a specific data pattern causing flicker is supplied for setting an optimum point of the common voltage for flicker. And generate the first multistep voltage waveform during the normal driving period; During the initialization period, the regulated common voltage is maintained at the DC common voltage by combining the DC power voltage.

본 발명의 실시예에 따라 화소전극에 인가되는 데이터전압과 공통전극에 인가되는 공통전압의 전위차에 의해 계조를 표현하는 다수의 액정셀들을 포함한 액정표시패널와, 데이터전압과 스캔펄스를 공급하는 구동회로와, 상기 구동회로의 동작 타이밍을 제어하는 타이밍 콘트롤러를 갖는 액정표시장치의 구동방법은, 상기 공통전압의 조정에 사용되는 제1 멀티스텝 전압파형 또는 제2 멀티스텝 전압파형이 포 함된 합성 제어신호를 발생하는 단계; 및 상기 합성 제어신호와 내부적으로 발생된 직류 공통전압을 합성함으로써 조정 공통전압을 발생하는 단계를 포함하고; 정상 구동 기간에서, 상기 조정 공통전압은 상기 제1 멀티스텝 전압파형의 합성에 의해 상기 직류 공통전압을 기준으로 상하로 대칭되며 일정 프레임기간마다 그 전압 레벨이 단계적으로 가변되는 멀티스텝으로 스윙된다.According to an exemplary embodiment of the present invention, a liquid crystal display panel including a plurality of liquid crystal cells expressing gray scales by a potential difference between a data voltage applied to a pixel electrode and a common voltage applied to a common electrode, and a driving circuit for supplying a data voltage and a scan pulse And a timing controller for controlling the operation timing of the driving circuit, wherein the composite control signal includes a first multistep voltage waveform or a second multistep voltage waveform used for adjusting the common voltage. Generating a; And generating an adjustment common voltage by combining the synthesis control signal and a DC common voltage generated internally. In the normal driving period, the regulated common voltage is symmetrically moved up and down on the basis of the DC common voltage by combining the first multistep voltage waveform, and swings to a multistep in which the voltage level is gradually changed in a predetermined frame period.

상기 제1 멀티스텝 전압파형은 TTL 레벨의 전압 범위 사이에서 상기 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되며; 상기 제2 멀티스텝 전압파형은 상기 정상 구동 기간 동안 발생되는 상기 제1 멀티스텝 전압파형과, 플리커에 대한 공통전압의 최적점 셋팅을 위해 플리커를 유발하는 특정 데이터패턴이 공급되는 초기화 기간 동안 발생되는 상기 TTL 레벨의 중간값을 갖는 직류 전원전압의 조합으로 이루어지되; 상기 초기화 기간 동안, 상기 조정 공통전압은 상기 직류 전원전압의 합성에 의해 상기 직류 공통전압으로 유지된다.The step of the first multi-step voltage waveform is changed stepwise in units of the predetermined frame period between voltage ranges of TTL levels; The second multistep voltage waveform is generated during an initialization period in which the first multistep voltage waveform generated during the normal driving period and a specific data pattern causing flicker are supplied for setting an optimum point of a common voltage for flicker. A combination of a DC power supply voltage having an intermediate value of the TTL level; During the initialization period, the regulated common voltage is maintained at the DC common voltage by combining the DC power voltage.

상술한 바와 같이, 본 발명에 따른 액정표시장치와 그 구동방법은 액정층에 인가되는 공통전압의 레벨을 일정 시간마다 순차적으로 다르게 하여 액정층에 형성되는 전계 백터의 방향성과 세기를 분산시킬 수 있고, 이를 통해 이온의 분극 및 축적으로 인한 얼룩 현상을 억제함으로써 표시품위를 크게 높일 수 있다.As described above, the liquid crystal display device and the driving method thereof according to the present invention can disperse the directivity and the intensity of the electric field vector formed in the liquid crystal layer by sequentially changing the level of the common voltage applied to the liquid crystal layer every predetermined time. As a result, the display quality can be greatly increased by suppressing staining caused by polarization and accumulation of ions.

나아가, 본 발명에 따른 액정표시장치와 그 구동방법은 액정층에 인가되는 공통전압의 레벨을 일정 시간마다 순차적으로 다르게 하여 액정층에 형성되는 전계 백터의 방향성과 세기를 분산시키되, 다만 플리커에 대한 공통전압의 최적점 셋팅시에는 공통전압의 스윙을 방지함으로써 최적점 셋팅이 쉽고 정확하게 이뤄지게 할 수 있다.Furthermore, the liquid crystal display and the driving method thereof according to the present invention disperse the directivity and the intensity of the electric field vector formed in the liquid crystal layer by sequentially varying the level of the common voltage applied to the liquid crystal layer at predetermined time intervals. When the optimum point of the common voltage is set, the optimum point setting can be easily and accurately achieved by preventing the swing of the common voltage.

이하, 도 2 내지 도 12를 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 2 to 12.

도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 합성 제어신호 발생회로(12), 데이터 구동회로(13), 게이트 구동회로(14) 및 공통전압 조정회로(15)를 구비한다. Referring to FIG. 2, the liquid crystal display according to the exemplary embodiment of the present invention includes a liquid crystal display panel 10, a timing controller 11, a synthesis control signal generation circuit 12, a data driving circuit 13, and a gate driving circuit ( 14) and a common voltage adjusting circuit 15.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 이 액정표시패널은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 10, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel includes m × n liquid crystal cells Clc arranged in a matrix by a cross structure of m data lines DL and n gate lines GL.

액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst)가 형성된다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서는 상부 유리기판 상에 형성되나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에 서는 화소전극(1)과 함께 하부 유리기판 상에 형성될 수 있다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. Data lines DL, gate lines GL, TFTs, and a storage capacitor Cst are formed on the lower glass substrate of the liquid crystal display panel 10. The liquid crystal cells Clc are connected to the TFT and are driven by an electric field between the pixel electrodes 1 and the common electrode 2. The black matrix, the color filter, and the common electrode 2 are formed on the upper glass substrate of the liquid crystal display panel 10. The common electrode 2 is formed on the upper glass substrate in a vertical electric field driving method such as twisted nematic (TN) mode and vertical alignment (VA) mode, but the in-plane switching (IPS) mode and the fringe field switching (FFS) mode In the same horizontal electric field driving method, the pixel electrode 1 may be formed on the lower glass substrate. A polarizing plate is attached to each of the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, and an alignment layer for setting the pre-tilt angle of the liquid crystal is formed.

타이밍 콘트롤러(11)는 외부 시스템 보드로부터 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(13)와 게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 제어신호들(GDC,DDC)을 발생한다. The timing controller 11 receives timing signals such as a data enable signal (DE), a dot clock (CLK), etc. from an external system board to adjust the operation timing of the data driver circuit 13 and the gate driver circuit 14. Generate control signals (GDC, DDC) for controlling.

게이트 구동회로(14)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 구동회로(14) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 타이밍 제어신호로써 TFT의 온(ON) 기간에 대응하는 펄스폭으로 발생되는 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 구동회로(14)의 출력을 지시하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. The gate timing control signal GDC for controlling the operation timing of the gate driving circuit 14 is a gate start pulse (GSP) indicating a start horizontal line at which a scan starts in one vertical period in which one screen is displayed. Is a timing control signal input to the shift register in the gate driving circuit 14 to sequentially shift the gate start pulse GSP, and the gate shift clock signal Gate is generated with a pulse width corresponding to the ON period of the TFT. Shift Clock: GSC), and a Gate Output Enable Signal (GOE) indicating the output of the gate driving circuit 14.

데이터 구동회로(13)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)는 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터 구동회로(13) 내에서 데이터의 래치동작을 지시하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 구동회로(13)의 출력을 지시하는 소스 출력 인에이블신호(SOE), 및 액정표시패널(10)의 액정셀들(Clc)에 공급될 데이터전압의 극성을 지 시하는 극성제어신호(POL) 등을 포함한다.The data timing control signal DDC for controlling the operation timing of the data driving circuit 13 is a source for instructing the latch operation of data in the data driving circuit 13 based on a rising or falling edge. A sampling clock (SSC), a source output enable signal SOE indicating the output of the data driving circuit 13, and a data voltage to be supplied to the liquid crystal cells Clc of the liquid crystal display panel 10. Polarity control signal (POL) indicating the polarity.

또한, 타이밍 콘트롤러(11)는 외부 시스템 보드로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(10)의 해상도에 맞게 재정렬하여 데이터 구동회로(13)에 공급한다.In addition, the timing controller 11 rearranges the digital video data RGB input from the external system board to the data driving circuit 13 according to the resolution of the liquid crystal display panel 10.

합성 제어신호 발생회로(12)는 공통전압(Vcom)의 조정에 사용되는 합성 제어신호를 발생하여 공통전압 조정회로(15)에 공급한다. 합성 제어신호에는 제1 멀티스텝 전압파형(Vmulti) 또는 제2 멀티스텝 전압파형(Vmulti')이 포함된다. 여기서, 제1 멀티스텝 전압파형(Vmulti)은 도 4와 같이 TTL( Transistor Transistor Logic) 레벨의 전압 범위(0V ~ 3.3V) 내에서 단계적으로 가변되어 스윙되는 전압파형을 말하며, 제2 멀티스텝 전압파형(Vmulti')은 TTL 레벨의 중간값을 갖는 직류 전원전압(VCC) 레벨로 일정기간 발생된 후 상기 제1 멀티스텝 전압파형(Vmulti)으로 발생되는 전압파형을 말한다. 이러한 합성 제어신호 발생회로(12)에 대해서는 제1 내지 제4 실시예를 통해 상세히 후술한다. The synthesis control signal generation circuit 12 generates a synthesis control signal used for the adjustment of the common voltage Vcom and supplies it to the common voltage adjustment circuit 15. The synthesis control signal includes a first multistep voltage waveform Vmulti or a second multistep voltage waveform Vmulti '. Here, the first multistep voltage waveform Vmulti refers to a voltage waveform that is swinged step by step within a voltage range (0V to 3.3V) of a TTL (Transistor Transistor Logic) level, as shown in FIG. 4, and the second multistep voltage waveform. The waveform Vmulti 'refers to a voltage waveform generated as the first multistep voltage waveform Vmulti after a predetermined period of time at a DC power supply voltage VCC level having an intermediate value of the TTL level. The synthesis control signal generation circuit 12 will be described later in detail through the first to fourth embodiments.

데이터 구동회로(13)는 타이밍 콘트롤러(11)로부터의 데이터 제어신호(DDC)에 응답하여 디지털 비디오 데이터(RGB)를 감마기준전압 발생부(미도시)로부터의 감마기준전압들(GMA)에 기반하여 아날로그 감마보상전압으로 변환하고, 그 아날로그 감마보상전압을 데이터전압으로써 액정표시패널(10)의 데이터라인들(DL)에 공급한다. 이를 위해, 데이터 구동회로(13)는 클럭신호를 샘플링하기 위한 쉬프트레지스터, 디지털 비디오 데이터(RGB)를 일시저장하기 위한 레지스터, 쉬프트레지스터로부터의 클럭신호에 응답하여 데이터를 1 라인분씩 저장하고 저장된 1 라인분의 데이터를 동시에 출력하기 위한 래치, 래치로부터의 디지털 데이터값에 대응하여 감마기준전압의 참조하에 정극성/부극성의 감마전압을 선택하기 위한 디지털/아날로그 변환기, 정극성/부극성 감마전압에 의해 변환된 아날로그 데이터가 공급되는 데이터라인(DL)을 선택하기 위한 멀티플렉서 및 멀티플렉서와 데이터라인(DL) 사이에 접속된 출력버퍼 등을 포함하는 다수의 데이트 드라이브 IC들로 구성된다. The data driving circuit 13 bases the digital video data RGB on the basis of the gamma reference voltages GMA from the gamma reference voltage generator (not shown) in response to the data control signal DDC from the timing controller 11. The analog gamma compensation voltage is converted into an analog gamma compensation voltage, and the analog gamma compensation voltage is supplied to the data lines DL of the liquid crystal display panel 10 as a data voltage. To this end, the data driving circuit 13 stores the data by one line in response to a shift register for sampling a clock signal, a register for temporarily storing digital video data RGB, and a clock signal from the shift register. A latch for simultaneously outputting data for lines, a digital / analog converter for selecting a positive / negative gamma voltage under reference to a gamma reference voltage corresponding to a digital data value from the latch, and a positive / negative gamma voltage And a plurality of data drive ICs including a multiplexer for selecting the data line DL to which the analog data converted by the multiplier is supplied, and an output buffer connected between the multiplexer and the data line DL.

게이트 구동회로(14)는 데이터전압이 공급될 액정표시패널(10)의 수평라인을 선택하는 스캔펄스를 게이트라인들(GL)에 순차적으로 공급한다. 이를 위해, 게이트 구동회로(14)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀(Clc)의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 레벨 쉬프터와 게이트라인(GL) 사이에 접속되는 출력 버퍼를 각각 포함하는 다수의 게이트 드라이브 IC들로 구성된다. The gate driving circuit 14 sequentially supplies scan pulses for selecting the horizontal line of the liquid crystal display panel 10 to which the data voltage is supplied to the gate lines GL. To this end, the gate driving circuit 14 is connected to a shift register, a level shifter for converting an output signal of the shift register to a swing width suitable for TFT driving of the liquid crystal cell Clc, and connected between the level shifter and the gate line GL. It consists of a plurality of gate drive ICs each including an output buffer.

공통전압 조정회로(15)는 합성 제어신호 발생회로(12)로부터의 합성 제어신호(Vmulti/Vmulti')에 기반하여, 이 합성 제어신호(Vmulti/Vmulti')와 내부적으로 발생된 직류 공통전압을 합성함으로써 조정 공통전압(MVcom)을 발생한다. 이를 위해, 공통전압 조정회로(15)는 전압 합성회로를 포함하며, 이 전압 합성회로는 합성 제어신호의 중간 레벨을 직류 공통전압 레벨에 매칭시킴으로써 양자를 합성한다. 제1 멀티스텝 전압파형(Vmulti)에 기초하여 조정 공통전압(MVcom)을 발생하는 제1 실시예에서, 공통전압 조정회로(15)는 도 5와 같이 직류 공통전압(Vcom_DC)을 기준으로 상하로 대칭되며 멀티스텝으로 스윙되는 조정 공통전압(MVcom)을 발생한다. 그리고, 제2 멀티스텝 전압파형(Vmulti')에 기초하여 조정 공통전압(MVcom)을 발생 하는 제2 내지 제4 실시예에서, 공통전압 조정회로(15)는 도 9와 같이 미리 정해진 초기 기간 동안 직류 공통전압(Vcom_DC)과 동일한 레벨을 갖고 그 이외의 기간 동안 직류 공통전압(Vcom_DC)을 기준으로 상하로 대칭되며 멀티스텝으로 스윙되는 조정 공통전압(MVcom)을 발생한다.The common voltage adjusting circuit 15 is configured to generate a DC common voltage internally generated with the composite control signal Vmulti / Vmulti 'based on the composite control signal Vmulti / Vmulti' from the synthesis control signal generation circuit 12. By combining, a regulated common voltage MVcom is generated. To this end, the common voltage adjusting circuit 15 includes a voltage synthesizing circuit, which synthesizes both by matching the intermediate level of the synthesizing control signal to the DC common voltage level. In the first embodiment of generating the adjustment common voltage MVcom based on the first multistep voltage waveform Vmulti, the common voltage adjusting circuit 15 is moved up and down on the basis of the DC common voltage Vcom_DC as shown in FIG. 5. Generates a regulated common voltage (MVcom) that is symmetrical and swings in multiple steps. In the second to fourth embodiments in which the adjustment common voltage MVcom is generated based on the second multistep voltage waveform Vmulti ', the common voltage adjustment circuit 15 is operated during the predetermined initial period as shown in FIG. 9. An adjustable common voltage MVcom is generated which has the same level as the DC common voltage Vcom_DC and is symmetrical up and down on the basis of the DC common voltage Vcom_DC and swings in multiple steps.

도 3은 본 발명의 제1 실시예에 따른 합성 제어신호 발생회로(12)를 상세히 나타낸다.3 shows the synthesis control signal generation circuit 12 according to the first embodiment of the present invention in detail.

도 3을 참조하면, 본 발명의 제1 실시예에 따른 합성 제어신호 발생회로(12)는 프레임 카운터(121)와 멀티스텝파형 생성부(123)을 구비한다.Referring to FIG. 3, the synthesis control signal generation circuit 12 according to the first embodiment of the present invention includes a frame counter 121 and a multistep waveform generator 123.

프레임 카운터(121)는 1 수평기간 주기로 발생되는 데이터 인에이블신호(DE)를 카운트하여 데이터 인에이블신호의 카운트값이 액정표시패널(10)의 라인수만큼 누적될 때 프레임기간 카운트값을 증가시켜 프레임수를 카운트한다. The frame counter 121 counts the data enable signal DE generated in one horizontal period and increases the frame period count value when the count value of the data enable signal is accumulated by the number of lines of the liquid crystal display panel 10. Count the number of frames.

멀티스텝파형 생성부(123)는 프레임 카운터(121)로부터의 프레임기간 카운트 정보(CS)와 주기 데이터(Dt)의 펄스가 발생하는 시점을 비교하여 일정 프레임기간을 단위로 그 스텝이 단계적으로 변화되는 제1 멀티스텝 전압파형(Vmulti)을 생성한다. 이를 위해, 멀티스텝파형 생성부(123)는 주기 데이터(Dt)에 동기하여 일정 프레임기간을 단위로 출력 전압파형의 스텝을 변화시키는 레벨 쉬프터를 포함한다. 여기서, 주기 데이터(Dt)는 외부 시스템보드나 유저 인터페이스를 통해 타이밍 콘트롤러(11)에 입력되거나 타이밍 콘트롤러(11) 내의 레지스터에 저장된 정보이다. 이 주기 데이터(Dt)의 펄스는 일정 프레임기간 예컨대, 200 프레임을 주기로 발생될 수 있다. 200 프레임은 동일 극성의 직류전압이 액정층에 인가되어 이온의 분 극 및 축적으로 인한 얼룩이 발현될 수 있는 시점을 지시하는 값으로써, 온도 영향 등을 고려하여 이보다 크거나 작게 설정될 수 있음은 물론이다. 이에 따라, 제1 멀티스텝 전압파형(Vmulti)은 도 4에 도시된 바와 같이, TTL( Transistor Transistor Logic) 레벨의 전압 범위(0V ~ 3.3V) 내에서 200 프레임기간을 주기로 단계적으로 가변되는 다수의 멀티스텝을 가진다.The multi-step waveform generating unit 123 compares the time point at which the pulse of the period data Dt with the frame period count information CS from the frame counter 121 is generated, and the step is changed step by step in a predetermined frame period. A first multistep voltage waveform Vmulti is generated. To this end, the multi-step waveform generator 123 includes a level shifter for changing the step of the output voltage waveform in units of a predetermined frame period in synchronization with the period data Dt. Here, the period data Dt is information input to the timing controller 11 or stored in a register in the timing controller 11 through an external system board or a user interface. The pulse of the periodic data Dt may be generated at a predetermined frame period, for example, at 200 frames. The 200 frame is a value indicating the time when a DC voltage of the same polarity is applied to the liquid crystal layer to cause staining due to polarization and accumulation of ions, and may be set larger or smaller in consideration of temperature effects. to be. Accordingly, as illustrated in FIG. 4, the first multistep voltage waveform Vmulti may be varied in steps of 200 frame periods within the voltage range (0 V to 3.3 V) of the TTL (Transistor Transistor Logic) level. Has multistep

도 5는 본 발명의 제1 실시예에 따른 조정 공통전압(MVcom)을 보여준다. 도 5에서, Vdata(+)는 15V의 정극성 데이터전압을, Vdata(-)는 0.5V의 부극성 데이터전압을, Vcom_DC는 7.5V의 직류 공통전압을 각각 나타낸다.5 shows an adjustment common voltage MVcom according to the first embodiment of the present invention. In Fig. 5, Vdata (+) represents a positive data voltage of 15V, Vdata (−) represents a negative data voltage of 0.5V, and Vcom_DC represents a DC common voltage of 7.5V, respectively.

도 5를 참조하면, 본 발명의 제1 실시예에 따른 조정 공통전압(MVcom)은 직류 공통전압(Vcom_DC)을 기준으로 상하로 대칭되며 멀티스텝으로 스윙된다. 멀티스텝을 이루는 각 스텝은 200 프레임기간 동안 일정한 레벨로 지속되며, 최고 레벨과 최저 레벨 스텝간 전압차는 제1 멀티스텝 전압파형(Vmulti)의 영향으로 3.3V이다. Referring to FIG. 5, the adjustment common voltage MVcom according to the first exemplary embodiment of the present invention is vertically symmetrical with respect to the DC common voltage Vcom_DC and swings in a multistep. Each step constituting the multistep is maintained at a constant level for 200 frame periods, and the voltage difference between the highest level and the lowest level step is 3.3V under the influence of the first multistep voltage waveform Vmulti.

본 발명의 제1 실시예에 따른 액정표시장치는 데이터전압(Vdata(+)/Vdata(-))이 장시간 동안 일정하게 액정셀에 공급되더라도, 이러한 조정 공통전압(MVcom)의 스윙에 의해 액정셀에 충전되는 전압은 200 프레임을 주기로 계속해서 가변되게 된다. 이에 따라, 장시간 동안 액정셀에 인가되는 동일 극성의 직류전압으로 인한 이온의 분극 및 축적 현상은 방지된다.In the liquid crystal display according to the first exemplary embodiment of the present invention, even if the data voltage Vdata (+) / Vdata (−) is constantly supplied to the liquid crystal cell for a long time, the liquid crystal cell is driven by the swing of the adjustment common voltage MVcom. The voltage charged in the circuit continues to vary every 200 frames. Accordingly, polarization and accumulation of ions due to the same polarity DC voltage applied to the liquid crystal cell for a long time can be prevented.

도 6은 본 발명의 제2 실시예에 따라 도 2의 타이밍 콘트롤러(11)에 내장되는 데이터 체크신호 발생기(11a)를 상세히 나타낸다. 도 6을 참조하면, 데이터 체 크신호 발생기(11a)는 프레임 메모리(111)와 데이터 체크부(112)를 구비한다.6 illustrates in detail a data check signal generator 11a embedded in the timing controller 11 of FIG. 2 according to the second embodiment of the present invention. Referring to FIG. 6, the data check signal generator 11a includes a frame memory 111 and a data checker 112.

프레임 메모리(111)는 외부 시스템 보드로부터 입력되는 한 프레임분의 디지털 비디오 데이터(RGB)를 저장한 후 데이터 체크부(112)에 공급한다. The frame memory 111 stores digital video data RGB corresponding to one frame input from an external system board and supplies it to the data checker 112.

데이터 체크부(112)는 특정 패턴, 예컨대 모자이크 패턴과 같이 플러커를 유발할 수 있는 데이터패턴을 미리 저장한 후, 프레임 메모리(111)로부터 공급되는 한 프레임분의 디지털 비디오 데이터(RGB)와 일대일로 비교한다. 그리고, 데이터 체크부(112)는 도 8과 같이 비교 결과에 따라 양자가 동일하면 제1 논리레벨(L1)로, 양자가 다르면 제2 논리레벨(L2)로 데이터 체크신호(CHdata)를 발생한다.The data checker 112 previously stores a specific pattern, for example, a data pattern that may cause flicker, such as a mosaic pattern, and then one-to-one with one frame of digital video data RGB supplied from the frame memory 111. Compare. As illustrated in FIG. 8, the data check unit 112 generates the data check signal CHdata at the first logic level L1 if the two are the same and at the second logic level L2 if the two are different. .

도 7은 본 발명의 제2 실시예에 따른 합성 제어신호 발생회로(12)를 상세히 나타낸다.7 shows the synthesis control signal generation circuit 12 according to the second embodiment of the present invention in detail.

도 7을 참조하면, 본 발명의 제2 실시예에 따른 합성 제어신호 발생회로(12)는 프레임 카운터(121), 멀티스텝파형 생성부(123), 및 멀티플렉서(224)를 구비하여 제2 멀티스텝 전압파형(Vmulti')을 발생한다. Referring to FIG. 7, the composite control signal generation circuit 12 according to the second exemplary embodiment of the present invention includes a frame counter 121, a multistep waveform generator 123, and a multiplexer 224. Generate the step voltage waveform Vmulti '.

프레임 카운터(121)와 멀티스텝파형 생성부(123)는 도 3에 도시된 것과 실질적으로 동일하며, 이들(121,123)을 통해 TTL 레벨의 전압 범위(0V ~ 3.3V) 내에서 200 프레임기간을 주기로 단계적으로 가변되는 다수의 멀티스텝을 갖는 제1 멀티스텝 전압파형(Vmulti)이 생성된다.The frame counter 121 and the multi-step waveform generating unit 123 are substantially the same as those shown in FIG. 3, and the frame counter 121 and the multi-step waveform generating unit 123 have a period of 200 frame periods within the voltage range (0 V to 3.3 V) of the TTL level. A first multistep voltage waveform Vmulti having a plurality of multisteps that is varied in stages is generated.

멀티플렉서(224)는 데이터 체크신호 발생기(11a)로부터의 데이터 체크신호(CHdata)에 응답하여 제1 멀티스텝 전압파형(Vmulti)과 TTL 레벨의 중간값을 갖는 직류 전원전압(VCC)을 선택적으로 출력한다.The multiplexer 224 selectively outputs a DC power voltage VCC having an intermediate value between the first multistep voltage waveform Vmulti and the TTL level in response to the data check signal CHdata from the data check signal generator 11a. do.

이에 따라, 제2 멀티스텝 전압파형(Vmulti')은 도 8에 도시된 바와 같이, 데이터 체크신호(CHdata)가 제1 논리레벨(L1)로 발생되는 제1 기간(T1) 동안에는 직류 전원전압(VCC)으로 발생되고, 데이터 체크신호(CHdata)가 제2 논리레벨(L2)로 발생되는 제2 기간(T2) 동안에는 제1 멀티스텝 전압파형(Vmulti)으로 발생된다. 여기서, 제1 기간(T1)은 액정모듈의 조립이 완료된 후 플리커에 대한 공통전압의 최적점 셋팅을 위해, 플리커를 쉽게 유발시킬 수 있는 특정 데이터패턴이 공급되는 기간으로서, 통상 초기화 기간을 의미한다. 반면, 제2 기간(T2)는 정상 구동 기간을 의미한다. Accordingly, as shown in FIG. 8, the second multi-step voltage waveform Vmulti ′ is applied to the DC power supply voltage during the first period T1 in which the data check signal CHdata is generated at the first logic level L1. VCC), and a second multi-step voltage waveform Vmulti during the second period T2 during which the data check signal CHdata is generated at the second logic level L2. Here, the first period T1 is a period in which a specific data pattern that can easily induce flicker is supplied for setting the optimum point of the common voltage for the flicker after the assembly of the liquid crystal module is completed. . On the other hand, the second period T2 means a normal driving period.

도 9는 본 발명의 제2 실시예에 따른 조정 공통전압(MVcom)을 보여준다. 도 9에서, Vdata(+)는 15V의 정극성 데이터전압을, Vdata(-)는 0.5V의 부극성 데이터전압을, Vcom_DC는 7.5V의 직류 공통전압을 각각 나타낸다.9 shows an adjustment common voltage MVcom according to a second embodiment of the present invention. In Fig. 9, Vdata (+) represents a positive data voltage of 15V, Vdata (−) represents a negative data voltage of 0.5V, and Vcom_DC represents a DC common voltage of 7.5V, respectively.

도 9를 참조하면, 본 발명의 제2 실시예에 따른 조정 공통전압(MVcom)은 초기화를 위한 제1 기간(T1) 동안에는 직류 공통전압(Vcom_DC)과 동일한 레벨로 일정하게 유지되고, 정상 구동을 위한 제2 기간(T2) 동안에는 직류 공통전압(Vcom_DC)을 기준으로 상하로 대칭되며 멀티스텝으로 스윙된다. 멀티스텝을 이루는 각 스텝은 200 프레임기간 동안 일정한 레벨로 지속되며, 최고 레벨과 최저 레벨 스텝간 전압차는 제1 멀티스텝 전압파형(Vmulti)의 영향으로 3.3V이다. Referring to FIG. 9, the adjustment common voltage MVcom according to the second embodiment of the present invention is constantly maintained at the same level as the DC common voltage Vcom_DC during the first period T1 for initialization, and normal driving is performed. During the second period T2, the motor swings up and down symmetrically with respect to the DC common voltage Vcom_DC and swings in a multistep. Each step constituting the multistep is maintained at a constant level for 200 frame periods, and the voltage difference between the highest level and the lowest level step is 3.3V under the influence of the first multistep voltage waveform Vmulti.

본 발명의 제2 실시예에 따른 액정표시장치는 플리커에 대한 공통전압의 최적점 셋팅시에는 조정 공통전압(MVcom)의 스윙을 방지하여 최적점 셋팅이 쉽고 정확하게 이뤄지게 하며, 정상 구동시에는 조정 공통전압(MVcom)을 단계적으로 스윙 시켜 장시간 동안 액정셀에 인가되는 동일 극성의 직류전압으로 인한 이온의 분극 및 축적 현상을 방지한다.The liquid crystal display according to the second embodiment of the present invention prevents the swing of the adjustment common voltage (MVcom) when setting the optimum point of the common voltage for the flicker, so that the optimum point setting is easily and accurately achieved, and the adjustment common during normal driving. By swinging the voltage MVcom stepwise to prevent polarization and accumulation of ions due to the same polarity DC voltage applied to the liquid crystal cell for a long time.

도 10은 본 발명의 제3 실시예에 따른 합성 제어신호 발생회로(12)를 상세히 나타낸다.10 shows in detail the synthesis control signal generation circuit 12 according to the third embodiment of the present invention.

도 10을 참조하면, 본 발명의 제3 실시예에 따른 합성 제어신호 발생회로(12)는 프레임 카운터(121), 멀티스텝파형 생성부(123), 선택신호 발생부(324), 및 멀티플렉서(325)를 구비하여 제2 멀티스텝 전압파형(Vmulti')을 발생한다. Referring to FIG. 10, the composite control signal generator 12 according to the third exemplary embodiment of the present invention may include a frame counter 121, a multistep waveform generator 123, a selection signal generator 324, and a multiplexer ( 325 to generate a second multistep voltage waveform Vmulti '.

선택신호 발생부(324)는 프레임 카운터(121)로부터의 카운트 정보(CS)와 미리 정해진 기준값(r1)을 비교하여 카운트 정보(CS)가 기준값(r1)에 도달될 때까지의 초기화 기간 동안에는 제1 논리레벨로, 카운트 정보(CS)가 기준값(r1)을 초과하는 정상 구동 기간 동안에는 제2 논리레벨로 선택신호(SEL)을 발생한다. 여기서, 초기화 기간은 액정모듈의 조립이 완료된 후 플리커에 대한 공통전압의 최적점 셋팅을 위해, 플리커를 쉽게 유발시킬 수 있는 특정 데이터패턴이 공급되는 기간을 의미한다.The selection signal generation unit 324 compares the count information CS from the frame counter 121 with the predetermined reference value r1 and performs the first period during the initialization period until the count information CS reaches the reference value r1. The selection signal SEL is generated at the second logic level during the normal driving period in which the count information CS exceeds the reference value r1 at the one logic level. Here, the initialization period refers to a period in which a specific data pattern that can easily cause flicker is supplied for setting the optimum point of the common voltage for the flicker after the assembly of the liquid crystal module is completed.

멀티플렉서(325)는 선택신호 발생부(324)로부터의 선택신호(SEL)에 응답하여 제1 멀티스텝 전압파형(Vmulti)과 TTL 레벨의 중간값을 갖는 직류 전원전압(VCC)을 선택적으로 출력한다. 즉, 멀티플렉서(325)는 제1 논리레벨의 선택신호(SEL)가 입력되면 직류 전원전압(VCC)을 출력하고, 제2 논리레벨의 선택신호(SEL)가 입력되면 제1 멀티스텝 전압파형(Vmulti)을 출력한다. 이러한 직류 전원전압(VCC)과 제1 멀티스텝 전압파형(Vmulti)의 조합으로 구성되는 제2 멀티스텝 전압파형(Vmulti')은 도 8에 도시된 것과 실질적으로 동일하다.The multiplexer 325 selectively outputs a DC power voltage VCC having an intermediate value between the first multistep voltage waveform Vmulti and the TTL level in response to the selection signal SEL from the selection signal generator 324. . That is, the multiplexer 325 outputs the DC power voltage VCC when the selection signal SEL of the first logic level is input, and outputs the DC power voltage VCC. When the selection signal SEL of the second logic level is input, the multiplexer 325 receives the first multistep voltage waveform ( Output Vmulti). The second multistep voltage waveform Vmulti 'constituted by the combination of the DC power supply voltage VCC and the first multistep voltage waveform Vmulti is substantially the same as that shown in FIG. 8.

또한, 본 발명의 제3 실시예에 따른 조정 공통전압(MVcom)은 도 9에 도시된 것과 실질적으로 동일하다. 본 발명의 제3 실시예에 따른 액정표시장치는 플리커에 대한 공통전압의 최적점 셋팅시에는 조정 공통전압(MVcom)의 스윙을 방지하여 최적점 셋팅이 쉽고 정확하게 이뤄지게 하며, 정상 구동시에는 조정 공통전압(MVcom)을 단계적으로 스윙시켜 장시간 동안 액정셀에 인가되는 동일 극성의 직류전압으로 인한 이온의 분극 및 축적 현상을 방지한다.In addition, the adjustment common voltage MVcom according to the third embodiment of the present invention is substantially the same as that shown in FIG. The liquid crystal display according to the third embodiment of the present invention prevents the swing of the adjustment common voltage (MVcom) when setting the optimum point of the common voltage for the flicker, so that the optimum point setting is made easily and accurately, and the adjustment common during normal driving. By swinging the voltage MVcom step by step, the polarization and accumulation of ions due to the DC voltage of the same polarity applied to the liquid crystal cell for a long time is prevented.

도 11은 본 발명의 제4 실시예에 따른 합성 제어신호 발생회로(12)를 상세히 나타낸다.11 shows in detail a synthesis control signal generation circuit 12 according to a fourth embodiment of the present invention.

도 11을 참조하면, 본 발명의 제4 실시예에 따른 합성 제어신호 발생회로(12)는 프레임 카운터(121), 멀티스텝파형 생성부(123), 및 멀티플렉서(424)를 구비하여 제2 멀티스텝 전압파형(Vmulti')을 발생한다. Referring to FIG. 11, the synthesis control signal generation circuit 12 according to the fourth embodiment of the present invention includes a frame counter 121, a multistep waveform generator 123, and a multiplexer 424. Generate the step voltage waveform Vmulti '.

멀티플렉서(424)는 옵션핀 접촉정보(OPT)에 응답하여 제1 멀티스텝 전압파형(Vmulti)과 TTL 레벨의 중간값을 갖는 직류 전원전압(VCC)을 선택적으로 출력한다. 여기서, 옵션핀 접촉정보(OPT)는 도 12와 같이 타이밍 콘트롤러(11)에 접속된 옵션핀(P)이 사용자에 의한 스위치(SW)의 절환으로 인해 고전위 전압원(VH)에 접속되는 경우에는 제1 논리레벨로, 저전위 전압원(VL)에 접속되는 경우에는 제2 논리레벨로 발생된다. 사용자는 통상 초기화 기간에서 옵션핀(P)을 고전위 전압원(VH)에 접속시키고, 정상 구동 기간에서 옵션핀(P)을 저전위 전압원(VL)에 접속시킨다. 여기서, 초기화 기간은 액정모듈의 조립이 완료된 후 플리커에 대한 공통전압의 최적점 셋팅을 위해, 플리커를 쉽게 유발시킬 수 있는 특정 데이터패턴이 공급되는 기간을 의미한다. 따라서, 멀티플렉서(325)는 제1 논리레벨의 옵션핀 접촉정보(OPT)가 입력되면 직류 전원전압(VCC)을 출력하고, 제2 논리레벨의 옵션핀 접촉정보(OPT)가 입력되면 제1 멀티스텝 전압파형(Vmulti)을 출력한다. The multiplexer 424 selectively outputs a DC power voltage VCC having an intermediate value between the first multistep voltage waveform Vmulti and the TTL level in response to the option pin contact information OPT. Here, when the option pin contact information OPT is connected to the high potential voltage source VH because the option pin P connected to the timing controller 11 is switched by the user as shown in FIG. 12. When connected to the low potential voltage source VL at the first logic level, it is generated at the second logic level. The user normally connects the option pin P to the high potential voltage source VH in the initialization period and the option pin P to the low potential voltage source VL in the normal driving period. Here, the initialization period refers to a period in which a specific data pattern that can easily cause flicker is supplied for setting the optimum point of the common voltage for the flicker after the assembly of the liquid crystal module is completed. Accordingly, the multiplexer 325 outputs a DC power voltage VCC when the option pin contact information OPT of the first logic level is input, and outputs a DC power voltage VCC when the option pin contact information OPT of the first logic level is input. The step voltage waveform Vmulti is output.

이러한 직류 전원전압(VCC)과 제1 멀티스텝 전압파형(Vmulti)의 조합으로 구성되는 제2 멀티스텝 전압파형(Vmulti')은 도 8에 도시된 것과 실질적으로 동일하다. The second multistep voltage waveform Vmulti 'constituted by the combination of the DC power supply voltage VCC and the first multistep voltage waveform Vmulti is substantially the same as that shown in FIG. 8.

또한, 본 발명의 제4 실시예에 따른 조정 공통전압(MVcom)은 도 9에 도시된 것과 실질적으로 동일하다. 본 발명의 제4 실시예에 따른 액정표시장치는 플리커에 대한 공통전압의 최적점 셋팅시에는 조정 공통전압(MVcom)의 스윙을 방지하여 최적점 셋팅이 쉽고 정확하게 이뤄지게 하며, 정상 구동시에는 조정 공통전압(MVcom)을 단계적으로 스윙시켜 장시간 동안 액정셀에 인가되는 동일 극성의 직 류전압으로 인한 이온의 분극 및 축적 현상을 방지한다.In addition, the adjustment common voltage MVcom according to the fourth embodiment of the present invention is substantially the same as that shown in FIG. The liquid crystal display according to the fourth exemplary embodiment of the present invention prevents the swing of the adjustment common voltage (MVcom) when setting the optimum point of the common voltage to the flicker, so that the optimum point setting is easily and accurately achieved, and the adjustment common during normal driving. By swinging the voltage (MVcom) step by step to prevent the polarization and accumulation of ions due to the same polarity voltage applied to the liquid crystal cell for a long time.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 일반적인 액정표시장치의 화소의 등가 회로도.1 is an equivalent circuit diagram of a pixel of a general liquid crystal display device.

도 2는 본 발명의 실시예에 따른 액정표시장치의 블럭도.2 is a block diagram of a liquid crystal display according to an embodiment of the present invention.

도 3은 본 발명의 제1 실시예에 따른 합성 제어신호 발생회로를 상세히 보여주는 도면.3 is a view showing in detail the synthesis control signal generating circuit according to the first embodiment of the present invention;

도 4는 도 3을 통해 발생되는 제1 멀티스텝 전압파형을 보여주는 도면.4 is a diagram illustrating a first multistep voltage waveform generated through FIG. 3.

도 5는 본 발명의 제1 실시예에 따른 조정 공통전압을 보여주는 도면. 5 is a view showing a regulated common voltage according to the first embodiment of the present invention.

도 6은 본 발명의 제2 실시예에 따라 도 2의 타이밍 콘트롤러에 내장되는 데이터 체크신호 발생기를 상세히 보여주는 도면.FIG. 6 is a diagram illustrating in detail a data check signal generator embedded in the timing controller of FIG. 2 according to a second embodiment of the present invention; FIG.

도 7은 본 발명의 제2 실시예에 따른 합성 제어신호 발생회로를 상세히 보여주는 도면.7 is a view showing in detail a synthesis control signal generation circuit according to a second embodiment of the present invention.

도 8은 도 6을 통해 발생되는 데이터 체크신호와, 도 7을 통해 발생되며 데이터 체크신호에 동기되는 제2 멀티스텝 전압파형을 보여주는 도면.FIG. 8 is a diagram illustrating a data check signal generated through FIG. 6 and a second multistep voltage waveform generated through FIG. 7 and synchronized with the data check signal.

도 9는 본 발명의 제2 실시예에 따른 조정 공통전압을 보여주는 도면.9 illustrates a regulated common voltage according to a second embodiment of the present invention.

도 10은 본 발명의 제3 실시예에 따른 합성 제어신호 발생회로를 상세히 보여주는 도면.10 is a diagram showing in detail a synthesis control signal generation circuit according to a third embodiment of the present invention;

도 11은 본 발명의 제4 실시예에 따른 합성 제어신호 발생회로를 상세히 보여주는 도면.11 is a view showing in detail a synthesis control signal generation circuit according to a fourth embodiment of the present invention.

도 12는 본 발명의 제4 실시예에 따라 타이밍 콘트롤러에 접속된 옵션핀을 보여주는 도면. 12 illustrates an option pin connected to a timing controller according to a fourth embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 액정표시패널 11 : 타이밍 콘트롤러10 liquid crystal display panel 11 timing controller

12 : 합성 제어신호 발생회로 13 : 데이터 구동회로12: synthesized control signal generating circuit 13: data driving circuit

14 : 게이트 구동회로 15 : 공통전압 조정회로14 gate driving circuit 15 common voltage adjusting circuit

11a : 데이터 체크신호 발생기 111 :프레임 메모리11a: data check signal generator 111: frame memory

112 : 데이터 체크부 121 : 프레임 카운터 112: data check unit 121: frame counter

123 : 멀티스텝파형 생성부 224, 325, 424 : 멀티플렉서123: multi-step waveform generation unit 224, 325, 424: multiplexer

324 : 선택신호 발생부324: selection signal generator

Claims

A liquid crystal display including a plurality of liquid crystal cells in which a plurality of data lines and a plurality of gate lines intersect, are arranged in a matrix, and represent gray levels by a potential difference between a data voltage applied to a pixel electrode and a common voltage applied to a common electrode. panel;

A driving circuit for supplying a data voltage to the data lines and a scan pulse to the gate lines;

A timing controller controlling an operation timing of the driving circuit;

A synthesis control signal generation circuit for generating a synthesis control signal including a first multistep voltage waveform or a second multistep voltage waveform used to adjust the common voltage; And

A common voltage regulating circuit for generating a regulating common voltage by combining the synthesis control signal and a DC common voltage generated internally;

In the normal driving period, the regulated common voltage swings up and down symmetrically with respect to the DC common voltage by combining the first multistep voltage waveform and swings to a multistep in which the voltage level is gradually changed every predetermined frame period. A liquid crystal display device.

The method of claim 1,

The synthesis control signal generation circuit,

A frame counter for counting data enable signals generated in one horizontal period period and counting the number of frames by increasing the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel; And

The first multi-step voltage waveform in which the step is changed step by step in the predetermined frame period by comparing frame period count information from the frame counter with a time point at which a pulse of periodic data supplied from the timing controller is generated. And a multi-step waveform generating unit for generating a liquid crystal display.

The method of claim 1,

The timing controller further comprises a data check signal generator;

The data check signal generator,

A frame memory for storing one frame of digital video data input from an external system board; And

And a data check unit for storing two data check signals having different logic levels compared to one frame of digital video data supplied from the frame memory after storing a specific data pattern that may cause flicker in advance. A liquid crystal display device.

The method of claim 3, wherein

The synthesis control signal generation circuit,

A frame counter for counting data enable signals generated in one horizontal period period and counting the number of frames by increasing the frame period count value when the count value is accumulated by the number of lines of the liquid crystal display panel;

The step is changed in steps of the predetermined frame period between the voltage range of the TTL level by comparing the frame period count information from the frame counter with the time point at which the pulse of the periodic data supplied from the timing controller is generated. A multistep waveform generator configured to generate the first multistep voltage waveform; And

A multiplexer for selectively outputting the first multistep voltage waveform and a DC power supply voltage having an intermediate value of the TTL level according to a logic level of the data check signal;

And the second multistep voltage waveform is a combination of the first multistep voltage waveform and the DC power supply voltage.

The method of claim 1,

The synthesis control signal generation circuit,

By comparing the frame period count information from the frame counter with the time point at which the pulse of the periodic data supplied from the timing controller is generated, the step is changed step by step in the predetermined frame period between the voltage ranges of the TTL level. A multi-step waveform generator for generating the first multi-step voltage waveform;

A selection signal generator for generating two selection signals SEL having different logic levels by comparing the count information from the frame counter with a predetermined reference value; And

A multiplexer for selectively outputting a DC power supply voltage having an intermediate value between the first multistep voltage waveform and the TTL level according to a logic level of the selection signal;

The method of claim 1,

The timing controller may further include an option pin for generating two option pin contact information having different logic levels by a user's operation.

The method of claim 6,

The synthesis control signal generation circuit,

A multiplexer for selectively outputting a DC power supply voltage having an intermediate value between the first multistep voltage waveform and the TTL level according to a logic level of the option pin contact information;

The method according to any one of claims 4, 5 and 7,

The second multistep voltage waveform is generated at the same level as the DC power supply voltage during an initialization period in which a specific data pattern causing flicker is supplied for setting an optimum point of a common voltage for flicker, and the second multistep voltage waveform is generated during the normal driving period. One multistep voltage waveform;

And the adjustment common voltage is maintained at the DC common voltage by combining the DC power supply voltage during the initialization period.

A liquid crystal display panel including a plurality of liquid crystal cells expressing a gray scale by a potential difference between a data voltage applied to a pixel electrode and a common voltage applied to a common electrode, a driving circuit for supplying a data voltage and a scan pulse, and an operation of the driving circuit A driving method of a liquid crystal display device having a timing controller for controlling timing,

Generating a combined control signal including a first multistep voltage waveform or a second multistep voltage waveform used to adjust the common voltage; And

Generating a regulated common voltage by combining the synthesized control signal with an internally generated direct current common voltage;

In the normal driving period, the regulated common voltage swings up and down symmetrically with respect to the DC common voltage by combining the first multistep voltage waveform and swings to a multistep in which the voltage level is gradually changed every predetermined frame period. A method of driving a liquid crystal display device.

The method of claim 9,

The step of the first multi-step voltage waveform is changed stepwise in units of the predetermined frame period between voltage ranges of TTL levels;

The second multistep voltage waveform is generated during an initialization period in which the first multistep voltage waveform generated during the normal driving period and a specific data pattern causing flicker are supplied for setting an optimum point of a common voltage for flicker. A combination of a DC power supply voltage having an intermediate value of the TTL level;

During the initialization period, the adjustment common voltage is maintained at the DC common voltage by combining the DC power supply voltage.