KR20090082523A - Method of fabricating an embedded capacitor on printed circuit board - Google Patents
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Abstract
본 발명은 인쇄회로기판에 캐패시터를 내장하여 제작하는 공법에 관한 것으로서, 절연층 피복된 동박을 선택적으로 식각하여 기판의 표면에 동박 회로를 형성하고, 상기 동박 회로가 형성된 기판의 표면에 절연성 잉크를 페이스트 인쇄하여 선택적으로 식각된 동박 사이의 공간을 충진하고, 상기 절연성 잉크가 도포되어 경화된 기판의 표면을 벨트 샌더로 연마하여 기판의 표면을 편평하도록 하고, 상기 절연성 잉크가 동박 상이의 공간에 채워져 있는 기판 위에, 캐패시터용 유전체와 도전층으로 구성된 캐패시터 자재를 적층한 후, 상기 적층된 캐패시터 자재의 도전층을 회로도에 따라 선택 식각함으로써 캐패시터의 전극을 형성하여 내장형 캐패시터를 제조하는 기술을 개시한다.The present invention relates to a method of manufacturing a capacitor by embedding a printed circuit board, and selectively etching the copper foil coated with an insulating layer to form a copper foil circuit on the surface of the substrate, the insulating ink on the surface of the substrate on which the copper foil circuit is formed Paste printing to fill the space between the selectively etched copper foils, and the insulating ink is applied to polish the surface of the cured substrate with a belt sander to flatten the surface of the substrate, and the insulating ink is filled in the spaces different from the copper foil. After a capacitor material composed of a capacitor dielectric and a conductive layer is laminated on an existing substrate, a technique of manufacturing an embedded capacitor is formed by forming an electrode of the capacitor by selectively etching the conductive layer of the stacked capacitor material according to a circuit diagram.
Description
본 발명은 인쇄회로기판에 캐패시터를 내장하여 제작하는 공법에 관한 것으로서, 내층 기판의 동박 두께에 비하여 상대적으로 두께가 얇은 캐패시터 자재를 이용하면서도 적층 시에 굴곡으로 인한 신뢰성 손상 문제를 해결하고, 내층 기판의 회로 설계 자유도를 극대화할 수 있는 내장형 캐패시터 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor embedded in a printed circuit board, using a capacitor material that is relatively thin compared to the copper foil thickness of the inner layer substrate, while solving the problem of reliability damage due to bending during lamination, and the inner layer substrate The present invention relates to a built-in capacitor manufacturing method that can maximize the degree of freedom of circuit design.
전자 기기의 휴대성 향상과 기능 향상을 위해 반도체 칩과 같은 능동 부품, 또는 저항, 캐패시터 또는 인덕터와 같은 수동 부품을 기판에 내장하는 내장형 기판(Embedded PCB) 기술이 등장하였으며, 이를 적용할 경우 기판의 소형화가 가능하고 부품의 실장 밀도가 증대되며 전자 회로의 고주파 특성이 개선되는 등의 효과가 있다. In order to improve the portability and function of electronic devices, embedded PCB technology has been introduced, in which active components such as semiconductor chips or passive components such as resistors, capacitors, or inductors are embedded in the substrate. It can be miniaturized, increases the mounting density of components, and improves the high frequency characteristics of electronic circuits.
캐패시터 내장 기판의 제조와 관련된 종래기술은 본원 출원인이 대한민국 특허청에 출원하여 등록받은 대한민국 특허 제482,822호 및 제512,688호 공보에 상술되어 있다. 그런데, 동박 회로가 형성되어 있는 내층 기판에 캐패시터를 내장하여 형성하기 위해서는 두께가 약 2 ~ 20 ㎛ 정도인 캐패시터 자재를 내층 기판에 적층 하게 된다. 캐패시터 자재는 동박에 유전체가 피복되어 있는 자재가 흔히 사용된다. Prior arts related to the manufacture of capacitor embedded substrates are described in Korean Patent Nos. 482,822 and 512,688, the applicants of which are filed and registered with the Korean Intellectual Property Office. By the way, in order to incorporate the capacitor into the inner substrate on which the copper foil circuit is formed, a capacitor material having a thickness of about 2 to 20 µm is laminated on the inner substrate. As the capacitor material, a material having a dielectric coated on copper foil is commonly used.
그런데, 내층 기판의 표면에 회로 패턴 형성된 동박의 높이 단차가 약 10 ~ 40 ㎛ 정도가 되므로, 전술한 대로 내층 기판에 얇은 두께의 캐패시터 자재를 적층하는 경우, 바닥면의 동박의 높이 단차 때문에 캐패시터 자재가 적층될 때에 굴곡이 발생하게 된다. 그 결과, 전극 사이에 단락이 발생하거나 절연층 두께의 불균일성으로 인하여 원하는 용량의 캐패시터 특성을 얻는 것이 용이하지 않다.By the way, since the height difference of the copper foil in which the circuit pattern was formed in the surface of the inner layer board | substrate becomes about 10-40 micrometers, when a thin thickness capacitor material is laminated | stacked on the inner layer board | substrate as mentioned above, it is because of the height difference of the copper foil of the bottom surface. Flexure occurs when is stacked. As a result, it is not easy to obtain a capacitor characteristic of a desired capacitance due to a short circuit between the electrodes or a nonuniformity of the insulating layer thickness.
전술한 문제점을 해결하기 위하여, 당업계에서는 내층 기판의 표면에 동박 회로를 먼저 가공 형성하지 않고, 내층 기판 표면에 동박만이 덮여있는 상태에서 캐패시터 자재를 적층한 후에, 캐패시터 자재의 동박을 가공하여 회로 형성한 후에 레이저 트레판닝(trepaning) 공정을 진행하여 캐패시터 유전체를 제거함으로써, 내장형 캐패시터가 형성된 내층 기판에 비로소 동박 회로를 형성하는 기술이 적용되고 있다. In order to solve the above-mentioned problems, in the art, without forming a copper foil circuit on the surface of the inner layer substrate first, laminating the capacitor material in the state where only the copper foil is covered on the inner layer substrate surface, and then processing the copper foil of the capacitor material After forming the circuit, a laser trepaning process is performed to remove the capacitor dielectric, thereby forming a copper foil circuit on the inner layer substrate on which the embedded capacitor is formed.
즉, 종래 기술은 캐패시터 자재가 적층된 박막층에 회로를 우선 형성하고, 동(Cu)이 없는 부분의 캐패시터 유전체를 레이저 이용해서 깎아낸 다음 노출된 내층 기판의 동(Cu) 층에 회로 패턴 이미지를 형성하는 방식에 기초하고 있다.That is, in the prior art, a circuit is first formed on a thin film layer in which a capacitor material is laminated, and a capacitor dielectric of a portion without copper is scraped off using a laser, and then a circuit pattern image is applied to a copper layer of an exposed inner layer substrate. It is based on the way it is formed.
도1a 내지 도1e는 종래기술에 따라 내장형 캐패시터를 제작하는 과정을 나타낸 도면이다. 도1a를 참조하면 절연층(20) 위에 동박(10)이 피복된 내층 기판 위에 도전층(30)과 유전체(40)로 구성된 캐패시터 자재를 적층하여, 도1b와 같은 구조를 형성한다. 이때에, 도전층(30)과 유전체(40)로 구성된 캐패시터 자재의 두께 는 2 ~ 20 ㎛ 정도가 되면, 내층 기판의 동박(10)의 두께는 10 ~ 40 ㎛ 정도가 된다.1A to 1E are views illustrating a process of manufacturing an embedded capacitor according to the prior art. Referring to FIG. 1A, a capacitor material composed of a
종래기술은 내층 기판의 동박(10)에 회로를 형성하는 것을 일단 보류하고, 캐패시터 자재의 상판 전극 회로를 먼저 생성한다. 도1c를 참조하면, 이미지 작업을 진행하여 캐패시터의 전극(30) 형성하고, 이어서 레이저 트레판닝 작업을 진행해서 내장형 캐패시터 역할을 하지 않는 유전체를 깎아낸다. 도1d를 참조하면, 드라이 필름(60)을 밀착하고 회로 패턴 현상 작업을 진행해서 내층 기판의 동박(10)에 동박 회로 형성을 위한 드라이 필름(60) 이미지 작업을 진행한다. 도1e는 동박 회로 형성을 위한 드라이 필름 패턴에 따라 식각을 수행하여 내층 기판에 동박 회로를 형성한 모습을 보여주고 있다.The prior art temporarily suspends the formation of the circuit on the
그런데, 도1a 내지 도1e에 도시한 종래기술은, 캐패시터를 형성한 후에 필요로 하지 않는 부위의 캐패시터 유전체를 깎아내기 위하여 레이저 트레판닝(trpaning) 공정이 필요할 뿐만 아니라, 이를 위한 부수적 공정이 추가되어야 하기 때문에 공정 단가가 상승하는 단점이 있으며, 캐패시터 자재의 도전층(30) 두께와 내층 기판의 동박(10) 두께가 다를 경우 회로 이미지 형성 과정에서 선폭 관리에 어려움이 따르게 된다. 위에서 설명한 레이저 트레판닝 공법 대신에 Z-스크러빙 방법과 같은 물리적 방법으로 캐패시터 유전체를 제거하는 방법이 있으나, 이 또한 공정이 복잡하고 회로 설계상의 제약이 발생하게 된다. However, the prior art shown in Figs. 1A to 1E requires not only a laser trepaning process but also an additional process for cutting out the capacitor dielectric of a part which is not necessary after the formation of the capacitor. Therefore, there is a disadvantage in that the process cost increases, and when the thickness of the
더욱이, 전술한 캐새시터 내장형 기판 제조 방법이 지닌 기술적 한계는, 캐패시터 상판 전극이 없는 부위에만 유전체를 깎아내어 내층 동박을 노출시켜 여기 에 회로를 형성하므로, 내장형 캐패시터가 형성되어 있는 부위의 아래에는 내층 회로를 형성할 수 없어서 내층 회로 설계에 있어서 자유도에 제한이 따르게 된다. Furthermore, the technical limitation of the above-described method for manufacturing a capacitor-embedded embedded substrate is that the dielectric layer is scraped only in a portion where the capacitor upper plate electrode is not present, and the inner layer copper is exposed to form a circuit therein, so that the inner layer under the portion where the embedded capacitor is formed The circuit cannot be formed, which places a limit on the degree of freedom in the inner layer circuit design.
따라서, 본 발명의 제1 목적은 내층 기판의 동박 두께에 비하여 상대적으로 두께가 얇은 캐패시터 자재를 이용하여 신뢰성 있는 내장형 캐패시터를 제조하는 방법을 제공하는 데 있다.Accordingly, a first object of the present invention is to provide a method for producing a reliable embedded capacitor using a capacitor material having a relatively thin thickness compared to the copper foil thickness of the inner layer substrate.
본 발명의 제2 목적은 상기 제1 목적에 부가하여, 내층 기판의 동박 회로의 설계 자유도를 훼손하지 않으면서도 내층 기판 바닥면의 동박의 단차로 인하여 적층되는 캐패시터 자재에 제품 신뢰성이 손상되지 않도록 하는 내장형 캐패시터를 제조하는 방법을 제공하는 데 있다.The second object of the present invention is that in addition to the first object, the product reliability is not impaired in the capacitor material laminated by the step of the copper foil on the bottom surface of the inner layer substrate without compromising the design freedom of the copper foil circuit of the inner layer substrate. The present invention provides a method of manufacturing an embedded capacitor.
상기 목적을 달성하기 위하여, 본 발명은 인쇄회로기판에 내장 캐패시터를 제조하는 방법에 있어서, (a) 절연층 피복된 동박을 선택적으로 식각하여 기판의 표면에 동박 회로를 형성하는 단계; (b) 상기 동박 회로가 형성된 기판의 표면에 절연성 잉크를 페이스트 인쇄하여 선택적으로 식각된 동박 사이의 공간을 충진하는 단계; (c) 상기 절연성 잉크가 도포되어 경화된 기판의 표면을 벨트 샌더로 연마하여 기판의 표면을 편평하도록 하는 단계; (d) 상기 절연성 잉크가 동박 상이의 공간에 채워져 있는 기판 위에, 캐패시터용 유전체와 도전층으로 구성된 캐패시터 자재를 적층하는 단계; 및 (e) 상기 적층된 캐패시터 자재의 도전층을 회로도에 따라 선택 식각하여 캐패시터의 전극을 형성하는 단계를 포함하는 내장형 캐패시터 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method for manufacturing a capacitor embedded in a printed circuit board, comprising the steps of: (a) selectively etching the copper foil coated with an insulating layer to form a copper foil circuit on the surface of the substrate; (b) filling a space between the selectively etched copper foils by paste printing an insulating ink on a surface of the substrate on which the copper foil circuits are formed; (c) polishing the surface of the substrate to which the insulating ink has been applied and cured with a belt sander to flatten the surface of the substrate; (d) laminating a capacitor material composed of a capacitor dielectric and a conductive layer on a substrate on which the insulating ink is filled in a space different from copper foil; And (e) selectively etching the conductive layer of the stacked capacitor material according to the circuit diagram to form an electrode of the capacitor.
본 발명은 종래기술과 달리, 내층 기판에 동박 회로를 우선 형성할 수 있으므로, 적층될 캐패시터의 레이아웃 구성에 제한을 받지 않고 자유롭게 기판의 동박 회로의 레이아웃 설계가 가능하게 된다. 또한, 본 발명은 내층 기판에 동박 회로를 형성하고, 동박의 높이 단차로 인하여 적층된 캐패시터 자재가 굴곡되는 것을 방지하기 위하여 비전도성 잉크로 동박 회로 사이를 충진하게 되므로 단차 문제를 근본적으로 해결하게 된다. Unlike the prior art, the present invention can firstly form a copper foil circuit on an inner layer substrate, so that the layout design of the copper foil circuit of the substrate can be freely performed without being limited to the layout configuration of the capacitor to be stacked. In addition, the present invention fundamentally solves the step problem because the copper foil circuit is formed on the inner layer substrate and the copper foil circuit is filled with non-conductive ink in order to prevent the stacked capacitor material from bending due to the height difference of the copper foil. .
본 발명은 동박 회로가 형성된 내층 기판의 표면에 절연성 잉크 페이스트를 도포한 후, 동박 회로와 동일한 높이로 연마하는 방법을 제공함으로써 종래기술의 문제점을 해결한다. 본 발명의 양호한 실시예로서, 회로가 형성된 층 위에 회로 사이에서 절연체 역할을 할 수 있는 비전도성(절연성) 잉크를 도포한 후, 벨트 샌더(belt sander)를 이용해서 형성된 회로의 높이와 동일하도록 깎아냄으로써 회로가 형성된 층을 굴곡없이 평평하게 만들수 있어, 이에 20 ㎛ 내외 두께를 갖는 캐패시터를 적층한다. This invention solves the problem of the prior art by providing the method of apply | coating insulating ink paste to the surface of the inner layer board | substrate with which copper foil circuit was formed, and then grind | polishing to the same height as copper foil circuit. In a preferred embodiment of the present invention, after applying a non-conductive (insulating) ink, which can act as an insulator between circuits, on a layer on which a circuit is formed, it is cut to equal the height of the circuit formed using a belt sander. By cutting out, the layer on which the circuit is formed can be made flat without bending, thereby stacking a capacitor having a thickness of about 20 μm.
본 발명에 따른 캐패시터 내장 공법은 종래기술의 경우 사용되던 적층 후 회로 형성하는 방법보다 공정을 간소화할 수 있으며 적층 후 바닥면의 회로가 적층되는 면의 회로에 종속적일 수밖에 없는 단점을 보완할 수 있게 된다. Capacitor embedded method according to the present invention can simplify the process than the method of forming a post-lamination circuit used in the prior art, and can compensate for the disadvantage that the circuit on the bottom surface after lamination can only be dependent on the circuit of the laminated surface do.
이하에서는, 첨부도면 도2a 내지 도2f를 참조하며, 본 발명의 양호한 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, Figures 2a to 2f, a preferred embodiment of the present invention will be described in detail.
도2a를 참조하면, 본 발명은 기판 절연층(20) 상부의 동박(10)에 드라이 필름(D/F) 밀착, 회로 패턴 사진 작업, 현상 작업 등의 이미지 프로세스를 거쳐, 식각(부식) 공정을 진행함으로써 드라이 필름에 의해 마스크 되지 않은 부위의 동박만을 선택적으로 식각 제거함으로써, 기판 표면에 동박 회로를 우선 제작한다. 이 때에, 본 발명은 내장형 캐패시터의 위치에 관계없이 자유롭게 동박 회로를 배치하여 설계할 수 있는 장점이 있다. Referring to FIG. 2A, the present invention is subjected to an etching (corrosion) process through an image process such as dry film (D / F) adhesion, circuit pattern photo work, and development work on the
이어서, 본 발명의 특징으로서, 도2b에서와 같이 절연성 잉크(130)를 페이스트하여 도포하며, 동박 회로를 구성하는 동박 표면 및 그 동박 사이에 존재하는 공간에 절연성 잉크(130)를 충진한다. 이어서, 시간이 지나 절연성 잉크가 경화되고 나면, 벨트 샌더로 기판의 표면을 연마하여, 도2c와 같이 절연성 잉크(130)로 동박 패턴 사이의 공간을 충진함으로써, 평평한 표면을 지닌 기판을 얻게 된다. Next, as a feature of the present invention, the
이어서, 도2e의 캐패시터 자재를 기판에 적층하면 도2e와 같은 적층판을 형성하게 된다. 그리고 나면, 캐패시터를 형성하는 도전층(30)을 회로도에 따라서 이미지 작업을 진행하여 선택적으로 식각함으로써 캐패시터의 상층 전극을 형성하고 필요하지 않은 유전체는 제거함으로써 내장형 캐패시터를 완성한다.Subsequently, when the capacitor material of FIG. 2E is laminated on the substrate, a laminated plate as shown in FIG. 2E is formed. Then, the
전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat broadly improved the features and technical advantages of the present invention to better understand the claims that follow. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed may be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously evolved, substituted and changed without departing from the spirit or scope of the invention described in the claims.
본 발명은 종래기술과 달리, 내층 기판에 동박 회로를 우선 형성할 수 있으므로, 적층될 캐패시터의 레이아웃 구성에 제한을 받지 않고 자유롭게 기판의 동박 회로의 레이아웃 설계가 가능하게 된다. 또한, 본 발명은 내층 기판에 동박 회로를 형성하고, 동박의 높이 단차로 인하여 적층된 캐패시터 자재가 굴곡되는 것을 방지하기 위하여 비전도성 잉크로 동박 회로 사이를 충진하게 되므로 단차 문제를 근본적으로 해결하게 된다. Unlike the prior art, the present invention can firstly form a copper foil circuit on an inner layer substrate, so that the layout design of the copper foil circuit of the substrate can be freely performed without being limited to the layout configuration of the capacitor to be stacked. In addition, the present invention fundamentally solves the step problem because the copper foil circuit is formed on the inner layer substrate and the copper foil circuit is filled with non-conductive ink in order to prevent the stacked capacitor material from bending due to the height difference of the copper foil. .
본 발명에 따른 캐패시터 내장 공법은 종래기술의 경우 사용되던 적층 후 회로 형성하는 방법보다 공정을 간소화할 수 있으며 적층 후 바닥면의 회로가 적층되는 면의 회로에 종속적일 수밖에 없는 단점을 보완할 수 있게 된다. Capacitor embedded method according to the present invention can simplify the process than the method of forming a post-lamination circuit used in the prior art, and can compensate for the disadvantage that the circuit on the bottom surface after lamination can only be dependent on the circuit of the laminated surface do.
도1a 내지 도1e는 종래기술에 따라 내장형 캐패시터를 제작하는 과정을 나타낸 도면.1A to 1E are views illustrating a process of fabricating an embedded capacitor according to the prior art.
도2a 내지 도2f는 본 발명에 따라 인쇄회로기판에 캐패시터를 내장하여 제작하는 과정을 나타낸 도면.2a to 2f are views illustrating a process of manufacturing a capacitor embedded in a printed circuit board according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 동박 10: copper foil
20: 절연층 20: insulation layer
30; 도전층 30; Conductive layer
40: 유전체 40: dielectric
130: 잉크 130: ink
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20240136777A (en) | 2023-03-07 | 2024-09-19 | 단국대학교 천안캠퍼스 산학협력단 | Manufacturing method of metal nanocatalyst supported on carbon support using functionalized silica structure and metal nanocatalyst manufactured using the same |
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2008
- 2008-01-24 KR KR1020080007502A patent/KR20090082523A/en not_active Ceased
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|---|---|---|---|---|
| KR20240136777A (en) | 2023-03-07 | 2024-09-19 | 단국대학교 천안캠퍼스 산학협력단 | Manufacturing method of metal nanocatalyst supported on carbon support using functionalized silica structure and metal nanocatalyst manufactured using the same |
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