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KR20090080281A - Manufacturing Method of Semiconductor Device - Google Patents

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KR20090080281A
KR20090080281A KR1020080006155A KR20080006155A KR20090080281A KR 20090080281 A KR20090080281 A KR 20090080281A KR 1020080006155 A KR1020080006155 A KR 1020080006155A KR 20080006155 A KR20080006155 A KR 20080006155A KR 20090080281 A KR20090080281 A KR 20090080281A
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KR
South Korea
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forming
conductive film
hard mask
mask pattern
contact plug
Prior art date
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Withdrawn
Application number
KR1020080006155A
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Korean (ko)
Inventor
김은수
홍승희
이윤선
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 반도체 소자의 동작 특성을 개선하고 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device that can improve the operating characteristics of the semiconductor device and improve the yield.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 층간 절연막 및 하드 마스크 패턴을 형성하는 단계; 하드 마스크 패턴을 이용한 식각 공정으로 층간 절연막에 콘택홀을 형성하는 단계; 층간 절연막 및 하드 마스크 패턴을 포함하는 반도체 기판 상에 콘택홀을 매립할 수 있도록 콘택 플러그용 도전물질을 형성하는 단계; 콘택홀 상부가 노출되도록 콘택 플러그용 도전물질을 식각하여 콘택 플러그를 형성하는 단계; 하드 마스크 패턴 상에 제1 도전막을 형성하는 단계; 제1 도전막이 콘택 플러그의 표면을 덮을 수 있게 유동성을 가지도록 열처리 공정을 실시하는 단계; 제1 도전막 상에 제2 도전막을 형성하는 단계; 및 제2 및 제1 도전막을 패터닝하여 금속 배선을 형성함과 아울러 하드 마스크 패턴을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film and a hard mask pattern on a semiconductor substrate; Forming a contact hole in the interlayer insulating layer by an etching process using a hard mask pattern; Forming a conductive material for contact plug to fill the contact hole on the semiconductor substrate including the interlayer insulating film and the hard mask pattern; Forming a contact plug by etching the conductive material for the contact plug to expose the upper portion of the contact hole; Forming a first conductive film on the hard mask pattern; Performing a heat treatment process such that the first conductive film has fluidity so as to cover the surface of the contact plug; Forming a second conductive film on the first conductive film; And patterning the second and first conductive layers to form a metal wiring and removing a hard mask pattern.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}Manufacturing method of semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 동작 특성을 개선하고 수율을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving operating characteristics of a semiconductor device and improving yield.

반도체 소자는 다수의 트랜지스터들을 포함하고 있으며, 이러한 트랜지스터들은 반도체 기판에 형성된 접합 영역과 접속되는 금속배선을 통하여 전압을 인가받아 동작한다. 금속 배선은 절연막을 관통하여 접합 영역을 노출시키는 콘택홀의 내부에 형성된 콘택 플러그를 통해 접합 영역과 접속된다.The semiconductor device includes a plurality of transistors, and the transistors operate by applying a voltage through a metal wiring connected to a junction region formed in the semiconductor substrate. The metal wiring is connected to the junction region through a contact plug formed in the contact hole penetrating the insulating film to expose the junction region.

또한, 반도체 소자가 고집적화됨에 따라 콘택홀 사이를 분리하기 위한 공간을 확보하기가 어려워졌다. 최근에는 콘택홀 사이즈가 감소함에 따라 콘택홀의 종횡비가 증가하여 콘택홀 사이의 분리를 위한 공간 확보 및 콘택홀 하부의 선폭을 확보하기 위해 식각 정도를 조절하면, 층간 절연막 중간 깊이의 측벽이 과도하게 식각되는 보잉(bowing) 현상이 발생한다. 이러한 보잉 현상에 의해 층간 절연막 상부는 오버행(overhang)구조로 형성된다. 오버행 구조의 층간 절연막 상에는 콘택 플러그를 형성하기 위한 도전성 물질이 콘택홀 내부를 매립하도록 형성된다. 도전성 물질은 층간 절연막 상에 형성된 오버행에 의해 콘택홀 내부를 완전히 매립하지 못하여 콘택홀 상부에 도전성 물질의 접합 경계인 심(seam)이 발생하거나 보이드(void)가 발생한다.In addition, as semiconductor devices are highly integrated, it is difficult to secure a space for separating contact holes. Recently, as the contact hole size decreases, the aspect ratio of the contact hole increases, so that the etching degree is adjusted to secure a space for separation between the contact holes and to secure a line width under the contact hole. The bowing phenomenon occurs. Due to this bowing phenomenon, the upper part of the interlayer insulating film is formed in an overhang structure. On the interlayer insulating film of the overhang structure, a conductive material for forming the contact plug is formed to fill the inside of the contact hole. The conductive material does not completely fill the inside of the contact hole due to the overhang formed on the interlayer insulating layer, and thus a seam or void, which is a junction boundary of the conductive material, is formed on the contact hole.

이 후, 콘택 플러그 형성을 위한 CMP공정 진행시 이용되는 슬러리에 포함된 H2O2 가 금속 내부의 심(seam)에 침투하여 콘택홀 내부에 형성된 금속의 일부 또는 모두가 제거되는 문제가 발생한다. 이와 같이 콘택홀 내부에 형성된 금속의 일부 또는 모두가 제거되면 콘택 플러그가 비정상적으로 형성되거나 콘택 플러그가 형성되지 않으므로 금속 배선과 접합 영역의 전기적인 접속이 어려워 반도체 소자의 동작이 불가능해진다.Thereafter, H 2 O 2 contained in the slurry used during the CMP process for forming the contact plug penetrates into the seam of the metal, thereby removing some or all of the metal formed in the contact hole. . As such, when some or all of the metal formed in the contact hole is removed, the contact plug is abnormally formed or the contact plug is not formed. Therefore, the electrical connection between the metal wiring and the junction region is difficult, and thus the operation of the semiconductor device is impossible.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 소자의 동작 특성을 개선하고 수율을 향상시킬 수 있다. The method for manufacturing a semiconductor device according to the present invention can improve the operating characteristics of the semiconductor device and improve the yield.

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 층간 절연막 및 하드 마스크 패턴을 형성하는 단계; 하드 마스크 패턴을 이용한 식각 공정으로 층간 절연막에 콘택홀을 형성하는 단계; 층간 절연막 및 하드 마스크 패턴을 포함하는 반도체 기판 상에 콘택홀을 매립할 수 있도록 콘택 플러그용 도전물질을 형성하는 단계; 콘택홀 상부가 노출되도록 콘택 플러그용 도전물질을 식각하여 콘택 플러그를 형성하는 단계; 하드 마스크 패턴 상에 제1 도전막을 형성하는 단계; 제1 도전막이 콘택 플러그의 표면을 덮을 수 있게 유동성을 가지도록 열처리 공정을 실시하는 단계; 제1 도전막 상에 제2 도전막을 형성하는 단계; 및 제2 및 제1 도전막을 패터닝하여 금속 배선을 형성함과 아울러 하드 마스크 패턴을 제거하는 단계를 포함한다.A method of manufacturing a semiconductor device according to the present invention includes forming an interlayer insulating film and a hard mask pattern on a semiconductor substrate; Forming a contact hole in the interlayer insulating layer by an etching process using a hard mask pattern; Forming a conductive material for contact plug to fill the contact hole on the semiconductor substrate including the interlayer insulating film and the hard mask pattern; Forming a contact plug by etching the conductive material for the contact plug to expose the upper portion of the contact hole; Forming a first conductive film on the hard mask pattern; Performing a heat treatment process such that the first conductive film has fluidity so as to cover the surface of the contact plug; Forming a second conductive film on the first conductive film; And patterning the second and first conductive layers to form a metal wiring and removing a hard mask pattern.

제1 및 제2 도전막은 동일한 금속을 포함한다.The first and second conductive films contain the same metal.

제1 및 제2 도전막은 콘택 플러그의 비저항보다 낮은 물질을 포함한다.The first and second conductive films include a material lower than the resistivity of the contact plug.

제1 도전막은 화학적 기상 증착(Chemical Vapor Deposition : CVD)방법으로 증착된다.The first conductive film is deposited by a chemical vapor deposition (CVD) method.

제2 도전막은 물리적 기상 증착(Physical Vapor Deposition : PVD)방법으로 증착된다.The second conductive film is deposited by physical vapor deposition (PVD).

하드 마스크 패턴은 TiN을 포함한다.The hard mask pattern includes TiN.

콘택 플러그는 텅스텐을 포함한다.The contact plug includes tungsten.

제1 및 제2 도전막은 알루미늄을 포함한다.The first and second conductive films include aluminum.

콘택 플러그 형성 전 콘택홀 표면에 베리어 메탈을 형성하는 단계를 더 포함한다.The method may further include forming a barrier metal on the contact hole surface before forming the contact plug.

제1 도전막 상에 제2 도전막을 형성하는 단계 이후, 제2 도전막 상에 보조막을 형성하는 단계를 더 포함하고, 보조막은 금속 배선을 형성함과 아울러 하드 마스크 패턴을 제거하는 단계에서 패터닝된다. After forming the second conductive film on the first conductive film, further comprising forming an auxiliary film on the second conductive film, wherein the auxiliary film is patterned in the step of forming a metal wiring and removing a hard mask pattern. .

본 발명은 콘택홀 형성 후, 하드 마스크 패턴을 남김으로써 하드 마스크 패턴을 통해 콘택 플러그보다 비저항이 낮은 금속 배선용 도전물질을 용이하게 증착할 수 있다. 그리고 본 발명은 금속 배선 형성을 위해 도전 물질 패터닝시 남은 하드 마스크 패턴을 제거함에 따라 콘택 플러그와 도전물질 사이에 비저항이 높은 도전물질이 존재하지 않아 금속 배선의 비저항을 낮게 형성할 수 있다. According to the present invention, after forming the contact hole, the conductive material for the metal wiring having a lower resistivity than the contact plug can be easily deposited through the hard mask pattern by leaving the hard mask pattern. In addition, according to the present invention, since the hard mask pattern remaining during the patterning of the conductive material is removed to form the metal wiring, there is no conductive material having a high specific resistance between the contact plug and the conductive material, thereby lowering the specific resistance of the metal wiring.

또한 본 발명은 콘택홀 상부의 콘택 플러그를 제거함으로써 콘택홀에 상부에 형성될 수 있는 보이드(void) 또는 심(seam)이 일부 제거되거나, 더 나아가 보이드 및 심이 제거될 수 있다. 이에 따라 본 발명에 따른 콘택홀은 후속 공정에서 도전 성 물질로 매립하기 좋은 구조가 된다. In addition, the present invention may remove some of the voids or seams that may be formed at the upper portion of the contact holes by removing the contact plugs on the contact holes, or may further remove the voids and seams. Accordingly, the contact hole according to the present invention has a good structure to be filled with a conductive material in a subsequent process.

결과적으로 본 발명은 콘택홀의 매립이 용이하도록 하여 콘택 플러그가 비정상적으로 형성되거나 유실되는 문제를 해결하여 반도체 소자의 수율을 향상시킬 수 있다. 뿐만 아니라 본 발명은 콘택홀 형성시 남은 하드 마스크 패턴을 이용하여 도전물질을 용이하게 증착한 후 도전물질 패터닝시 하드 마스크 패턴을 제거할 수 있으므로 금속 배선과 콘택 플러그 사이에 비저항이 높은 물질을 삭제할 수 있어 금속 배선의 비저항을 감소시킬 수 있다. 이에 따라 본 발명은 비저항이 낮은 금속 배선을 이용하여 RC지연이 개선된 반도체 소자를 제공할 수 있다.As a result, the present invention may facilitate the filling of contact holes, thereby solving the problem of abnormally forming or missing contact plugs, thereby improving the yield of semiconductor devices. In addition, the present invention can easily remove the material having a high resistivity between the metal wiring and the contact plug because the hard mask pattern can be removed when the conductive material is patterned after the conductive material is easily deposited using the remaining hard mask pattern during the formation of the contact hole. Thereby, the specific resistance of the metal wiring can be reduced. Accordingly, the present invention can provide a semiconductor device having an improved RC delay by using a metal wiring having a low specific resistance.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1a 내지 도 1j는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들이다.1A through 1J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 1a를 참조하면, 게이트 패턴이 형성된 반도체 기판(101)상에 층간 절연막(103) 및 하드 마스크막(105)을 형성한다. 층간 절연막(103)은 산화막을 포함한다. 하드 마스크막(105)은 물리적 기상 증착(Physical Vapor Deposition : 이하, "PVD"라 함) 방법으로 TiN을 증착함으로써 형성된다. 하드 마스크막(105)의 두께는 후속 공정에서 층간 절연막(103) 식각시 제거되는 양과 제1 도전물질 제거시 제거되는 양을 고려하여 800Å 내지 1000Å의 두께로 증착된다. 이러한 하드 마스크막(105) 상에는 포토리쏘그래피 공정을 통해 포토레지스트 패턴(107)이 형성된다.Referring to FIG. 1A, an interlayer insulating film 103 and a hard mask film 105 are formed on a semiconductor substrate 101 on which a gate pattern is formed. The interlayer insulating film 103 includes an oxide film. The hard mask film 105 is formed by depositing TiN by a physical vapor deposition (hereinafter referred to as "PVD") method. The thickness of the hard mask layer 105 is deposited to a thickness of 800 kV to 1000 kV in consideration of the amount removed when the interlayer insulating layer 103 is etched and the amount removed when the first conductive material is removed in a subsequent process. The photoresist pattern 107 is formed on the hard mask layer 105 through a photolithography process.

도 1b를 참조하면, 포토레지스트 패턴(107)을 이용한 식각 공정으로 하드 마스크 패턴(105a)이 형성되고, 식각 공정 중 포토레지스트 패턴(107)이 제거되더라도 하드 마스크 패턴(105a)이 존재하므로 하드 마스크 패턴(105a)을 마스크로 층간 절연막(103)을 식각할 수 있다.Referring to FIG. 1B, the hard mask pattern 105a may be formed by an etching process using the photoresist pattern 107, and the hard mask pattern 105a may exist even when the photoresist pattern 107 is removed during the etching process. The interlayer insulating layer 103 may be etched using the pattern 105a as a mask.

도 1c를 참조하면, 하드 마스크 패턴(105a)을 이용한 식각 공정으로 층간 절연막(103)에 콘택홀(109)을 형성한다. 이 때, 하드 마스크 패턴(105a)의 상부가 식각될 수 있으나, 하드 마스크 패턴(105a)의 식각 선택비에 의해 하드 마스크 패턴(105a)은 완전히 제거되지 않고 300Å 내지 500Å의 두께로 남는다.Referring to FIG. 1C, a contact hole 109 is formed in the interlayer insulating layer 103 by an etching process using the hard mask pattern 105a. At this time, although the upper portion of the hard mask pattern 105a may be etched, the hard mask pattern 105a may not be completely removed and may remain in a thickness of 300 Å to 500 Å due to the etching selectivity of the hard mask pattern 105a.

도 1d를 참조하면, 콘택홀(109)이 형성된 층간 절연막(103)의 표면 및 하드 마스크 패턴(105a)의 표면을 따라 베리어 메탈(111)을 증착한다. 베리어 메탈(111)은 후속 형성되는 콘택 플러그와 접착 특성을 향상시키 위해 형성된다. 이때 베리어 메탈(111)은 Ti 또는 TiN으로 형성되거나, Ti 및 TiN의 이중층으로 형성될 수 있다. 베리어 메탈(111)의 두께는 콘택홀(109)의 종횡비를 증가시키지 않도록 50Å보다 얇게 형성되는 것이 바람직하다. 또한, 베리어 메탈(111)은 콘택홀(109)의 종횡비 특성을 저하시키지 않도록 스텝-커버리지(step-coverage)가 좋지 않은 PVD방법으로 증착되는 것이 바람직하다.Referring to FIG. 1D, the barrier metal 111 is deposited along the surface of the interlayer insulating layer 103 on which the contact hole 109 is formed and the surface of the hard mask pattern 105a. The barrier metal 111 is formed to improve adhesive properties with a subsequent contact plug. In this case, the barrier metal 111 may be formed of Ti or TiN, or may be formed of a double layer of Ti and TiN. The thickness of the barrier metal 111 is preferably formed to be thinner than 50 kHz so as not to increase the aspect ratio of the contact hole 109. In addition, the barrier metal 111 may be deposited by a PVD method having poor step-coverage so as not to degrade the aspect ratio characteristic of the contact hole 109.

도 1e를 참조하면, 베리어 메탈(111)이 형성된 반도체 기판(101) 상에 콘택 플러그용 도전 물질(113)을 증착한다. 콘택 플러그용 도전물질(113)은 화학적 기상 증착(Chemical Vapor Deposition : 이하, "CVD"라 함) 방법으로 증착할 수 있다. 이러한 콘택 플러그용 도전물질(113)은 하드 마스크 패턴(105a)보다 비저항이 작은 텅스텐(W)등의 금속을 포함한다. Referring to FIG. 1E, the conductive material 113 for contact plug is deposited on the semiconductor substrate 101 on which the barrier metal 111 is formed. The conductive material 113 for the contact plug may be deposited by a chemical vapor deposition (hereinafter referred to as "CVD") method. The contact plug conductive material 113 may include a metal such as tungsten (W) having a lower specific resistance than the hard mask pattern 105a.

도 1f를 참조하면, 콘택 플러그용 도전 물질(113)은 에치백(etchback) 공정을 통해 식각되어 콘택홀(109) 내부에 콘택 플러그(113a)가 형성된다. 에치백 공정은 후속 공정에서 금속 배선용 도전물질의 증착이 용이하도록 하드 마스크 패턴(105a)이 200Å 내지 300Å의 두께로 남는 시점까지 실시된다. 이러한 에치백 공정 진행시 콘택홀(109) 상부에 채워진 콘택 플러그용 도전물질(113)이 식각된다. 이에 따라 층간 절연막(103) 상부에서 발생하는 오버행(overhang) 구조에 의해 형성될 수 있는 콘택 플러그용 도전물질(113)의 보이드(void)가 개구되거나 콘택 플러그용 도전물질(113)의 심(seam) 또는 보이드가 모두 제거된다. 이에 따라 콘택홀(109) 내부는 후속 공정에서의 도전 물질을 통해 용이하게 매립될 수 있는 구조가 된다.Referring to FIG. 1F, the conductive material 113 for the contact plug is etched through an etchback process to form the contact plug 113a inside the contact hole 109. The etch back process is performed until the hard mask pattern 105a is left in the thickness of 200 mW to 300 mW so that the conductive material for metal wiring can be easily deposited in a subsequent step. During the etching back process, the contact plug conductive material 113 filled in the upper portion of the contact hole 109 is etched. Accordingly, a void of the contact plug conductive material 113, which may be formed by an overhang structure occurring on the interlayer insulating layer 103, may be opened or a seam of the conductive plug 113 may be formed. ) Or all voids are removed. Accordingly, the inside of the contact hole 109 becomes a structure that can be easily buried through the conductive material in a subsequent process.

도 1g를 참조하면, 콘택 플러그(113a) 형성 후, CVD 방법으로 금속 배선용 제1 도전막(115a)을 증착한다. 금속 배선용 제1 도전막(115a)의 두께는 후속 열처리 공정에서 콘택홀(109) 내부에 형성된 콘택 플러그(113a)의 표면을 덮을 수 있도록 100Å 내지 200Å인 것이 바람직하다. 또한 금속 배선용 제1 도전막(115a)은 콘택 플러그용 도전물질보다 비저항이 낮은 금속인 것이 바람직하다. 예를 들어 콘택 플러그용 도전물질이 텅스텐을 포함하는 경우, 금속 배선용 제1 도전막(115a)은 알루미늄인 것이 바람직하다. CVD 방법으로 금속 배선용 제1 도전막(115a)을 증착하는 경우, 알루미늄으로 이루어진 금속 배선용 제1 도전막(115a)은 텅스텐과 반응성이 좋지 않으나, 하드 마스크 패턴(105a)을 이루는 TiN과 반응성이 좋아 하드 마스크 패턴(105a) 상에서 성장한다. Referring to FIG. 1G, after the contact plug 113a is formed, the first conductive film 115a for metal wiring is deposited by a CVD method. The thickness of the first conductive film 115a for metal wiring is preferably 100 kPa to 200 kPa so as to cover the surface of the contact plug 113a formed in the contact hole 109 in a subsequent heat treatment process. In addition, the first conductive film 115a for metal wiring is preferably a metal having a lower specific resistance than the conductive material for the contact plug. For example, when the conductive material for contact plug includes tungsten, the first conductive film 115a for metal wiring is preferably aluminum. In the case of depositing the first conductive film 115a for metal wiring by the CVD method, the first conductive film 115a for aluminum wiring is not reactive with tungsten but good with TiN forming the hard mask pattern 105a. It grows on the hard mask pattern 105a.

도 1h를 참조하면, 하드 마스크 패턴(105a) 상에 형성된 금속 배선용 제1 도전막(115a)은 열처리 공정을 통해 유동성을 갖게 되고, 유동성을 가지는 금속 배선용 제1 도전막(115a)은 콘택 플러그(113a) 상부까지 흘러 콘탤 플러그(113a)의 표면을 덮을 수 있다. 이와 같은 저저항 물질인 금속 배선용 제1 도전막(115a)이 콘택 플러그(113a) 표면을 덮는 것은 하드 마스크 패턴(105a)에 의해 가능하게 된다. 이 후, 금속 배선용 제2 도전막(115b)을 금속 배선용 제1 도전막(115a) 상부에 PVD방법으로 증착한다. 금속 배선용 제2 도전막(115b)은 금속 배선용 제1 도전막(115a)의 상부에 형성되어 금속 배선용 제1 도전막(115a) 및 금속 배선용 제2 도전막(115b)을 포함하는 금속 배선용 도전 물질(115)의 총 두께가 최종 금속 배선의 두께인 800Å 내지 1000Å이 되게 한다. 이 때 금속 배선용 제2 도전막(115b)은 금속 배선용 제1 도전막(115a) 상부에 증착이 용이하도록 금속 배선용 제1 도전막(115a)과 동일한 물질로 형성된다.Referring to FIG. 1H, the first conductive film 115a for metal wiring formed on the hard mask pattern 105a has fluidity through a heat treatment process, and the first conductive film 115a for metal wiring having fluidity has a contact plug ( 113a) may flow to the upper portion to cover the surface of the cone plug (113a). It is possible by the hard mask pattern 105a to cover the surface of the contact plug 113a by the first conductive film 115a for metal wiring, which is such a low resistance material. Thereafter, the second conductive film 115b for metal wiring is deposited on the first conductive film 115a for metal wiring by the PVD method. The second conductive film 115b for metal wiring is formed on the first conductive film 115a for metal wiring and includes a first conductive film 115a for metal wiring and a second conductive film 115b for metal wiring. The total thickness of 115 is such that the thickness of the final metal wiring is 800 ns to 1000 ns. At this time, the second conductive film 115b for metal wiring is formed of the same material as the first conductive film 115a for metal wiring so as to facilitate deposition on the first conductive film 115a for metal wiring.

금속 배선용 도전 물질(115) 상에는 금속 배선 형성 이후 금속 배선과 접촉하는 다른 배선이 상부에 존재할 경우, 금속 배선을 노출시키는 식각 공정으로부터 금속 배선이 과식각되는 것을 방지하기 위한 보조막(117)이 더 형성될 수 있다. 보조막(117)은 Ti 또는 TiN으로 형성되거나, Ti 및 TiN의 이중층으로 형성될 수 있다.On the conductive material 115 for metal wiring, an auxiliary layer 117 is further provided to prevent the metal wiring from being over-etched from an etching process exposing the metal wiring, when another wiring is in contact with the metal wiring after the metal wiring is formed. Can be formed. The auxiliary layer 117 may be formed of Ti or TiN, or may be formed of a double layer of Ti and TiN.

도 1i를 참조하면, 보조막(117) 및 금속 배선용 도전 물질(115)을 패터닝하여 콘택 플러그(113a) 각각에 접속된 금속 배선(119)이 형성된다. 이 후, 노출된 하드 마스크 패턴(105a)이 식각 공정으로 제거되어 각각의 금속 배선(119)이 전기적으로 격리된다.Referring to FIG. 1I, a metal wiring 119 connected to each of the contact plugs 113a is formed by patterning the auxiliary film 117 and the conductive material 115 for metal wiring. Thereafter, the exposed hard mask pattern 105a is removed by an etching process to electrically isolate each metal wiring 119.

도 1j를 참조하면, 금속 배선(119) 상부에 배선을 형성하기 위한 공정이 더 실시되는 경우, 금속 배선(119)이 형성된 반도체 기판(101) 상에 제2 층간 절연막(121)이 더 형성될 수 있다.Referring to FIG. 1J, when a process for forming wiring on the metal wiring 119 is further performed, a second interlayer insulating layer 121 may be further formed on the semiconductor substrate 101 on which the metal wiring 119 is formed. Can be.

이러한 본 발명은 금속 배선의 형성 공정에 한정되어 적용되는 것이 아니라 콘택홀 및 트렌치 등의 다마신 패턴이 형성된 층간 절연막에 도전 패턴을 형성하는 공정에 적용될 수 있다. The present invention is not limited to the process of forming a metal wiring, but may be applied to a process of forming a conductive pattern in an interlayer insulating film having a damascene pattern such as a contact hole and a trench.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1j는 본 발명에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들.1A to 1J are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

101 : 반도체 기판 103, 121 : 절연막101 semiconductor substrate 103, 121 insulating film

105 : 하드 마스크막 107 : 포토레지스트 패턴105: hard mask film 107: photoresist pattern

105a : 하드 마스크 패턴 109 : 트렌치105a: hard mask pattern 109: trench

111 : 베리어 메탈 113 : 콘택 플러그용 도전물질111: barrier metal 113: conductive material for the contact plug

113a : 콘택 플러그 115a : 금속 배선용 제1 도전막113a: contact plug 115a: first conductive film for metal wiring

115b : 금속 배선용 제2 도전막 115 : 금속 배선용 도전물질115b: second conductive film for metal wiring 115: conductive material for metal wiring

117 : 보조막 119 : 금속 배선117: auxiliary film 119: metal wiring

Claims (10)

반도체 기판상에 층간 절연막 및 하드 마스크 패턴을 형성하는 단계;Forming an interlayer insulating film and a hard mask pattern on the semiconductor substrate; 상기 하드 마스크 패턴을 이용한 식각 공정으로 상기 층간 절연막에 콘택홀을 형성하는 단계;Forming a contact hole in the interlayer insulating layer by an etching process using the hard mask pattern; 상기 층간 절연막 및 상기 하드 마스크 패턴을 포함하는 상기 반도체 기판 상에 상기 콘택홀을 매립할 수 있도록 콘택 플러그용 도전물질을 형성하는 단계; Forming a conductive material for a contact plug to fill the contact hole on the semiconductor substrate including the interlayer insulating layer and the hard mask pattern; 상기 콘택홀 상부가 노출되도록 상기 콘택 플러그용 도전물질을 식각하여 콘택 플러그를 형성하는 단계;Forming a contact plug by etching the conductive material for the contact plug to expose the upper portion of the contact hole; 상기 하드 마스크 패턴 상에 제1 도전막을 형성하는 단계;Forming a first conductive film on the hard mask pattern; 상기 제1 도전막이 상기 콘택 플러그의 표면을 덮을 수 있게 유동성을 가지도록 열처리 공정을 실시하는 단계;Performing a heat treatment process such that the first conductive film has fluidity so as to cover the surface of the contact plug; 상기 제1 도전막 상에 제2 도전막을 형성하는 단계; 및Forming a second conductive film on the first conductive film; And 상기 제2 및 제1 도전막을 패터닝하여 금속 배선을 형성함과 아울러 상기 하드 마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.Patterning the second and first conductive layers to form metal wirings and removing the hard mask patterns. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 동일한 금속을 포함하는 반도체 소자의 제조 방법.The first and the second conductive film is a manufacturing method of a semiconductor device containing the same metal. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 상기 콘택 플러그의 비저항보다 낮은 물질을 포함하는 반도체 소자의 제조 방법.The first and second conductive films may include a material lower than the resistivity of the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막은 화학적 기상 증착(Chemical Vapor Deposition : CVD)방법으로 증착되는 반도체 소자의 제조 방법.The first conductive film is a method of manufacturing a semiconductor device is deposited by a chemical vapor deposition (CVD) method. 제 1 항에 있어서,The method of claim 1, 상기 제2 도전막은 물리적 기상 증착(Physical Vapor Deposition : PVD)방법으로 증착되는 반도체 소자의 제조 방법.The second conductive film is a method of manufacturing a semiconductor device is deposited by a physical vapor deposition (PVD) method. 제 1 항에 있어서,The method of claim 1, 상기 하드 마스크 패턴은 TiN을 포함하는 반도체 소자의 제조 방법.The hard mask pattern is a semiconductor device manufacturing method comprising TiN. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그는 텅스텐을 포함하는 반도체 소자의 제조 방법.And the contact plug comprises tungsten. 제 1 항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 알루미늄을 포함하는 반도체 소자의 제조 방법.The first and the second conductive film is a manufacturing method of a semiconductor device containing aluminum. 제 1 항에 있어서,The method of claim 1, 상기 콘택 플러그 형성 전 상기 콘택홀 표면에 베리어 메탈을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.And forming a barrier metal on a surface of the contact hole before forming the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 제1 도전막 상에 제2 도전막을 형성하는 단계 이후, 상기 제2 도전막 상에 보조막을 형성하는 단계를 더 포함하고,After forming a second conductive film on the first conductive film, further comprising forming an auxiliary film on the second conductive film, 상기 보조막은 상기 금속 배선을 형성함과 아울러 상기 하드 마스크 패턴을 제거하는 단계에서 패터닝되는 반도체 소자의 제조 방법. The auxiliary layer is patterned in the step of forming the metal wiring and removing the hard mask pattern.
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KR20150077546A (en) * 2013-12-27 2015-07-08 삼성전자주식회사 Method for measuring thickness of insulating layer
US11804528B2 (en) 2020-09-11 2023-10-31 Samsung Electronics Co., Ltd. Semiconductor device

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