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KR20090076618A - Semiconductor package device of high fin structure and manufacturing method thereof - Google Patents

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KR20090076618A KR1020080002667A KR20080002667A KR20090076618A KR 20090076618 A KR20090076618 A KR 20090076618A KR 1020080002667 A KR1020080002667 A KR 1020080002667A KR 20080002667 A KR20080002667 A KR 20080002667A KR 20090076618 A KR20090076618 A KR 20090076618A
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Abstract

본 발명의 목적은 하이 핀이면서도 휘어지지 않는 기판을 구비하는 반도체 패키지 장치를 제공하는 것이다. 이러한 목적을 달성하기 위하여 본 발명은, 절연 물질로 구성된 기판 및 상기 기판에 형성되며, 상호간에 전기적으로 격리되며, 상부와 하부가 상기 기판의 외부로 노출된 복수개의 랜드들을 구비하는 반도체 패키지 장치를 제공한다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package device having a substrate which is high fin and which does not bend. In order to achieve the above object, the present invention provides a semiconductor package device having a substrate formed of an insulating material and a plurality of lands formed on the substrate, electrically isolated from each other, and having upper and lower portions exposed to the outside of the substrate. to provide.

Description

하이 핀 구조의 반도체 패키지 장치 및 그 제조 방법{Semiconductor package device with high pins and method thereof}Semiconductor package device with high pin structure and manufacturing method thereof

본 발명은 반도체 칩이 내장된 반도체 패키지 장치에 관한 것으로서, 특히 하이 핀 구조를 갖는 반도체 패키지 장치 및 그 제조 방법에 관한 것이다.  BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package device incorporating a semiconductor chip, and more particularly, to a semiconductor package device having a high fin structure and a manufacturing method thereof.

반도체 패키지 장치는 리드 프레임(Lead Frame)에 구비된 다이 패드(Die Pad)의 상부에 반도체 칩을 탑재하고, 상기 반도체 칩을 상기 리드 프레임의 리드(Lead)들에 와이어 본딩(Wire Bonding)을 한 후에 상기 반도체 칩과 와이어 본딩된 부분을 몰딩(Molding) 수지를 이용하여 밀봉시킴으로써 제조될 수 있다. The semiconductor package apparatus mounts a semiconductor chip on a die pad provided in a lead frame, and wire-bonds the semiconductor chip to leads of the lead frame. Afterwards, the semiconductor chip and the wire bonded portion may be manufactured by sealing using a molding resin.

반도체 패키지 장치의 보급이 증가하면서 반도체 패키지 장치는 점차 하이 핀(High Pin) 구조로 발전되고 있다. 반도체 패키지 장치가 하이 핀 구조로 제조되면서 제조 공정이 복잡해지고 있다. 반도체 패키지 장치의 제조 공정이 복잡하면 생산비용이 증가하고 생산 기간도 길어져서 경쟁력이 떨어진다. 최근에는 하이 핀 구조의 반도체 패키지의 제조 공정을 단순화시키기 위하여 기판에 내열성 테이프(tape)를 접착하여 사용하고 있다. As the popularity of semiconductor package devices increases, semiconductor package devices are gradually developed into high pin structures. As the semiconductor package device is manufactured in a high fin structure, the manufacturing process is complicated. If the manufacturing process of the semiconductor package device is complicated, the production cost increases and the production period is also long, the competitiveness is low. Recently, in order to simplify the manufacturing process of a semiconductor package having a high fin structure, a heat resistant tape is attached to a substrate.

그러나, 상기 내열성 테이프의 경우 고가이고 몰딩 공정 후 상기 테이프를 제거할 때 잔사가 발생하는 문제점이 있고, 와이어 본딩시 테이프의 쿠션에 의해 바운싱(bouncing) 문제가 발생하여 생산 수율이 낮아진다. However, in the case of the heat resistant tape, there is a problem in that a residue occurs when the tape is removed after the molding process, and a bouncing problem occurs due to the cushion of the tape during wire bonding, thereby lowering the production yield.

본 발명의 목적은 하이 핀이면서도 휘어지지 않는 기판을 구비하는 반도체 패키지 장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor package device having a substrate which is high fin and which does not bend.

본 발명의 다른 목적은 하이 핀을 형성하며, 기판이 휘어지지 않게 하는 반도체 패키지 장치의 제조 방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing a semiconductor package device that forms a high fin and prevents the substrate from bending.

상기 목적을 달성하기 위하여 본 발명은,The present invention to achieve the above object,

절연 물질로 구성된 기판 및 상기 기판에 형성되며, 상호간에 전기적으로 격리되며, 상부와 하부가 상기 기판의 외부로 노출된 복수개의 랜드들을 구비하는 반도체 패키지 장치를 제공한다.Provided is a semiconductor package device formed of an insulating material and a plurality of lands formed on the substrate, electrically isolated from each other, and having upper and lower portions exposed to the outside of the substrate.

상기 다른 목적을 달성하기 위하여 본 발명은,In order to achieve the above another object, the present invention,

(a) 절연 물질로 구성된 기판에 도전체로 구성된 복수개의 랜드들을 형성하는 단계 및 (b) 상기 기판의 상부를 몰딩하는 단계를 포함하는 반도체 패키지 장치의 제조 방법을 제공한다.A method of manufacturing a semiconductor package device, the method comprising: (a) forming a plurality of lands of a conductor on a substrate made of an insulating material, and (b) molding an upper portion of the substrate.

이와 같이, 본 발명에 따르면, 기판에서 다이 패드와 복수개의 랜드들의 주위를 에칭하고, 상기 에칭된 부분에 절연 물질을 채운 다음, 상기 절연 물질의 하 부가 노출되도록 기판의 하부를 에칭함으로써, 다이 패드와 복수개의 랜드들을 형성한다. As such, according to the present invention, a die pad is etched around a die pad and a plurality of lands in a substrate, by filling an etched portion with an insulating material, and then etching a lower portion of the substrate to expose the underside of the insulating material. And form a plurality of lands.

이와 같이 간단한 공정으로 하이 핀 구조를 갖는 반도체 패키지 장치를 제조할 수 있다. As described above, a semiconductor package device having a high fin structure can be manufactured by a simple process.

또한, 경성의 절연 물질로 구성된 기판을 사용함으로써 기판이 휘어지지 않아서 반도체 패키지 공정의 생산성이 향상된다. In addition, by using a substrate made of a hard insulating material, the substrate is not bent and the productivity of the semiconductor package process is improved.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 1은 본 발명에 따른 반도체 패키지 장치(101)의 단면도이다. 도 1을 참조하면, 반도체 패키지 장치(101)는 기판(111), 반도체 칩(121), 복수개의 와이어들(131) 및 몰딩 수지(141)를 구비한다. 1 is a cross-sectional view of a semiconductor package device 101 according to the present invention. Referring to FIG. 1, the semiconductor package apparatus 101 includes a substrate 111, a semiconductor chip 121, a plurality of wires 131, and a molding resin 141.

기판(111)은 절연 물질(117)로 구성되며, 기판(111)에는 도전성의 다이 패드(Die Pad) 및 복수개의 랜드(Land)들이 형성된다. 즉, 기판은 별도의 파인 피치(fine pitch)나 보강 회로를 필요치 않는 리드 프레임으로 구성되는 것이 바람직하다. The substrate 111 is made of an insulating material 117, and a conductive die pad and a plurality of lands are formed on the substrate 111. That is, the substrate is preferably composed of a lead frame that does not require a separate fine pitch or reinforcement circuit.

기판(111)의 중앙에는 다이 패드(113)가 형성되고, 다이 패드(113)를 중심으로 복수개의 랜드들(115)이 사방에 형성된다. 복수개의 랜드들(115)은 일정한 형태로 배열된다. 복수개의 랜드들(115)의 배열 형태는 다이 패드(113)에 접착되는 반도체 칩(121)과 복수개의 랜드들(115)이 와이어 본딩(Wire bonding)되기에 적합하도록 형성되고, 또한 기판(111)이 패키징(packaging)되어 반도체 패키지 장치(101)로 완성된 후에 상기 반도체 패키지 장치(101)가 다른 장치에 결합이 용이한 구조로 형성되는 것이 바람직하다. 일반적으로 이러한 용도에 적합한 배열 형태로써 사각형 구조를 사용한다. 복수개의 랜드들(115)은 일반적으로 사각형으로 형성되지만, 경우에 따라서는 다른 장치의 연결 단자와 접착되기에 적합하도록 다른 모양, 예컨대 원형으로 형성될 수도 있다. A die pad 113 is formed in the center of the substrate 111, and a plurality of lands 115 are formed in all directions around the die pad 113. The plurality of lands 115 are arranged in a constant shape. The arrangement form of the plurality of lands 115 is formed to be suitable for wire bonding of the semiconductor chip 121 and the plurality of lands 115 bonded to the die pad 113, and the substrate 111. ) Is packaged and completed as the semiconductor package device 101, the semiconductor package device 101 is preferably formed of a structure that can be easily coupled to other devices. Generally, a rectangular structure is used as an arrangement suitable for this purpose. The plurality of lands 115 are generally formed in a quadrangular shape, but in some cases, may be formed in a different shape, such as a circle, to be suitable for being bonded to a connection terminal of another device.

다이 패드(113)는 반도체 칩(121)이 접착되는 곳으로, 반도체 칩(121)과 동일한 형태, 예컨대 사각형으로 형성된다. 다이 패드(113)는 또한, 반도체 칩(121)의 크기보다 약간 더 크게 형성되며, 복수개의 랜드들(115)보다 훨씬 크게 형성된다. 다이 패드(113)는 복수개의 랜드들(115)과 전기적으로 격리된다. 복수개의 랜드들(115)과 다이 패드(113)는 도전율이 높은 물질로 구성되어야 하지만, 가격이 너무 높으면 생산 비용이 증가하므로, 도전율도 높고 가격이 저렴한 물질, 예컨대 구리로 형성되는 것이 바람직하다.The die pad 113 is where the semiconductor chip 121 is bonded, and is formed in the same shape as the semiconductor chip 121, for example, in a quadrangular shape. The die pad 113 is also formed slightly larger than the size of the semiconductor chip 121 and much larger than the plurality of lands 115. The die pad 113 is electrically isolated from the plurality of lands 115. The plurality of lands 115 and the die pad 113 should be made of a material having a high conductivity, but if the price is too high, the production cost increases, so it is preferable that the lands 115 and the die pad 113 are formed of a material having a high conductivity and a low cost, such as copper.

복수개의 랜드들(115)을 전기적으로 격리시키기 위하여 복수개의 랜드들(115) 사이에 절연 물질(117)이 형성된다. 절연 물질(117)로써 솔더 레지스트(Solder Resist), 포토 솔더 레지스트(Photo Solder Resist) 등의 레진(Resine)이 많이 이용된다. 절연 물질(117)은 접착력을 갖는다. 따라서, 절연 물질(117)은 복수개의 랜드들(115)과 다이 패드(113)에 접착되어 복수개의 랜드들(115)과 다이 패드(113)를 평평하게 고정시킨다. 절연 물질(117)은 경성을 갖기 때문에 기 판(111)은 휘어지지 않는다. An insulating material 117 is formed between the plurality of lands 115 to electrically isolate the plurality of lands 115. As the insulating material 117, a resin such as a solder resist or a photo solder resist is used. Insulating material 117 has adhesion. Accordingly, the insulating material 117 is bonded to the plurality of lands 115 and the die pad 113 to fix the plurality of lands 115 and the die pad 113 flatly. Since the insulating material 117 is hard, the substrate 111 is not bent.

이와 같이, 본 발명의 반도체 패키지 장치(101)의 기판(111)은 단단하기 때문에 반도체 패키지 장치(101)를 제조하는 과정에서 휘어지거나 비틀어지는 현상이 발생하지 않아 반도체 패키지 장치(101)의 생산성이 향상된다. As described above, since the substrate 111 of the semiconductor package apparatus 101 of the present invention is hard, bending or twisting does not occur in the process of manufacturing the semiconductor package apparatus 101, so that the productivity of the semiconductor package apparatus 101 is increased. Is improved.

반도체 칩(121)은 다이 패드(113) 위에 접착제(125)에 의해 접착된다. 반도체 칩(121)의 상부에는 전기 회로가 형성되며, 상기 전기 회로와 복수개의 랜드들(115)을 전기적으로 연결하기 위하여 반도체 칩(121)의 상부의 가장자리에 복수개의 본딩 패드들이 형성된다. 상기 복수개의 본딩 패드들과 복수개의 랜드들(115)은 복수개의 와이어들(131)에 의해 본딩되어 상호 전기적으로 연결된다. 복수개의 본딩 와이어들(131)은 도전율이 높은 골드 또는 알루미늄으로 구성된다. The semiconductor chip 121 is bonded by the adhesive 125 on the die pad 113. An electrical circuit is formed on the semiconductor chip 121, and a plurality of bonding pads are formed on an edge of the upper portion of the semiconductor chip 121 to electrically connect the electrical circuit and the plurality of lands 115. The plurality of bonding pads and the plurality of lands 115 are bonded by a plurality of wires 131 and electrically connected to each other. The plurality of bonding wires 131 are made of gold or aluminum with high conductivity.

몰딩 수지(141)는 반도체 칩(121)과 복수개의 본딩 와이어들(131)을 포함하여 기판(111)의 상부를 밀봉한다. 몰딩 수지(141)에 의해 반도체 칩(121)과 복수개의 본딩 와이어들(131)은 외부 환경으로부터 보호된다.The molding resin 141 includes the semiconductor chip 121 and the plurality of bonding wires 131 to seal the upper portion of the substrate 111. The semiconductor chip 121 and the plurality of bonding wires 131 are protected from the external environment by the molding resin 141.

도 2 내지도 5는 본 발명에 따른 반도체 패키지의 제조 방법의 일 실시예를 설명하기 위한 단면도들이다.2 to 5 are cross-sectional views illustrating an embodiment of a method of manufacturing a semiconductor package according to the present invention.

도 2는 기판(111)의단면도이다. 기판(111)은 도전율이 높고 가격이 저렴한 물질, 예컨대 구리로 구성되는 것이 바람직하다. 2 is a cross-sectional view of the substrate 111. The substrate 111 is preferably made of a material having high conductivity and low cost, such as copper.

도 3a는 도 2의 기판(111)의상부의 일부를 에칭한 상태의 단면도이다. 도 3a를 참조하면, 기판(111)에서 복수개의 랜드들(115)과 다이 패드(113)가형성될 부분의 주위를 특정 깊이로 에칭한다. 에칭된 곳에는 복수개의 홀(hole)(골)들(311) 이 형성된다. 3A is a cross-sectional view of a state in which a portion of the upper portion of the substrate 111 of FIG. 2 is etched. Referring to FIG. 3A, a plurality of lands 115 and a die pad 113 are etched around a portion of the substrate 111 to a specific depth. In the etched place, a plurality of holes (bones) 311 are formed.

도 3b는 도 3a에 도시된 기판(111)의 평면도이다. 도 3b를 참조하면, 기판(111)을 패터닝(patterning)하여 복수개의 랜드들(115)이 형성될 부분과 다이 패드(113)가 형성될 부분을 구분하고, 그 나머지 부분은 모두 에칭한다. 기판(111)을 에칭하는 방법은 기존의 에칭 기술을 이용한다. 3B is a plan view of the substrate 111 shown in FIG. 3A. Referring to FIG. 3B, the substrate 111 is patterned to distinguish a portion where the plurality of lands 115 are to be formed from a portion where the die pad 113 is to be formed, and all other portions are etched. The method of etching the substrate 111 uses a conventional etching technique.

도 4a는 도 3a의 에칭된 부분에 절연 물질(117)이 채워진 기판(111)의 단면도이고, 도 4b는 도 3a에 도시된 기판(111)의 평면도이다. 도 4a 및 도 4b를 참조하면, 도 3a에 도시된 기판(111)의 에칭된 부분을 절연 물질(117), 예컨대 솔더 레지스트, 포토 솔더 레지스트와 같은 레진으로 채운다. 이 때, 기판(111)의상부가 평평해지도록 에칭된 부분을 채운다. 절연 물질(117)은 접착력을 갖는다. 따라서, 절연 물질(117)은 복수개의 랜드들(115)과 다이 패드(113)에 접착되어 복수개의 랜드들(115)과 다이 패드(113)를 평평하게 고정시킨다.4A is a cross-sectional view of the substrate 111 filled with the insulating material 117 in the etched portion of FIG. 3A, and FIG. 4B is a plan view of the substrate 111 shown in FIG. 3A. 4A and 4B, the etched portion of the substrate 111 shown in FIG. 3A is filled with a resin such as an insulating material 117, such as solder resist, photo solder resist. At this time, the etched portion is filled so that the upper portion of the substrate 111 becomes flat. Insulating material 117 has adhesion. Accordingly, the insulating material 117 is bonded to the plurality of lands 115 and the die pad 113 to fix the plurality of lands 115 and the die pad 113 flatly.

도 5는 도 4a에 도시된 기판(111)의 하부를 에칭한 상태의 단면도이다. 도 5를 참조하면, 기판(111)의 하부를 에칭하여 기판(111)에 채워진 절연 물질(117)이 외부로 노출될 때까지 기판(111)의 하부를 제거한다. 따라서, 복수개의 랜드들(115)이 형성되고, 상기 복수개의 랜드들(115)은 절연 물질(117)에 의해 상호간에 전기적으로 격리되고, 다이 패드(113)와도 전기적으로 격리된다.FIG. 5 is a cross-sectional view of the lower portion of the substrate 111 illustrated in FIG. 4A etched. Referring to FIG. 5, the lower portion of the substrate 111 is removed by etching the lower portion of the substrate 111 until the insulating material 117 filled in the substrate 111 is exposed to the outside. Accordingly, a plurality of lands 115 are formed, and the plurality of lands 115 are electrically isolated from each other by the insulating material 117, and also electrically isolated from the die pad 113.

도 6은 기판(111) 위에 반도체 칩(121)이 접착된 상태의 단면도이다. 도 6을 참조하면, 기판(111)의 상부에 형성된 다이 패드(113)에 반도체 칩(121)을 접착한다. 반도체 칩(121)을 다이 패드(113)에 접착하기 위하여 반도체 칩(121)의 배 면에 접착제, 예컨대 에폭시를 묻혀서 다이 패드(113) 위에 올려놓는다. 6 is a cross-sectional view of the semiconductor chip 121 bonded to the substrate 111. Referring to FIG. 6, the semiconductor chip 121 is bonded to the die pad 113 formed on the substrate 111. In order to bond the semiconductor chip 121 to the die pad 113, an adhesive, for example, epoxy is applied to the back surface of the semiconductor chip 121 and placed on the die pad 113.

도 7은 반도체 칩(121)과 복수개의 랜드들(115)이 와이어 본딩된 상태의 단면도이다. 도 7을 참조하면, 본딩 장비를 이용하여 반도체 칩(121)과 복수개의 랜드들(115)을 복수개의 와이어들(131)로 본딩한다. 7 is a cross-sectional view of the semiconductor chip 121 and the plurality of lands 115 in a wire bonded state. Referring to FIG. 7, the semiconductor chip 121 and the plurality of lands 115 are bonded to the plurality of wires 131 using bonding equipment.

마지막으로, 반도체 칩(121)과 복수개의 랜드들(115)을 포함하여 기판(111)의 상부를 몰딩 수지(141)로 밀봉하면 도 1과 같은 반도체 패키지 장치(101)가 완성된다.Finally, the semiconductor package apparatus 101 as shown in FIG. 1 is completed when the upper portion of the substrate 111 including the semiconductor chip 121 and the plurality of lands 115 is sealed with the molding resin 141.

이와 같이, 기판(111) 제조 공정에서 기판(111)의 하부를 에칭함으로써, 복수개의 랜드들(115)은 절연 물질(117)에 의해 상호간에 전기적으로 격리되고, 다이 패드(113)와도 전기적으로 격리된다. As such, by etching the lower portion of the substrate 111 in the process of manufacturing the substrate 111, the plurality of lands 115 are electrically isolated from each other by the insulating material 117, and also electrically from the die pad 113. It is isolated.

도 8 내지도 13은 본 발명에 따른 반도체 패키지의 제조 방법의 다른 실시예를 설명하기 위한 단면도들이다.8 to 13 are cross-sectional views illustrating another embodiment of a method of manufacturing a semiconductor package according to the present invention.

도 8은 기판(111)의단면도이다. 기판(111)은 도전율이 높은 물질, 예컨대 구리로 구성되는 것이 바람직하다. 8 is a cross-sectional view of the substrate 111. The substrate 111 is preferably made of a high conductivity material, such as copper.

도 9a는 도 8의 기판(111)의상부의 일부를 에칭한 상태의 단면도이다. 도 9a를 참조하면, 기판(111)에서 복수개의 랜드들(115)과 다이 패드(113)가형성될 부분의 주위를 특정 깊이로 에칭한다. 에칭된 부분에는 복수개의 홀(골)들(911)이 생성된다. 9A is a cross-sectional view of a state in which a portion of the upper portion of the substrate 111 of FIG. 8 is etched. Referring to FIG. 9A, the plurality of lands 115 and the die pad 113 may be etched to a specific depth in the substrate 111. A plurality of holes 911 are created in the etched portion.

도 9b는 도 9a에 도시된 기판(111)의 평면도이다. 도 9b를 참조하면, 기판(111)을 패터닝하여 복수개의 랜드들(115)이 형성될 부분과 다이 패드(113)가 형 성될 부분을 구분하고, 그 나머지 부분은 모두 에칭한다. 기판(111)을 에칭하는 방법은 기존의 에칭 기술을 이용한다. FIG. 9B is a plan view of the substrate 111 shown in FIG. 9A. Referring to FIG. 9B, the substrate 111 is patterned to distinguish a portion where the plurality of lands 115 are to be formed from a portion where the die pad 113 is to be formed, and the remaining portions are etched. The method of etching the substrate 111 uses a conventional etching technique.

도 10a는 도 9a의 에칭된 부분에 절연 물질(117)이 채워진 기판(111)의 단면도이고, 도 10b는 도 10a에 도시된 기판(111)의 평면도이다. 도 10a 및 도 10b를 참조하면, 도 8a에 도시된 기판(111)의 에칭된 부분을 절연 물질(117), 예컨대 솔더 레지스트, 포토 솔더 레지스트와 같은 레진으로 채운다. 이 때, 기판(111)의 상부가 평평해지도록 에칭된 부분을 채운다. 절연 물질(117)은 접착력을 갖는다. 따라서, 절연 물질(117)은 복수개의 랜드들(115)과 다이 패드(113)에 접착되어 복수개의 랜드들(115)과 다이 패드(113)를 평평하게 고정시킨다.FIG. 10A is a cross-sectional view of the substrate 111 filled with an insulating material 117 in the etched portion of FIG. 9A, and FIG. 10B is a plan view of the substrate 111 shown in FIG. 10A. 10A and 10B, the etched portion of the substrate 111 shown in FIG. 8A is filled with a resin such as an insulating material 117, such as solder resist, photo solder resist. At this time, the etched portion is filled so that the upper portion of the substrate 111 becomes flat. Insulating material 117 has adhesion. Accordingly, the insulating material 117 is bonded to the plurality of lands 115 and the die pad 113 to fix the plurality of lands 115 and the die pad 113 flatly.

도 11은 기판(111) 위에 반도체 칩(121)이 접착된 상태의 단면도이다. 도 11을 참조하면, 기판(111)의 상부의 다이 패드(113)에 반도체 칩(121)을 접착한다. 반도체 칩(121)을 다이 패드(113)에 접착하기 위하여 반도체 칩(121)의 배면에 접착제, 예컨대 에폭시를 묻혀서 다이 패드(113) 위에 올려놓는다. 11 is a cross-sectional view of the semiconductor chip 121 bonded to the substrate 111. Referring to FIG. 11, the semiconductor chip 121 is adhered to the die pad 113 on the upper portion of the substrate 111. In order to bond the semiconductor chip 121 to the die pad 113, an adhesive, for example, epoxy is applied to the back surface of the semiconductor chip 121 and placed on the die pad 113.

도 12는 반도체 칩(121)과 복수개의 랜드들(115)이 와이어 본딩된 상태의 단면도이다. 도 12를 참조하면, 본딩 장비를 이용하여 반도체 칩(121)과 복수개의 랜드들(115)을 와이어 본딩한다. 12 is a cross-sectional view illustrating a state in which the semiconductor chip 121 and the plurality of lands 115 are wire bonded. Referring to FIG. 12, the semiconductor chip 121 and the plurality of lands 115 are wire bonded using the bonding equipment.

도 13은 기판(111)의상부가 몰딩된 상태의 단면도이다. 도 13을 참조하면, 반도체 칩(121)과 복수개의 랜드들(115)을 포함하여 기판(111) 위를 몰딩 수지(141)로 몰딩한다. FIG. 13 is a cross-sectional view of an upper portion of the substrate 111 molded. Referring to FIG. 13, the semiconductor chip 121 and the plurality of lands 115 are included and molded on the substrate 111 with the molding resin 141.

마지막으로, 기판(111)의 하부를 에칭하여 기판(111)에 채워진 절연 물 질(117)의 하부가 외부로 노출되도록 기판(111)의 하부의 일부를 제거하면 도 1과 같은 반도체 패키지 장치(101)가 완성된다. Finally, when the lower portion of the substrate 111 is removed by etching the lower portion of the substrate 111 so that the lower portion of the insulating material 117 filled in the substrate 111 is exposed to the outside. 101) is completed.

이와 같이, 패키징 공정에서 기판(111)의 하부를 에칭함으로써, 복수개의 랜드들(115)은 절연 물질(117)에 의해 상호간에 전기적으로 격리되고, 다이 패드(113)와도 전기적으로 격리된다. As such, by etching the lower portion of the substrate 111 in the packaging process, the plurality of lands 115 are electrically isolated from each other by the insulating material 117 and also electrically isolated from the die pad 113.

본 발명은 도면에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 본 발명에 따른 반도체 패키지 장치의 단면도이다.1 is a cross-sectional view of a semiconductor package device according to the present invention.

도 2는 기판의 단면도이다.2 is a cross-sectional view of the substrate.

도 3a는 도 2의 기판의 상부의 일부를 에칭한 상태의 단면도이다.3A is a cross-sectional view of a portion of an upper portion of the substrate of FIG. 2 etched.

도 3b는 도 3a에 도시된 기판의 평면도이다.3B is a plan view of the substrate shown in FIG. 3A.

도 4a는 도 3a의 에칭된 부분에 절연 물질이 채워진 기판의 단면도이다. 4A is a cross-sectional view of a substrate filled with an insulating material in the etched portion of FIG. 3A.

도 4b는 도 3a에 도시된 기판의 평면도이다.4B is a plan view of the substrate shown in FIG. 3A.

도 5는 도 4a에 도시된 기판의 하부를 에칭한 상태의 단면도이다.FIG. 5 is a cross-sectional view of the lower portion of the substrate illustrated in FIG. 4A etched.

도 6은 기판 위에 반도체 칩이 접착된 상태의 단면도이다.6 is a cross-sectional view of a semiconductor chip bonded to a substrate.

도 7은 반도체 칩과 복수개의 랜드들이 와이어 본딩된 상태의 단면도이다.7 is a cross-sectional view of a semiconductor chip and a plurality of lands in a wire bonded state.

도 8은 기판의 단면도이다.8 is a cross-sectional view of the substrate.

도 9a는 도 8의 기판의 상부의 일부를 에칭한 상태의 단면도이다.FIG. 9A is a cross-sectional view of a portion of an upper portion of the substrate of FIG. 8 etched. FIG.

도 9b는 도 9a에 도시된 기판의 평면도이다.FIG. 9B is a plan view of the substrate shown in FIG. 9A.

도 10a는 도 9a의 에칭된 부분에 절연 물질이 채워진 기판의 단면도이다.10A is a cross-sectional view of a substrate filled with an insulating material in the etched portion of FIG. 9A.

도 10b는 도 10a에 도시된 기판의 평면도이다.FIG. 10B is a plan view of the substrate shown in FIG. 10A.

도 11은 기판 위에 반도체 칩이 장착된 상태의 단면도이다.11 is a cross-sectional view of a semiconductor chip mounted on a substrate.

도 12는 반도체 칩과 복수새의 랜드들이 와이어 본딩된 상태의 단면도이다. 12 is a cross-sectional view of a state in which a semiconductor chip and a plurality of lands are wire bonded.

도 13은 기판의 상부가 몰딩된 상태의 단면도이다.13 is a cross-sectional view of a state where an upper portion of the substrate is molded.

기판을 몰딩한 상태의 단면도이다.It is sectional drawing of the state which molded the board | substrate.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

101; 반도체 패키지 장치, 111; 기판101; A semiconductor package device 111; Board

113; 다이 패드, 115; 복수개의 랜드들113; Die pad, 115; Multiple lands

117; 절연 물질, 121; 반도체 칩117; Insulating material, 121; Semiconductor chip

125; 접착제, 131; 본딩 와이어들125; Adhesive, 131; Bonding wires

141; 몰딩 수지141; Molding resin

Claims (11)

절연 물질로 구성된 기판 및A substrate made of an insulating material and 상기 기판에 형성되며, 상호간에 전기적으로 격리되며, 상부와 하부가 상기 기판의 외부로 노출된 복수개의 랜드들을 구비하고, 상기 랜드들은 절연 물질로 인하여 독립된 랜드를 형성하는 것을 특징으로 하는 반도체 패키지 장치.And a plurality of lands formed on the substrate, electrically isolated from each other, and having upper and lower portions exposed to the outside of the substrate, wherein the lands form independent lands due to an insulating material. . 제1항에 있어서, 상기 절연 물질은 레진인 것을 특징으로 하는 반도체 패키지 장치.The semiconductor package device of claim 1, wherein the insulating material is a resin. 제1항에 있어서, 상기 복수개의 랜드들은 구리로 형성된 것을 특징으로 하는 반도체 패키지 장치.The semiconductor package device of claim 1, wherein the plurality of lands are formed of copper. 제1항에 있어서, The method of claim 1, 상기 기판에 형성된 다이 패드A die pad formed on the substrate 상기 다이 패드에 접착된 반도체 칩A semiconductor chip bonded to the die pad 상기 반도체 칩과 상기 복수개의 랜드들을 연결하는 복수개의 와이어들 및A plurality of wires connecting the semiconductor chip and the plurality of lands; 상기 기판의 상부와 상기 복수개의 와이어들 및 상기 반도체 칩을 밀봉하는 몰딩 수지를 구비하는 것을 특징으로 하는 반도체 패키지 장치.And a molding resin sealing an upper portion of the substrate, the plurality of wires, and the semiconductor chip. (a) 절연 물질로 구성된 기판에 도전체로 구성된 복수개의 랜드들을 형성하는 단계 및(a) forming a plurality of lands of conductors on a substrate of an insulating material, and (b) 상기 기판의 상부를 몰딩하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법.(b) molding the upper portion of the substrate. 제5항에 있어서, 상기 (a) 단계는The method of claim 5, wherein step (a) (a-1) 상기 기판에 복수개의 랜드들의 위치를 설정하고 상기 복수개의 랜드들의 주위를 특정 깊이로 에칭하는 단계 (a-1) positioning the plurality of lands on the substrate and etching the surroundings of the plurality of lands to a specific depth (a-2) 상기 에칭된 곳에 절연 물질을 채우는 단계 및(a-2) filling an insulating material in the etched place; and (a-3) 상기 기판의 하부를 제거하여 상기 절연 물질의 하부를 상기 기판의 외부로 노출시킴으로써 상호 격리된 상기 복수개의 랜드들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법.(a-3) forming the plurality of lands isolated from each other by removing a lower portion of the substrate to expose a lower portion of the insulating material to the outside of the substrate. 제6항에 있어서, 상기 (a-3) 단계에서 상기 기판의 하부를 제거하기 위하여 상기 기판의 하부를 에칭하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법.The method of claim 6, wherein the lower part of the substrate is etched to remove the lower part of the substrate in the step (a-3). 제5항에 있어서, 상기 (b) 단계는The method of claim 5, wherein step (b) (b-1) 상기 기판의 상부에 반도체 칩을 접착하는 단계(b-1) adhering a semiconductor chip on the substrate; (b-2) 상기 반도체 칩과 상기 복수개의 랜드들을 와이어로 본딩하는 단계 및(b-2) bonding the semiconductor chip and the plurality of lands with wires; (b-3) 상기 기판의 상부를 몰딩 수지로 밀봉하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법. (b-3) sealing the upper part of the substrate with a molding resin. 제5항에 있어서, 상기 (a) 단계는The method of claim 5, wherein step (a) (a-1) 상기 기판에 복수개의 랜드들의 위치를 설정하고 상기 복수개의 랜드들의 주변을 특정 깊이로 에칭하는 단계 및(a-1) positioning the plurality of lands on the substrate and etching the periphery of the plurality of lands to a specific depth; and (a-2) 상기 에칭된 곳에 절연 물질을 채우서 상기 복수개의 랜드들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법.(a-2) forming the plurality of lands by filling an insulating material on the etched portion. 제5항에 있어서, 상기 (b) 단계는The method of claim 5, wherein step (b) (b-1) 상기 기판의 상부에 반도체 칩을 접착하는 단계(b-1) adhering a semiconductor chip on the substrate; (b-2) 상기 반도체 칩과 상기 복수개의 랜드들을 와이어로 본딩하는 단계(b-2) bonding the semiconductor chip and the plurality of lands with wires (b-3) 상기 기판의 상부를 몰딩 수지로 밀봉하는 단계 및(b-3) sealing the upper portion of the substrate with a molding resin; and (b-4) 상기 기판의 하부를 제거하여 상기 절연 물질의 하부를 상기 기판의 외부로 노출시킴으로써 상기 복수개의 랜드들을 상호 격리시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법. (b-4) removing the lower portion of the substrate to expose the lower portion of the insulating material to the outside of the substrate to insulate the plurality of lands from each other. 제10항에 있어서, 상기 (b-4) 단계에서 상기 기판의 하부를 제거하기 위하여 상기 기판의 하부를 에칭하는 것을 특징으로 하는 반도체 패키지 장치의 제조 방법.The method of claim 10, wherein the lower part of the substrate is etched to remove the lower part of the substrate in the step (b-4).
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