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KR20090075107A - Voltage distribution circuit - Google Patents

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KR20090075107A
KR20090075107A KR1020080000879A KR20080000879A KR20090075107A KR 20090075107 A KR20090075107 A KR 20090075107A KR 1020080000879 A KR1020080000879 A KR 1020080000879A KR 20080000879 A KR20080000879 A KR 20080000879A KR 20090075107 A KR20090075107 A KR 20090075107A
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power supply
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김성묵
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주식회사 하이닉스반도체
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Abstract

본 발명은 전원전압을 전압 분배하여 제1 분배전압을 생성하는 제1 전압 분배부; 전원전압을 전압 분배하여 제2 분배전압을 생성하는 제2 전압 분배부; 및 상기 제1 및 제2 분배전압을 평균하여 출력분배전압을 생성하는 전압 평균부를 포함하는 전압 분배 회로를 제공한다.According to an embodiment of the present invention, there is provided a first voltage divider configured to divide a power supply voltage to generate a first divided voltage; A second voltage divider configured to divide the power supply voltage to generate a second divided voltage; And a voltage average unit configured to average the first and second divided voltages to generate an output divided voltage.

Description

전압 분배 회로 {Voltage Dividing Circuit}Voltage Dividing Circuit

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 구체적으로는 저항소자 및 MOS 트랜지스터를 이용하여 복수의 분배전압을 생성하고, 생성된 분배전압을 평균하여 PVT 특성 변화에도 안정적인 분배전압을 생성할 수 있도록 한 전압 분배 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to generate a plurality of distribution voltages using a resistor and a MOS transistor, and to average the generated distribution voltages so as to generate stable distribution voltages even with changes in PVT characteristics. It relates to a voltage distribution circuit.

일반적으로 반도체 메모리 장치는 내부전압을 생성하거나, 기준전압을 생성하기 위한 전압 분배 회로를 구비한다.In general, a semiconductor memory device includes a voltage divider circuit for generating an internal voltage or a reference voltage.

종래의 전압 분배 회로는 또 1a 및 도 1b에 도시된 바와 같이, 저항소자(R11, R12, R13) 또는 NMOS 트랜지스터(N11, N12, N13)로 구성되어, 전원전압(VDD)을 전압 분배하여 분배전압(out11, out12, out13, out14)을 생성한다.The conventional voltage divider circuit further includes resistor elements R11, R12, and R13 or NMOS transistors N11, N12, and N13, as shown in FIGS. 1A and 1B, to divide the power supply voltage VDD by voltage distribution. Generate voltages out11, out12, out13, and out14.

보다 구체적으로, 도 1a를 통해서 생성되는 분배전압(out11, out12)은 저항소자(R11, R12, R13)의 저항값의 비에 의해 전압 분배되어, 각각

Figure 112008000526522-PAT00001
및
Figure 112008000526522-PAT00002
로 생성된 다.More specifically, the divided voltages out11 and out12 generated through FIG. 1A are divided by the ratio of the resistance values of the resistors R11, R12, and R13, respectively.
Figure 112008000526522-PAT00001
And
Figure 112008000526522-PAT00002
Is generated.

또한, 도 1b를 통해서 생성되는 분배전압(out13, out14)은 NMOS 트랜지스터(N11, N12, N13)의 턴온저항값의 비에 의해 전압 분배되어, 각각

Figure 112008000526522-PAT00003
및
Figure 112008000526522-PAT00004
로 생성된다. 여기서, RN11, RN12 및 RN13은 가변저항으로 동작하는 NMOS 트랜지스터(N11, N12, N13)의 턴온저항값이다.Further, the divided voltages out13 and out14 generated through FIG. 1B are divided by the ratio of the turn-on resistance values of the NMOS transistors N11, N12, and N13, respectively.
Figure 112008000526522-PAT00003
And
Figure 112008000526522-PAT00004
Is generated. Where R N11 and R N12 And R N13 are turn-on resistance values of the NMOS transistors N11, N12, and N13 operating as variable resistors.

종래의 전압 분배 회로는 저항소자의 저항값 또는 MOS 트랜지스터의 턴온저항값에 의해 분배전압을 생성한다. 그런데 저항소자의 저항값 또는 MOS 트랜지스터의 턴온저항값은 PVT 특성 변화에 따라 변경되므로, 전압 분배 회로에서 생성된 분배전압의 레벨이 설계 당시 예측된 분배전압의 레벨과 큰 차이를 나타내는 경우가 발생한다.A conventional voltage divider circuit generates a divider voltage by a resistance value of a resistance element or a turn-on resistance value of a MOS transistor. However, since the resistance value of the resistance element or the turn-on resistance value of the MOS transistor is changed according to the PVT characteristic change, the level of the divided voltage generated in the voltage divider circuit has a large difference from the level of the divided voltage predicted at the time of design. .

따라서, 본 발명은 저항소자 및 MOS 트랜지스터를 이용하여 복수의 분배전압을 생성하고, 생성된 분배전압을 평균하여 출력함으로써, PVT 특성 변화에 안정적인 분배전압을 생성할 수 있는 전압 분배 회로를 개시한다.Accordingly, the present invention discloses a voltage divider circuit that can generate a plurality of divider voltages using a resistance element and a MOS transistor, and averagely output the generated divider voltages, thereby generating a divider voltage stable to PVT characteristic changes.

이를 위해 본 발명은 전원전압을 전압 분배하여 제1 분배전압을 생성하는 제1 전압 분배부; 전원전압을 전압 분배하여 제2 분배전압을 생성하는 제2 전압 분배부; 및 상기 제1 및 제2 분배전압을 평균하여 출력분배전압을 생성하는 전압 평균부를 포함하는 전압 분배 회로를 개시한다.To this end, the present invention includes a first voltage divider configured to divide the power supply voltage to generate a first divided voltage; A second voltage divider configured to divide the power supply voltage to generate a second divided voltage; And a voltage averager configured to average the first and second divided voltages to generate an output divided voltage.

본 발명에서, 상기 제1 전압 분배부는 전원전압단과 제1 노드 사이에 연결되는 제1 저항소자; 및 상기 제1 노드와 접지단 사이에 연결되는 제2 저항소자를 포함하는 것이 바람직하다.In the present invention, the first voltage divider includes: a first resistor connected between a power supply voltage terminal and a first node; And a second resistance element connected between the first node and the ground terminal.

본 발명에서, 상기 제2 전압 분배부는 전원전압단과 제2 노드 사이에 연결되는 제3 저항소자; 및 상기 제2 노드와 접지단 사이에 연결되는 제4 저항소자를 포함하는 것이 바람직하다.In the present invention, the second voltage divider may include: a third resistor connected between the power supply voltage terminal and the second node; And a fourth resistor connected between the second node and the ground terminal.

본 발명에서, 상기 제1 저항소자와 상기 제3 저항소자의 저항값이 동일하고, 상기 제2 저항소자와 상기 제4 저항소자의 저항값이 동일한 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the resistance values of the first resistance element and the third resistance element are the same, and the resistance values of the second resistance element and the fourth resistance element are the same.

본 발명에서, 상기 제1 전압 분배부는 전원전압단과 제1 노드 사이에 연결되는 제1 MOS 트랜지스터; 및 상기 제1 노드와 접지단 사이에 연결되는 제2 MOS 트랜지스터를 포함하는 것이 바람직하다.In an embodiment, the first voltage divider may include: a first MOS transistor connected between a power supply voltage terminal and a first node; And a second MOS transistor connected between the first node and a ground terminal.

본 발명에서, 상기 제2 전압 분배부는 전원전압단과 제2 노드 사이에 연결되는 제3 MOS 트랜지스터; 및 상기 제2 노드와 접지단 사이에 연결되는 제4 MOS 트랜지스터를 포함하는 것이 바람직하다.In an embodiment, the second voltage divider may include: a third MOS transistor connected between a power supply voltage terminal and a second node; And a fourth MOS transistor connected between the second node and a ground terminal.

본 발명에서, 상기 제1 MOS 트랜지스터와 상기 제3 MOS 트랜지스터의 턴온저항값이 동일하고, 상기 제2 MOS 트랜지스터와 상기 제4 MOS 트랜지스터의 턴온저항값이 동일한 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the turn-on resistance values of the first MOS transistor and the third MOS transistor are the same, and the turn-on resistance values of the second MOS transistor and the fourth MOS transistor are the same.

본 발명에서, 상기 제1 내지 제4 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the first to fourth MOS transistors are NMOS transistors.

본 발명에서, 상기 전압 평균부는 상기 제1 노드와 제3 노드 사이에 연결되는 제5 저항소자; 및 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제6 저항소자를 포함하는 것이 바람직하다.In the present invention, the voltage average unit may include a fifth resistor connected between the first node and a third node; And a sixth resistor device connected between the second node and the third node.

본 발명에서, 상기 제5 저항소자와 상기 제6 저항소자의 저항값이 동일한 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the resistance values of the fifth resistor element and the sixth resistor element are the same.

또한 본 발명은 직렬로 연결된 다수의 저항소자로 구성된 제1 저항부; 직렬 로 연결된 다수의 저항소자로 구성된 제2 저항부; 및 상기 제1 저항부의 제1 노드와 상기 제2 저항부의 제2 노드 사이에 직렬 연결된 다수의 저항소자로 구성된 제3 저항부를 포함하는 전압 분배 회로를 개시한다.In addition, the present invention comprises a first resistor unit consisting of a plurality of resistance elements connected in series; A second resistor unit comprising a plurality of resistors connected in series; And a third resistor unit including a plurality of resistors connected in series between a first node of the first resistor unit and a second node of the second resistor unit.

본 발명에서, 상기 제1 저항부 및 상기 제2 저항부는 동일한 저항소자로 구성되는 것이 바람직하다.In the present invention, the first resistor portion and the second resistor portion is preferably composed of the same resistance element.

본 발명에서, 상기 제1 저항부는 전원전압단과 상기 제1 노드 사이에 연결되는 제1 저항소자; 및 상기 제1 노드와 접지단 사이에 연결되는 제2 저항소자를 포함하는 것이 바람직하다.In the present invention, the first resistor unit may include a first resistor connected between a power supply voltage terminal and the first node; And a second resistance element connected between the first node and the ground terminal.

본 발명에서, 상기 제2 저항부는 전원전압단과 상기 제2 노드 사이에 연결되는 제3 저항소자; 및 상기 제2 노드와 접지단 사이에 연결되는 제4 저항소자를 포함하는 것이 바람직하다.In the present invention, the second resistor unit includes a third resistor connected between a power supply voltage terminal and the second node; And a fourth resistor connected between the second node and the ground terminal.

본 발명에서, 상기 제1 저항부 및 상기 제2 저항부는 동일한 MOS 트랜지스터로 구성되는 것이 바람직하다.In the present invention, the first resistor portion and the second resistor portion are preferably composed of the same MOS transistor.

본 발명에서, 상기 제1 저항부는 전원전압단과 상기 제1 노드 사이에 연결되는 제1 MOS 트랜지스터; 및 상기 제1 노드와 접지단 사이에 연결되는 제2 MOS 트랜지스터를 포함하는 것이 바람직하다.In an embodiment, the first resistor unit may include: a first MOS transistor connected between a power supply voltage terminal and the first node; And a second MOS transistor connected between the first node and a ground terminal.

본 발명에서, 상기 제2 저항부는 전원전압단과 상기 제2 노드 사이에 연결되는 제3 MOS 트랜지스터; 및 상기 제2 노드와 접지단 사이에 연결되는 제4 MOS 트랜지스터를 포함하는 것이 바람직하다.In an embodiment, the second resistor unit may include a third MOS transistor connected between a power supply voltage terminal and the second node; And a fourth MOS transistor connected between the second node and a ground terminal.

본 발명에서, 상기 제1 내지 제4 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the first to fourth MOS transistors are NMOS transistors.

본 발명에서, 상기 제3 저항부는 동일한 저항소자로 구성되는 것이 바람직하다.In the present invention, the third resistor portion is preferably composed of the same resistance element.

본 발명에서, 상기 제3 저항부는 상기 제1 노드와 제3 노드 사이에 연결되는 제5 저항소자; 및 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제6 저항소자를 포함하는 것이 바람직하다.In the present invention, the third resistor unit includes a fifth resistor connected between the first node and the third node; And a sixth resistor device connected between the second node and the third node.

도 2는 본 발명에 따른 전압 분배 회로의 개략적인 구성을 도시한 블럭도이다.2 is a block diagram showing a schematic configuration of a voltage distribution circuit according to the present invention.

도 2에 도시된 바와 같이, 본 발명의 전압 분배 회로는 전원전압(VDD)을 전압 분배하여 제1 분배전압(out21) 및 제2 분배전압(out22)을 생성하는 제1 전압 분배부(10)와, 전원전압(VDD)을 전압 분배하여 제3 분배전압(out23) 및 제4 분배전압(out24)을 생성하는 제2 전압 분배부(12)와, 제1 분배전압(out21) 및 제3 분배전압(out23)을 평균하여 제1 출력분배전압(OUT1)을 생성하는 제1 전압 평균부(20)와, 제2 분배전압(out22) 및 제4 분배전압(out24)을 평균하여 제2 출력분배전압(OUT2)을 생성하는 제2 전압 평균부(22)로 구성된다. 여기서, 제1 전압 분배부(10)와 제2 전압 분배부(12)는 저항소자 또는 NMOS 트랜지스터를 구비하는 동일한 구성이다.As shown in FIG. 2, the voltage divider circuit of the present invention divides the power supply voltage VDD to generate a first divided voltage out21 and a second divided voltage out22. And a second voltage divider 12 that divides the power supply voltage VDD to generate a third divided voltage out23 and a fourth divided voltage out24, and a first divided voltage out21 and a third divided voltage. The second output distribution is obtained by averaging the first voltage average unit 20 that averages the voltage out23 to generate the first output divided voltage OUT1, the second divided voltage out22, and the fourth divided voltage out24. The second voltage average unit 22 generates a voltage OUT2. Here, the first voltage divider 10 and the second voltage divider 12 have the same configuration including a resistor or an NMOS transistor.

도 3은 본 발명의 제1 실시예에 따른 전압 분배 회로의 회로도이다.3 is a circuit diagram of a voltage distribution circuit according to a first embodiment of the present invention.

도 3에 도시된 바와 같이, 본 실시예에 따른 전압 분배 회로는 제1 전압 분 배부(10A)와, 제2 전압 분배부(12A)와, 제1 전압 평균부(20A) 및 제2 전압 평균부(22A)로 구성된다.As shown in FIG. 3, the voltage divider circuit according to the present embodiment includes a first voltage divider 10A, a second voltage divider 12A, a first voltage average 20A, and a second voltage average. It consists of a part 22A.

제1 전압 분배부(10A)는 도 3을 참고하면, 전원전압단(VDD)과 노드(nd21) 사이에 연결되는 제1 저항소자(R21)와, 노드(nd21)와 노드(nd22) 사이에 연결되는 제2 저항소자(R22) 및 노드(nd22)와 접지단(VSS) 사이에 연결되는 제3 저항소자(R23)로 구성된다. 제1 전압 분배부(10A)는 제1 내지 제3 저항소자(R21, R22, R23)의 저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 노드(nd21)로 제1 분배전압(out21A)을 생성하고, 노드(nd22)로 제2 분배전압(out22A)을 생성한다.Referring to FIG. 3, the first voltage divider 10A may include a first resistor element R21 connected between the power supply voltage terminal VDD and the node nd21 and between the node nd21 and the node nd22. The second resistor element R22 and the third resistor element R23 are connected between the node nd22 and the ground terminal VSS. The first voltage divider 10A divides the power supply voltage VDD by the ratio of the resistance values of the first to third resistors R21, R22, and R23 to divide the first divided voltage out21A to the node nd21. ) Is generated, and a second divided voltage out22A is generated at the node nd22.

제2 전압 분배부(12A)는 도 3을 참고하면, 전원전압단(VDD)과 노드(nd23) 사이에 연결되는 제4 저항소자(R24)와, 노드(nd23)와 노드(nd24) 사이에 연결되는 제5 저항소자(R25) 및 노드(nd24)와 접지단(VSS) 사이에 연결되는 제6 저항소자(R26)로 구성된다. 제2 전압 분배부(12A)는 제4 내지 제6 저항소자(R24, R25, R26)의 저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 노드(nd23)로 제3 분배전압(out23A)을 생성하고, 노드(nd24)로 제4 분배전압(out24A)을 생성한다. 여기서, 제1 전압 분배부(10A)에 포함된 제1 내지 제3 저항소자(R21, R22, R23)의 저항값은 각각 제2 전압 분배부(12A)에 포함된 제4 내지 제6 저항소자(R24, R25, R26)의 저항값과 동일하게 설정되는 것이 바람직하다.Referring to FIG. 3, the second voltage divider 12A includes a fourth resistor R24 connected between the power supply voltage terminal VDD and the node nd23, and between the node nd23 and the node nd24. The fifth resistor element R25 is connected, and the sixth resistor element R26 is connected between the node nd24 and the ground terminal VSS. The second voltage divider 12A divides the power supply voltage VDD by the ratio of the resistance values of the fourth through sixth resistors R24, R25, and R26, and distributes the third divided voltage out23A to the node nd23. Is generated, and a fourth divided voltage out24A is generated at the node nd24. Here, the resistance values of the first to third resistors R21, R22, and R23 included in the first voltage divider 10A may be the fourth to sixth resistors included in the second voltage divider 12A, respectively. It is preferable to set the same as the resistance value of (R24, R25, R26).

제1 전압 평균부(20A)는 도 3을 참고하면, 노드(nd21)와 노드(nd25) 사이에 연결되는 제7 저항소자(R27) 및 노드(nd23)와 노드(nd25) 사이에 연결되는 제8 저항소자(R28)로 구성된다. 제1 전압 평균부(20A)는 제7 저항소자(R27) 및 제8 저항 소자(R28)의 저항값의 비에 의해 제1 분배전압(out21A) 및 제3 분배전압(out23A)을 평균하여 노드(nd25)로 제1 출력분배전압(OUT1A)을 생성한다. 이때, 제7 저항소자(R27)와 제8 저항소자(R28)는 저항값이 동일한 저항소자로 설정되는 것이 바람직하다.Referring to FIG. 3, the first voltage average unit 20A may include a seventh resistor element R27 connected between the node nd21 and the node nd25, and the first voltage average unit 20A connected between the node nd23 and the node nd25. It consists of eight resistance elements (R28). The first voltage average unit 20A averages the first divided voltage out21A and the third divided voltage out23A by the ratio of the resistance values of the seventh resistor element R27 and the eighth resistor element R28 to the node. At nd25, the first output distribution voltage OUT1A is generated. In this case, the seventh resistor R27 and the eighth resistor R28 are preferably set to the same resistor.

제2 전압 평균부(22A)는 도 3을 참고하면, 노드(nd22)와 노드(nd26) 사이에 연결되는 제9 저항소자(R29) 및 노드(nd24)와 노드(nd26) 사이에 연결되는 제10 저항소자(R30)로 구성된다. 제2 전압 평균부(22A)는 제9 저항소자(R29) 및 제10 저항소자(R30)의 저항값의 비에 의해 제2 분배전압(out22A) 및 제4 분배전압(out24A)을 평균하여 노드(nd26)로 제2 출력분배전압(OUT2A)을 생성한다. 이때, 제9 저항소자(R29)와 제10 저항소자(R30)는 저항값이 동일한 저항소자로 설정되는 것이 바람직하다.Referring to FIG. 3, the second voltage averager 22A may include a ninth resistor element R29 connected between the node nd22 and the node nd26 and a node connected between the node nd24 and the node nd26. It consists of 10 resistance elements (R30). The second voltage averager 22A averages the second divided voltage out22A and the fourth divided voltage out24A by the ratio of the resistance values of the ninth resistor element R29 and the tenth resistor element R30 to the node. At nd26, a second output distribution voltage OUT2A is generated. In this case, it is preferable that the ninth resistor R29 and the tenth resistor R30 are set to the same resistor.

이와 같이 구성된 제 1 실시예에 따른 전압 분배 회로의 동작을 구체적으로 설명하면 다음과 같다.The operation of the voltage distribution circuit according to the first embodiment configured as described above will be described in detail below.

제1 전압 분배부(10A)는 제1 내지 제3 저항소자(R21, R22, R23)의 저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 생성된 제1 분배전압(out21A)을 노드(nd21)로 출력하고, 제2 분배전압(out22A)을 노드(nd22)로 출력한다. 이때, 제1 분배전압(out21A)의 레벨은

Figure 112008000526522-PAT00005
이고, 제2 분배 전압(out22A)의 레벨은
Figure 112008000526522-PAT00006
이다.The first voltage divider 10A receives the first divided voltage out21A generated by voltage-dividing the power supply voltage VDD by the ratio of the resistance values of the first to third resistors R21, R22, and R23. and outputs the second divided voltage out22A to the node nd22. At this time, the level of the first distribution voltage out21A is
Figure 112008000526522-PAT00005
And the level of the second divided voltage out22A is
Figure 112008000526522-PAT00006
to be.

이와 함께, 제2 전압 분배부(12A)는 제4 내지 제6 저항소자(R24, R25, R26)의 저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 생성된 제3 분배전압(out23A)을 노드(nd23)로 출력하고, 제4 분배전압(out24A)을 노드(nd24)로 출력한다. 이때, 제3 분배전압(out23A)의 레벨은

Figure 112008000526522-PAT00007
이고, 제4 분배전압(out24A)의 레벨은
Figure 112008000526522-PAT00008
이다.In addition, the second voltage divider 12A may divide the power supply voltage VDD by the ratio of the resistance values of the fourth to sixth resistors R24, R25, and R26 to generate the third divided voltage out23A. ) Is outputted to the node nd23, and the fourth divided voltage out24A is outputted to the node nd24. At this time, the level of the third distribution voltage out23A is
Figure 112008000526522-PAT00007
And the level of the fourth distribution voltage out24A is
Figure 112008000526522-PAT00008
to be.

다음으로, 제1 전압 평균부(20A) 및 제2 전압 평균부(22A)는 제1 및 제2 전압 생성부(10A, 12A)를 통해서 생성된 제1 내지 제4 분배전압(out21A, out22A, out23A, out24A)을 평균하여 제1 출력분배전압(OUT1A) 및 제2 출력분배전압(OUT2A)을 생성한다.Next, the first voltage average unit 20A and the second voltage average unit 22A may include first through fourth divided voltages out21A and out22A, generated through the first and second voltage generators 10A and 12A. Out23A and out24A are averaged to generate a first output distribution voltage OUT1A and a second output distribution voltage OUT2A.

본 실시예에 따른 제1 출력분배전압(OUT1A) 및 제2 출력분배전압(OUT2A)의 생성 동작을 구체적으로 살펴보면 다음과 같다.A generation operation of the first output distribution voltage OUT1A and the second output distribution voltage OUT2A according to the present embodiment will be described in detail as follows.

제1 전압 평균부(20A)는 제1 전압 분배부(10A)를 통해 생성된 제1 분배전압(out21A)과, 제2 전압 분배부(12A)를 통해 생성된 제3 분배전압(out23A)을 평균하여 생성된 제1 출력분배전압(OUT1A)을 노드(nd25)로 출력한다. 이때, 제1 출력분 배전압(OUT1A)의 레벨은

Figure 112008000526522-PAT00009
이다.The first voltage average unit 20A may compare the first divided voltage out21A generated through the first voltage divider 10A and the third divided voltage out23A generated through the second voltage divider 12A. The averaged first output distribution voltage OUT1A is output to the node nd25. At this time, the level of the first output voltage divider OUT1A is
Figure 112008000526522-PAT00009
to be.

이와 함께, 제2 전압 평균부(22A)는 제1 전압 분배부(10A)를 통해 생성된 제2 분배전압(out22A)과, 제2 전압 분배부(12A)를 통해 생성된 제4 분배전압(out24A)을 평균하여 생성된 제2 출력분배전압(OUT2A)을 노드(nd26)로 출력한다. 이때, 제2 출력분배전압(OUT2A)의 레벨은

Figure 112008000526522-PAT00010
이다.In addition, the second voltage average part 22A may include a second divided voltage out22A generated through the first voltage divider 10A and a fourth divided voltage generated through the second voltage divider 12A. The second output distribution voltage OUT2A generated by averaging out24A is output to the node nd26. At this time, the level of the second output distribution voltage OUT2A is
Figure 112008000526522-PAT00010
to be.

이와 같이 본 발명의 전압 분배 회로는 제1 분배전압(out21A)과 제3 분배전압(out23A)을 평균하여 제1 출력분배전압(OUT1A)을 출력하고, 제2 분배전압(out22A)과 제4 분배전압(out24A)을 평균하여 제2 출력분배전압(OUT2A)을 출력한다. 이는, PVT 특성 변화에 따른 제1 분배전압(out21A)과 제3 분배전압(out23A)이 레벨 차이를 갖고, 제2 분배전압(out22A)과 제4 분배전압(out24A)이 레벨 차이를 갖는 경우에 대비하기 위함이다.As described above, the voltage divider circuit of the present invention outputs the first output divided voltage OUT1A by averaging the first divided voltage out21A and the third divided voltage out23A, and divides the second divided voltage out22A and the fourth divided voltage. The second output divided voltage OUT2A is output by averaging the voltage out24A. This is because when the first divided voltage out21A and the third divided voltage out23A have a level difference according to the PVT characteristic change, and the second divided voltage out22A and the fourth divided voltage out24A have a level difference. To prepare.

즉, 원칙적으로 제1 전압 분배부(10A)와 제2 전압 분배부(12A)는 동일한 저항 성분으로 구성되므로, 제1 분배전압(out21A)과 제3 분배전압(out23A)의 레벨이 동일하고, 제2 분배전압(out22A)과 제4 분배전압(out24A)의 레벨이 동일해야하지만, PVT 특성 변화에 따라 레벨 차이가 발생할 수 있으므로, 레벨 차이가 발생된 분배전압을 평균하여 출력분배전압을 출력하는 것이다.That is, in principle, since the first voltage divider 10A and the second voltage divider 12A are made of the same resistance component, the levels of the first divided voltage out21A and the third divided voltage out23A are the same, Although the level of the second divided voltage out22A and the fourth divided voltage out24A should be the same, a level difference may occur due to a change in the PVT characteristic. will be.

이와 같이, 분배전압을 평균하여 출력된 제1 출력분배전압(OUT1A) 및 제2 출력분배전압(OUT2A)은 제1 전압 분배부(10A)에서 출력된 제1 및 제2 분배전압(out21A, out22A)과, 제2 전압 분배부(12A)에서 출력된 제3 및 제4 분배전압(out23A, out24A)에 비하여 PVT 특성 변화에 대한 영향을 덜 받는다.As such, the first and second output divided voltages OUT1A and OUT2A output by averaging the divided voltages are outputted from the first and second divided voltages out21A and out22A output from the first voltage divider 10A. ) And less affected by the PVT characteristic change than the third and fourth divided voltages out23A and out24A output from the second voltage divider 12A.

예를 들어, 4(V)의 제1 분배전압(out21A)과, 2(V)의 제2 분배전압(out22A)을 출력하는 제1 전압 분배부(10A)와, 동일한 구성의 4(V)의 제3 분배전압(out23A)과, 2(V)의 제4 분배전압(out24A)을 출력하는 제2 전압 분배부(12A)로 가정하면, 제1 출력분배전압(OUT1A)은 제1 분배전압(out21A) 및 제3 분배전압(out23A)과 동일한 레벨인 4(V)로 생성되고, 제2 출력분배전압(OUT2A)은 제2 분배전압(out22A) 및 제4 분배전압(out24A)과 동일한 레벨인 2(V)로 생성된다.For example, 4 (V) having the same configuration as the first voltage divider 10A outputting the first divided voltage out21A of 4 (V) and the second divided voltage out22A of 2 (V). Assuming that the second voltage divider 12A outputs the third divided voltage out23A and the fourth divided voltage out24A of 2 (V), the first output divided voltage OUT1A is the first divided voltage. is generated at 4 (V) which is the same level as the out21A and the third divided voltage out23A, and the second output divided voltage OUT2A is at the same level as the second divided voltage out22A and the fourth divided voltage out24A. Phosphorus 2 (V) is produced.

그런데, PVT 특성 변화에 의해 제1 전압 분배부(10A)에서 출력되는 제1 분배전압(out21A)이 5(V)로 변하고, 제2 분배전압(out22A)이 3(V)로 변하며, 제2 전압 분배부(12A)에서 출력되는 제3 분배전압(out23A)이 3(V)로 변하고, 제4 분배전압(out24A)이 1(V)로 변할 수 있다.However, due to the PVT characteristic change, the first divided voltage out21A output from the first voltage divider 10A changes to 5 (V), the second divided voltage out22A changes to 3 (V), and the second The third divided voltage out23A output from the voltage divider 12A may be changed to 3 (V), and the fourth divided voltage out24A may be changed to 1 (V).

이와 같은 상황에서도 제1 분배전압(out21A)과 제3 분배전압(out23A)을 평균하여 생성되는 제1 출력분배전압(OUT1A)은 4(V)를 유지하고, 제2 분배전압(out22A)과 제4 분배전압(out24A)을 평균하여 생성되는 제2 출력분배전압(OUT2A)은 2(V)를 유지한다. 즉, PVT 특성 변화의 영향을 직접적으로 받아 분배전압의 레벨이 변화하는 제1 내지 제4 분배전압(out21A, out22A, out23A, out24A)의 레벨을 평균함으로써, PVT 특성 변화에 대한 영향이 감소된 분배전압인 제1 및 제2 출력분배전 압(OUT1A, OUT2A)을 생성할 수 있다.Even in this situation, the first output voltage OUT1A, which is generated by averaging the first divided voltage out21A and the third divided voltage out23A, maintains 4 (V), and the second divided voltage out22A and the second divided voltage. The second output distribution voltage OUT2A generated by averaging the four distribution voltages out24A maintains 2 (V). That is, by averaging the levels of the first to fourth distribution voltages out21A, out22A, out23A, and out24A, in which the level of the distribution voltage changes directly under the influence of the PVT characteristic change, the distribution in which the influence on the PVT characteristic change is reduced. The first and second output voltage dividers OUT1A and OUT2A, which are voltages, may be generated.

도 4는 본 발명의 제2 실시예에 따른 전압 분배 회로의 회로도이다.4 is a circuit diagram of a voltage distribution circuit according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, 본 실시예에 따른 전압 분배 회로는 제1 전압 분배부(10B)와, 제2 전압 분배부(12B)와, 제1 전압 평균부(20B) 및 제2 전압 평균부(22B)로 구성된다.As shown in FIG. 4, the voltage divider circuit according to the present embodiment includes a first voltage divider 10B, a second voltage divider 12B, a first voltage average 20B, and a second voltage average. It consists of a part 22B.

제1 전압 분배부(10B)는 도 4를 참고하면, 전원전압단(VDD)과 노드(nd27) 사이에 연결되는 제1 NMOS 트랜지스터(N21)와, 노드(nd27)와 노드(nd28) 사이에 연결되는 제2 NMOS 트랜지스터(N22) 및 노드(nd28)와 접지단(VSS) 사이에 연결되는 제3 NMOS 트랜지스터(N23)로 구성된다. 제1 전압 분배부(10B)는 제1 내지 제3 NMOS 트랜지스터(N21, N22, N23)의 턴온저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 노드(nd27)로 제1 분배전압(out21B)을 생성하고, 노드(nd28)로 제2 분배전압(out22B)을 생성한다.Referring to FIG. 4, the first voltage divider 10B includes a first NMOS transistor N21 connected between the power supply voltage terminal VDD and the node nd27, and between the node nd27 and the node nd28. A second NMOS transistor N22 and a third NMOS transistor N23 connected between the node nd28 and the ground terminal VSS are configured. The first voltage divider 10B divides the power supply voltage VDD by the ratio of the turn-on resistance values of the first to third NMOS transistors N21, N22, and N23 to the node nd27 to divide the first divided voltage ( out21B is generated, and a second divided voltage out22B is generated at the node nd28.

제2 전압 분배부(12B)는 도 4를 참고하면, 전원전압단(VDD)과 노드(nd29) 사이에 연결되는 제4 NMOS 트랜지스터(N24)와, 노드(nd29)와 노드(nd30) 사이에 연결되는 제5 NMOS 트랜지스터(N25) 및 노드(nd30)와 접지단(VSS) 사이에 연결되는 제6 NMOS 트랜지스터(N26)로 구성된다. 제2 전압 분배부(12B)는 제4 내지 제6 NMOS 트랜지스터(N24, N25, N26)의 턴온저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 노드(nd29)로 제3 분배전압(out23B)을 생성하고, 노드(nd30)로 제4 분배전압(out24B)을 생성한다. 여기서, 제1 전압 분배부(10B)에 포함된 제1 내지 제3 NMOS 트랜지스터(N21, N22, N23)의 턴온저항값은 각각 제2 전압 분배부(12B)에 포함된 제4 내지 제6 NMOS 트랜지스터(N24, N25, N26)의 턴온저항값과 동일하게 설정되는 것이 바람직하다.Referring to FIG. 4, the second voltage divider 12B includes a fourth NMOS transistor N24 connected between the power supply voltage terminal VDD and the node nd29, and between the node nd29 and the node nd30. The fifth NMOS transistor N25 is connected, and the sixth NMOS transistor N26 is connected between the node nd30 and the ground terminal VSS. The second voltage divider 12B divides the power supply voltage VDD by the ratio of the turn-on resistance values of the fourth to sixth NMOS transistors N24, N25, and N26 to the node nd29. out23B is generated, and a fourth divided voltage out24B is generated at the node nd30. Here, the turn-on resistance values of the first to third NMOS transistors N21, N22, and N23 included in the first voltage divider 10B are respectively the fourth to sixth NMOS included in the second voltage divider 12B. It is preferable to set the same value as the turn-on resistance of the transistors N24, N25, and N26.

제1 전압 평균부(20B)는 도 4를 참고하면, 노드(nd27)와 노드(nd31) 사이에 연결되는 제11 저항소자(R31) 및 노드(nd29)와 노드(nd31) 사이에 연결되는 제12 저항소자(R32)로 구성된다. 제1 전압 평균부(20B)는 제11 저항소자(R31) 및 제12 저항소자(R32)의 저항값의 비에 의해 제1 분배전압(out21B) 및 제3 분배전압(out23B)을 평균하여 노드(nd31)로 제1 출력분배전압(OUT1B)을 생성한다. 이때, 제11 저항소자(R31)와 제12 저항소자(R32)는 저항값이 동일한 저항소자로 설정되는 것이 바람직하다.Referring to FIG. 4, the first voltage average unit 20B may include an eleventh resistor element R31 connected between the node nd27 and the node nd31 and a node connected between the node nd29 and the node nd31. It consists of 12 resistive elements (R32). The first voltage average unit 20B averages the first divided voltage out21B and the third divided voltage out23B by the ratio of the resistance values of the eleventh resistor element R31 and the twelfth resistor element R32. At nd31, a first output distribution voltage OUT1B is generated. At this time, it is preferable that the eleventh resistor R31 and the twelfth resistor R32 be set to resistors having the same resistance value.

제2 전압 평균부(22B)는 도 4를 참고하면, 노드(nd28)와 노드(nd32) 사이에 연결되는 제13 저항소자(R33) 및 노드(nd30)와 노드(nd32) 사이에 연결되는 제14 저항소자(R34)로 구성된다. 제2 전압 평균부(22B)는 제13 저항소자(R33) 및 제14 저항소자(R34)의 저항값의 비에 의해 제2 분배전압(out22B) 및 제4 분배전압(out24B)을 평균하여 노드(nd32)로 제2 출력분배전압(OUT2B)을 생성한다. 이때, 제13 저항소자(R33)와 제14 저항소자(R34)는 저항값이 동일한 저항소자로 설정되는 것이 바람직하다.Referring to FIG. 4, the second voltage averager 22B includes a thirteenth resistor element R33 connected between the node nd28 and the node nd32, and a second resistor 22B connected between the node nd30 and the node nd32. 14 resistive elements (R34). The second voltage averager 22B averages the second divided voltage out22B and the fourth divided voltage out24B according to a ratio of the resistance values of the thirteenth resistor element R33 and the fourteenth resistor element R34 to the node. At nd32, a second output distribution voltage OUT2B is generated. In this case, the thirteenth resistor R33 and the fourteenth resistor R34 may be set to resistors having the same resistance value.

이와 같이 구성된 제2 실시예에 따른 전압 분배 회로의 동작을 구체적으로 설명하면 다음과 같다.The operation of the voltage distribution circuit according to the second embodiment configured as described above will be described in detail as follows.

제1 전압 분배부(10B)는 제1 내지 제3 NMOS 트랜지스터(N21, N22, N23)의 턴온저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 생성된 제1 분배전압(out21B)을 노드(nd27)로 출력하고, 제2 분배전압(out22B)을 노드(nd28)로 출력한다. 이때, 제1 분배전압(out21B)의 레벨은

Figure 112008000526522-PAT00011
이고, 제2 분배전압(out22B)의 레벨은
Figure 112008000526522-PAT00012
이다. 여기서, RN21, RN22 및 RN23은 가변저항으로 동작하는 제1 내지 제3 NMOS 트랜지스터(N21, N22, N33)의 턴온저항값이다.The first voltage divider 10B divides the power supply voltage VDD by the ratio of the turn-on resistance values of the first to third NMOS transistors N21, N22, and N23 to divide the first divided voltage out21B. The node nd27 is output to the node nd28, and the second divided voltage out22B is output to the node nd28. At this time, the level of the first distribution voltage out21B is
Figure 112008000526522-PAT00011
And the level of the second distribution voltage out22B is
Figure 112008000526522-PAT00012
to be. Where R N21 , R N22 And R N23 are turn-on resistance values of the first to third NMOS transistors N21, N22, and N33 operating as variable resistors.

이와 함께, 제2 전압 분배부(12B)는 제4 내지 제6 NMOS 트랜지스터(N24, N25, N26)의 턴온저항값의 비에 의해 전원전압(VDD)을 전압 분배하여 생성된 제3 분배전압(out23B)을 노드(nd29)로 출력하고, 제4 분배전압(out24B)을 노드(nd30)로 출력한다. 이때, 제3 분배전압(out23B)의 레벨은

Figure 112008000526522-PAT00013
이고, 제4 분배전압(out24B)의 레벨은
Figure 112008000526522-PAT00014
이다. 여기서, RN24, RN25 및 RN26은 가변저항으로 동작하는 제4 내지 제6 NMOS 트랜지스터(N24, N25, N36)의 턴온저항값이다.In addition, the second voltage divider 12B may divide the power supply voltage VDD by the ratio of the turn-on resistance values of the fourth to sixth NMOS transistors N24, N25, and N26 to generate a third divided voltage ( out23B is output to the node nd29, and the fourth distribution voltage out24B is output to the node nd30. At this time, the level of the third distribution voltage out23B is
Figure 112008000526522-PAT00013
And the level of the fourth distribution voltage out24B is
Figure 112008000526522-PAT00014
to be. Where R N24 , R N25 And R N26 are turn-on resistance values of the fourth to sixth NMOS transistors N24, N25, and N36 operating as variable resistors.

다음으로, 제1 전압 평균부(20B) 및 제2 전압 평균부(22B)는 제1 및 제2 전 압 생성부(10B, 12B)를 통해서 생성된 제1 내지 제4 분배전압(out21B, out22B, out23B, out24B)을 평균하여 제1 출력분배전압(OUT1B) 및 제2 출력분배전압(OUT2B)을 생성한다.Next, the first voltage average part 20B and the second voltage average part 22B are first through fourth divided voltages out21B and out22B generated through the first and second voltage generators 10B and 12B. , out23B and out24B are averaged to generate a first output distribution voltage OUT1B and a second output distribution voltage OUT2B.

본 실시예에 따른 제1 출력분배전압(OUT1B) 및 제2 출력분배전압(OUT2B)의 생성 동작을 구체적으로 살펴보면 다음과 같다.A generation operation of the first output distribution voltage OUT1B and the second output distribution voltage OUT2B according to the present embodiment will be described in detail as follows.

제1 전압 평균부(20B)는 제1 전압 분배부(10B)를 통해 생성된 제1 분배전압(out21B)과, 제2 전압 분배부(12B)를 통해 생성된 제3 분배전압(out23B)을 평균하여 생성된 제1 출력분배전압(OUT1B)을 노드(nd31)로 출력한다. 이때, 제1 출력분배전압(OUT1B)의 레벨은 이다.The first voltage average unit 20B may divide the first divided voltage out21B generated through the first voltage divider 10B and the third divided voltage out23B generated through the second voltage divider 12B. The averaged first output distribution voltage OUT1B is output to the node nd31. At this time, the level of the first output distribution voltage OUT1B is to be.

이와 함께, 제2 전압 평균부(22B)는 제1 전압 분배부(10B)를 통해 생성된 제2 분배전압(out22B)과, 제2 전압 분배부(12B)를 통해 생성된 제4 분배전압(out24B)을 평균하여 생성된 제2 출력분배전압(OUT2B)을 노드(nd32)로 출력한다. 이때, 제2 출력분배전압(OUT2B)의 레벨은

Figure 112008000526522-PAT00016
이다.In addition, the second voltage averager 22B includes the second divided voltage out22B generated through the first voltage divider 10B and the fourth divided voltage generated through the second voltage divider 12B. The second output distribution voltage OUT2B generated by averaging out24B is output to the node nd32. At this time, the level of the second output distribution voltage OUT2B is
Figure 112008000526522-PAT00016
to be.

이와 같이 본 발명의 전압 분배 회로는 제1 분배전압(out21B)과 제3 분배전압(out23B)을 평균하여 제1 출력분배전압(OUT1B)을 출력하고, 제2 분배전압(out22B)과 제4 분배전압(out24B)을 평균하여 제2 출력분배전압(OUT2B)을 출력한 다. 이는, PVT 특성 변화에 따른 제1 분배전압(out21B)과 제3 분배전압(out23B)이 레벨 차이를 갖고, 제2 분배전압(out22B)과 제4 분배전압(out24B)이 레벨 차이를 갖는 경우에 대비하기 위함이다.As such, the voltage divider circuit of the present invention outputs the first output divided voltage OUT1B by averaging the first divided voltage out21B and the third divided voltage out23B, and divides the second divided voltage out22B and the fourth divided voltage. The second output divided voltage OUT2B is output by averaging the voltage out24B. This is because when the first divided voltage out21B and the third divided voltage out23B have a level difference according to the change in the PVT characteristic, and the second divided voltage out22B and the fourth divided voltage out24B have a level difference. To prepare.

즉, 원칙적으로 제1 전압 분배부(10B)와 제2 전압 분배부(12B)는 동일한 사이즈의 NMOS 트랜지스터 성분으로 구성되므로, 제1 분배전압(out21B)과 제3 분배전압(out23B)의 레벨이 동일하고, 제2 분배전압(out22B)과 제4 분배전압(out24B)의 레벨이 동일해야하지만, PVT 특성 변화에 따라 레벨 차이가 발생할 수 있으므로, 레벨 차이가 발생되는 분배전압을 평균하여 출력분배전압을 출력하는 것이다.That is, in principle, since the first voltage divider 10B and the second voltage divider 12B are composed of NMOS transistor components of the same size, the level of the first divided voltage out21B and the third divided voltage out23B is increased. The same, and the level of the second divided voltage (out22B) and the fourth divided voltage (out24B) must be the same, but the level difference may occur according to the change of PVT characteristics, the output distribution voltage by averaging the distribution voltage that the level difference occurs Will print

이와 같이, 분배전압을 평균하여 출력된 제1 출력분배전압(OUT1B) 및 제2 출력분배전압(OUT2B)은 제1 전압 분배부(10B)에서 출력된 제1 및 제2 분배전압(out21B, out22B)과, 제2 전압 분배부(12B)에서 출력된 제3 및 제4 분배전압(out23B, out24B)에 비하여 PVT 특성 변화에 대한 영향을 덜 받는다.As such, the first and second output divided voltages OUT1B and OUT2B output by averaging the divided voltages are output from the first and second divided voltages out21B and out22B output from the first voltage divider 10B. ) And less affected by the PVT characteristic change than the third and fourth divided voltages out23B and out24B output from the second voltage divider 12B.

예를 들어, 4(V)의 제1 분배전압(out21B)과, 2(V)의 제2 분배전압(out22B)을 출력하는 제1 전압 분배부(10B)와, 동일한 구성의 4(V)의 제3 분배전압(out23B)과, 2(V)의 제4 분배전압(out24B)을 출력하는 제2 전압 분배부(12B)로 가정하면, 제1 출력분배전압(OUT1B)은 제1 분배전압(out21B) 및 제3 분배전압(out23B)과 동일한 레벨인 4(V)로 생성되고, 제2 출력분배전압(OUT2B)은 제2 분배전압(out22B) 및 제4 분배전압(out24B)과 동일한 레벨인 2(V)로 생성된다.For example, 4 (V) having the same configuration as the first voltage divider 10B that outputs the first divided voltage out21B of 4 (V) and the second divided voltage out22B of 2 (V). Assume that the second voltage divider 12B outputs the third divided voltage out23B and the fourth divided voltage out24B of 2 (V), the first output divided voltage OUT1B is the first divided voltage. is generated at 4 (V) which is the same level as the out21B and the third divided voltage out23B, and the second output divided voltage OUT2B is at the same level as the second divided voltage out22B and the fourth divided voltage out24B. Phosphorus 2 (V) is produced.

그런데, PVT 특성 변화에 의해 제1 전압 분배부(10B)에서 출력되는 제1 분배전압(out21B)이 5(V)로 변하고, 제2 분배전압(out22B)이 3(V)로 변하며, 제2 전압 분배부(12B)에서 출력되는 제3 분배전압(out23B)이 3(V)로 변하고, 제4 분배전압(out24B)이 1(V)로 변할 수 있다.However, due to the PVT characteristic change, the first divided voltage out21B output from the first voltage divider 10B changes to 5 (V), the second divided voltage out22B changes to 3 (V), and the second The third divided voltage out23B output from the voltage divider 12B may be changed to 3 (V), and the fourth divided voltage out24B may be changed to 1 (V).

이와 같은 상황에서도 제1 분배전압(out21B)과 제3 분배전압(out23B)을 평균하여 생성되는 제1 출력분배전압(OUT1B)은 4(V)를 유지하고, 제2 분배전압(out22B)과 제4 분배전압(out24B)을 평균하여 생성되는 제2 출력분배전압(OUT2B)은 2(V)를 유지한다. 즉, PVT 특성 변화의 영향을 직접적으로 받아 분배전압의 레벨이 변화하는 제1 내지 제4 분배전압(out21B, out22B, out23B, out24B)의 레벨을 평균함으로써, PVT 특성 변화에 대한 영향이 감소된 분배전압인 제1 및 제2 출력분배전압(OUT1B, OUT2B)을 생성할 수 있다.Even in this situation, the first output voltage OUT1B, which is generated by averaging the first divided voltage out21B and the third divided voltage out23B, maintains 4 (V), and the second divided voltage out22B and the third voltage are maintained. The second output distribution voltage OUT2B generated by averaging the four distribution voltages out24B maintains 2 (V). That is, by averaging the levels of the first to fourth distribution voltages out21B, out22B, out23B, and out24B, in which the level of the distribution voltage changes directly under the influence of the PVT characteristic change, the distribution with the reduced effect on the PVT characteristic change is reduced. The first and second output distribution voltages OUT1B and OUT2B, which are voltages, may be generated.

도 1a는 종래 기술에 의한 저항소자로 구성된 전압 분배 회로의 구성을 도시한 것이다.1A shows the configuration of a voltage distribution circuit composed of a resistance element according to the prior art.

도 1b는 종래 기술에 의한 NMOS 트랜지스터로 구성된 전압 분배 회로의 구성을 도시한 것이다.Fig. 1B shows the configuration of a voltage distribution circuit composed of NMOS transistors according to the prior art.

도 2는 본 발명에 따른 전압 분배 회로의 구성을 도시한 블럭도이다.2 is a block diagram showing a configuration of a voltage distribution circuit according to the present invention.

도 3은 도 2에 도시된 전압 분배 회로의 제1 실시예이다.FIG. 3 is a first embodiment of the voltage distribution circuit shown in FIG.

도 4는 도 2에 도시된 전압 분배 회로의 제2 실시예이다.FIG. 4 is a second embodiment of the voltage distribution circuit shown in FIG.

Claims (20)

전원전압을 전압 분배하여 제1 분배전압을 생성하는 제1 전압 분배부;A first voltage divider configured to divide the power supply voltage to generate a first divided voltage; 전원전압을 전압 분배하여 제2 분배전압을 생성하는 제2 전압 분배부; 및A second voltage divider configured to divide the power supply voltage to generate a second divided voltage; And 상기 제1 및 제2 분배전압을 평균하여 출력분배전압을 생성하는 전압 평균부를 포함하는 전압 분배 회로.And a voltage average unit configured to average the first and second divided voltages to generate an output divided voltage. 제1 항에 있어서, 상기 제1 전압 분배부는The method of claim 1, wherein the first voltage divider 전원전압단과 제1 노드 사이에 연결되는 제1 저항소자; 및A first resistor connected between the power supply voltage terminal and the first node; And 상기 제1 노드와 접지단 사이에 연결되는 제2 저항소자를 포함하는 전압 분배 회로.And a second resistor connected between the first node and a ground terminal. 제2 항에 있어서, 상기 제2 전압 분배부는The method of claim 2, wherein the second voltage divider 전원전압단과 제2 노드 사이에 연결되는 제3 저항소자; 및A third resistor connected between the power supply voltage terminal and the second node; And 상기 제2 노드와 접지단 사이에 연결되는 제4 저항소자를 포함하는 전압 분배 회로.And a fourth resistor connected between the second node and a ground terminal. 제3 항에 있어서, 상기 제1 저항소자와 상기 제3 저항소자의 저항값이 동일하고, 상기 제2 저항소자와 상기 제4 저항소자의 저항값이 동일한 것을 특징으로 하는 전압 분배 회로.4. The voltage divider circuit of claim 3, wherein resistance values of the first resistance element and the third resistance element are the same, and resistance values of the second resistance element and the fourth resistance element are the same. 제1 항에 있어서, 상기 제1 전압 분배부는The method of claim 1, wherein the first voltage divider 전원전압단과 제1 노드 사이에 연결되는 제1 MOS 트랜지스터; 및A first MOS transistor connected between a power supply voltage terminal and a first node; And 상기 제1 노드와 접지단 사이에 연결되는 제2 MOS 트랜지스터를 포함하는 전압 분배 회로.And a second MOS transistor coupled between the first node and a ground terminal. 제5 항에 있어서, 상기 제2 전압 분배부는The method of claim 5, wherein the second voltage divider 전원전압단과 제2 노드 사이에 연결되는 제3 MOS 트랜지스터; 및A third MOS transistor connected between the power supply voltage terminal and the second node; And 상기 제2 노드와 접지단 사이에 연결되는 제4 MOS 트랜지스터를 포함하는 전압 분배 회로.And a fourth MOS transistor coupled between the second node and a ground terminal. 제6 항에 있어서, 상기 제1 MOS 트랜지스터와 상기 제3 MOS 트랜지스터의 턴온저항값이 동일하고, 상기 제2 MOS 트랜지스터와 상기 제4 MOS 트랜지스터의 턴온저항값이 동일한 것을 특징으로 하는 전압 분배 회로.7. The voltage distribution circuit of claim 6, wherein turn-on resistance values of the first MOS transistor and the third MOS transistor are the same, and turn-on resistance values of the second MOS transistor and the fourth MOS transistor are the same. 제7 항에 있어서, 상기 제1 내지 제4 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압 분배 회로.8. The voltage distribution circuit of claim 7, wherein the first to fourth MOS transistors are NMOS transistors. 제3 항에 있어서, 상기 전압 평균부는The method of claim 3, wherein the voltage average unit 상기 제1 노드와 제3 노드 사이에 연결되는 제5 저항소자; 및A fifth resistance element connected between the first node and a third node; And 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제6 저항소자를 포함하는 전압 분배 회로.And a sixth resistor element connected between the second node and the third node. 제9 항에 있어서, 상기 제5 저항소자와 상기 제6 저항소자의 저항값이 동일한 것을 특징으로 하는 전압 분배 회로.The voltage distribution circuit according to claim 9, wherein the resistance values of the fifth resistor element and the sixth resistor element are the same. 직렬로 연결된 다수의 저항소자로 구성된 제1 저항부;A first resistor unit comprising a plurality of resistors connected in series; 직렬로 연결된 다수의 저항소자로 구성된 제2 저항부; 및A second resistor unit including a plurality of resistors connected in series; And 상기 제1 저항부의 제1 노드와 상기 제2 저항부의 제2 노드 사이에 직렬 연결된 다수의 저항소자로 구성된 제3 저항부를 포함하는 전압 분배 회로.And a third resistor unit including a plurality of resistors connected in series between a first node of the first resistor unit and a second node of the second resistor unit. 제11 항에 있어서, 상기 제1 저항부 및 상기 제2 저항부는 동일한 저항소자로 구성되는 전압 분배 회로.12. The voltage distribution circuit of claim 11, wherein the first resistor portion and the second resistor portion are made of the same resistor element. 제12 항에 있어서, 상기 제1 저항부는The method of claim 12, wherein the first resistor portion 전원전압단과 상기 제1 노드 사이에 연결되는 제1 저항소자; 및A first resistor connected between a power supply voltage terminal and the first node; And 상기 제1 노드와 접지단 사이에 연결되는 제2 저항소자를 포함하는 전압 분배 회로.And a second resistor connected between the first node and a ground terminal. 제13 항에 있어서, 상기 제2 저항부는The method of claim 13, wherein the second resistor portion 전원전압단과 상기 제2 노드 사이에 연결되는 제3 저항소자; 및A third resistor connected between a power supply voltage terminal and the second node; And 상기 제2 노드와 접지단 사이에 연결되는 제4 저항소자를 포함하는 전압 분배 회로.And a fourth resistor connected between the second node and a ground terminal. 제14 항에 있어서, 상기 제1 저항부 및 상기 제2 저항부는 동일한 MOS 트랜지스터로 구성되는 전압 분배 회로.15. The voltage distribution circuit of claim 14, wherein the first resistor portion and the second resistor portion are composed of the same MOS transistor. 제15 항에 있어서, 상기 제1 저항부는The method of claim 15, wherein the first resistor portion 전원전압단과 상기 제1 노드 사이에 연결되는 제1 MOS 트랜지스터; 및A first MOS transistor connected between a power supply voltage terminal and the first node; And 상기 제1 노드와 접지단 사이에 연결되는 제2 MOS 트랜지스터를 포함하는 전압 분배 회로.And a second MOS transistor coupled between the first node and a ground terminal. 제16 항에 있어서, 상기 제2 저항부는The method of claim 16, wherein the second resistor portion 전원전압단과 상기 제2 노드 사이에 연결되는 제3 MOS 트랜지스터; 및A third MOS transistor connected between a power supply voltage terminal and the second node; And 상기 제2 노드와 접지단 사이에 연결되는 제4 MOS 트랜지스터를 포함하는 전압 분배 회로.And a fourth MOS transistor coupled between the second node and a ground terminal. 제17 항에 있어서, 상기 제1 내지 제4 MOS 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 전압 분배 회로.18. The voltage distribution circuit of claim 17, wherein the first to fourth MOS transistors are NMOS transistors. 제11 항에 있어서, 상기 제3 저항부는 동일한 저항소자로 구성되는 전압 분배 회로.12. The voltage divider circuit of claim 11, wherein the third resistor unit is formed of the same resistor element. 제19 항에 있어서, 상기 제3 저항부는The method of claim 19, wherein the third resistor unit 상기 제1 노드와 제3 노드 사이에 연결되는 제5 저항소자; 및A fifth resistance element connected between the first node and a third node; And 상기 제2 노드와 상기 제3 노드 사이에 연결되는 제6 저항소자를 포함하는 전압 분배 회로.And a sixth resistor element connected between the second node and the third node.
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