KR20090017087A - 상변화 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
상변화 메모리 소자의 하부전극 콘택의 크기를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제시한다.
본 발명에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계, 층간 절연막의 지정된 부위를 패터닝하여 하부전극 콘택 홀을 형성하는 단계, 전체 구조 상에 산화막 및 질화막을 적어도 1회 순차적으로 도포하는 단계, 층간 절연막 상에 형성된 산화막 및 질화막을 제거하여, 하부전극 콘택 홀의 내벽에 사이드 월 스페이서를 형성하는 단계 및 사이드 월 스페이서가 형성된 하부전극 콘택 홀에 도전 물질을 매립하여 하부전극 콘택을 형성하는 단계를 포함하여, 상변화 메모리 소자 제조시 요구되는 낮은 디자인 룰을 만족시킬 수 있고, 이에 따라 상변화 메모리 소자의 집적도를 향상시킬 수 있다.
상변화, 하부전극 콘택
Description
본 발명은 상변화 메모리 소자에 관한 것으로, 보다 구체적으로는 상변화 메모리 소자의 하부전극 콘택의 크기를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
컴퓨터, 통신 기기 등과 같은 장비에는 해당 장비의 특성에 맞는 메모리 장치가 탑재되며, 현재 양상 중인 메모리의 예로 DRAM, SRAM, 플래쉬 메모리 등을 들 수 있다. DRAM은 비용이 저렴하고 임의 접근이 가능한 이점이 있는 반면, 휘발성 메모리이고, 캐쉬 메모리 등으로 사용되는 SRAM은 임의 접근이 가능하고 속도가 빠른 장점이 있으나, 휘발성일 뿐 아니라 사이즈가 커서 비용이 높다는 한계가 있다. 아울러, 플래쉬 메모리는 비휘발성 메모리이고, 비용이나 소비 전력 등에서 유리한 반면 동작 속도가 느린 단점이 있다.
현재 양상 중인 상기와 같은 메모리들의 단점을 극복하기 차세대 메모리 개발이 진행되었으며, 그 대표적인 예로 상변화 메모리 소자(Phase-change Random Access Memory; PRAM)를 들 수 있다.
PRAM은 비정질 상태에서는 높은 저항을, 결정질 상태에서는 낮은 저항을 갖는 상변화 물질의 상변화에 의해 정보를 기록하고 독출하는 메모리 소자로서, 플래쉬 메모리에 비해 빠른 동작 속도 및 높은 집적도를 갖는 장점이 있다.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도이다.
상변화 메모리 소자(10)는 크게 스위칭 소자(12) 및 스토리지 노드(16)로 이루어진다. 스위칭 소자(12)는 예를 들어 다이오드 또는 트랜지스터로 형성할 수 있다. 도 1에서는 스위칭 소자(12)로서 트랜지스터를 사용하는 경우에 대해 도시하였다. 트랜지스터는 반도체 기판(11) 상에 게이트 절연막(122) 및 게이트 전극(124)을 형성한 후 소스(S) 및 드레인(D) 영역을 형성함으로써 제조할 수 있다.
그리고, 스위칭 소자(12)가 형성된 반도체 기판(11) 상에 제 1 층간 절연막(13)을 형성하고, 제 1 층간 절연막(13)에 콘택 홀을 형성한 후 도전성 물질로 매립하여 플러그(14)를 형성한다. 이와 같이 형성된 플러그(14)에 의해 스토리지 노드(16)가 드레인(D) 영역과 전기적으로 접속될 수 있게 된다.
아울러, 스토리지 노드(16)는 하부전극(162), 하부전극 콘택(164), 상변화 물질층(166) 및 상부전극(168)으로 이루어진다. 스토리지 노드(16)를 생성하기 위하여, 플러그 상에 하부전극(162)을 패터닝하고, 전체 구조 상에 제 2 층간 절연막(15)을 형성한 다음, 하부전극(162)이 노출되도록 콘택 홀을 형성한다. 이는 하부전극(162)과 상변화 물질층(166)간의 접촉 면적을 최소화하여, 상변화 메모리 소자의 동작시 필요한 전류량을 감소시키기 위함이다.
다음, 콘택 홀을 도전성 물질로 매립하여 하부전극 콘택(Bottom Electrode Contact; BEC)(164)를 형성한 후, 상변화 물질층(166) 및 상부전극(168)을 순차적으로 형성한다.
이러한 구조를 갖는 상변화 메모리 소자는 고집적화를 위하여 디자인 룰(Design rule)이 점차 감소하고 있으며, 특히 하부전극 콘택은 요구되는 디자인 룰의 50% 정도로 작게 구현해야 한다. 예를 들어 100nm 디자인 룰에서는 하부전극 콘택의 CD(Critical Dimension)을 50nm 정도로 구현해야 하는 것이다.
현재, 하부전극 콘택 홀 형성시 일반적으로 ArF 장비가 이용되고 있는데, ArF 노광 장비의 한계로 50nm 이하의 하부전극 콘택 홀을 확보하기 어렵고, 하부전극 콘택 홀의 균일성(uniformity)을 보장할 수 없는 문제가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 하부전극 콘택 홀에 사이드 월(side wall) 스페이서를 형성하여, 하부전극 콘택의 크기를 최소화할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 그 기술적 과제가 있다.
본 발명의 다른 기술적 과제는 하부전극 콘택 홀에 산화막과 질화막이 교대로 도포된 사이드 월 스페이서를 형성함으로써, 소자 동작시 외부 영향으로부터 소자를 보호할 수 있는 상변화 메모리 소자 및 그 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법은 하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 지정된 부위를 패터닝하여 하부전극 콘택 홀을 형성하는 단계; 전체 구조 상에 산화막 및 질화막을 적어도 1회 순차적으로 도포하는 단계; 상기 층간 절연막 상에 형성된 상기 산화막 및 질화막을 제거하여, 상기 하부전극 콘택 홀의 내벽에 사이드 월 스페이서를 형성하는 단계; 및 상기 사이드 월 스페이서가 형성된 하부전극 콘택 홀에 도전 물질을 매립하여 하부전극 콘택을 형성하는 단계;를 포함한다.
또한, 상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 상변화 메모리 소자는 반도체 기판; 상기 반도체 기판 상에 형성되는 하부전극; 상기 하부전극과 콘택되는 하부전극 콘택; 및 상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함하는 상변화 메모리 소자로서, 상기 하부전극과 상기 하부전극 콘택과의 접촉면적은 상기 상변화 물질층과 상기 하부전극 콘택과의 접촉면적보다 작은 것을 특징으로 한다.
본 발명에 의하면, 상변화 메모리 소자의 하부전극 콘택의 크기를 최소화함으로써, 상변화 메모리 소자 제조시 요구되는 낮은 디자인 룰을 만족시킬 수 있고, 이에 따라 상변화 메모리 소자의 집적도를 향상시킬 수 있다.
아울러, 하부전극 콘택에 사이드 월 스페이서를 형성할 때 산화막과 질화막이 교대로 도포되도록 함으로써, 소자 동작시 발생하는 열 영향 등의 외부 영향으로부터 소자를 보호할 수 있어, 상변화 메모리 소자의 신뢰성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 2a 내지 2f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.
본 발명은 상변화 메모리 소자에서 하부전극 콘택의 크기를 최소화하기 위한 것으로, 반도체 기판(200) 상에 접합 영역(도시하지 않음) 및 PN 다이오드(도시하지 않음)를 형성한 이후의 과정을 설명할 것이다.
먼저, 도 2a에 도시한 것과 같이, 하부 구조가 형성된 반도체 기판(200) 상 에 층간 절연막(20)을 형성하고 지정된 영역(미도시한 PN 다이오드 형성 영역)이 노출되도록 층간 절연막(20)을 패터닝하여 하부전극 콘택 홀(22)을 형성한다. 여기에서, 층간 절연막(20)은 질화막으로 형성하는 것이 바람직하다.
다음, 도 2b에 도시한 것과 같이, 전체 구조 상에 산화막(24) 및 질화막(26)을 순차적으로 도포한다. 여기에서, 산화막(24)은 예를 들어 SiO2를 이용하여 형성하고, 질화막(26)은 Si3N4를 이용하여 형성할 수 있으며, 각각 수~수십nm의 두께로 도포된다. 아울러, 산화막(24)/질화막(26)은 순차적으로 적어도 1회 도포할 수 있으며, 이와 같이 함으로써 소자 동작시 발생하는 열에 의해 크랙이 발생하는 것을 방지할 수 있다.
산화막(24) 및 질화막(26)을 도포한 후에는 식각 공정을 실시하여 도 2c에 도시한 것과 같이, 하부전극 콘택 홀(22)의 내벽에 사이드 월 스페이서(28)를 형성한다. 이와 같이 함으로써, 도 2a에 도시한 하부전극 콘택 홀(22)의 CD가 사이드 월 스페이서(28)에 의해 감소된 것을 알 수 있다. 여기에서, 산화막(24) 및 질화막(26)은 비등방성 식각, 예를 들어 습식 또는 건식 식각 공정으로 제거할 수 있다.
이어서, 도 2d에 도시한 것과 같이, 사이드 월 스페이서(28)가 형성된 전체 구조 상에 도전 물질(30)을 도포하고, 층간 절연막(20) 상의 도전 물질(30)을 제거하여 도 2e에 도시한 것과 같이 하부 전극 콘택(32)을 형성한다.
여기에서, 도전 물질(30)은 질화 티타늄(TiN), 텅스텐(W), 구리(Cu), 알루미 늄(Al), 금(Au) 또는 폴리실리콘을 이용하여 형성할 수 있다. 또한, 층간 절연막(20) 상의 도전 물질(30)은 에치 백(Etch back) 공정에 의해, 또는 에치 백 공정 및 터치(touch) CMP(Chemical Mechanical Polishing) 공정을 순차적으로 수행하여 제거할 수 있다.
그리고, 도 2f에 도시한 것과 같이, 하부전극 콘택(32) 상에 상변화 물질(34) 및 상부전극(36)을 순차적으로 형성한다.
이와 같이 하여 형성된 상변화 메모리 소자는 반도체 기판, 반도체 기판 상에 형성되는 하부전극, 하부전극과 콘택되는 하부전극 콘택 및 하부전극 콘택 상에 형성되는 상변화 물질층을 포함하고, 하부전극 콘택에 형성된 사이드 월 스페이서에 의해 하부전극과 하부전극 콘택과의 접촉면적이 상변화 물질층과 하부전극 콘택과의 접촉면적보다 작게 되고, 결국 상변화 메모리 소자에서 하부전극 콘택의 크기를 감소시킬 수 있게 된다.
이상에서 설명한 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
휴대 전화, PDA, 모바일 PC 등의 휴대 기기는 낮은 소비전력으로 동작하는 비휘발성 메모리 소자를 필요로 한다. 아울러, 이러한 휴대 기기는 그 크기의 제한이 있으므로 고집적도의 메모리 소자가 탑재되어야 한다. 본 발명의 상변화 메모리 소자는 하부전극 콘택의 CD를 감소시켜 소자의 집적도를 향상시킬 수 있으므로 휴대 기기 등에 적용하는 경우 그 이점을 극대화할 수 있다.
도 1은 일반적인 상변화 메모리 소자의 개략적인 단면도,
도 2a 내지 2f는 본 발명의 일 실시예에 의한 상변화 메모리 소자 제조 방법을 순차적으로 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
20 : 층간 절연막 22 : 하부전극 콘택 홀
24 : 산화막 26 : 질화막
28 : 사이드 월 스페이서 30 : 도전물질
32 : 하부전극 콘택 34 : 상변화 물질층
36 : 상부전극
Claims (13)
- 상변화 메모리 소자 제조 방법으로서,하부 구조가 형성된 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 층간 절연막의 지정된 부위를 패터닝하여 하부전극 콘택 홀을 형성하는 단계;전체 구조 상에 산화막 및 질화막을 적어도 1회 순차적으로 도포하는 단계;상기 층간 절연막 상에 형성된 상기 산화막 및 질화막을 제거하여, 상기 하부전극 콘택 홀의 내벽에 사이드 월 스페이서를 형성하는 단계; 및상기 사이드 월 스페이서가 형성된 하부전극 콘택 홀에 도전 물질을 매립하여 하부전극 콘택을 형성하는 단계;를 포함하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 산화막은 SiO2를 이용하여 형성하는 것을 특징으로 하는 상변화 메모리소자 제조 방법.
- 제 1 항에 있어서,상기 질화막은 Si3N4를 이용하여 형성하는 것을 특징으로 하는 상변화 메모 리 소자 제조 방법.
- 제 1 항, 제 2 항 또는 제 3 항 중 어느 하나의 항에 있어서,상기 산화막 및 질화막은 각각 수~수십nm의 두께로 형성하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 층간 절연막 상에 형성된 상기 산화막 및 질화막은 비등방성 식각 공정에 의해 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 도전 물질은 질화 티타늄(TiN), 텅스텐(W), 구리(Cu), 알루미늄(Al), 금(Au) 또는 폴리실리콘 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 하부전극 콘택을 형성하는 단계는, 상기 사이드 월 스페이서가 형성된 전체 구조 상에 도전 물질을 도포하는 단계; 및상기 층간 절연막 상의 도전 물질을 제거하는 단계;로 이루어지는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 층간 절연막 상의 도전 물질은 에치 백(Etch back) 공정에 의해 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 층간 절연막 상의 도전 물질은 에치 백 공정 및 터치(touch) CMP(Chemical Mechanical Polishing) 공정을 순차적으로 수행하여 제거하는 것을 특징으로 하는 상변화 메모리 소자 제조 방법.
- 반도체 기판;상기 반도체 기판 상에 형성되는 하부전극;상기 하부전극과 콘택되는 하부전극 콘택; 및상기 하부전극 콘택 상에 형성되는 상변화 물질층;을 포함하는 상변화 메모리 소자로서,상기 하부전극과 상기 하부전극 콘택과의 접촉면적은 상기 상변화 물질층과 상기 하부전극 콘택과의 접촉면적보다 작은 것을 특징으로 하는 상변화 메모리 소자.
- 제 10 항에 있어서,상기 상변화 메모리 소자는 상기 하부전극 콘택의 양측에 형성되는 층간 절연막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 제 11 항에 있어서,상기 상변화 메모리 소자는 상기 하부전극 콘택과 상기 층간 절연막 사이에 형성되는 사이드 월 스페이서를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
- 제 12 항에 있어서,상기 사이드 월 스페이서는 적어도 한 쌍의 산화막 및 질화막으로 이루어지는 것을 특징으로 하는 상변화 메모리 소자.
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| KR1020070081557A Withdrawn KR20090017087A (ko) | 2007-08-14 | 2007-08-14 | 상변화 메모리 소자 및 그 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012030379A3 (en) * | 2010-08-31 | 2012-05-24 | Micron Technology, Inc. | Phase change memory structures and methods |
-
2007
- 2007-08-14 KR KR1020070081557A patent/KR20090017087A/ko not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012030379A3 (en) * | 2010-08-31 | 2012-05-24 | Micron Technology, Inc. | Phase change memory structures and methods |
| CN103119709A (zh) * | 2010-08-31 | 2013-05-22 | 美光科技公司 | 相变存储器结构及方法 |
| US8574954B2 (en) | 2010-08-31 | 2013-11-05 | Micron Technology, Inc. | Phase change memory structures and methods |
| TWI489460B (zh) * | 2010-08-31 | 2015-06-21 | Micron Technology Inc | 相變化記憶體結構及方法 |
| US9130163B2 (en) | 2010-08-31 | 2015-09-08 | Micron Technology, Inc. | Phase change memory structures and methods |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070814 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |