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KR20090003306A - 집적된 쇼트키 다이오드를 포함하는 고밀도 트랜치 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

집적된 쇼트키 다이오드를 포함하는 고밀도 트랜치 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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KR20090003306A
KR20090003306A KR1020087024224A KR20087024224A KR20090003306A KR 20090003306 A KR20090003306 A KR 20090003306A KR 1020087024224 A KR1020087024224 A KR 1020087024224A KR 20087024224 A KR20087024224 A KR 20087024224A KR 20090003306 A KR20090003306 A KR 20090003306A
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silicon
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monolithically integrated
schottky diode
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폴 쏘럽
아쇽 칼라
브루스 더글라스 마천트
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페어차일드 세미컨덕터 코포레이션
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Abstract

모놀리식으로(monolithically) 집적된 트랜치 전계 효과 트랜지스터(FET)와 쇼트키 다이오드(Schottky diode)는, 제1 도전성 타입의 제1 실리콘 영역에서 종단되는 한 쌍의 트랜치를 포함한다. 제1 도전성 타입의 제2 실리콘 영역에 의해 분리되는 제2 도전성 타입의 두 개의 본체 영역은 상기 한 쌍의 트랜치 사이에 위치한다. 제1 도전성 타입의 소스 영역은 각각의 본체 영역 위에 위치한다. 접촉 개구는 상기 한 쌍의 트랜치 사이에서 상기 소스 영역 아래의 깊이까지 연장된다. 상기 소스 영역과 상기 제2 실리콘 영역이 전기적으로 접촉하도록 상호접속층이 상기 접촉 개구를 채운다. 상기 상호접속층이 상기 제2 실리콘 영역과 전기적으로 접촉하는 곳에 쇼트키 접촉이 형성된다.
트랜치, 모스펫, 전계 효과 트랜지스터, 쇼트키 다이오드, 모놀리식 집적, 주입

Description

집적된 쇼트키 다이오드를 포함하는 고밀도 트랜치 전계 효과 트랜지스터 및 그 제조 방법{HIGH DENSITY TRENCH FET WITH INTEGRATED SCHOTTKY DIODE AND METHOD OF MANUFACTURE}
[관련 출원의 상호 참조]
본 출원은 공동으로 양수된 2004년 12월 29일자 미국 특허출원 제11/026,276호와 관련되며, 상기 특허출원의 개시 내용은 그 전체로서 참조에 의해 여하한 목적으로 본 명세서에 편입된다.
본 발명은 일반적으로 전력 반도체 디바이스 기술에 관한 것이고, 보다 구체적으로는 모놀리식으로 집적된 트랜치 게이트 전계 효과 트랜지스터(field effect transistor; FET)와 쇼트키 다이오드를 형성하는 구조 및 방법에 관한 것이다.
오늘날 전자 디바이스에서 다수의 전력 공급 범위를 사용하는 것은 일반적이다. 예를 들어, 일정한 응용 분야에서는, 중앙 처리 유닛이 연산 부하에 따른 특정 시간에는 다른 공급 전압으로 동작하도록 설계된다. 결과적으로, 회로 소자의 광범위한 전력 공급 요구를 만족시키기 위해 dc/dc 컨버터가 전자 공학에서 크게 증가했다. 통상적인 dc/dc 컨버터는 일반적으로 전력 모스펫(power MOSFETs)에 의해 구현되는 고효율 스위치를 이용한다. 상기 전력 스위치는, 예를 들어 펄스 폭 변조(pulse width modulated; PWM) 방법을 사용하여, 상기 부하에 조정된 양의 에너지를 전달하도록 제어된다.
도 1은 종래의 dc/dc 컨버터의 회로 개략도를 도시한다. PWM 제어기 100은 부하로의 전하의 전달을 조정하기 위해 한 쌍의 전력 모스펫 Q1 및 Q2의 게이트 단자를 구동한다. 상기 회로에서 모스펫 스위치 Q2는 동기 정류기로서 사용된다. 슛-쓰루(shoot-through) 전류를 피하기 위해, 양 스위치 중 하나가 온(on) 상태가 되기 전에 둘이 동시에 오프(off) 상태이어야 한다. 이러한 "데드타임(dead time)" 동안, 각각의 모스펫 스위치의, 일반적으로 바디 다이오드(body diode)라고 불리는 내부 다이오드에 전류가 흐를 수 있다. 유감스럽게도, 상기 바디 다이오드는 상대적으로 높은 순방향 전압을 갖고 에너지가 소모된다. 상기 회로의 변환 효율을 향상시키기 위해, 종종 모스펫(Q2)의 바디 다이오드에 병렬로 쇼트키 다이오드 102가 외적으로 부가된다. 쇼트키 다이오드는 상기 바디 다이오드보다 낮은 순방향 전압을 갖기 때문에, 쇼트키 다이오드 102는 효과적으로 상기 모스펫 바디 다이오드를 대체한다. 상기 쇼트키 다이오드의 낮은 순방향 전압은 전압 소비를 개선한다.
여러해 동안, 상기 쇼트키 다이오드는 모스펫 스위치 패키지의 외부에 구현되었다. 최근에는, 몇몇 제조자들이 쇼트키 다이오드가 전력 모스펫 디바이스와 함께 패키징된 제품들을 소개하였다. 또한 쇼트키 다이오드와 전력 모스펫의 모놀리식(monolithic) 구현도 존재한다. 종래의 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 일 예가 도 2에 도시되어 있다. 쇼트키 다이오드 210은 측면이 트랜치 모스펫 셀에 의해 둘러싸인 두 개의 트랜치 200-3과 200-4 사이에 형성된다. N-타입 기판 202는 트랜치 모스펫의 드레인 단자뿐만 아니라 쇼트키 다이오드 210의 캐소드 단자를 형성한다. 도전층 218은 다이오드 애노드 단자를 제공하고 모스펫 셀을 위한 소스 상호접속층(interconnect layer)으로서도 기능한다. 트랜치 200-1, 200-2, 200-3, 200-4 및 200-5의 게이트 전극은 제3의 방향으로 함께 접속되고 이에 따라 유사하게 구동된다. 상기 트랜치 모스펫 셀은 또한, 소스 영역 212 및 고농도 본체 영역 214을 내부에 포함하는 본체 영역 208을 포함한다.
도 2의 쇼트키 다이오드는 트랜치 모스펫 셀들의 사이에 존재한다. 결과적으로, 상기 쇼트키 다이오드는 활성 구역의 상당한 부분을 소모하고, 따라서 정격 전류(current rating)가 낮아지거나 또는 다이 크기가 커진다. 따라서 우수한 성능 특성을 갖는 모놀리식으로 고밀도로 집적된 쇼트키 다이오드와 트랜치 게이트 전계 효과 트랜지스트(FET)에 대한 요구가 존재한다.
본 발명의 일 실시예에 의하면, 모놀리식으로(monolithically) 집적된 트랜치 전계 효과 트랜지스터(FET)와 쇼트키 다이오드(Schottky diode)는, 제1 도전성 타입의 제1 실리콘 영역에서 종단되는 한 쌍의 트랜치를 포함한다. 제1 도전성 타입의 제2 실리콘 영역에 의해 분리되는 제2 도전성 타입의 두 개의 본체 영역은 상기 한 쌍의 트랜치 사이에 위치한다. 제1 도전성 타입의 소스 영역은 각각의 본체 영역 위에 위치한다. 접촉 개구는 상기 한 쌍의 트랜치 사이에서 상기 소스 영역 아래의 깊이까지 연장된다. 상기 소스 영역과 상기 제2 실리콘 영역이 전기적으로 접촉하도록 상호접속층이 상기 접촉 개구를 채운다. 상기 상호접속층이 상기 제2 실리콘 영역과 전기적으로 접촉하는 곳에 쇼트키 접촉이 형성된다.
일 실시예에서, 상기 제1 실리콘 영역은 상기 제2 실리콘 영역보다 더 높은 도핑 농도를 갖는다.
다른 실시예에서, 각각의 본체 영역은 대응하는 소스 영역과 상기 제1 실리콘 영역 사이에서 수직 방향으로 연장되고, 상기 상호접속층은 상기 본체 영역의 아래 쪽 반을 지나는 소정 깊이에서 상기 제2 실리콘 영역과 전기적으로 접촉한다.
다른 실시예에서, 상기 두 개의 본체 영역의 각각은 실질적으로 균일한 도핑 농도를 갖는다.
다른 실시예에서, 상기 한 쌍의 트랜치 사이에 제2 도전성 타입의 고농도 본체 영역이 형성되는데, 상기 고농도 본체 영역은 상기 두 개의 본체 영역의 각각 및 상기 제2 실리콘 영역과 전기적으로 접촉한다.
다른 실시예에서, 상기 두 개의 본체 영역, 상기 소스 영역, 및 상기 고농도 본체 영역은 상기 한 쌍의 트랜치에 자기 정렬된다.
다른 실시예에서, 상기 두 개의 본체 영역과 상기 제2 실리콘 영역은 실질적으로 동일한 깊이를 갖는다.
본 발명의 다른 실시예에 의하면, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드가 다음과 같이 형성된다. 상부 실리콘층을 통해 연장되고 하부 실리콘층 내에서 종단되는 한 쌍의 트랜치가 형성된다. 상기 상부 및 하부 실리콘층은 제1 도전성 타입을 갖고, 상기 상부 실리콘층은 상기 하부 실리콘층 위에서 연장된다. 상기 상부 실리콘층 내에, 상기 한 쌍의 트랜치 사이에 제2 도전성 타입의 제1 및 제2 실리콘 영역이 형성된다. 상기 한 쌍의 트랜치 사이에서 상기 제1 및 제2 실리콘 영역 내로 연장되는 제1 도전성 타입의 제3 실리콘 영역이 형성되는데, 상기 제1 및 제2 실리콘 영역의 잔존하는 아래 쪽 부분은 상기 상부 실리콘층의 일부에 의해 분리된 두 개의 본체 영역을 형성한다. 상기 제1 실리콘 영역의 외측 부분이 남도록, 실리콘 식각을 수행하여 상기 제1 실리콘 영역을 통해 연장되는 접촉 개구가 형성된다. 상기 제1 실리콘 영역의 상기 외측 부분은 소스 영역을 형성한다. 상기 소스 영역과 상기 상부 실리콘층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우는 상호접속층이 형성된다. 상기 상호접속층이 상기 제2 실리콘 영역과 전기적으로 접촉하는 곳에서 쇼트키 접촉이 형성된다.
일 실시예에서, 상기 하부 실리콘층은 상기 상부 실리콘층보다 더 높은 도핑 농도를 갖는다.
다른 실시예에서, 상기 상호접속층과 상기 상부 실리콘층의 상기 일부 사이의 접기적 접촉은 상기 소스 영역 아래의 깊이에서 이루어진다.
다른 실시예에서, 상기 제1 및 제2 실리콘 영역의 각각은 실질적으로 균일한 도핑 농도를 갖는다.
다른 실시예에서, 상기 한 쌍의 트랜치 사이에 제2 도전성 타입의 고농도 본체 영역이 형성된다. 상기 고농도 본체 영역은 상기 두 개의 본체 영역 내로 연장되고 상기 상부 실리콘층의 상기 일부 내로 연장된다.
또 다른 실시예에서, 상기 두 개의 본체 영역, 상기 소스 영역, 및 상기 고농도 본체 영역은 상기 한 쌍의 트랜치에 자기 정렬된다.
본 명세서에 개시된 발명의 본질 및 이점은 본 명세서의 나머지 부분 및 첨부된 도면을 참조함으로써 보다 잘 이해될 수 있다.
도 1은 쇼트키 다이오드와 함께 전력 모스펫을 사용하는 종래의 dc/dc 컨버터의 회로 개략도를 도시한다.
도 2는 종래의 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 단면도를 도시한다.
도 3은 본 발명의 일 실시예에 의한, 각각이 그 내부에 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 스트립(stripe) 모양 셀들의 어레이의 일부를 도시하는 예시적인 단순화된 등축도이다.
도 4는 도 3의 고농도 본체 영역 326에 대한 단면도를 도시한다.
도 5는 본 발명의 일 실시예에 의한, 도 3 및 4의 고농도 본체 영역에 대한 다른 구현을 도시하는 단순화된 단면도이다.
도 6A 내지 6F는 본 발명의 일 실시예에 의한, 도 3에 도시된 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 형성하는 예시적인 처리 시퀀스를 나타내는 단순화된 단면도이다.
도 7A 내지 7C는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드 구조에서 세 개의 서로 다른 딤플(dimple) 깊이에 대한 사태 전류 유동 라인(avalanche current flow line)의 시뮬레이션 결과를 도시한다.
본 발명의 실시예들에 의하면, 셀들의 어레이 내에 여러번 반복되는 단일 셀 내에서 쇼트키 다이오드가 트랜치 모스펫과 최적으로 집적된다. 쇼트키 다이오드를 집적함으로써 희생되는 활성 구역은 최소 내지 전혀 없는 반면, 쇼트키 다이오드의 전체 면적은 다이오드의 순방향 전도를 100% 처리할 만큼 충분히 크다. 따라서 모스펫 바디 다이오드가 전혀 온(on) 상태가 되지 아니하여 역복구 손실(reverse recovery loss)을 제거한다. 또한, 모스펫 바디 다이오드에 비해 낮은 쇼트키 다이오드의 순방향 전압 강하때문에, 전력 손실이 감소된다.
또한, 상기 쇼트키 다이오드는 쇼트키 접촉이 상기 모스펫의 소스 영역 아래에 형성되도록 상기 모스펫과 집적된다. 이는 사태 전류를 상기 소스 영역으로부터 상기 쇼트키 영역을 향하게 함으로써, 기생 양극성 트랜지스터(bipolar transistor)가 온 상태가 되는 것을 막는다는 점에서 유리하다. 따라서 디바이스의 견고성(ruggedness)이 향상된다. 또한 본 발명의 이러한 특성은 대개의 경우, 상기 기생 양극성 트랜지스터가 온 상태가 되는 것을 막기 위해 종래 각각의 모스 펫 셀에서 일반적으로 요구되던 고농도 본체 영역의 필요성을 제거한다. 그 대신, 단지 소스 금속의 본체 영역에 대한 양호한 접촉을 보장하기 위해, 고농도 본체 영역의 아일랜드(island)들이 간헐적으로 그리고 서로 멀리 떨어지도록 통합된다. 본질적으로, 종래의 모스펫에서 요구되는 상기 고농도 본체 영역들은 대개의 경우, 쇼트키 다이오드로 대체된다. 이에 따라, 상기 쇼트키 다이오드에 추가적인 실리콘 구역은 할당되지 않는다.
도 3은 본 발명의 일 실시예에 의한, 각각이 그 내부에 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 스트립 모양 셀들의 어레이의 일부를 도시하는 예시적인 단순화된 등축도이다. 고농도로 도핑된 N-타입(N+) 영역 302가 더 높은 도핑 농도(N++)를 갖는 N-타입 실리콘 기판(도시되지 않음) 위에 놓인다. 복수의 트랜치 304는 N+ 영역 302 내의 미리 정해진 깊이까지 연장된다. 각각의 트랜치 304 내에는 실드 전극(shield electrode) 305 및 그 위에 놓인 게이트 전극 308이 포함된다. 일 실시예에서, 실드 전극 305 및 게이트 전극 308은 폴리실리콘을 포함한다. 전극간 유전체(inter-electrode dielectric) 310은 상기 게이트 전극과 실드 전극을 서로 절연시킨다. 실드 유전체층 312는 각각의 트랜치 304의 하부 측벽과 바닥을 덮고, 실드 전극 305를 주위의 N+ 영역 302로부터 절연시킨다. 게이트 유전체 316은 실드 유전체 312보다 얇고, 트랜치 304의 상부 측벽을 덮는다. 유전체 캡 314는 각각의 게이트 전극 308 위에서 연장된다. 일 실시예에서, 실드 전극 305는 제3의 방향을 따라 소스 영역에 전기적으로 접속되어, 동작 중 상기 소스 영역과 동일한 전위로 바이어스된다. 다른 실시예에서, 실드 전극 305는 제3의 방향을 따라 게이트 전극 308에 전기적으로 결합되거나, 또는 플로팅(floating)한다.
저농도로 도핑된 N-타입(N-) 영역 320에 의해 분리된 두 개의 P-타입 본체 영역 318은 모든 두 개의 인접한 트랜치들 304 사이에 위치한다. 각각의 본체 영역 318은 하나의 트랜치 측벽을 따라 연장된다. 본 명세서에 설명되고 도면에 도시된 다양한 실시예들에서는 본체 영역 318과 N- 영역 320은 실질적으로 동일한 깊이를 갖지만, 디바이스의 동작에 현저한 영향을 미치지 않으면서 본체 영역 318이 N- 영역 320보다 아주 조금 얕거나 또는 더 깊을 수도 있고 그 반대일 수도 있다. 고농도로 도핑된 N-타입 소스 영역 322는 각각의 본체 영역 318의 바로 위에 위치한다. 소스 영역 322는 수직 방향으로 게이트 전극 308과 중첩되고, 접촉 개구(contact opening)를 형성하는 딤플(dimple) 324의 존재로 인해 라운딩된 외측 윤곽을 갖는다. 각각의 딤플 324는 모든 두 개의 인접한 트랜치들 사이에서 대응하는 소스 영역들 322 아래로 연장된다. 도시된 바와 같이, 소스 영역 322와 본체 영역 318은 함께 딤플 324의 라운딩된 측벽을 형성하고, N- 영역 320은 딤플 324의 바닥을 따라 연장된다. 일 실시예에서, N+ 영역 302는 N+ 에피택시층이고, N- 영역 320은 본체 영역 318과 소스 영역 322가 형성된 N- 에피택시층의 일부이다. 모스펫 300이 온 상태가 되면, 각각의 소스 영역 322와 상기 고농도로 도핑된 영역 302 사이에서 각각의 본체 영역 318 내에 트랜치의 측벽을 따라 수직 채널이 형성된다.
쇼트키 배리어(barrier) 금속 330은 도 3에서 그 아래에 놓인 영역을 노출시 키기 위해 벗겨져 있는데, 상기 쇼트키 배리어 금속 330은 딤플 324를 채우고 유전체 캡 314 위에서 연장된다. 쇼트키 배리어 금속 330은 딤플 324의 바닥을 따라 N- 영역 320과 전기적으로 접촉하고, 이렇게 해서 쇼트키 접촉을 형성한다. 쇼트키 배리어 금속 330은 또한, 소스 영역 322와 고농도 본체 영역 326을 전기적으로 접촉시키는 최상측 소스 상호접속부로서 기능한다.
역 바이어스 동안에, 각각의 본체/N- 접합에 형성된 공핍 영역(depletion region)이 N- 영역 320에 통합되어 상기 쇼트키 접촉 아래의 N- 영역 320이 완전히 공핍된다는 점에서 유리하다. 이는 배리어 금속이 더 낮은 일함수(work function)로 사용되도록 하는 쇼트키 누설 전류를 제거한다. 따라서 상기 쇼트키 다이오드에 대해 더욱 더 낮은 순방향 전압이 얻어진다.
고농도 본체 영역 326의 아일랜드들은 도시된 바와 같이 상기 셀의 스트립들을 따라 간헐적으로 형성된다. 고농도 본체 영역 326은 N- 영역 320을 통해 연장된다. 이는 도 3의 구조의 고농도 본체 영역 326을 통과하는 단면도인 도 4에 보다 명확히 도시된다. 도 4의 상기 단면도는, 모든 두 개의 인접한 트랜치들 사이의 두 개의 소스 영역들이 N- 영역 320을 통해 연장되는 하나의 이어진 고농도 본체 영역 326으로 대체된다는 점을 제외하면, 대체로 도 3의 등축도의 전면(前面)에 대한 단면도와 유사하다. 고농도 본체 영역들 326은 소스 금속 330과 본체 영역 318 사이에 저항성 접촉(ohmic contact)을 제공한다. 고농도 본체 영역들 326이 N- 영역 320을 통해 연장되기 때문에, 이들 영역에는 쇼트키 다이오드가 형성되지 않는다. 소스 영역이 없기 때문에, 이들 영역 어디서도 모스펫 전류는 흐르지 않 는다.
도 5는 본 발명의 일 실시예에 의한, 도 3 및 4의 고농도 본체 영역에 대한 다른 구현을 도시하는 단순화된 단면도이다. 도 5에서, 고농도 본체 영역들 526은 소스 영역 522가 그대로 유지되도록 각각의 딤플 524의 바닥부를 따라서만 연장된다. 따라서, 모스펫 전류는 이들 영역에서 흐르지만, 고농도 본체 영역들 526은 쇼트키 배리어 금속 430이 N- 영역 310과 접촉하는 것을 막고 이에 따라 이들 영역에는 쇼트키 다이오드가 형성되지 않는다.
도 3을 다시 참조하면, 고농도 본체 영역들 326의 간헐적 배치는, 선행 기술인 도 2의 구조와 같이 고농도 본체 영역들이 두 개의 인접한 소스 영역들 사이의 셀 스트립들의 길이 전체를 따라 연장되는 종래의 구현과 구별된다. 쇼트키 다이오드가 트랜치 모스펫과 집적되는 방식 때문에 도 3의 구조에서는 연속적인 고농도 본체 영역들이 필요하지 않다. 도 3에서 볼 수 있듯이, 소스 영역 322의 훨씬 아래로 딤플 324를 연장함으로써, 쇼트키 접촉이 유사하게 소스 영역 322의 훨씬 아래에 형성된다. 이하 도 7A 내지 7C와 관련하여 보다 상세히 설명되는 바와 같이, 상기 쇼트키 접촉이 소스 영역 322의 훨씬 아래에 배치되어, 사태 전류가 소스 영역 322로부터 상기 쇼트키 영역을 향하고 이에 따라 기생 양극성 트랜지스터가 온 상태가 되는 것을 막는다. 이는 종래의 구조에서 일반적으로 요구되는 셀 스트립을 따라 연속적인 고농도 본체 영역에 대한 필요를 제거한다. 그 대신, 소스 금속 330의 본체 영역 318에 대한 양호한 접촉을 보장하기 위해, 고농도 본체 영역 326의 아일랜드들이 상기 셀 스트립을 따라 간헐적으로 그리고 서로 멀리 떨어지도록 통합된다. 연속적인 고농도 본체 영역들이 대체로 쇼트키 영역들로 대체되어, 상기 쇼트키 다이오드에는 추가적인 실리콘 구역이 할당될 필요가 없다. 따라서 상기 쇼트키 다이오드를 집적함에 있어서 실리콘 면적이 희생되지 않는다.
몇몇 실시예에서, 상기 스트립을 따라 고농도 본체 영역 326이 배치되는 빈도는 상기 디바이스의 스위칭 요건에 따라 지정된다. 더 빠른 스위칭 디바이스에 대해, 고농도 본체 영역들은 상기 스트립을 따라 더 빈번히 배치된다. 이러한 디바이스들에 대해, 쇼트키 다이오드에 추가적인 실리콘 구역이 할당될 필요가 있을 수 있다(예를 들어, 셀 피치를 증가시킴으로써). 더 느린 스위칭 디바이스에 대해, 보다 적은 고농도 본체 영역들이 상기 스트립을 따라 배치된다. 이러한 디바이스들에 대해, 하나의 스트립의 각 단부에 고농도 본체 영역을 배치하는 것으로 충분할 수 있고, 따라서 쇼트키 다이오드 구역을 최대화할 수 있다.
도 6A 내지 6F는 본 발명의 일 실시예에 의한, 도 3의 집적된 모스펫-쇼트키 구조를 형성하는 예시적인 처리 시퀀스를 나타내는 단순화된 단면도이다. 도 6A에서, 실리콘 기판(도시되지 않음) 위에 놓인 두 개의 에피택시층 602 및 620이 종래의 기술을 사용하여 형성된다. 낮은 농도로 도핑된 N-타입 층(N-)인 에피택시층 620은 고농도로 도핑된 N-타입 층(N+)인 에피택시층 602 위에서 연장된다. 하드 마스크(예를 들어, 산화물을 포함)가 형성되고, 패턴화되고, 식각되어 N- 에피택시 620 위에 하드 마스크 아일랜드 601을 형성한다. 따라서 N- 에피택시 620의 표면 구역이 상기 하드 마스크 아일랜드 601에 의해 정의된 개구 606을 통해 노출된다. 일 실시예에서, 상기 트랜치의 폭을 정의하는 개구 606은 각각 실질적으로 0.3μm 이고, 각각의 하드 마스크 아일랜드 601의 폭은 0.4 내지 0.8μm 범위에 있다. 이러한 치수들은 모스펫과 쇼트키 다이오드가 형성되는 셀 피치를 정의한다. 이러한 치수들에 영향을 주는 인자들은 포토리소그래피 장비의 성능과 설계 및 성능 목표를 포함한다.
도 6B에서, 종래의 실리콘 식각 기술을 사용하여 개구 606을 통해 실리콘을 식각함으로써 N- 에피택시 620 내에서 종단되는 트랜치들 603이 형성된다. 일 실시예에서, 트랜치 603은 실질적으로 1μm의 깊이를 갖는다. 각각의 트랜치 603 내에 고농도로 도핑된 P-타입(P+) 실리콘 영역 618A를 성장시키기 위해 종래의 선택적 에피택시 성장(selective epitaxial growth; SEG) 처리가 사용된다. 일 실시예에서, P+ 실리콘 영역 618A는 실질적으로 5×1017cm-3의 도핑 농도를 갖는다. 다른 실시예에서는, P+ 영역 618을 형성하기 전에, 트랜치 608의 측벽과 바닥을 덮는 고품질 실리콘의 얇은 층이 형성된다. 상기 얇은 실리콘 층은 상기 P+ 실리콘의 성장에 적합한 손상되지 않은 실리콘 표면으로서 기능한다.
도 6C에서, p-타입 도펀트를 P+ 영역 618A로 그리고 N- 에피택시 620 내로 확산시키기 위해 확산 처리가 수행된다. 이렇게 해서 하드 마스크 아일랜드 601 아래에서 측방향으로 연장되고 N- 에피택시 620 내로 아래 방향으로 연장되는 외부 확산된 P+ 영역 618B가 형성된다. 요구되는 외부 확산을 성취하기 위해 다수의 열적 사이클이 수행될 수 있다. 도 6C의 점선은 트랜치 603의 외곽선을 나타낸다. 상기 처리에서 이러한 확산 처리 뿐만 아니라 다른 열적 사이클이 N+ 에피택시 602 가 위쪽으로 확산되도록 한다. N- 에피택시 620의 두께를 선택함에 있어서 이러한 N+ 에피택시 602의 상승 확산을 고려할 필요가 있다.
도 6D에서, 하드 마스크 아일랜드 601을 사용하여, P+ 영역 618B와 N- 에피택시 620을 통해 연장되고 N+ 에피택시 602 내에서 종단되는 트랜치 604를 형성하기 위해 깊은 트랜치 식각 처리가 수행된다. 일 실시예에서, 트랜치 604는 실질적으로 2μm의 깊이를 갖는다. 상기 트랜치 식각 처리는 각각의 P+ 실리콘 영역 618B의 중앙 부분을 완전히 잘라내어 제거하되, 트랜치 측벽을 따라 연장되는 수직 방향의 외측 P+ 스트립 618C를 남겨 둔다.
본 발명의 다른 실시예에서는, 도 6B 내지 6D에 도시된 상기 SEG 기술 대신 이하에 설명된 바와 같이 두 경로의 경사진 주입(two-pass angled implant)을 사용하여 P+ 스트립 618C가 형성된다. 도 6B에서, 마스크 개구 606을 통해 트랜치 603을 형성한 후에, 종래의 두 경로의 경사진 주입 기술을 사용하여 대향하는 트랜치의 측벽들로 보론(boron)과 같은 P- 타입 도펀트가 주입된다. 하드 마스크 아일랜드 601은 상기 주입 처리 중에 차단 구조물로서 기능하여, 상기 주입 이온이 메사 영역으로 들어가는 것을 막고 N- 에피택시 620의 원하는 영역으로 이온 주입의 위치를 제한한다. 도 6D에 도시된 구조에 이르기 위해, 상기 두 경로의 경사진 주입 후 제2 트랜치 식각이 수행되어, 트랜치 603의 깊이를 N+ 에피택시 602 내로 연장한다. 다른 변형예에서는, (두 번이 아닌) 오직 한 번의 트랜치 식각이 다음과 같이 수행된다. 도 6B에서, 하드 마스크 아일랜드 601을 사용하여, N+ 에피택시 602 내로 도 6D의 트랜치 604와 실질적으로 동일한 깊이까지 연장되는 트랜치를 형성하 기 위해 트랜치 식각이 수행된다. 대향하는 트랜치의 측벽들로 P-타입 도펀트를 주입하기 위해 두 경로의 경사진 주입이 수행된다. 상기 주입의 각(angle)과 하드 마스크 아일랜드 601의 두께는 상기 주입 이온을 받을 상부 트랜치 측벽 영역을 정의하도록 조정된다.
도 6E에서, 공지 기술을 사용하여 트랜치 604 내에 실드 게이트 구조가 형성된다. 트랜치 604의 하부 측벽과 바닥을 덮는 실드 유전체 612가 형성된다. 다음으로 트랜치 604의 하부를 채우는 실드 전극 605가 형성된다. 다음으로 실드 전극 605 위에 전극간 유전체층 610이 형성된다. 다음으로 상부 트랜치 측벽을 덮는 게이트 유전체 616이 형성된다. 일 실시예에서는, 상기 처리의 초기 단계에 게이트 유전체 616이 형성된다. 트랜치 604의 상부를 채우는 리세스(recessed) 게이트 전극 608이 형성된다. 유전체 캡 영역 614는 게이트 전극 608 위에서 연장되고 트랜치 604의 나머지 부분을 채운다.
다음으로, 모든 노출된 실리콘 영역으로 N-타입 도펀트를 주입한 후 드라이브 인(drive in) 처리를 수행함으로써, N+ 영역 622A를 형성한다. N+ 영역 622A를 형성함에 있어서 활성 영역에서는 마스크가 사용되지 않는다. 도 6E에 도시된 바와 같이, 상기 실드 게이트 구조 및 상기 N+ 영역 622A를 형성하는데 관련된 다양한 열적 사이클은 P-타입 영역 618C가 외부 확산되도록 하고, 이에 따라 더 넓고 더 긴 본체 영역 618D를 형성한다. 이미 설명한 것처럼, 이러한 열적 사이클은 또한 도 6E에 도시된 바와 같이 N+ 에피택시 602가 위쪽으로 확산되도록 한다. 제조 공정이 완성되었을 때, 모든 두 개의 인접하는 트랜치들 사이의 상기 두 본체 영역 들이 서로 이격된 상태를 유지하고 서로 합쳐지지 않을 것을 보장하는 것이 중요한데, 그렇지 않으면 쇼트키 다이오드가 제거된다. 상기 공정을 설계함에 있어서 다른 목적은, 제조 공정의 완성 후에 N- 에피택시 620과 본체 영역 618D가 실질적으로 동일한 깊이를 가질 것을 보장하는 것인데, 다만, 깊이의 아주 작은 차이는 상기 디바이스의 동작에 큰 영향을 미치지 않을 것이다. 이러한 목표들은 처리 단계들의 수와 상기 열적 사이클, 상기 제1 트랜치 식각의 깊이(도 6B), 및 상기 본체 영역, 상기 N- 에피택시 영역, 상기 N+ 에피택시 영역을 포함하는 다양한 영역들의 도핑 농도를 포함하는 파라미터들을 조정함으로써 성취될 수 있다.
도 6F에서, N+ 영역 622A의 외측 부분 622B가 유지되도록, 상기 활성 영역에서 마스크를 사용하지 않고 딤플 식각 처리를 수행하여 N+ 영역 622A를 식각한다. 상기 유지된 외측 부분 622A는 소스 영역을 형성한다. 따라서 딤플 624가 모든 두 개의 인접한 트랜치 사이에 형성된다. 딤플 624는, 소스 영역 622B 아래로 연장되고 N- 영역 620 내로 연장되는 접촉 개구를 형성한다. 본 명세서에서 사용되는 "딤플 식각(dimple etch)"은, 도 6F의 소스 영역 622B와 같이 경사지고 라운딩된 외측 윤곽을 갖는 실리콘 영역을 형성하는 실리콘 식각 기술을 가리킨다. 일 실시예에서, 상기 딤플은 본체 영역 618D의 아래쪽 절반에 포함되는 소정 깊이까지 연장된다. 앞서 설명된 바와 같이, 더 깊은 딤플은 상기 소스 영역 아래에 쇼트키 접촉이 형성되도록 한다. 이는 역 사태 전류가 상기 소스를 향하지 않도록 도움으로써, 기생 양극성 트랜지스터가 온 상태가 되는 것을 막는다. 상기 딤플 식각이 상기 활성 영역에서 마스크를 요구하지 않는 반면, 다른 실시예에서는, 원하는 깊이 까지 식각될 N+ 영역 622A의 중앙부를 정의하기 위해 마스크가 사용된다. 따라서 이러한 마스크 아래에서 연장되는 N+ 영역 622A의 외측 영역은 유지된다. 이러한 외측 영역들은 상기 소스 영역을 형성한다.
마스크 층을 사용하여, 각각의 스트립을 따라서 간헐적으로 P-타입 도펀트가 상기 딤플 영역으로 주입된다. 이렇게 해서 모든 두 개의 인접한 트랜치 사이에 고농도 본체 영역의 아일랜드(도시되지 않음)가 형성된다. 도 4에 구현된 고농도 본체가 요구된다면, 상기 고농도 본체 영역들이 형성되어야 할 상기 소스 영역의 부분들을 역으로 도핑(counter-dope)하기 위해 상기 고농도 본체 주입 중에 충분한 분량의 P-타입 도펀트가 사용될 필요가 있다. 도 5에 구현된 고농도 본체가 요구된다면, 상기 소스 영역이 역으로 도핑되지 않고 그대로 남아있도록 상기 주입 중에 더 낮은 분량의 P-타입 도펀트가 사용될 필요가 있다.
도 6F에서는, 상기 구조 위에 쇼트키 배리어 금속 630을 형성하기 위해 종래의 기술이 사용될 수 있다. 쇼트키 배리어 금속 630은 딤플 624를 채우는데, 여기서 금속 630이 N- 영역 620과 전기적으로 접촉하고 쇼트키 다이오드가 형성된다. 금속층 630은 또한 소스 영역 622B 및 상기 고농도 본체 영역과 접촉한다.
도 6A 내지 6F의 처리 시퀀스에서, 사용된 두 개의 마스크 중 어느 것도 임계적 정렬을 요구하지 않는다. 따라서, 집적된 모스펫-쇼트키 구조물은 많은 수직 및 수평 방향의 자기-정렬된(self-aligned) 형상을 갖는다. 또한, 상기 공정 실시예는 채널 길이의 감소를 가능하게 한다. 종래의 처리는 상기 본체 영역을 형성하기 위해 주입 및 드라이브 기술을 이용한다. 이 기술은 채널 영역에 있어서 더 긴 채널 길이를 요하는 테이퍼진 도핑 프로파일을 만들어낸다. 반대로, 위에서 설명한 대안 기술들, 즉, 상기 본체 영역을 형성하기 위한 선택적 에피택시 성장 및 두 경로의 경사진 주입은 상기 채널 영역 내에 균일한 도핑 프로파일을 제공하고, 따라서 더 짧은 채널 길이가 사용될 수 있도록 한다. 따라서 상기 디바이스의 온-저항(on-resistance)이 향상된다.
나아가, 이중 에피택시 구조를 사용함으로써, 모스펫 문턱 전압(threshold voltage; Vth)에 대한 엄격한 제어를 유지하는 동시에 항복 전압 및 온 저항의 최적화를 가능하게 하는 설계의 유연성이 제공된다. Vth에 대한 엄격한 제어는, N+ 에피택시 602에 비해 훨씬 더 견고하고 예측가능한 도핑 농도를 나타내는 N- 에피택시 620 내에 본체 영역 618을 형성함으로서 이루어진다. 예측가능한 도핑 농도로 백그라운드 영역에 본체 영역을 형성하는 것은 상기 문턱 전압에 대한 더 엄격한 제어를 가능하게 한다. 한편, N+ 에피택시 602 내로 연장되는 실드 전극 605는 동일한 항복 전압에 대해서 N+ 에피택시 602 내에서 더 높은 도핑 농도를 사용할 수 있게 한다. 따라서 상기 모스펫 문턱 전압에 대한 제어에 부정적인 영향을 미치지 않으면서 동일한 항복 전압에 대해 더 낮은 온 저항을 얻을 수 있다.
도 7A 내지 7C는, 집적된 트랜치 모스펫-쇼트키 다이오드 구조에서 세 개의 서로 다른 딤플 깊이에 대한 사태 전류 유동 라인(avalanche current flow line)의 시뮬레이션 결과를 도시한다. 도 7A의 구조에서, 딤플 729A는 소스 영역 722의 바로 아래 깊이까지 연장된다. 도 7B의 구조에서, 딤플 729B는 본체 영역 718의 높이의 실질적으로 1/2까지 더 깊이 연장된다. 도 7C의 구조에서, 딤플 729C는 본체 영역 718의 바닥 바로 위까지 더욱 깊이 연장된다. 도 7A 내지 7C에서, 최상부 금속 730에 공백이 존재한다. 이러한 공백은 단지 시뮬레이션의 목적을 위한 것이며, 실제로는 본 명세서의 다른 도면들로부터 명백한 바와 같이 상기 최상부 금속에 이러한 공백이 존재하지 않을 것이다.
도 7A에서 확인되는 바와 같이, 사태 전류 유동 라인 732A는 소스 영역 722에 매우 인접한다. 그러나, 도 7B에서 상기 딤플 깊이가 증가되고 도 7C에서는 더욱 깊어짐에 따라, 사태 전류 유동 라인 732B 및 732C는 소스 영역 722로부터 더 멀어져 상기 쇼트키 영역을 향하도록 이동된다. 상기 사태 전류 라인의 상기 소스 영역으로부터의 전환은 기생 양극성 트랜지스터가 온 상태가 되는 것을 막도록 도움으로써, 상기 디바이스의 견고성을 향상시킨다. 본질적으로, 상기 쇼트키 영역은 상기 사태 전류를 집중시킴에 있어서 고농도 본체 영역처럼 동작하고, 이에 따라 이러한 목적을 위해 고농도 본체 영역을 필요로 하지 않는다. 고농도 본체 영역은 상기 본체 영역에 대한 양호한 접촉을 얻기 위해 여전히 요구되지만, 상기 고농도 본체 영역의 빈도와 크기는 종래의 모스펫 구조에 비해 현저히 감소된다. 이는 상기 쇼트키 다이오드에 할당된 큰 실리콘 면적으로부터 자유롭다. 따라서, 도 7A 내지 7C의 예시적인 시뮬레이션 구조에 있어서, 본체 영역 718의 아래 쪽 반에 속하는 소정 깊이까지 연장되는 딤플이 최적의 결과를 제공한다.
본 발명은 실드 게이트 트랜치 모스펫 실시예를 사용하여 설명되었지만, 본 명세서의 개시 내용을 고려할 때 두꺼운 바닥 유전체를 갖는 다른 실드 게이트 모스펫 구조물 및 트랜치 게이트 모스펫 뿐만 아니라 다른 타입의 전력 디바이스에서 의 본 발명의 구현은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다. 예를 들어, 앞서 설명한 모스펫과 쇼트키 다이오드를 집적하는 기술은 위에서 언급한 2004년 12월 29일자 미국 특허출원 11/026,276호에 개시된 다양한 전력 디바이스들, 특히, 예를 들어 도 1, 2A, 3A, 3B, 4A, 4C, 5C, 9B, 9C, 10-12 및 24에 도시된 트랜치 게이트, 실드 게이트 및 전하 균형 디바이스에서 유사하게 구현될 수 있다.
다수의 구체적인 실시예가 도시되고 설명되었지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 본 발명의 몇몇 실시예들은 개방 셀(open cell) 구조를 사용하여 설명되었지만, 본 명세서의 개시 내용을 고려할 때, 다각형, 원형, 및 사각형과 같은 다양한 기하학적 형상을 갖는 폐쇄 셀(closed cell) 구조를 사용하는 본 발명의 구현은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다. 또한, 본 발명의 실시예들은 n- 채널 디바이스를 사용하여 설명되었지만, 이들 실시예에서 p- 채널 디바이스를 얻기 위해 실리콘 영역의 도전 타입이 반전될 수 있다. 따라서, 본 발명의 영역은 상기 기재에 의해 결정되어서는 안 되고, 첨부된 청구범위와 함께 그 균등 영역 전체에 의해 결정되어야 한다.

Claims (45)

  1. 모놀리식으로(monolithically) 집적된 트랜치 전계 효과 트랜지스터(FET)와 쇼트키 다이오드(Schottky diode)를 포함하는 구조물에 있어서,
    상기 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드는,
    제1 도전성 타입의 제1 실리콘 영역에서 종단되는 한 쌍의 트랜치;
    상기 한 쌍의 트랜치 사이의 제2 도전성 타입의 두 개의 본체 영역 - 상기 두 개의 본체 영역은 제1 도전성 타입의 제2 실리콘 영역에 의해 분리됨 -;
    각각의 본체 영역 위의 제1 도전성 타입의 소스 영역;
    상기 한 쌍의 트랜치 사이에서 상기 소스 영역 아래의 깊이까지 연장되는 접촉 개구(contact opening); 및
    상기 소스 영역과 상기 제2 실리콘 영역이 전기적으로 접촉하도록 상기 접촉 개구를 채우고, 상기 제2 실리콘 영역과 함께 쇼트키 접촉을 형성하는 상호접속층을 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  2. 제1항에 있어서,
    상기 제1 실리콘 영역은 상기 제2 실리콘 영역보다 더 높은 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  3. 제1항에 있어서,
    각각의 본체 영역은 대응하는 소스 영역과 상기 제1 실리콘 영역 사이에서 수직 방향으로 연장되고, 상기 상호접속층은 상기 본체 영역의 아래 쪽 반을 지나는 소정 깊이에서 상기 제2 실리콘 영역과 전기적으로 접촉하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  4. 제1항에 있어서,
    상기 두 개의 본체 영역의 각각은 실질적으로 균일한 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  5. 제1항에 있어서,
    상기 제1 실리콘 영역은 제1 에피택시층이고, 상기 제2 실리콘 영역은 제2 에피택시층이며, 상기 제1 에피택시층은 제1 도전성 타입의 기판 위에서 연장되고, 상기 기판은 상기 제1 에피택시층보다 더 높은 도핑 농도를 갖고, 상기 제1 에피택시층은 상기 제2 에피택시층보다 더 높은 도핑 농도를 갖는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  6. 제1항에 있어서,
    상기 두 개의 본체 영역 및 대응하는 소스 영역은 상기 한 쌍의 트랜치에 자기 정렬(self-aligned)되는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  7. 제1항에 있어서,
    상기 한 쌍의 트랜치 사이에 형성된 제2 도전성 타입의 고농도 본체 영역을 더 포함하며,
    상기 고농도 본체 영역은 상기 두 개의 본체 영역의 각각 및 상기 제2 실리콘 영역과 전기적으로 접촉하고, 상기 고농도 본체 영역은 상기 두 개의 본체 영역보다 더 높은 도핑 농도를 갖는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  8. 제7항에 있어서,
    상기 두 개의 본체 영역, 상기 소스 영역, 및 상기 고농도 본체 영역은 상기 한 쌍의 트랜치에 자기 정렬되는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이 오드를 포함하는 구조물.
  9. 제1항에 있어서,
    상기 두 개의 본체 영역과 상기 제2 실리콘 영역은 실질적으로 동일한 깊이를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  10. 제1항에 있어서,
    각각의 트랜치 내의 리세스(recessed) 게이트 전극; 및
    상기 상호접속층으로부터 각각의 게이트 전극을 절연시키는 유전체 캡(cap)을 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  11. 제10항에 있어서,
    각각의 트랜치 내에서 상기 리세스 게이트 전극 아래에 위치한 실드 전극; 및
    상기 제1 실리콘 영역으로부터 상기 실드 전극을 절연시키는 실드 유전체를 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  12. 제10항에 있어서,
    상기 리세스 게이트 전극 바로 아래에서 각각의 트랜치의 바닥을 따라 연장되는 두꺼운 바닥 유전체를 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  13. 제1항에 있어서,
    DC-DC 동기 벅 컨버터(DC to DC synchronous buck converter) - 상기 컨버터 내에서, 상기 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드가 로우측(low-side) 스위치로서 부하에 연결됨 - 를 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  14. 제1항에 있어서,
    상기 상호접속층은 쇼트키 배리어 금속층인, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 포함하는 구조물.
  15. 모놀리식으로 집적된 트랜치 모스펫(MOSFET)과 쇼트키 다이오드를 포함하는 구조물에 있어서,
    상기 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드는,
    제1 도전성 타입의 제1 에피택시층;
    상기 제1 에피택시층 위의 제1 도전성 타입의 제2 에피택시층 - 상기 제1 에피택시층은 상기 제2 에피택시층보다 더 높은 도핑 농도를 가짐 -;
    상기 제2 에피택시층을 통해 연장되고 상기 제1 에피택시층에서 종단되는 복수의 트랜치;
    모든 두 개의 인접한 트랜치 사이의 제2 도전성 타입의 두 개의 본체 영역 - 상기 두 개의 본체 영역은 상기 제2 에피택시층의 일부에 의해 분리됨 -;
    각각의 본체 영역 위의 제1 도전성 타입의 소스 영역;
    모든 인접하는 두 개의 트랜치 사이에서 상기 소스 영역 아래의 깊이까지 연장되는 접촉 개구; 및
    상기 소스 영역과 상기 제2 에피택시층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우고, 상기 제2 에피택시층의 상기 일부와 함께 쇼트키 접촉을 형성하는 쇼트키 배리어 금속층을 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  16. 제15항에 있어서,
    각각의 본체 영역은 대응하는 소스 영역과 상기 제1 에피택시층 사이에서 수직 방향으로 연장되고, 상기 쇼트키 배리어 금속층은 상기 본체 영역의 아래 쪽 반을 지나는 소정 깊이에서 상기 제2 에피택시층의 상기 일부와 전기적으로 접촉하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  17. 제15항에 있어서,
    상기 두 개의 본체 영역의 각각은 실질적으로 균일한 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  18. 제15항에 있어서,
    상기 제1 에피택시층은 제1 도전성 타입의 기판 위에서 연장되고, 상기 기판은 상기 제1 에피택시층보다 더 높은 도핑 농도를 갖는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  19. 제15항에 있어서,
    두 개의 인접한 트랜치 사이에 위치한 상기 두 개의 본체 영역 및 대응하는 소스 영역은 상기 두 개의 인접한 트랜치에 자기 정렬되는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  20. 제15항에 있어서,
    모든 두 개의 인접한 트랜치 사이에 형성된 제2 도전성 타입의 복수의 고농도 본체 영역을 더 포함하되,
    상기 고농도 본체 영역의 각각은, 상기 두 개의 인접한 트랜치 사이에 위치한 상기 두 개의 본체 영역 및 상기 제2 에피택시층의 상기 일부와 전기적으로 접촉하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  21. 제20항에 있어서,
    두 개의 인접한 트랜치 사이에 위치한 상기 두 개의 본체 영역, 대응하는 소스 영역, 및 상기 복수의 고농도 본체 영역은 상기 두 개의 인접한 트랜치에 자기 정렬되는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  22. 제15항에 있어서,
    상기 두 개의 본체 영역과 상기 제2 에피택시층은 실질적으로 동일한 깊이를 갖는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  23. 제15항에 있어서,
    각각의 트랜치 내의 리세스(recessed) 게이트 전극; 및
    상기 쇼트키 배리어 금속층으로부터 각각의 게이트 전극을 절연시키는 유전체 캡을 더 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  24. 제23항에 있어서,
    각각의 트랜치 내에서 상기 리세스 게이트 전극 아래에 위치한 실드 전극; 및
    상기 제1 에피택시층으로부터 상기 실드 전극을 절연시키는 실드 유전체를 더 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  25. 제23항에 있어서,
    상기 리세스 게이트 전극 바로 아래에서 각각의 트랜치의 바닥을 따라 연장되는 두꺼운 바닥 유전체를 더 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  26. 제15항에 있어서,
    DC-DC 동기 벅 컨버터 - 상기 컨버터 내에서, 상기 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드가 로우측 스위치로서 부하에 연결됨 - 를 더 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 포함하는 구조물.
  27. 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드를 형성하는 방법에 있어서,
    상부 실리콘층을 통해 연장되고 하부 실리콘층 내에서 종단되는 한 쌍의 트랜치를 형성 - 상기 상부 및 하부 실리콘층은 제1 도전성 타입을 갖고, 상기 상부 실리콘층은 상기 하부 실리콘층 위에서 연장됨 - 하는 단계;
    상기 상부 실리콘층 내에, 상기 한 쌍의 트랜치 사이에 제2 도전성 타입의 제1 및 제2 실리콘 영역을 형성하는 단계;
    상기 한 쌍의 트랜치 사이에서 상기 제1 및 제2 실리콘 영역 내로 연장되는 제1 도전성 타입의 제3 실리콘 영역을 형성 - 상기 제1 및 제2 실리콘 영역의 잔존하는 아래 쪽 부분은 상기 상부 실리콘층의 일부에 의해 분리된 두 개의 본체 영역을 형성함 - 하는 단계;
    상기 제1 실리콘 영역의 외측 부분이 남도록, 실리콘 식각을 수행하여 상기 제1 실리콘 영역을 통해 연장되는 접촉 개구를 형성 - 상기 제1 실리콘 영역의 상기 외측 부분은 소스 영역을 형성함 - 하는 단계; 및
    상기 소스 영역과 상기 상부 실리콘층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우는 상호접속층을 형성 - 상기 상호접속층은 상기 상부 실리콘층의 상기 일부와 함께 쇼트키 접촉을 형성함 - 하는 단계를 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  28. 제27항에 있어서,
    상기 하부 실리콘층은 상기 상부 실리콘층보다 더 높은 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  29. 제27항에 있어서,
    상기 상호접속층과 상기 상부 실리콘층의 상기 일부 사이의 접기적 접촉은 상기 소스 영역 아래의 깊이에서 이루어지는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  30. 제27항에 있어서,
    상기 상호접속층과 상기 상부 실리콘층의 상기 일부 사이의 접기적 접촉은 상기 본체 영역의 아래 쪽 반을 지나는 소정 깊이에서 이루어지는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  31. 제27항에 있어서,
    상기 제1 및 제2 실리콘 영역의 각각은 실질적으로 균일한 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  32. 제27항에 있어서,
    상기 하부 실리콘층은 제1 도전성 타입의 기판 위에 에피택시적으로 형성되고, 상기 상부 실리콘층은 상기 하부 실리콘층 위에 에피택시적으로 형성되며, 상기 기판은 상기 하부 실리콘층보다 더 높은 도핑 농도를 갖고, 상기 하부 실리콘층은 상기 상부 실리콘층보다 더 높은 도핑 농도를 갖는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  33. 제27항에 있어서,
    상기 두 개의 본체 영역 및 상기 소스 영역은 상기 한 쌍의 트랜치에 자기 정렬되는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  34. 제27항에 있어서,
    상기 한 쌍의 트랜치 사이에 제2 도전성 타입의 고농도 본체 영역을 형성하는 단계를 더 포함하되,
    상기 고농도 본체 영역은 상기 두 개의 본체 영역 내로 연장되고 상기 상부 실리콘층의 상기 일부 내로 연장되며, 상기 두 개의 본체 영역보다 더 높은 도핑 농도를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  35. 제34항에 있어서,
    상기 두 개의 본체 영역, 상기 소스 영역, 및 상기 고농도 본체 영역은 상기 한 쌍의 트랜치에 자기 정렬되는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  36. 제27항에 있어서,
    상기 두 개의 본체 영역과 상기 상부 실리콘층은 실질적으로 동일한 깊이를 갖는, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  37. 제27항에 있어서,
    각각의 트랜치 내에 리세스 게이트 전극을 형성하는 단계; 및
    상기 상호접속층으로부터 각각의 게이트 전극을 절연시키는 절연체 캡을 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  38. 제37항에 있어서,
    상기 리세스 게이트 전극을 형성하기 전에, 각각의 트랜치의 바닥부에 실드 전극을 형성하는 단계를 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  39. 제37항에 있어서,
    상기 리세스 게이트 전극을 형성하기 전에, 각각의 트랜치의 바닥을 따라 연장되는 두꺼운 바닥 유전체를 형성하는 단계를 더 포함하는
    모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  40. 제27항에 있어서,
    상기 상호접속층은 쇼트키 배리어 금속층인, 모놀리식으로 집적된 트랜치 FET와 쇼트키 다이오드의 형성 방법.
  41. 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 형성하는 방법에 있어서,
    마스크를 사용하여, 상부 실리콘층 내로 연장되고 상기 상부 실리콘층 내에서 종단되는 복수의 제1 트랜치를 형성 - 상기 상부 실리콘층은 하부 실리콘층 위에서 연장되고, 상기 상부 및 하부 실리콘층은 제1 도전성 타입을 가짐 - 하는 단계;
    상기 복수의 제1 트랜치를 제2 도전성 타입의 실리콘 물질로 채우는 단계;
    상기 실리콘 물질을 상기 상부 실리콘층 내로 그리고 상기 마스크 아래로 외부 확산(diffuse out)시키기 위해 열적 사이클(thermal cycle)을 수행하는 단계;
    상기 마스크를 사용하여, 상기 실리콘 물질과 상기 상부 실리콘층을 통해 연장되고 상기 하부 실리콘층 내에서 종단되는 복수의 제2 트랜치를 형성 - 상기 마스크 아래의 상기 실리콘 물질의 상기 외부 확산된 부분들은 대응하는 트랜치의 양 측면에 잔존함 - 하는 단계;
    상기 외부 확산된 부분 내로 연장되는 제1 도전성 타입의 제1 실리콘 영역을 형성 - 모든 두 개의 인접하는 트랜치 사이의 상기 외부 확산된 부분의 잔존하는 하부는 상기 상부 실리콘층의 일부에 의해 분리되는 두 개의 본체 영역을 형성함 - 하는 단계;
    상기 제1 실리콘 영역의 외측 부분이 남도록, 실리콘 식각을 수행하여 상기 제1 실리콘 영역을 통해 연장되는 접촉 개구를 형성 - 상기 제1 실리콘 영역의 상기 외측 부분은 소스 영역을 형성함 - 하는 단계; 및
    상기 소스 영역과 상기 상부 실리콘층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우는 상호접속층을 형성 - 상기 상호접속층은 상기 상부 실리콘층의 상기 일부와 함께 쇼트키 접촉을 형성함 - 하는 단계를 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 형성 방법.
  42. 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 형성하는 방법에 있어서,
    마스크를 사용하여, 상부 실리콘층을 통해 연장되고 하부 실리콘층 내에서 종단되는 복수의 트랜치를 형성 - 상기 상부 및 하부 실리콘층은 제1 도전성 타입을 갖고, 상기 상부 실리콘층은 상기 하부 실리콘층 위에서 연장됨 - 하는 단계;
    각각의 트랜치의 상부 측벽을 따라 상기 상부 실리콘층 내에 제2 도전성 타입의 제1 실리콘 영역을 형성하기 위해 두 경로의 경사진 주입을 수행하는 단계;
    모든 두 개의 인접한 트랜치 사이에 상기 제1 실리콘 영역 내로 연장되는 제1 도전성 타입의 제2 실리콘 영역을 형성 - 상기 제1 실리콘 영역의 잔존하는 하부는 모든 두 개의 인접한 트랜치 사이에 두 개의 본체 영역을 형성하고, 상기 두 개의 본체 영역은 상기 상부 실리콘층의 일부에 의해 분리됨 - 하는 단계;
    상기 제2 실리콘 영역의 외측 부분이 모든 두 개의 인접하는 트랜치 사이에 잔존하도록, 실리콘 식각을 수행하여 상기 제2 실리콘 영역을 통해 연장되는 접촉 개구를 형성 - 상기 제2 실리콘 영역의 상기 외측 부분은 소스 영역을 형성함 - 하는 단계; 및
    상기 소스 영역과 상기 상부 실리콘층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우는 상호접속층을 형성 - 상기 상호접속층은 상기 상부 실리콘층의 상기 일부와 함께 쇼트키 접촉을 형성함 - 하는 단계를 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 형성 방법.
  43. 제42항에 있어서,
    상기 두 경로의 경사진 주입 중에 도펀트를 받는 상기 상부 실리콘층의 영역 은 주입 각(implant angle) 및 상기 마스크의 두께에 의해 정의되는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 형성 방법.
  44. 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드를 형성하는 방법에 있어서,
    마스크를 사용하여, 상부 실리콘층 내로 연장되고 상기 상부 실리콘층 내의 제1 깊이에서 종단되는 복수의 제1 트랜치를 형성 - 상기 상부 실리콘층은 하부 실리콘층 위에서 연장되고, 상기 상부 및 하부 실리콘층은 제1 도전성 타입을 가짐 - 하는 단계;
    각각의 트랜치의 측벽을 따라 상기 상부 실리콘층 내에 제2 도전성 타입의 제1 실리콘 영역을 형성하기 위해 두 경로의 경사진 주입을 수행하는 단계;
    마스크를 사용하여, 상기 하부 실리콘층 내의 제2 깊이까지 상기 복수의 트랜치를 더 깊이 연장하는 단계;
    모든 두 개의 인접한 트랜치 사이에 상기 제1 실리콘 영역 내로 연장되는 제1 도전성 타입의 제2 실리콘 영역을 형성 - 상기 제1 실리콘 영역의 잔존하는 하부는 모든 두 개의 인접한 트랜치 사이에 두 개의 본체 영역을 형성하고, 상기 두 개의 본체 영역은 상기 상부 실리콘층의 일부에 의해 분리됨 - 하는 단계;
    상기 제2 실리콘 영역의 외측 부분이 모든 두 개의 인접하는 트랜치 사이에 잔존하도록, 실리콘 식각을 수행하여 상기 제2 실리콘 영역을 통해 연장되는 접촉 개구를 형성 - 상기 제2 실리콘 영역의 상기 외측 부분은 소스 영역을 형성함 - 하는 단계; 및
    상기 소스 영역과 상기 상부 실리콘층의 상기 일부가 전기적으로 접촉하도록 상기 접촉 개구를 채우는 상호접속층을 형성 - 상기 상호접속층은 상기 상부 실리콘층의 상기 일부와 함께 쇼트키 접촉을 형성함 - 하는 단계를 포함하는
    모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 형성 방법.
  45. 제44항에 있어서,
    상기 두 경로의 경사진 주입 중에 도펀트를 받는 상기 상부 실리콘층의 영역은 상기 복수의 트랜치의 상기 제1 깊이, 상기 마스크의 두께, 및 주입 각에 의해 정의되는, 모놀리식으로 집적된 트랜치 모스펫과 쇼트키 다이오드의 형성 방법.
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