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KR20090003608A - Thin film transistor substrate, its formation method and repair method - Google Patents

Thin film transistor substrate, its formation method and repair method Download PDF

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KR20090003608A
KR20090003608A KR1020070066404A KR20070066404A KR20090003608A KR 20090003608 A KR20090003608 A KR 20090003608A KR 1020070066404 A KR1020070066404 A KR 1020070066404A KR 20070066404 A KR20070066404 A KR 20070066404A KR 20090003608 A KR20090003608 A KR 20090003608A
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KR
South Korea
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pixel
thin film
film transistor
metal pattern
electrodes
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Application number
KR1020070066404A
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Korean (ko)
Inventor
진현석
류호진
Original Assignee
엘지디스플레이 주식회사
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Publication date
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Publication of KR20090003608A publication Critical patent/KR20090003608A/en
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Abstract

본 발명은 박막트랜지스터 기판 및 그의 형성방법과 리페어 방법에 관한 것으로 특히, 화소분할 구동을 위한 구조의 박막트랜지스터 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate, a method of forming the same, and a repair method thereof, and more particularly, to a thin film transistor substrate having a structure for pixel division driving.

본 발명의 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인; 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극; 게이트 라인의 일측에 형성되고, 전기적으로 접속되는 제1 및 제2 화소전극; 게이트 라인을 사이에 두고 제2 화소전극과 대응되어 형성되는 제3 화소전극; 제1 내지 제3 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인; 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터; 제3 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 게이트 라인을 직교하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 제1 및 제2 화소전극과 각각 일부분에서 중첩하는 제2 플로팅 금속 패턴을 구비한다. A thin film transistor substrate according to an embodiment of the present invention includes a gate line formed on the base substrate; First and second pixel electrodes formed to be opposite to each other with gate lines interposed therebetween; First and second pixel electrodes formed on one side of the gate line and electrically connected to each other; A third pixel electrode formed to correspond to the second pixel electrode with a gate line interposed therebetween; First and second data lines intersecting the gate lines with the first to third pixel electrodes interposed therebetween; A first thin film transistor serving as a switch for applying a pixel voltage to the first and second pixel electrodes; A second thin film transistor serving as a switch for applying a pixel voltage to the third pixel electrode; A first floating metal pattern orthogonal to a gate line and partially overlapping the second and third pixel electrodes; A second floating metal pattern overlapping each of the first and second pixel electrodes may be provided.

Description

박막트랜지스터 기판 및 그의 형성방법과 리페어 방법{Thin Film Transitor Substrate And The Method For Fabricating And Repair Of The Same}Thin Film Transistor Substrate And The Method For Fabricating And Repair Of The Same

본 발명은 액정표시장치의 박막트랜지스터 기판 및 그의 제조 방법에 관한 것으로, 특히 수율을 높일 수 있는 박막트랜지스터 기판 및 그의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor substrate of a liquid crystal display device and a method for manufacturing the same, and more particularly, to a thin film transistor substrate and a method for manufacturing the same, which can improve yield.

액정표시장치(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시한다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용된다.A liquid crystal display (LCD) displays an image corresponding to a video signal on a liquid crystal panel in which liquid crystal cells are arranged in a matrix by adjusting the light transmittance of the liquid crystal cells according to the video signal. In this case, a thin film transistor (TFT) is usually used as an element for switching the liquid crystal cells.

이를 위해 액정표시장치는 박막트랜지스터 어레이 기판과 컬러필터 기판이 대향하여 균일한 간격을 갖도록 합착되며, 박막트랜지스터 어레이 기판과 컬러필어 기판 사이에 액정층이 형성된다.To this end, the liquid crystal display device is bonded so that the thin film transistor array substrate and the color filter substrate face each other with a uniform gap, and a liquid crystal layer is formed between the thin film transistor array substrate and the color pillar substrate.

박막트랜지스터 어레이 기판과 컬러필터 기판의 대향면에는 배향막이 형성되고, 러빙이 실시되어 액정층이 일정한 방향으로 배열되도록 한다. 이때 액정은 박막트랜지스터 어레이 기판의 단위 화소별로 형성된 화소전극과 컬러필터 기판이 전 면에 형성된 공통전극 사이에 전계가 인가될 경우에 유전 이방성에 의해 회전함으로써 단위화소별로 빛을 투과하거나 차단시켜 문자나 화상을 표시한다. An alignment layer is formed on the opposite surface of the thin film transistor array substrate and the color filter substrate, and rubbing is performed to arrange the liquid crystal layers in a predetermined direction. In this case, the liquid crystal is rotated by dielectric anisotropy when an electric field is applied between the pixel electrode formed for each unit pixel of the thin film transistor array substrate and the common electrode formed on the front surface of the color filter substrate to transmit or block light by unit pixel. Display an image.

이러한 트위스트 네마틱 모드(Twist Nematic Mode)의 액정표시장치는 시야각이 좁다는 단점이 있다. 이것은 액정분자의 굴절율 이방성에 기인하는 것으로 TN 모드의 경우 좌우방향의 시야각에 대해서는 광투과도가 대칭적으로 분포하지만 상하방향에 대해서는 광투과도가 비대칭적으로 분포하기 때문에 상하방향의 시야각에서는 이미지가 반전되는 범위가 발생되어 시야각이 좁아지기 때문이다.The liquid crystal display of the twist nematic mode has a disadvantage that the viewing angle is narrow. This is due to the refractive anisotropy of the liquid crystal molecules. In the TN mode, light transmittance is symmetrically distributed in the left and right viewing angles, but light transmittance is asymmetrically distributed in the up and down directions. This is because a range is generated and the viewing angle is narrowed.

이러한 시야각 문제를 해결하기 위한 방법의 하나로 하나의 화소셀을 둘 이상으로 분할하여 구동하는 액정표시장치가 제안된 바 있다. As one of the methods for solving the viewing angle problem, a liquid crystal display device for dividing and driving one pixel cell into two or more has been proposed.

즉, 도 1에서 보는 바와 같이 하나의 화소셀을 제1 및 제2 화소영역으로 분할하고 각각의 화소영역은 두 개의 데이터 라인(6a,6b)을 이용하여 데이터 전압을 인가받는다. 그리고, 데이터 전압의 스위칭을 위해 각각의 화소영역에는 박막트랜지스터(Tr1,Tr2)가 형성된다. That is, as shown in FIG. 1, one pixel cell is divided into first and second pixel areas, and each pixel area receives a data voltage using two data lines 6a and 6b. Thin film transistors Tr1 and Tr2 are formed in each pixel area to switch data voltages.

이러한 박막트랜지스터 기판 상에 형성되는 구성요소에는 제작공정 중 여러가지 원인에 의해 불량이 나타날 수 있다. 점 결함, 선 결함 또는 표시얼룩등의 불량 중에서 화소가 풀 화이트로 표현되는 휘점 불량은 표시 품질에 치명적인 결함으로 기판의 수율저하를 야기하는 주요원인 중 하나이다. The components formed on the thin film transistor substrate may exhibit defects due to various causes during the manufacturing process. Among the defects such as dot defects, line defects, or display stains, the bright spot defects in which pixels are expressed in full white is one of the main causes of yield degradation of the substrate due to fatal defects in display quality.

이러한 휘점결함은 액정표시장치가 대면적화 됨에 따라 발생빈도가 높아지는데, 특히 도1 과 같이 하나의 화소셀을 두 개의 서브화소로 분할하는 액정표시장치의 경우 발생빈도가 더 높을 수 밖에 없다.Such bright spot defects increase in frequency as the liquid crystal display device becomes larger. In particular, as shown in FIG. 1, the occurrence frequency of the bright spot defect is higher in a liquid crystal display device in which one pixel cell is divided into two subpixels.

이에 따라 수율 저하 방지를 통한 생산성을 높이기 위해서 대응 방안이 필요하다.Accordingly, countermeasures are needed to increase productivity through prevention of yield decline.

따라서, 본 발명의 목적은 액정표시장치의 불량 개선을 통한 수율을 높일 수 있는 박막트랜지스터 기판 및 그의 형성방법과 리페어 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a thin film transistor substrate, a method of forming the same, and a repair method thereof, which can increase a yield through defect improvement of a liquid crystal display device.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인, 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극, 제1 및 제2 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인, 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터, 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터, 게이트 라인을 직교하며 제1 화소전극 및 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 구비한다.In order to achieve the above object, the thin film transistor substrate according to the first embodiment of the present invention includes a gate line and a gate line formed on the base substrate, the first and second pixel electrodes being formed to be interposed therebetween, and Applying pixel voltage to the first thin film transistor and the second pixel electrode serving as a switch for applying the pixel voltage to the first and second data lines crossing the gate line with the two pixel electrodes interposed therebetween. A second thin film transistor, which serves as a switch, has a floating metal pattern that is orthogonal to the gate line and partially overlaps the first pixel electrode and the second pixel electrode.

이러한 제1 실시예에 의한 박막트랜지스터 기판의 형성방법은 베이스 기판에 게이트 라인, 제1 및 제2 게이트 전극을 형성하는 단계; 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 게이트 라인이 형성된 위치에서 제1 및 제2 화소영역과 각각 일부분이 중첩되는 플로팅 금속 패턴을 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계; 보호막층 상에 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함한다.A method of forming a thin film transistor substrate according to the first embodiment may include forming gate lines, first and second gate electrodes on a base substrate; Forming a gate insulating film covering a gate line and the first and second gate electrodes; Forming first and second semiconductor layers on the gate insulating layer on which the first and second gate electrodes are located; Forming a floating metal pattern in which portions of the first and second data lines, the first and second source / drain electrodes, and the gate line are respectively overlapped with the first and second pixel regions; Forming a protective layer to cover first and second data lines, first and second source / drain electrodes, and the floating metal pattern; Forming first and second pixel electrodes on the passivation layer, the first and second pixel electrodes respectively overlapping the floating metal pattern.

그리고 제1 실시예에 의한 박막트랜지스터 기판의 제2 화소영역의 불량을 리페어하는 방법은 제2 박막트랜지스터를 차단하는 단계; 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함한다.The method for repairing a defect in a second pixel region of a thin film transistor substrate according to the first embodiment may include: blocking the second thin film transistor; Electrically connecting a first pixel electrode to the floating metal pattern.

또한 본 발명에 의한 제2 실시예에 의한 박막트랜지스터 기판은 베이스 기판 상에 형성된 게이트 라인; 게이트 라인을 사이에 두고 대치되어 형성되는 제1 및 제2 화소전극; 게이트 라인의 일측에 형성되고, 전기적으로 접속되는 제1 및 제2 화소전극; 게이트 라인을 사이에 두고 제2 화소전극과 대응되어 형성되는 제3 화소전극; 제1 내지 제3 화소전극을 사이에 두고 게이트 라인과 교차되는 제1 및 제2 데이터 라인; 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터; 제3 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 게이트 라인을 직교하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 제1 및 제2 화소전극과 각각 일부분에서 중첩하는 제2 플로팅 금속 패턴을 구비한다. In addition, the thin film transistor substrate according to the second embodiment of the present invention includes a gate line formed on the base substrate; First and second pixel electrodes formed to be opposite to each other with the gate line interposed therebetween; First and second pixel electrodes formed on one side of the gate line and electrically connected to each other; A third pixel electrode formed to correspond to the second pixel electrode with a gate line interposed therebetween; First and second data lines intersecting the gate lines with the first to third pixel electrodes interposed therebetween; A first thin film transistor serving as a switch for applying a pixel voltage to the first and second pixel electrodes; A second thin film transistor serving as a switch for applying a pixel voltage to the third pixel electrode; A first floating metal pattern orthogonal to a gate line and partially overlapping the second and third pixel electrodes; A second floating metal pattern overlapping each of the first and second pixel electrodes may be provided.

이러한 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 형성방법은 베이스 기판에 게이트 라인, 제2 화소영역에 위치한 제1 게이트 전극과 제3 화소영역에 위치한 제2 게이트 전극을 형성하는 단계; 게이트 라인, 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계; 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계; 제1 내지 제3 화소영역을 사이에 두고 배치되는 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전 극 및 게이트 라인이 형성된 위치에서 제2 및 제3 화소영역과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴을 형성하는 단계; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 제1 및 제2 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계; 보호막층 상에 제1 플로팅 금속 패턴과 각각 일부분이 중첩되는 제2 및 제3 화소전극, 제2 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함한다.The method of forming a thin film transistor substrate according to the second embodiment of the present invention includes forming a gate line, a first gate electrode positioned in a second pixel region, and a second gate electrode positioned in a third pixel region in a base substrate; Forming a gate insulating film to cover the gate line, the first and second gate electrodes; Forming first and second semiconductor layers on the gate insulating layer on which the first and second gate electrodes are located; A portion overlaps with the second and third pixel regions at positions where the first and second data lines, the first and second source / drain electrodes, and the gate lines are disposed with the first to third pixel regions interposed therebetween. Forming a first floating metal pattern to be formed; Forming a passivation layer to cover the first and second data lines, the first and second source / drain electrodes, and the first and second floating metal patterns; Forming second and third pixel electrodes partially overlapping with the first floating metal pattern, and first and second pixel electrodes partially overlapping with the second floating metal pattern, respectively, on the passivation layer.

이러한 제2 실시예에 의한 박막트랜지스터 기판의 제3 화소전극의 불량을 리페어하는 방법은 제2 박막트랜지스터를 차단하는 단계; 제2 화소전극과 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함한다.According to a second embodiment of the present invention, a method of repairing a defect of a third pixel electrode of a thin film transistor substrate may include blocking the second thin film transistor; Electrically connecting the second pixel electrode and the first floating metal pattern.

그리고, 제2 실시예에 의한 박막트랜지스터 기판의 제1 또는 제2 화소전극의 불량을 리페어하는 방법은 제1 박막트랜지스터를 차단하는 단계; 제1 화소전극과 제2 화소전극의 전기적 접속을 차단하는 단계; 제1 플로팅 금속 패턴과 제2 화소전극을 전기적으로 접속시키는 단계; 제1 플로팅 금속 패턴과 제3 화소전극을 전기적으로 접속시키는 단계; 제2 플로팅 금속 패턴과 제2 화소영역을 전기적으로 접속시키는 단계를 포함한다.The method for repairing a defect of the first or second pixel electrode of the thin film transistor substrate according to the second embodiment may include: blocking the first thin film transistor; Blocking electrical connection between the first pixel electrode and the second pixel electrode; Electrically connecting the first floating metal pattern to the second pixel electrode; Electrically connecting the first floating metal pattern and the third pixel electrode; Electrically connecting the second floating metal pattern to the second pixel region.

본 발명의 박막트랜지스터 기판 및 그의 리페어 방법에 의하면 화소분할 구동 구조에서 각각의 화소영역에 불량이 발생하였을 경우 이를 효과적으로 리페어 할 수 있다. According to the thin film transistor substrate and the repairing method of the present invention, when a defect occurs in each pixel region in the pixel division driving structure, it can be effectively repaired.

특히, 시야각 보상의 기능을 유지하면서 박막트랜지스터 기판을 리페어 할 수 있기 때문에 표시품질의 저하를 일으키지 않으면서 기판의 수율을 높일 수 있다.In particular, since the thin film transistor substrate can be repaired while maintaining the function of viewing angle compensation, the yield of the substrate can be increased without causing deterioration of display quality.

도 2 내지 도 10을 참조하여 본 발명의 실시예에 대하여 설명하기로 한다.An embodiment of the present invention will be described with reference to FIGS. 2 to 10.

도 2는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 하나의 화소셀을 나타내는 평면도이고, 도 3은 도 2에 도시된 I-I' 의 절단면을 나타내는 단면도이다. FIG. 2 is a plan view illustrating one pixel cell of the thin film transistor substrate according to the first exemplary embodiment of the present invention, and FIG. 3 is a cross-sectional view illustrating a cutting plane taken along line II ′ of FIG. 2.

도 2 및 도 3을 참조하면, 본 발명에 의한 액정표시장치의 박막트랜지스터 기판은 하나의 화소셀이 제1 및 제2 화소영역을 포함한다. 2 and 3, in the thin film transistor substrate of the liquid crystal display according to the present invention, one pixel cell includes first and second pixel regions.

제1 및 제2 화소영역은 화소전압을 인가하기 위한 스위치로써 제1 및 제2박막트랜지스터(Tr1,Tr2)를 포함한다. 즉, 하나의 화소셀에는 하나의 게이트 라인(12)이 대응되고, 게이트 라인(12)에 인가되는 스캔 신호에 응답하여 제1 및 제2 데이터 라인(36a,36b)을 통하여 공급되는 화소전압은 제1 및 제2 화소영역의 화소전극에 충전된다. The first and second pixel regions include first and second thin film transistors Tr1 and Tr2 as switches for applying pixel voltages. That is, one gate line 12 corresponds to one pixel cell, and the pixel voltage supplied through the first and second data lines 36a and 36b in response to a scan signal applied to the gate line 12 The pixel electrodes of the first and second pixel regions are charged.

이를 좀 더 자세히 살펴보면 다음과 같다. If you look at this in more detail:

제1 화소영역은 베이스 기판(10) 위에 게이트 절연막(20)을 사이에 두고 교차하게 형성된 게이트 라인(12) 및 제1 데이터 라인(36a)과, 그 교차부와 접속된 제1 박막트랜지스터(Tr1)와, 그 교차 구조로 마련된 화소영역에 형성된 제1 화소전 극(40a)을 구비한다. The first pixel region includes a gate line 12 and a first data line 36a formed to intersect on the base substrate 10 with the gate insulating layer 20 interposed therebetween, and a first thin film transistor Tr1 connected to the crossing portion. ) And a first pixel electrode 40a formed in the pixel region provided in the intersection structure.

제1 박막트랜지스터(Tr1)는 게이트 라인(12)에 공급되는 스캔 신호에 응답하여 제1 데이터 라인(36a)에 공급되는 화소전압이 제1 화소전극(40a)에 충전되도록 한다. 이를 위하여, 제1 박막트랜지스터(Tr1)는 게이트 라인(12)에서 연장되는 제1 게이트 전극(14a), 제1 데이터 라인(36a)과 접속된 제1 소스 전극(32a), 제1 소스 전극(32a)과 마주하며 제1 화소전극(40a)과 접속된 제1 드레인 전극(34a), 게이트 절연막(20)을 사이에 두고 제1 게이트 전극(14a)과 중첩되어 제1 소스 전극(32a)과 제1 드레인 전극(34a) 사이에 채널을 형성하는 활성층 및 오믹 접촉층을 포함하는 제1 반도체층(24a)을 구비한다. The first thin film transistor Tr1 causes the pixel voltage supplied to the first data line 36a to be charged in the first pixel electrode 40a in response to the scan signal supplied to the gate line 12. To this end, the first thin film transistor Tr1 includes a first gate electrode 14a extending from the gate line 12, a first source electrode 32a connected to the first data line 36a, and a first source electrode ( 32a and the first drain electrode 34a connected to the first pixel electrode 40a and the gate insulating film 20 interposed with the first gate electrode 14a to overlap with the first source electrode 32a. A first semiconductor layer 24a including an active layer and an ohmic contact layer for forming a channel between the first drain electrodes 34a is provided.

게이트 라인(12)은 게이트 패드를 통해 게이트 드라이버로부터 스캔 신호를 공급받는다.The gate line 12 receives a scan signal from the gate driver through the gate pad.

제1 데이터 라인(36a)은 데이터 패드를 통해 데이터 드라이버로부터 화소 신호를 공급받는다.The first data line 36a receives a pixel signal from a data driver through a data pad.

제1 화소전극(40a)은 박막트랜지스터로부터 공급된 화소전압를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시킨다. 이 전위차에 의해 박막트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전한다.The first pixel electrode 40a charges the pixel voltage supplied from the thin film transistor to generate a potential difference with a common electrode formed on a color filter substrate (not shown). Due to this potential difference, the liquid crystal located on the thin film transistor substrate and the color filter substrate rotates by dielectric anisotropy.

그리고, 제2 화소영역은 게이트 라인(12)을 사이에 두고 제1 화소영역과 대응되는 위치에 형성된다. 또한 제2 화소영역에 화소전압을 공급하는 제2 데이터 라인(36b)은 제1 및 제2 화소영역을 사이에 두고 제1 데이터 라인(36a)과 대응되는 위치에 형성된다. The second pixel region is formed at a position corresponding to the first pixel region with the gate line 12 interposed therebetween. In addition, the second data line 36b for supplying the pixel voltage to the second pixel region is formed at a position corresponding to the first data line 36a with the first and second pixel regions interposed therebetween.

그리고, 제2 화소영역에 화소전압을 인가하기 위한 스위치로써 제1박막트랜지스터(Tr1)와 동일한 구조를 가지는 제2 박막트랜지스터(Tr2)가 제2 데이터 라인(36b)과 게이트 라인(12)의 교차부에 형성된다. The second thin film transistor Tr2 having the same structure as that of the first thin film transistor Tr1 crosses the second data line 36b and the gate line 12 as a switch for applying a pixel voltage to the second pixel region. It is formed in the part.

이러한 제1 및 제2 화소영역은 다른 사이즈로 형성된다. 예컨대, 제1 화소영역 대 제2 화소영역의 비율이 6:4 또는 7:3 으로 형성된다. 이는 하나의 화소영역을 메인화소영역으로 하고 다른 하나의 화소영역을 서브화소영역으로 설정하여, 메인화소영역에 입력되는 데이터 신호를 기준으로 서브화소에는 더 낮은 전압레벨의 신호를 인가하여 시야각을 보상하기 위한 액정표시장치의 기능을 위한 것이다.The first and second pixel areas are formed in different sizes. For example, the ratio of the first pixel area to the second pixel area is 6: 4 or 7: 3. It sets one pixel area as the main pixel area and the other pixel area as the subpixel area, and compensates the viewing angle by applying a lower voltage level signal to the subpixel based on the data signal input to the main pixel area. It is for the function of the liquid crystal display device.

플로팅 금속 패턴(38)은 제1 및 제2 화소영역의 경계면상에서 제1 화소전극(40a) 및 제2 화소전극(40b)과 각각 일정부분 중첩되도록 형성된다. The floating metal pattern 38 is formed to partially overlap the first pixel electrode 40a and the second pixel electrode 40b on the interface between the first and second pixel regions.

플로팅 금속 패턴(38)은 휘점불량 발생시 리페어 공정을 위한 것으로 소스/드레인 전극(32a, 32b, 34a, 34b)과 동일한 금속층을 이용하여 형성한다. The floating metal pattern 38 is for a repair process when a bright point defect occurs and is formed using the same metal layer as the source / drain electrodes 32a, 32b, 34a, and 34b.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 나타내는 도면들이다. 도 4a 내지 도 4g를 참조하여 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 살펴보면 다음과 같다. 4A to 4G illustrate a method of forming a thin film transistor substrate according to a first embodiment of the present invention. A method of forming the thin film transistor substrate according to the first embodiment will be described with reference to FIGS. 4A to 4G as follows.

먼저 베이스 기판(10) 게이트 금속층을 형성한다. 게이트 금속층은 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등을 증착방법을 이용하여 형성할 수 있다. 이렇게 형성된 게이트 금속층을 선택적으로 식각하여 도 4a와 같이 게이트 라 인(12), 제1 및 제2 게이트 전극(14a,14b)을 형성한다. First, the gate metal layer of the base substrate 10 is formed. The gate metal layer may be formed of chromium (Cr), molybdenum (Mo), an aluminum metal, or the like using a deposition method. The gate metal layer thus formed is selectively etched to form gate lines 12, first and second gate electrodes 14a and 14b as shown in FIG. 4A.

그리고, 게이트 라인(12), 제1 및 제2 게이트 전극(14a,14b)을 덮도록 도 4b와 같이 게이트 절연막(20)을 형성한다. 게이트 절연막(20)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질을 이용하여 형성할 수 있다.The gate insulating film 20 is formed as shown in FIG. 4B to cover the gate line 12 and the first and second gate electrodes 14a and 14b. The gate insulating layer 20 may be formed using an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like.

이어서, 제1 및 제2 게이트 전극(14a,14b)이 형성된 위치의 게이트 절연막(20) 상에 도 4c와 같이 비정질 실리콘을 이용한 활성층과 불순물이 도핑된 비정질 실리콘을 이용한 오믹접촉층을 포함하는 제1 및 제2 반도체층(24a,24b)를 각각 형성한다. Subsequently, as shown in FIG. 4C, an active layer using amorphous silicon and an ohmic contact layer using amorphous silicon doped with impurities are formed on the gate insulating film 20 at the positions where the first and second gate electrodes 14a and 14b are formed. The first and second semiconductor layers 24a and 24b are formed, respectively.

제1 및 제2 반도체층(24a,24b)을 형성한 이후에 제1 및 제2 반도체층(24a,24b) 및 게이트 절연막(20)을 덮도록 데이터 금속층을 형성하고, 데이터 금속층을 선택적으로 식각하여 도 4d에서 보는 것처럼 제1 및 제2 데이터 라인(36a,36b), 제1 및 제2 소스/드레인 전극(32a,34a,32b,34b) 및 플로팅 금속 패턴(38)을 형성한다. 이때 데이터 금속층은 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy)등의 단일금속을 이용하여 형성하거나, 이들 중 두개 이상의 합금을 이용하여 형성할 수 있다.After forming the first and second semiconductor layers 24a and 24b, a data metal layer is formed to cover the first and second semiconductor layers 24a and 24b and the gate insulating layer 20, and selectively etch the data metal layer. 4D, the first and second data lines 36a and 36b, the first and second source / drain electrodes 32a, 34a, 32b, and 34b and the floating metal pattern 38 are formed. At this time, the data metal layer is formed using a single metal such as copper (Cu), chromium (Cr), molybdenum (Mo), titanium (Ti), tantalum (Ta), molybdenum alloy (Mo alloy), or two or more of these alloys It can be formed using.

그리고, 도 4e와 같이 제1 및 제2 데이터 라인(36a,36b), 제1 및 제2 소스/드레인 전극(32a,34a,32b,34b) 및 플로팅 금속 패턴(38)을 덮도록 보호층(50)을 형성한다. In addition, as shown in FIG. 4E, the passivation layer may cover the first and second data lines 36a and 36b, the first and second source / drain electrodes 32a, 34a, 32b, and 34b, and the floating metal pattern 38. 50).

이어서, 도 4f와 같이 보호층(50) 상에 화소전극을 형성하기 위한 투명 도전막층(40)을 형성한다. 투명 도전막층(40)은 ITO, TO, IZO, ITZO 등을 이용하여 증 착방법으로 형성할 수 있다. Next, as illustrated in FIG. 4F, a transparent conductive film layer 40 for forming a pixel electrode is formed on the protective layer 50. The transparent conductive film layer 40 can be formed by deposition using ITO, TO, IZO, ITZO, or the like.

이러한 투명 도전막층(40)을 선택적으로 식각하여 도 4g와 같이 제1 및 제2 화소전극(40a,40b)을 형성한다. The transparent conductive film layer 40 is selectively etched to form first and second pixel electrodes 40a and 40b as shown in FIG. 4G.

도 5는 이러한 본 발명의 제1 실시예의 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도이다. 5 is a flowchart illustrating a repairing method of the thin film transistor substrate according to the first embodiment of the present invention.

도 2 내지 도 5를 참조하여 제1 실시예의 박막트랜지스터 기판의 리페어 방법을 살펴보면 다음과 같다. Referring to FIGS. 2 to 5, the repairing method of the thin film transistor substrate according to the first embodiment is as follows.

도 5에 예시된 바와 같이, 제1 화소영역의 휘점불량이 발생하면 먼저 제1 화소영역의 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터(Tr1)의 제1 소스/드레인 전극(32a,34a)을 절단한다(S1). 이처럼 제1 소스/드레인 전극(32a,34a)을 절단하는 것을 레이저를 이용할 수 있다. As illustrated in FIG. 5, when a bright point defect occurs in the first pixel region, first source / drain electrodes 32a of the first thin film transistor Tr1, which is a switch element for applying the pixel voltage of the first pixel region, are first used. 34a) is cut (S1). As such, the laser may be used to cut the first source / drain electrodes 32a and 34a.

이어서, 플로팅 금속 패턴(38)의 제2 접합부(60b)를 접합한다(S2). 제2 접합부(60b)는 플로팅 금속 패턴(38)과 제2 화소전극(40b)이 중첩되는 영역의 일부분으로써 제2 접합부(60b)를 레이저로 접합하는 과정은 플로팅 금속 패턴(38)과 제2 화소전극(40b)을 전기적으로 접속하는 것을 의미한다. Next, the second bonding portion 60b of the floating metal pattern 38 is bonded (S2). The second bonding part 60b is a portion of the region where the floating metal pattern 38 and the second pixel electrode 40b overlap, and the process of bonding the second bonding part 60b with a laser is performed by the floating metal pattern 38 and the second bonding part 60b. This means that the pixel electrode 40b is electrically connected.

이러한 리페어 과정을 통해서 제1 화소영역에 제2 화소영역의 화소전압을 플로팅 금속 패턴(38)을 이용하여 플로팅 전압의 형태로 인가할 수 있다. Through such a repair process, the pixel voltage of the second pixel region may be applied to the first pixel region in the form of a floating voltage using the floating metal pattern 38.

제2 화소영역에 휘점불량이 발생하였을 경우에는 이와 마찬가지로 제2 소스/드레인 전극(32b,34b)을 절단하고, 제1 접합부(60a)를 접합함으로써 리페어를 할 수 있다.When bright point defects occur in the second pixel region, the second source / drain electrodes 32b and 34b are similarly cut and the first junction 60a is bonded to repair the same.

이처럼, 본 발명의 제1 실시예에 의한 리페어 방법에 의하면 제1 및 제2 화소영역에 불량이 발생하였을 경우 다른 화소영역의 화소전압을 플로팅전압으로 인가받아 제1 화소영역을 구동한다. As described above, according to the repair method according to the first exemplary embodiment of the present invention, when a defect occurs in the first and second pixel areas, the pixel voltages of the other pixel areas are applied as a floating voltage to drive the first pixel areas.

이와 같이 제1 및 제2 화소영역에 대한 리페어 방법이 다 가능하지만 제1 화소영역에서 발생한 불량을 리페어 할 경우에는 표시품질에 약간의 지장을 초래한다. As described above, repair methods for the first and second pixel areas are possible, but repairing defects occurring in the first pixel area may cause some problems in display quality.

이는 상술한 바와 같이 제1 및 제2 화소영역의 면적이 다르기 때문이다. 즉, 정상적인 경우에는 제1 화소영역이 메인화소영역으로써 제1 화소영역에 이에 해당하는 데이터값의 화소전압이 인가된다. 하지만 제1 화소영역에 불량이 발생하여 전술한 방법으로 리페어 할 경우에는 서브화소영역인 제2 화소영역에 인가되는 화소전압값을 플로팅 전압값으로 인가받기 때문에 제2 화소영역보다 더 낮은 전압값을 인가받는다. This is because the areas of the first and second pixel regions are different as described above. That is, in the normal case, the first pixel region is the main pixel region, and the pixel voltage of the corresponding data value is applied to the first pixel region. However, when a defect occurs in the first pixel region and the repair is performed in the above-described manner, a lower voltage value than the second pixel region is applied because the pixel voltage value applied to the second pixel region, which is a subpixel region, is applied as a floating voltage value. Licensed.

하나의 화소셀은 전체 패널에서 차지하는 비중이 미미하다고 할 수 있어서 작은 화소전압값의 차이에 의한 표시품질이 크게 영향을 받지 않을 수도 있지만, 좀 더 나은 표시품질을 위해서 다음과 같은 실시예를 제안한다. Although one pixel cell may be considered to have a small specific gravity in the entire panel, the display quality may not be significantly affected by the difference of small pixel voltage values, but the following embodiments are proposed for better display quality. .

도 6은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판에서 하나의 화소셀을 나타내는 평면도이다. 그리고, 도 7 및 도 8은 각각 I-I'의 절단면과 II-II'의 절단면을 나타내는 단면도이다.6 is a plan view illustrating one pixel cell in a thin film transistor substrate according to a second exemplary embodiment of the present invention. 7 and 8 are sectional views showing a cut plane of I-I 'and a cut plane of II-II', respectively.

도 6 내지 도 8을 참조하면, 본 발명의 제2 실시예에 의한 박막트랜지스터 기판에서 하나의 화소셀은 제1 내지 제3 화소영역을 포함한다. 6 to 8, one pixel cell in the thin film transistor substrate according to the second embodiment of the present invention includes first to third pixel regions.

제1 및 제2 화소영역은 각각 제1 및 제2 화소전극(140a,140b)을 포함하고, 정상적인 상태에서는 제4 화소전극(140d)에 의해 서로 접속되어 있다. 이에 따라, 정상적인 상태에서는 제1 및 제2 화소영역은 같은 화소전압에 의해 구동되는 하나의 메인화소영역을 구성한다. The first and second pixel regions include first and second pixel electrodes 140a and 140b, respectively, and are connected to each other by the fourth pixel electrode 140d in a normal state. Accordingly, in the normal state, the first and second pixel areas form one main pixel area driven by the same pixel voltage.

그리고, 제3 화소영역은 게이트 라인(112)을 사이에 두고 제2 화소영역과 대응되는 위치에 형성되고, 정상적인 상태에서는 서브화소영역이 된다. The third pixel region is formed at a position corresponding to the second pixel region with the gate line 112 interposed therebetween, and becomes a subpixel region in a normal state.

제2 및 제3 화소영역은 화소전압을 인가하기 위한 스위치로써 제1 및 제2박막트랜지스터(Tr1,Tr2)를 포함한다. The second and third pixel regions include first and second thin film transistors Tr1 and Tr2 as switches for applying pixel voltages.

이를 좀 더 자세히 살펴보면 다음과 같다. If you look at this in more detail:

제2 및 제3 화소영역은 베이스 기판(110) 위에 게이트 절연막(120)을 사이에 두고 교차하게 형성된 게이트 라인(112) 및 제1 데이터 라인(136a)과, 그 교차부와 접속된 제1 박막트랜지스터(Tr1)와, 그 교차 구조로 마련된 화소영역에 형성된 제1 내지 제3 화소전극(140a 내지 140c)을 구비한다. 제1 및 제2 화소전극(140a,140b)은 제4 화소전극(140d)에 의해 접속되어 정상상태에서는 제1 및 제2 화소영역이 하나의 메인화소영역을 이룬다. The second and third pixel regions may include a gate line 112 and a first data line 136a formed on the base substrate 110 so as to intersect with the gate insulating layer 120 therebetween, and the first thin film connected to the crossing portion. The transistor Tr1 and the first to third pixel electrodes 140a to 140c formed in the pixel region having the cross structure are provided. The first and second pixel electrodes 140a and 140b are connected by the fourth pixel electrode 140d so that the first and second pixel areas form one main pixel area in the normal state.

제1 박막트랜지스터(Tr1)는 게이트 라인(112)에 공급되는 스캔 신호에 응답하여 제1 데이터 라인(136a)에 공급되는 화소전압이 제1 화소전극(140a)과 제2 화소전극(140b)에서 제4 화소전극(140d)을 경유하여 제1 화소전극(140a)에 충전되도록 한다. 이를 위하여, 박막트랜지스터는 게이트 라인(112)에서 연장되는 제1 및 제2 게이트 전극(114a, 114b), 제1 데이터 라인(136a)과 접속된 제1 소스 전 극(132a), 제1 소스 전극(132a)과 마주하며 제1 화소전극(140a)과 접속된 제1 드레인 전극(134a), 게이트 절연막(120)을 사이에 두고 제1 게이트 전극(114a)과 중첩되어 제1 소스 전극(132a)과 제1 드레인 전극(134a) 사이에 채널을 형성하는 활성층 및 오믹 접촉층을 포함하는 제1 반도체층(124a)을 구비한다. The first thin film transistor Tr1 has a pixel voltage supplied to the first data line 136a in response to a scan signal supplied to the gate line 112 at the first pixel electrode 140a and the second pixel electrode 140b. The first pixel electrode 140a is charged through the fourth pixel electrode 140d. To this end, the thin film transistor includes first and second gate electrodes 114a and 114b extending from the gate line 112, a first source electrode 132a and a first source electrode connected to the first data line 136a. A first drain electrode 134a facing the 132a and connected to the first pixel electrode 140a and the first insulating layer 120 interposed with the first gate electrode 114a with the gate insulating layer 120 interposed therebetween. And a first semiconductor layer 124a including an active layer and an ohmic contact layer forming a channel between the first drain electrode 134a and the first drain electrode 134a.

그리고, 게이트 라인(112)은 게이트 패드를 통해 게이트 드라이버로부터의 스캔 신호를 공급하고, 제1 데이터 라인(136a)은 데이터 패드를 통해 데이터 드라이버로부터의 화소 신호를 공급받는다.The gate line 112 supplies a scan signal from the gate driver through the gate pad, and the first data line 136a receives a pixel signal from the data driver through the data pad.

그리고, 제3 화소영역은 게이트 라인(112)을 사이에 두고 제2 화소영역과 대응되는 위치에 형성된다. 또한 제3 화소영역에 화소전압을 공급하는 제2 데이터 라인(136b)은 제1 및 제2 화소영역을 사이에 두고 제1 데이터 라인(136a)과 대응되는 위치에 형성된다. The third pixel region is formed at a position corresponding to the second pixel region with the gate line 112 interposed therebetween. In addition, the second data line 136b for supplying the pixel voltage to the third pixel region is formed at a position corresponding to the first data line 136a with the first and second pixel regions interposed therebetween.

그리고, 제3 화소영역에 화소전압을 인가하기 위한 스위치로써 제1박막트랜지스터(Tr1)와 동일한 구조를 가지는 제2 박막트랜지스터가 제2 데이터 라인(136b)과 게이트 라인(112)의 교차부에 형성된다. As a switch for applying a pixel voltage to the third pixel region, a second thin film transistor having the same structure as that of the first thin film transistor Tr1 is formed at an intersection of the second data line 136b and the gate line 112. do.

제3 화소영역에 화소전압을 충전하는 과정은 전술한 제1 및 제2 화소영역에 화소전압을 충전하는 과정과 동일하다. The process of charging the pixel voltage in the third pixel region is the same as the process of charging the pixel voltage in the first and second pixel regions.

제1 내지 제3 화소영역은 크기는 전술한 바와 같이 제1 및 제2 화소영역은 메인화소영역을 이루고, 제3 화소영역은 서브화소영역을 구성할 수 있도록 설정된다. 예컨대, 제1 내지 제3 화소영역은 각각 3:4:3의 비율로 설정된다. As described above, the first to third pixel areas are set such that the first and second pixel areas form a main pixel area, and the third pixel area constitutes a subpixel area. For example, the first to third pixel areas are each set at a ratio of 3: 4: 3.

제1 플로팅 금속 패턴(138a)은 제2 및 제3 화소영역의 경계면상에서 제2 화 소전극(140b) 및 제3 화소전극(140c)과 각각 일정부분 중첩되도록 형성된다. The first floating metal pattern 138a is formed to partially overlap the second pixel electrode 140b and the third pixel electrode 140c on the interface between the second and third pixel regions.

제1 플로팅 금속 패턴(138a)은 휘점불량 발생시 리페어 공정을 위한 것으로 소스/드레인 전극(132,134)과 동일한 금속층을 이용하여 형성한다. 즉, 반도체층(120)이 형성된 베이스 기판(110) 상에 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같이 금속 물질을 이용하여 형성한다. 또는, 제2 플로팅 금속 패턴(138b)을 포함하는 소스/드레인 전극층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금, Cu/Mo 합금, Cu/Mo(Ti)등과 같이 이중층 이상이 적층된 구조로 형성할 수도 있다. The first floating metal pattern 138a is for a repair process when a bright point defect occurs and is formed using the same metal layer as the source / drain electrodes 132 and 134. That is, the base layer 110 on which the semiconductor layer 120 is formed is formed using a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, or the like. Alternatively, the source / drain electrode layer including the second floating metal pattern 138b may be Al / Cr, Al / Mo, Al (Nd) / Al, Al (Nd) / Cr, Mo / Al (Nd) / Mo, Cu / Mo, Ti / Al (Nd) / Ti, Mo / Al, Mo / Ti / Al (Nd), Cu Alloy / Mo, Cu Alloy / Al, Cu Alloy / Mo Alloy, Cu Alloy / Al Alloy, Al / Mo The alloy, Mo alloy / Al, Al alloy / Mo alloy, Mo alloy / Al alloy, Mo / Al alloy, Cu / Mo alloy, Cu / Mo (Ti) and the like can also be formed in a structure in which two or more layers are laminated.

제2 플로팅 금속 패턴(138b)은 제1 및 제2 화소영역의 경계면상에서 제1 및 제2 화소전극(140a,140b)과 각각 일정부분 중첩되도록 형성된다. 제2 플로팅 금속 패턴(138b)은 제1 플로팅 금속 패턴(138a)과 동일한 금속층을 이용하여 형성할 수 있다. The second floating metal pattern 138b is formed to partially overlap the first and second pixel electrodes 140a and 140b on the interface between the first and second pixel regions, respectively. The second floating metal pattern 138b may be formed using the same metal layer as the first floating metal pattern 138a.

이와 같은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 형성방법은 제1 실시예에 의한 박막트랜지스터 형성방법과 도 6 내지 도 8을 바탕으로 용이하게 형성할 수 있기에 자세한 설명은 생략하기로 한다. Since the method of forming the thin film transistor substrate according to the second embodiment of the present invention can be easily formed based on the method of forming the thin film transistor according to the first embodiment and FIGS. 6 to 8, detailed description thereof will be omitted. .

이러한 본 발명의 제2 실시예에 의한 박막트랜지스터 기판의 휘점 리페어 방법을 살펴보면 다음과 같다. 도 9는 메인화소영역인 제1 및 제2 화소영역의 불량을 리페어하는 방법을 나타내는 순서도이고, 도 10은 서브화소영역인 제3 화소영역 의 불량을 리페어하는 방법을 나타내는 순서도이다. Looking at the bright point repair method of the thin film transistor substrate according to the second embodiment of the present invention as follows. FIG. 9 is a flowchart illustrating a method of repairing defects of the first and second pixel regions of the main pixel region, and FIG. 10 is a flowchart of a method of repairing defects of the third pixel region of the subpixel region.

도 6 내지 도 9을 참조하여 메인화소영역에 불량이 발생하였을 경우를 살펴보면, 박막트랜지스터 기판의 리페어 방법은 먼저 제1 박막트랜지스터의 제1 소스/드레인 전극(132a,134b)을 절단한다(S1). 즉, 제1 소스/드레인 전극(132a,132b)을 레이저를 이용하여 절단한다. 6 to 9, when a defect occurs in the main pixel area, the repair method of the thin film transistor substrate first cuts the first source / drain electrodes 132a and 134b of the first thin film transistor (S1). . That is, the first source / drain electrodes 132a and 132b are cut using a laser.

이어서, 제1 플로팅 금속 패턴(138a)의 제1 및 제2 접합부(160a,160b)를 접합한다(S2). 즉, 레이저를 이용하여 제1 및 제2 접합부(160a,160b)를 접합함으로써, 제3 화소전극(140c)에 인가되는 화소전압이 제1 플로팅 금속 패턴(138a)을 경유하여 제2 화소전극(140b)에 인가 되도록 한다.Subsequently, the first and second bonding portions 160a and 160b of the first floating metal pattern 138a are bonded (S2). That is, by bonding the first and second junctions 160a and 160b using a laser, the pixel voltage applied to the third pixel electrode 140c is transferred to the second pixel electrode (via the first floating metal pattern 138a). 140b).

그리고, 제4 화소전극(140d)을 절단한다(S3). 즉, 제4 화소전극(140d)을 레이저를 이용하여 절단함으로써, 제2 화소전극(140b)에 인가되는 화소전압이 제1 화소전극(140a)으로 직접적으로 인가되는 것을 방지한다. The fourth pixel electrode 140d is cut (S3). That is, by cutting the fourth pixel electrode 140d using a laser, the pixel voltage applied to the second pixel electrode 140b is prevented from being applied directly to the first pixel electrode 140a.

그리고, 제2 플로팅 금속 패턴(138b)의 제3 접합부(160c)를 접합한다(S4). 이처럼 제3 접합부(160c)를 레이저를 이용하여 제2 플로팅 금속 패턴(138b)과 제2 화소전극(140b)을 전기적으로 접속시킴으로써, 제2 화소전극(140b)에 인가된 전압이 플로팅 전압의 형태로 제1 화소전극(140a)에 인가되도록 한다. Then, the third bonding portion 160c of the second floating metal pattern 138b is bonded (S4). As such, the third junction 160c is electrically connected to the second floating metal pattern 138b and the second pixel electrode 140b using a laser, so that the voltage applied to the second pixel electrode 140b is in the form of a floating voltage. To be applied to the first pixel electrode 140a.

이러한 리페어 과정을 통해서 제2 및 제3 화소전극(140b,140c)은 제2 박막트랜지스터(Tr2)를 경유하여 화소전압을 인가받으면서 메인화소영역이 된다. Through this repair process, the second and third pixel electrodes 140b and 140c become the main pixel area while receiving the pixel voltage through the second thin film transistor Tr2.

그리고, 제1 화소전극(140a)은 제2 화소전극(140b)으로부터 커플링 전압을 인가받아 메인화소영역에 인가되는 전압보다 낮은 전압값의 화소전압을 인가받음으 로써 서브화소영역이 된다. The first pixel electrode 140a receives a coupling voltage from the second pixel electrode 140b and receives a pixel voltage having a voltage lower than that applied to the main pixel area to become a subpixel area.

상술한 바와 같이 제1 내지 제3 화소영역은 각각 3:4:3 의 비율을 가지는 크기로 설정되기 때문에 제2 및 제3 화소영역의 메인화소영역과 제1 화소영역의 서브화소영역은 7:3의 크기로 설정된다. 그리고, 서브화소영역은 메인화소영역의 화소전압값의 커플링 전압값을 인가받기 때문에 메인화소영역과는 다른 화소전압값을 인가받는다. As described above, since the first to third pixel areas are each set to a size having a ratio of 3: 4: 3, the main pixel area of the second and third pixel areas and the subpixel area of the first pixel area are 7: It is set to the size of three. Since the sub-pixel region receives the coupling voltage value of the pixel voltage value of the main pixel region, the sub-pixel region receives a pixel voltage value different from that of the main pixel region.

즉, 리페어 과정 이후에도 분할화소 영역의 크기 및 각각의 화소영역에 인가되는 화소전압값을 달리하여 시야각을 보상하기 위한 액정표시장치의 기능을 유지할 수 있다.That is, even after the repair process, the function of the liquid crystal display for compensating the viewing angle may be maintained by varying the size of the divided pixel region and the pixel voltage value applied to each pixel region.

이와 달리 서브화소영역인 제3 화소영역의 불량이 발생하였을 때의 박막트랜지스터 기판의 리페어 방법을 도 6 내지 도 8과, 도 10을 참조하여 살펴보면 다음과 같다. In contrast, a repair method of the thin film transistor substrate when the third pixel region, which is a subpixel region, occurs, will be described with reference to FIGS. 6 to 8 and FIG. 10.

제3 화소영역의 불량이 발생하였을 경우에는 먼저, 제2 소스/드레인 전극(132b,134b)을 절단한다(S1). 즉, 제2 소스/드레인 전극(132b,134b)을 레이저를 이용하여 절단함으로써 제2 데이터 라인(136b)을 통하여 인가되는 화소전압이 제3 화소전극(140c)에 충전되는 것을 방지한다. When the third pixel region is defective, first, the second source / drain electrodes 132b and 134b are cut (S1). That is, the second source / drain electrodes 132b and 134b are cut by using a laser to prevent the pixel voltage applied through the second data line 136b from being charged in the third pixel electrode 140c.

그리고 제1 플로팅 금속 패턴(138a)의 제1 접합부(160a)를 접합한다(S2).Then, the first bonding portion 160a of the first floating metal pattern 138a is bonded (S2).

이와 같은 리페어 과정을 통해서 제1 및 제2 화소전극(140a,140b)은 정상상태일 때와 같이 제1 박막트랜지스터(Tr1)를 통하여 제1 데이터 라인(136a)으로부터 화소전압을 인가받는다. 그리고, 제3 화소전극(140c)은 제2 화소전극(140b)으로부 터 커플링 전압을 인가받는다. Through this repair process, the first and second pixel electrodes 140a and 140b receive the pixel voltage from the first data line 136a through the first thin film transistor Tr1 as in the normal state. The third pixel electrode 140c receives a coupling voltage from the second pixel electrode 140b.

이처럼 서브화소영역의 불량에 대한 리페어 과정에서는 정상상태와 같이 분할화소 영역의 크기 및 각각의 화소영역에 인가되는 화소전압값을 달리하여 시야각을 보상하기 위한 액정표시장치의 기능이 유지된다.As described above, in the repair process for the failure of the sub-pixel region, the function of the liquid crystal display for compensating the viewing angle is maintained by varying the size of the divided pixel region and the pixel voltage value applied to each pixel region as in the normal state.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.

도 1은 종래의 화소분할 구조의 박막트랜지스터 기판을 개략적으로 나타내는 평면도.1 is a plan view schematically illustrating a thin film transistor substrate having a conventional pixel division structure.

도 2는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판을 나타내는 평면도.2 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention.

도 3은 도 2의 도시된 I-I'의 절단면을 나타내는 단면도.3 is a cross-sectional view illustrating a cut plane of the line II ′ shown in FIG. 2.

도 4a 내지 도 4g는 본 발명의 제1 실시예에 의한 박막트랜지스터 기판의 형성방법을 나타내는 도면.4A to 4G illustrate a method of forming a thin film transistor substrate according to a first embodiment of the present invention.

도 5는 도 2 및 도 3에 도시된 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도.FIG. 5 is a flowchart illustrating a repairing method of the thin film transistor substrate shown in FIGS. 2 and 3.

도 6은 본 발명의 제2 실시예에 의한 박막트랜지스터 기판을 나타내는 평면도.6 is a plan view showing a thin film transistor substrate according to a second embodiment of the present invention.

도 7은 도 6에 도시된 I-I'의 절단면을 나타내는 단면도.FIG. 7 is a cross-sectional view illustrating a cutting plane taken along line II ′ of FIG. 6.

도 8은 도 6에 도시된 II-II'의 절단면을 나타내는 단면도.FIG. 8 is a cross-sectional view illustrating a cut plane of II-II ′ shown in FIG. 6. FIG.

도 9 및 도 10은 도 6 내지 도 8에 도시된 박막트랜지스터 기판의 리페어 방법을 나타내는 순서도.9 and 10 are flowcharts illustrating a repairing method of the thin film transistor substrate illustrated in FIGS. 6 to 8.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

12,112 : 게이트 라인 14a,14b,114a,114b : 게이트 전극12,112: gate lines 14a, 14b, 114a, 114b: gate electrodes

32a,32b,132a,132b : 소스전극 34a,34b,134a,134b : 드레인 전극32a, 32b, 132a, 132b: source electrode 34a, 34b, 134a, 134b: drain electrode

36a,36b,136a,136b : 데이터라인 40a,40b,140a,140b : 화소전극36a, 36b, 136a, 136b: data lines 40a, 40b, 140a, 140b: pixel electrodes

38,138a,138b : 플로팅 금속 패턴 38,138a, 138b: Floating Metal Pattern

Claims (19)

베이스 기판 상에 형성된 게이트 라인;A gate line formed on the base substrate; 상기 게이트 라인을 사이에 두고 대치되는 제1 및 제2 화소전극;First and second pixel electrodes opposed to each other with the gate line interposed therebetween; 제1 및 제2 화소전극을 사이에 두고 상기 게이트 라인과 교차되는 제1 및 제2 데이터 라인;First and second data lines intersecting the gate line with first and second pixel electrodes interposed therebetween; 상기 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박막트랜지스터;A first thin film transistor serving as a switch for applying a pixel voltage to the first pixel electrode; 상기 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터; 및A second thin film transistor serving as a switch for applying a pixel voltage to the second pixel electrode; And 상기 게이트 라인을 직교하며 상기 제1 화소전극 및 상기 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.And a floating metal pattern perpendicular to the gate line and partially overlapping the first pixel electrode and the second pixel electrode. 제 1 항에 있어서,The method of claim 1, 상기 플로팅 금속 패턴은 상기 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.The floating metal pattern may be formed using the same metal layer as the first and second data lines. 하나의 화소셀이 게이트 라인을 사이에 두고 배치되는 제1 및 제2 화소영역으로 구분되는 박막트랜지스터 기판의 형성방법으로써,As a method of forming a thin film transistor substrate divided into first and second pixel regions in which one pixel cell is disposed with a gate line interposed therebetween, 베이스 기판에 상기 게이트 라인, 제1 및 제2 게이트 전극을 형성하는 단계;Forming the gate lines, the first and second gate electrodes on a base substrate; 상기 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;Forming a gate insulating film to cover the gate line and the first and second gate electrodes; 상기 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계;Forming first and second semiconductor layers on a gate insulating layer on which the first and second gate electrodes are located; 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 게이트 라인이 형성된 위치에서 상기 제1 및 제2 화소영역과 각각 일부분이 중첩되는 플로팅 금속 패턴을 형성하는 단계;Forming a floating metal pattern in which portions of the first and second data lines, the first and second source / drain electrodes, and the gate line are respectively overlapped with the first and second pixel regions; 상기 제1 및 제2 데이터 라인, 상기 제1 및 제2 소스/드레인 전극 및 상기 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계;Forming a passivation layer to cover the first and second data lines, the first and second source / drain electrodes, and the floating metal pattern; 상기 보호막층 상에 상기 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법.And forming first and second pixel electrodes on the passivation layer, the first and second pixel electrodes each of which overlaps the floating metal pattern. 하나의 화소셀이 게이트 라인을 사이에 두고 배치되는 제1 및 제2 화소영역으로 구분되고, 각각의 화소영역은 제1 및 제2 박막트랜지스터를 경유하여 화소전압을 인가받으며, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 플로팅 금속 패턴을 더 구비하는 박막트랜지스터 기판의 리페어 방법으로써,One pixel cell is divided into first and second pixel regions arranged with a gate line interposed therebetween, and each pixel region receives a pixel voltage through the first and second thin film transistors. A repair method of a thin film transistor substrate further comprising a floating metal pattern in which a portion of each of the two pixel electrodes overlaps with each other. 상기 제2 화소영역의 불량 발생시에,When a failure of the second pixel region occurs, 상기 제2 박막트랜지스터를 차단하는 단계;Blocking the second thin film transistor; 상기 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the first pixel electrode and the floating metal pattern to the first pixel electrode. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 박막트랜지스터를 차단하는 단계는 레이저를 이용하여 상기 제2 박막트랜지스터의 소스/드레인 전극을 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.The blocking of the second thin film transistor may include cutting a source / drain electrode of the second thin film transistor using a laser. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1 화소전극과 상기 플로팅 금속 패턴을 전기적으로 접속시키는 단계는 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the first pixel electrode and the floating metal pattern to each other using laser bonding. 베이스 기판 상에 형성된 게이트 라인;A gate line formed on the base substrate; 상기 게이트 라인을 사이에 두고 대치되는 제1 및 제2 화소전극;First and second pixel electrodes opposed to each other with the gate line interposed therebetween; 상기 제 2 화소전극과 이웃한 제 3 화소전극;A third pixel electrode adjacent to the second pixel electrode; 상기 제 2 및 제 3 화소전극을 전기적으로 연결시키는 제 4 화소전극;A fourth pixel electrode electrically connecting the second and third pixel electrodes; 상기 제1 내지 제3 화소전극을 사이에 두고 상기 게이트 라인과 교차되는 제1 및 제2 데이터 라인;First and second data lines intersecting the gate line with the first to third pixel electrodes interposed therebetween; 상기 제1 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제1 박 막트랜지스터;A first thin film transistor serving as a switch for applying a pixel voltage to the first pixel electrode; 상기 제2 화소전극에 화소전압을 인가하기 위한 스위치 역할을 하는 제2 박막트랜지스터;A second thin film transistor serving as a switch for applying a pixel voltage to the second pixel electrode; 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴; 및A first floating metal pattern partially overlapping the first and second pixel electrodes; And 상기 제 2 및 제 3 화소전극과 각각 일부분이 중첩되는 제 2 플로팅 금속 패턴을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.And a second floating metal pattern in which portions of the second and third pixel electrodes overlap each other. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 플로팅 금속 패턴은 상기 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.And the first floating metal pattern is formed using the same metal layer as the first and second data lines. 제 7 항에 있어서,The method of claim 7, wherein 상기 제2 플로팅 금속 패턴은 제1 및 제2 데이터 라인과 동일한 금속층을 이용하여 형성되는 것을 특징으로 하는 박막트랜지스터 기판.And the second floating metal pattern is formed using the same metal layer as the first and second data lines. 제 7 항에 있어서,The method of claim 7, wherein 상기 제1 내지 제3 화소전극의 면적비는 3:4:3 인 것을 특징으로 하는 박막트랜지스터 기판.The area ratio of the first to third pixel electrodes is 3: 4: 3. 하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소영역과, 게이트 라인을 사이에 두고 상기 제2 화소영역과 대응되는 제3 화소영역으로 구분되는 박막트랜지스터 기판의 형성방법으로써,A method of forming a thin film transistor substrate, which is divided into first and second pixel regions in which one pixel cell is electrically connected, and a third pixel region corresponding to the second pixel region with a gate line interposed therebetween. 베이스 기판에 상기 게이트 라인, 상기 제2 화소영역에 위치한 제1 게이트 전극과 상기 제3 화소영역에 위치한 제2 게이트 전극을 형성하는 단계;Forming a gate line, a first gate electrode positioned in the second pixel region, and a second gate electrode positioned in the third pixel region in a base substrate; 상기 게이트 라인, 상기 제1 및 제2 게이트 전극을 덮도록 게이트 절연막을 형성하는 단계;Forming a gate insulating film to cover the gate line and the first and second gate electrodes; 상기 제1 및 제2 게이트 전극이 위치한 게이트 절연막 상에 제1 및 제2 반도체층을 각각 형성하는 단계;Forming first and second semiconductor layers on a gate insulating layer on which the first and second gate electrodes are located; 상기 제1 내지 제3 화소영역을 사이에 두고 배치되는 제1 및 제2 데이터 라인, 제1 및 제2 소스/드레인 전극 및 상기 게이트 라인이 형성된 위치에서 상기 제2 및 제3 화소영역과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴을 형성하는 단계;A portion of the first and second data lines, the first and second source / drain electrodes, and the gate line disposed between the first and third pixel areas, respectively; Forming the overlapping first floating metal pattern; 상기 제1 및 제2 화소영역과 각각 일부분이 중첩되도록 상기 제1 및 제2 화소영역 사이에 제2 플로팅 금속 패턴을 형성하는 단계;Forming a second floating metal pattern between the first and second pixel regions so that portions of the first and second pixel regions overlap each other; 상기 제1 및 제2 데이터 라인, 상기 제1 및 제2 소스/드레인 전극 및 상기 제1 및 제2 플로팅 금속 패턴을 덮도록 보호막층을 형성하는 단계;Forming a passivation layer to cover the first and second data lines, the first and second source / drain electrodes, and the first and second floating metal patterns; 상기 보호막층 상에 상기 제1 플로팅 금속 패턴과 각각 일부분이 중첩되는 제2 및 제3 화소전극, 상기 제2 플로팅 금속 패턴과 각각 일부분이 중첩되는 제1 및 제2 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 형성방법. Forming second and third pixel electrodes partially overlapping with the first floating metal pattern, and first and second pixel electrodes partially overlapping with the second floating metal pattern, respectively, on the passivation layer; Forming a thin film transistor substrate, characterized in that. 하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소전극과, 게이트 라인을 사이에 두고 상기 제2 화소전극과 대응되는 제3 화소전극을 각각 포함하는 제1 내지 제3 화소영역으로 구분되고, 상기 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터와, 상기 제3 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제2 박막트랜지스터, 상기 게이트 라인을 교차하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제2 플로팅 금속 패턴을 구비하는 박막트랜지스터 기판의 상기 제3 화소전극의 불량을 리페어하기 위한 방법으로써, First to second pixel electrodes electrically connected to one pixel cell, and first to third pixel regions each including a third pixel electrode corresponding to the second pixel electrode with a gate line interposed therebetween; A first thin film transistor as a switch element for applying a pixel voltage to the first and second pixel electrodes, a second thin film transistor as a switch element for applying a pixel voltage to the third pixel electrode, and the gate line. And the third floating metal pattern having a first floating metal pattern partially overlapping the second and third pixel electrodes, and the second floating metal pattern partially overlapping the first and second pixel electrodes, respectively. As a method for repairing a defective pixel electrode, 상기 제2 박막트랜지스터를 차단하는 단계;Blocking the second thin film transistor; 상기 제2 화소전극과 상기 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the second pixel electrode and the first floating metal pattern to each other. 제 12 항에 있어서,The method of claim 12, 상기 제2 박막트랜지스터를 차단하는 단계는 소스/드레인 전극을 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.The blocking of the second thin film transistor may include cutting the source / drain electrodes using a laser. 제 12 항에 있어서,The method of claim 12, 상기 제2 화소전극과 상기 제1 플로팅 금속 패턴을 전기적으로 접속시키는 단계를 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the second pixel electrode and the first floating metal pattern to each other using laser bonding. 하나의 화소셀이 전기적으로 접속되는 제1 및 제2 화소전극과, 게이트 라인을 사이에 두고 상기 제2 화소전극과 대응되는 제3 화소전극을 각각 포함하는 제1 내지 제3 화소영역으로 구분되고, 상기 제1 및 제2 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제1 박막트랜지스터와, 상기 제3 화소전극에 화소전압을 인가하기 위한 스위치 소자인 제2 박막트랜지스터, 상기 게이트 라인을 교차하며 상기 제2 및 제3 화소전극과 각각 일부분이 중첩되는 제1 플로팅 금속 패턴, 상기 제1 및 제2 화소전극과 각각 일부분이 중첩되는 제2 플로팅 금속 패턴을 구비하는 박막트랜지스터 기판의 상기 제1 및 제2 화소전극의 불량을 리페어하기 위한 방법으로써, First to second pixel electrodes electrically connected to one pixel cell, and first to third pixel regions each including a third pixel electrode corresponding to the second pixel electrode with a gate line interposed therebetween; A first thin film transistor as a switch element for applying a pixel voltage to the first and second pixel electrodes, a second thin film transistor as a switch element for applying a pixel voltage to the third pixel electrode, and the gate line. And the first floating metal pattern partially overlapping the second and third pixel electrodes, and the second floating metal pattern partially overlapping the first and second pixel electrodes, respectively. And a method for repairing a failure of the second pixel electrode, 상기 제1 박막트랜지스터를 차단하는 단계;Blocking the first thin film transistor; 상기 제1 화소전극과 상기 제2 화소전극의 전기적 접속을 차단하는 단계;Interrupting electrical connection between the first pixel electrode and the second pixel electrode; 상기 제1 플로팅 금속 패턴과 상기 제2 화소전극을 전기적으로 접속시키는 단계;Electrically connecting the first floating metal pattern and the second pixel electrode; 상기 제1 플로팅 금속 패턴과 상기 제3 화소전극을 전기적으로 접속시키는 단계;Electrically connecting the first floating metal pattern and the third pixel electrode; 상기 제2 플로팅 금속 패턴과 상기 제2 화소영역을 전기적으로 접속시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the second floating metal pattern to the second pixel region. 제 15 항에 있어서,The method of claim 15, 상기 제1 박막트랜지스터를 차단하는 단계는 소스/드레인 전극을 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.The blocking of the first thin film transistor may include cutting a source / drain electrode using a laser. 제 15 항에 있어서,The method of claim 15, 상기 제1 화소전극과 상기 제2 화소전극의 전기적 접속을 차단하는 단계는 레이저를 이용하여 절단하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.The cutting of the electrical connection between the first pixel electrode and the second pixel electrode is a thin film transistor substrate repair method, characterized in that the cutting using a laser. 제 15 항에 있어서,The method of claim 15, 상기 제1 플로팅 금속 패턴과 상기 제2 및 제3 화소전극을 각각 전기적으로 접속시키는 단계를 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the first floating metal pattern to the second and third pixel electrodes, respectively, by using laser bonding. 제 15 항에 있어서,The method of claim 15, 상기 제2 플로팅 금속 패턴과 상기 제2 화소영역을 전기적으로 접속시키는 단계는 레이저 접합을 이용하는 것을 특징으로 하는 박막트랜지스터 기판의 리페어 방법.And electrically connecting the second floating metal pattern and the second pixel region to each other using laser bonding.
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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070703

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid