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KR20090000882A - Method of forming fine pattern of semiconductor device - Google Patents

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KR20090000882A
KR20090000882A KR1020070064762A KR20070064762A KR20090000882A KR 20090000882 A KR20090000882 A KR 20090000882A KR 1020070064762 A KR1020070064762 A KR 1020070064762A KR 20070064762 A KR20070064762 A KR 20070064762A KR 20090000882 A KR20090000882 A KR 20090000882A
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KR
South Korea
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etching
pattern
forming
spacer
target
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Withdrawn
Application number
KR1020070064762A
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Korean (ko)
Inventor
김동석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

정해진 피치(pitch) 내에 보다 많은 패턴을 형성함으로써 소자의 고집적화를 이룰 수 있는 반도체소자의 미세 패턴 형성방법은, 반도체기판 상에 패터닝할 대상막을 형성하는 단계와, 대상막 상에 제1 물질막 패턴을 형성하는 단계와, 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계와, 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 제1 물질막 패턴을 제거하는 단계와, 스페이서를 식각 마스크로 사용하여 대상막을 패터닝하는 단계, 및 스페이서를 제거하는 단계를 포함한다.In the method of forming a fine pattern of a semiconductor device capable of achieving high integration of a device by forming more patterns within a predetermined pitch, forming a target film to be patterned on a semiconductor substrate, and forming a first material film pattern on the target film. Forming a spacer; etching the first material layer pattern to reduce its width; forming a spacer on sidewalls of the first material layer pattern; removing the first material layer pattern; Patterning the target layer using the etching mask, and removing the spacers.

Description

반도체소자의 미세 패턴 형성방법{Method for forming fine pattern in semiconductor device}Method for forming fine pattern in semiconductor device

도 1 내지 도 6은 본 발명에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the present invention.

본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적화에 유리한 반도체소자의 미세 패턴 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a fine pattern of a semiconductor device, which is advantageous for high integration.

반도체 소자를 제조하기 위한 각종 패턴들은 포토리소그래피(photolithography) 기술에 의해 형성되고 있다. 최근에는, 반도체 소자의 고집적화에 따라 포토리소그래피(photolithography) 장비를 이용하여 분해가능한 최소 해상력보다 반도체 소자에서 요구되는 해상력은 더욱 작아지고 있다. 예를 들어, 포토리소그래피 장비를 사용한 단일 노광을 통해 분해가능한 최소 해상력이 45㎚라 할 때, 반도체 소자에서 요구되는 해상력은 40㎚보다 작은 분해능을 요구하고 있다. Various patterns for manufacturing a semiconductor device are formed by photolithography technology. In recent years, with the higher integration of semiconductor devices, the resolution required in semiconductor devices has become smaller than the minimum resolution that can be resolved using photolithography equipment. For example, when the minimum resolution capable of resolving through a single exposure using photolithography equipment is 45 nm, the resolution required in the semiconductor device requires a resolution smaller than 40 nm.

이러한 포토리소그래피 장비의 한계를 극복하여 초미세 패턴을 형성하기 위 한 다양한 기술들이 제안되었다. 그러나, 현재까지는 마스크상의 패턴 크기에 의해 정해지는 피치, 즉 라인패턴의 폭과 그 패턴 사이의 간격을 합친 크기보다 더 작게 형성하기는 어려으므로 보다 미세한 패턴을 형성할 수 있는 기술에 대한 연구가 필요한 실정이다.To overcome the limitations of the photolithography equipment, various techniques for forming an ultrafine pattern have been proposed. However, until now, it is difficult to form a smaller pitch than the pitch determined by the pattern size on the mask, that is, the width of the line pattern and the space between the patterns, so that a study on a technique capable of forming a finer pattern is needed. It is true.

본 발명이 이루고자 하는 기술적 과제는 정해진 피치(pitch) 내에 보다 많은 패턴을 형성함으로써 소자의 고집적화를 이룰 수 있는 반도체소자의 미세 패턴 형성방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a fine pattern of a semiconductor device capable of achieving high integration of devices by forming more patterns within a predetermined pitch.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체소자의 미세 패턴 형성방법은, 반도체기판 상에 패터닝할 대상막을 형성하는 단계와, 상기 대상막 상에, 제1 물질막 패턴을 형성하는 단계와, 상기 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계와, 상기 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계와, 상기 제1 물질막 패턴을 제거하는 단계와, 상기 스페이서를 식각 마스크로 사용하여 상기 대상막을 패터닝하는 단계, 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the method of forming a fine pattern of a semiconductor device according to the present invention comprises the steps of: forming a target film to be patterned on a semiconductor substrate, forming a first material film pattern on the target film; Etching the first material layer pattern to reduce its width, forming a spacer on sidewalls of the first material layer pattern, removing the first material layer pattern, and etching the spacer. Patterning the target layer by using the same; and removing the spacers.

상기 제1 물질막 패턴은 상기 대상막에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.The first material layer pattern may be formed of a material having an etching selectivity with respect to the target layer.

상기 제1 물질막 패턴을 식각하는 단계는, 등방성식각 방법으로 이루어질 수 있다.The etching of the first material layer pattern may be performed by an isotropic etching method.

상기 제1 물질막 패턴을 식각하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어질 수 있다.The etching of the first material layer pattern may be performed by a dry etching method using a plasma or a wet etching method using an etching solution.

상기 제1 물질막 패턴을 식각하는 단계에서, 최종적으로 형성할 대상막 패턴 사이의 간격이 상기 제1 물질막 패턴의 폭이 되도록 할 수 있다.In the etching of the first material layer pattern, a distance between the target layer patterns to be finally formed may be the width of the first material layer pattern.

상기 스페이서는 상기 제1 물질막 패턴을 구성하는 물질에 대해 식각 선택비를 갖는 물질로 형성할 수 있다.The spacer may be formed of a material having an etch selectivity with respect to a material forming the first material layer pattern.

상기 스페이서를 형성하는 단계에서, 상기 스페이서의 두께가 최종적으로 형성될 대상막 패턴의 폭과 같도록 할 수 있다.In the forming of the spacer, the thickness of the spacer may be equal to the width of the target layer pattern to be finally formed.

상기 제1 물질막 패턴을 제거하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어질 수 있다.The removing of the first material layer pattern may be performed by a dry etching method using a plasma or a wet etching method using an etching solution.

상기 스페이서를 제거하는 단계는, 패터닝된 상기 대상막 사이를 절연막으로 매립하는 단계, 및 상기 스페이서를 화학기계적연마(CMP) 공정으로 제거하는 단계를 포함할 수 있다.Removing the spacers may include filling the insulating film between the patterned target layers with an insulating film, and removing the spacers by a chemical mechanical polishing (CMP) process.

상기 대상막은 단층 또는 두 층 이상의 다층막으로 형성할 수 있다.The target layer may be formed of a single layer or a multilayer of two or more layers.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

본 발명에서는 포토마스크에서 형성되는 패턴 사이즈는 그대로 유지하면서 최종 공정을 마친 후에는 동일한 피치 내에 더 많은 라인/스페이스 패턴이 들어갈 수 있도록 하는 방법을 제시한다.The present invention provides a method of allowing more line / space patterns to enter the same pitch after finishing the final process while maintaining the pattern size formed in the photomask.

도 1 내지 도 6은 본 발명에 따른 반도체소자의 미세 패턴 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of forming a fine pattern of a semiconductor device according to the present invention.

도 1을 참조하면, 반도체기판(100) 상에 패터닝할 식각 대상막(110)을 형성한다. 상기 식각 대상막(110)은 단층 또는 다층으로 형성할 수 있다. 예를 들어, 상기 식각 대상막(110)이 트랜지스터의 게이트를 형성하기 위한 도전층인 경우, 도핑된 폴리실리콘막으로 이루어진 도전층(112)과 식각 공정에서 상기 도전층을 보호하기 위한 하드 마스크층(114)의 적층막일 수 있다. 또는, 상기 도전층(112)과 하드 마스크(114) 사이에, 상기 도전층의 저항을 감소시키기 위하여 예컨대 금속 실리사이드로 이루어진 저저항층(도시되지 않음)을 더 형성할 수도 있다. Referring to FIG. 1, an etching target layer 110 is formed on the semiconductor substrate 100. The etching target layer 110 may be formed in a single layer or multiple layers. For example, when the etching target layer 110 is a conductive layer for forming a gate of a transistor, the conductive layer 112 made of a doped polysilicon layer and a hard mask layer for protecting the conductive layer in an etching process are provided. It may be a laminated film of 114. Alternatively, a low resistance layer (not shown) made of, for example, a metal silicide may be further formed between the conductive layer 112 and the hard mask 114 to reduce the resistance of the conductive layer.

상기 식각 대상막(110) 상에, 후속 사진식각 공정에서 상기 식각 대상막을 보호하기 위한 마스크층(120)을 형성한다. 상기 마스크층(120)은 산화막, 질화막, 비정질실리콘막 또는 실리콘산화질화막(SiON) 등의 다양한 절연막으로 형성할 수 있다. 다음에, 포토마스크를 이용한 사진공정을 통해 상기 마스크층(120) 상에 포토레지스트 패턴(130)을 형성한다. 상기 포토레지스트 패턴(130)은 단층 레지스트(Single Layer Resist) 또는 다층 레지스트(Multi Layer Resist) 구조로 형성할 수 있다.The mask layer 120 is formed on the etching target layer 110 to protect the etching target layer in a subsequent photolithography process. The mask layer 120 may be formed of various insulating films such as an oxide film, a nitride film, an amorphous silicon film, or a silicon oxynitride film (SiON). Next, a photoresist pattern 130 is formed on the mask layer 120 through a photo process using a photomask. The photoresist pattern 130 may be formed in a single layer resist or a multi layer resist structure.

도 2를 참조하면, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 마스크층을 패터닝하여 마스크 패턴(120a)을 형성한 다음, 포토레지스트 패턴을 제거한다. 도시된 바와 같이, 마스크 패턴(120a)은 라인/스페이스 형태로 형성되며 상기 마스크 패턴(120a)의 폭과, 이웃 마스크 패턴 사이의 간격을 합친 것이 한 피치(pitch)가 된다. 상기 마스크 패턴(120a)의 크기가 그대로 식각 대상막이 패터닝될 크기가 아니기 때문에, 후속 단계의 공정을 고려하여 상기 마스크 패턴(120a)의 크기를 결정하여야 한다.Referring to FIG. 2, the mask layer is patterned using the photoresist pattern as an etching mask to form a mask pattern 120a, and then the photoresist pattern is removed. As shown, the mask pattern 120a is formed in a line / space shape, and the width of the mask pattern 120a and the interval between neighboring mask patterns are combined to form a pitch. Since the size of the mask pattern 120a is not the size of the etching target layer as it is, the size of the mask pattern 120a should be determined in consideration of the process of subsequent steps.

도 3을 참조하면, 상기 단계에서 형성된 마스크 패턴에 대해 소정의 식각 공정을 진행하여 그 폭이 줄어든 마스크 패턴(120b)을 형성한다. 상기 식각 공정은 플라즈마를 이용한 건식식각 또는 화학용액을 이용한 습식식각 등의 방법을 사용할 수 있는데, 마스크 패턴의 두께뿐만 아니라 폭까지 감소되도록 등방성 식각방식을 사용한다. 상기 마스크 패턴(120b)의 폭이 최종적으로 형성할 식각 대상막 패턴 사이의 간격이 된다.Referring to FIG. 3, a predetermined etching process is performed on the mask pattern formed in the above step to form a mask pattern 120b having a reduced width. The etching process may be a dry etching method using a plasma or a wet etching method using a chemical solution. An isotropic etching method is used to reduce not only the thickness of the mask pattern but also the width thereof. The width of the mask pattern 120b becomes a gap between the etching target layer patterns to be finally formed.

상기 식각 공정은 상기 마스크 패턴(120b)을 구성하는 물질에 따라 적절한 식각 방법, 식각 가스 또는 식각용액을 선택하여 진행할 수 있다. 또한, 최종적으로 형성될 패턴의 크기를 고려하여 식각 시간 등의 식각 조건을 적절히 조절할 수 있다.The etching process may be performed by selecting an appropriate etching method, an etching gas, or an etching solution according to a material forming the mask pattern 120b. In addition, an etching condition such as an etching time may be appropriately adjusted in consideration of the size of the pattern to be finally formed.

도 4를 참조하면, 마스크 패턴의 크기를 줄이는 식각 공정이 완료되면, 결과물의 전면에 스페이서용 물질층을 형성한다. 상기 스페이서용 물질층은 마스크 패턴의 측벽에 스페이서를 형성하기 위한 것으로, 상기 스페이서용 물질층을 에치백 또는 전면식각하여 스페이서가 형성될 동안 상기 마스크 패턴(120b)은 식각되지 않고 남아 있어야 한다. 또한, 후속 단계에서 스페이서만 남기고 마스크 패턴(120b)을 제거하기 위한 식각공정에서 상기 스페이서는 식각되지 않아야 한다. 따라서, 상기 스페이서용 물질층은 스페이서를 형성하기 위한 에치백 또는 전면식각 공정, 그리고 상기 마스크 패턴(120b)을 제거하기 위한 식각공정에서 상기 마스크 패턴(120b)을 구성하고 있는 물질에 대해 선택비를 갖는 물질로 형성하는 것이 바람직하다.Referring to FIG. 4, when the etching process for reducing the size of the mask pattern is completed, a material layer for spacers is formed on the entire surface of the resultant. The spacer material layer is used to form a spacer on sidewalls of the mask pattern. The mask pattern 120b should remain unetched while the spacer is formed by etching back or etching the spacer material layer. In addition, the spacer should not be etched in an etching process for removing the mask pattern 120b leaving only the spacer in a subsequent step. Accordingly, the spacer material layer may have a selectivity ratio with respect to a material forming the mask pattern 120b in an etch back or an entire surface etching process for forming a spacer and an etching process for removing the mask pattern 120b. It is preferable to form with the substance which has.

다음에, 증착된 스페이서용 물질층에 대해 에치백 또는 전면식각을 실시하여 상기 마스크 패턴(120b)의 측벽에 스페이서(140)를 형성한다. 상기 스페이서(140)를 형성하기 위한 식각 공정은 플라즈마를 사용하여 진행할 수 있다.Next, the spacer 140 is formed on the sidewalls of the mask pattern 120b by performing etching back or full surface etching on the deposited spacer material layer. An etching process for forming the spacer 140 may be performed using plasma.

상기 스페이서(140)의 두께에 따라 최종 목표로 하는 패턴의 두께가 결정되므로, 상기 스페이서용 물질층의 증착 두께 및 스페이서의 두께를 적절히 조절하는 것이 바람직하다.Since the thickness of the final target pattern is determined according to the thickness of the spacer 140, it is preferable to appropriately adjust the deposition thickness of the spacer material layer and the thickness of the spacer.

도 5를 참조하면, 플라즈마를 이용한 건식식각 또는 식각용액을 이용한 습식식각 방법으로 상기 마스크 패턴(도 4의 120b)을 제거하여 스페이서(140)만 남도록 한다. 상기 스페이서(140)는 마스크 패턴에 대해 식각 선택비를 갖는 물질로 이루어져 있기 때문에 마스크 패턴이 식각되는 동안 그대로 잔류하게 된다. 또한, 마스크 패턴이 식각되는 동안 식각 대상막(110)이 식각되는 것을 방지하기 위하여 상기 식각 대상막 또는 식각 대상막의 최상층을 상기 마스크 패턴을 제거하기 위한 식각 공정에 대해 식각 선택비를 갖는 물질로 형성할 수 있음은 물론이다. 이렇게 형성된 스페이서(140)은 최종적으로 식각 대상막을 패터닝하기 위한 마스크가 되며, 상기 스페이서(140)의 크기가 최종 패턴의 크기가 된다.Referring to FIG. 5, only the spacer 140 is left by removing the mask pattern (120b of FIG. 4) by a dry etching method using plasma or a wet etching method using an etching solution. Since the spacer 140 is made of a material having an etching selectivity with respect to the mask pattern, the spacer 140 remains as it is while the mask pattern is etched. In addition, in order to prevent the etching target layer 110 from being etched while the mask pattern is etched, the etching target layer or the uppermost layer of the etching target layer is formed of a material having an etching selectivity with respect to an etching process for removing the mask pattern. Of course you can. The spacer 140 thus formed becomes a mask for patterning the etch target layer, and the size of the spacer 140 becomes the size of the final pattern.

도 6을 참조하면, 상기 스페이서(도 5의 140)를 식각 마스크로 사용하여 식 각 대상막(110)을 패터닝한 다음 남은 스페이서를 제거한다. 상기 스페이서는 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방식으로 제거할 수 있다. 또는, 상기 식각 대상막을 패터닝한 다음 스페이서가 잔류한 상태에서, 전면에 절연막을 증착하여 식각 대상막 패턴 사이를 매립한 다음 화학기계적연마(CMP) 공정을 실시하여 제거할 수 있다. 이렇게 하여 최종적으로 형성된 식각 대상막 패턴(110)을 도 2의 패턴(120a)와 비교하면, 도 2의 패턴의 경우 한 피치(pitch)에 하나의 라인(line)과 하나의 스페이스(sapce)가 들어갔지만, 최종 패턴(110)의 경우 한 피치 내에 두 개의 라인(line)과 두 개의 스페이스(space)가 들어갈 수 있게 된다. 따라서, 디자인 룰에 따라 정해진 피치 내에 보다 많은 수의 패턴들을 형성할 수 있으므로 소자의 고집적화에 더욱 유리한 이점이 있다.Referring to FIG. 6, the remaining spacers are removed after patterning the etch target layer 110 using the spacers 140 of FIG. 5 as an etching mask. The spacer may be removed by a dry etching method using a plasma or a wet etching method using an etching solution. Alternatively, after etching the patterned etching target film, an insulating film is deposited on the entire surface of the etching target film to fill the gap between the etching target film patterns, and then may be removed by performing a chemical mechanical polishing (CMP) process. When the etch target layer pattern 110 formed in this way is compared with the pattern 120a of FIG. 2, in the case of the pattern of FIG. 2, one line and one space are formed at one pitch. Although entered, the final pattern 110 may have two lines and two spaces within one pitch. Therefore, since a larger number of patterns can be formed within a predetermined pitch according to the design rule, there is an advantage that the device is highly integrated.

지금까지 설명한 바와 같이 본 발명에 의한 반도체소자의 미세 패턴 형성방법에 따르면, 최종 패터닝될 대상막 위에 마스크 패턴을 형성한 다음 식각공정을 통해 크기를 축소시키고, 마스크 패턴의 측벽에 스페이서를 형성한 다음 스페이서를 최종 마스크로 이용하여 대상막을 패터닝한다. 따라서, 포토마스크 상의 패턴 크기는 그대로 유지하면서 정해진 피치(pitch) 내에 보다 많은 수의 패턴들을 형성할 수 있으므로, 사진공정의 한계를 극복하고 보다 미세한 패턴을 형성할 수 있으며 소자의 고집적화를 이룰 수 있다.As described above, according to the method of forming a fine pattern of a semiconductor device according to the present invention, after forming a mask pattern on the target layer to be patterned, the size is reduced through an etching process, and spacers are formed on the sidewalls of the mask pattern. The target film is patterned using the spacer as a final mask. Therefore, since a larger number of patterns can be formed within a predetermined pitch while maintaining the pattern size on the photomask, it is possible to overcome the limitations of the photolithography process and to form a finer pattern and to achieve high integration of the device. .

본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하 다.The present invention is not limited to the above embodiments, and various modifications can be made by those skilled in the art within the technical spirit of the present invention.

Claims (10)

반도체기판 상에 패터닝할 대상막을 형성하는 단계;Forming a target film to be patterned on the semiconductor substrate; 상기 대상막 상에, 제1 물질막 패턴을 형성하는 단계;Forming a first material film pattern on the target film; 상기 제1 물질막 패턴을 식각하여 그 폭을 축소시키는 단계;Etching the first material layer pattern to reduce its width; 상기 제1 물질막 패턴의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the first material layer pattern; 상기 제1 물질막 패턴을 제거하는 단계;Removing the first material layer pattern; 상기 스페이서를 식각 마스크로 사용하여 상기 대상막을 패터닝하는 단계; 및Patterning the target layer using the spacers as an etching mask; And 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device comprising the step of removing the spacer. 제1항에 있어서,The method of claim 1, 상기 제1 물질막 패턴은 상기 대상막에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The first material layer pattern may be formed of a material having an etching selectivity with respect to the target layer. 제1항에 있어서,The method of claim 1, 상기 제1 물질막 패턴을 식각하는 단계는, 등방성식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The etching of the first material layer pattern may include forming an isotropic etching method. 제3항에 있어서,The method of claim 3, 상기 제1 물질막 패턴을 식각하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The etching of the first material layer pattern may include a dry etching method using a plasma or a wet etching method using an etching solution. 제1항에 있어서,The method of claim 1, 상기 제1 물질막 패턴을 식각하는 단계에서,In the etching of the first material layer pattern, 상기 제1 물질막 패턴의 폭이 최종적으로 형성할 대상막 패턴 사이의 간격이 되도록 하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The method of forming a fine pattern of a semiconductor device, characterized in that the width of the first material film pattern to be the interval between the target film pattern to be finally formed. 제1항에 있어서,The method of claim 1, 상기 스페이서는 상기 제1 물질막 패턴을 구성하는 물질에 대해 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The spacer may be formed of a material having an etch selectivity with respect to a material constituting the first material film pattern. 제1항에 있어서,The method of claim 1, 상기 스페이서를 형성하는 단계에서,In the forming of the spacer, 상기 스페이서의 두께가 최종적으로 형성될 대상막 패턴의 폭과 같도록 하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.And the thickness of the spacer is equal to the width of the target film pattern to be finally formed. 제1항에 있어서,The method of claim 1, 상기 제1 물질막 패턴을 제거하는 단계는, 플라즈마를 이용한 건식식각 또는 식각용액을 사용한 습식식각 방법으로 이루어지는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The removing of the first material layer pattern may include a dry etching method using a plasma or a wet etching method using an etching solution. 제1항에 있어서,The method of claim 1, 상기 스페이서를 제거하는 단계는,Removing the spacers, 패터닝된 상기 대상막 사이를 절연막으로 매립하는 단계, 및Filling an insulating film between the patterned target films; and 상기 스페이서를 화학기계적연마(CMP) 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.Removing the spacers by a chemical mechanical polishing (CMP) process. 제1항에 있어서,The method of claim 1, 상기 대상막은 단층 또는 두 층 이상의 다층막으로 형성하는 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.The target layer may be formed of a single layer or a multilayer of two or more layers.
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