KR20080095602A - Contact hole formation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 포토 레지스트 패턴 측벽에 스페이서를 형성한 후 포토 레지스트 패턴을 제거하여 스페이서를 이용하여 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 마스크를 이용한 콘택홀 형성 방법을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a contact hole in a semiconductor device, wherein after forming a spacer on a sidewall of a photoresist pattern, a photoresist pattern is removed to form a hard mask pattern using the spacer, thereby providing a mask having a pitch less than or equal to the resolution of exposure equipment Disclosed is a method for forming a contact hole using.
Description
도 1 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.1 to 5 are cross-sectional views and plan views of devices for describing a method for forming contact holes in a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100 : 반도체 기판 101 : 게이트 패턴100
102 : 절연막 103 : 하드 마스크막102
104 : 포토 레지스트 패턴 105 : 스페이서 절연막104: photoresist pattern 105: spacer insulating film
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 미세한 패턴 크기를 갖는 콘택홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact hole in a semiconductor device, and more particularly to a method of forming a contact hole having a fine pattern size.
일반적으로 반도체 장치는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적 상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 60nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.In general, a semiconductor device includes a plurality of unit devices therein. As semiconductor devices become highly integrated, semiconductor devices must be formed at a high density on a predetermined cell area, thereby decreasing the size of unit devices, for example, transistors and capacitors. In particular, in semiconductor memory devices such as DRAM (Dynamic Random Access Memory), as the design rule is reduced, the size of semiconductor devices formed inside the cell is gradually decreasing. In fact, in recent years, the minimum line width of the semiconductor DRAM device is formed to 0.1㎛ or less, even up to 60nm is required. Therefore, many difficulties have arisen in the manufacturing process of the semiconductor devices forming the cell.
60nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된다. 이에 따라 60nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.In the case of applying a photolithography process using ArF (argon fluoride) exposure having a wavelength of 193 nm in a semiconductor device having a line width of 60 nm or less, the etching process is performed in accordance with the conventional etching process concept (exact pattern formation and vertical etching profile, etc.). There is a need for additional requirements of suppression of deformation of the resulting photoresist. Accordingly, when manufacturing a semiconductor device having a thickness of 60 nm or less, the development of process conditions for simultaneously satisfying existing requirements and new requirements of pattern deformation prevention has become a major problem in terms of etching.
노광장비의 한계해상도를 넘어서는 100nm 이하의 미세 콘택홀을 형성하기 위하여 종래에 사용하던 방법으로는 콘택홀용 포토레지스트 패턴을 형성한 다음 포토레지스트 물질의 유리전이온도 이상으로 가열하여 플로우가 일어나게 함으로써 본래보다 작은 콘택홀 패턴을 형성하는 방법과, RELACS (Resist Enhancement Lithography Assisted by Chemical Shrink) 물질을 이용한 공정으로 콘택홀의 크기를 축소시키는 방법 등이 알려져 있다 (Laura J. Peters, "Resist Join the Sub-λ Revolution", Semiconductor International, Sep. 1999; Toshiyuki Toyoshima, "0.1㎛ Level contact hole pattern formation with KrF lithography by Resist Enhancement Lithography Assisted by Chemical Shrink", IEEE,1998).In order to form a fine contact hole of 100 nm or less beyond the limit resolution of the exposure equipment, a conventional method is to form a contact hole photoresist pattern and then heat it above the glass transition temperature of the photoresist material to cause flow. A method of forming a small contact hole pattern and a method of reducing the size of a contact hole by a process using a Resist Enhancement Lithography Assisted by Chemical Shrink (RELACS) material are known (Laura J. Peters, "Resist Join the Sub-λ Revolution). ", Semiconductor International, Sep. 1999; Toshiyuki Toyoshima," 0.1 μm Level contact hole pattern formation with KrF lithography by Resist Enhancement Lithography Assisted by Chemical Shrink ", IEEE, 1998).
상기와 같은 방법 외에도, 노광장비의 한계 해상도를 뛰어 넘는 미세 콘택홀을 형성하기 위한 방법의 개발이 요구되고 있다.In addition to the above methods, the development of a method for forming a fine contact hole beyond the limit resolution of the exposure equipment is required.
본 발명이 이루고자 하는 기술적 과제는 포토 레지스트 패턴 측벽에 스페이서를 형성한 후 포토 레지스트 패턴을 제거하여 스페이서를 이용하여 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 마스크를 이용한 콘택홀 형성 방법을 제공한다.The technical problem to be achieved by the present invention is to form a hard mask pattern using a spacer by forming a spacer on the photoresist pattern sidewalls and then removing the photoresist pattern, thereby forming a contact hole using a mask having a pitch of less than the resolution of the exposure equipment To provide.
본 발명의 일실시 예에 따른 반도체 소자의 콘택홀 형성 방법은 게이트 패턴들이 형성된 반도체 기판 상에 절연막, 하드 마스크막, 및 포토 레지스트 패턴을 형성하는 단계와, 상기 포토 레지스트 패턴 측벽에 스페이서를 형성하는 단계와, 상기 포토 레지스트 패턴을 제거한 후, 상기 스페이서를 이용한 식각 공정을 실시하여 상기 하드 마스크막을 패터닝하는 단계, 및 패터닝된 상기 하드 마스크막을 이용한 식각 공정으로 상기 절연막을 실시하여 상기 반도체 기판의 게이트 패턴들 사이의 정션 영역이 노출되는 콘택홀을 형성하는 단계를 포함한다.A method of forming a contact hole in a semiconductor device according to an embodiment of the present invention includes forming an insulating film, a hard mask film, and a photoresist pattern on a semiconductor substrate on which gate patterns are formed, and forming spacers on sidewalls of the photoresist pattern. Removing the photoresist pattern, performing an etching process using the spacers to pattern the hard mask layer, and etching the insulating layer using the patterned hard mask layer to form the gate pattern of the semiconductor substrate. Forming a contact hole through which the junction region between the exposed portions is exposed.
상기 하드 마스크막을 패터닝하는 단계 후, 상기 콘택홀 형성 단계 이전에 패터닝된 상기 하드 마스크막을 포함한 전체 구조 상에 비트라인 방향으로 상기 콘택홀이 형성될 영역을 포함한 영역이 노출되는 포토 레지스트 패턴을 형성하는 단계를 더 포함한다.After the patterning of the hard mask layer, forming a photoresist pattern exposing a region including a region where the contact hole is to be formed in a bit line direction on the entire structure including the hard mask layer patterned before the contact hole forming step It further comprises a step.
상기 스페이서는 상기 포토 레지스트 패턴 표면에 절연막을 형성하는 단계, 및 비등방성 식각 공정을 실시하여 상기 포토 레지스트 패턴 상부의 상기 절연막을 제거하는 단계를 포함한다. The spacer may include forming an insulating film on a surface of the photoresist pattern, and performing an anisotropic etching process to remove the insulating film on the photoresist pattern.
상기 절연막은 SiO2막으로 형성하며, 상기 절연막의 폭과 인접한 절연막 간의 공간 비가 3:1이다.The insulating film is formed of an SiO 2 film, and has a space ratio of 3: 1 between the width of the insulating film and the adjacent insulating film.
상기 절연막은 올리고머 아미노실록산(oligomeric aminosiloxane)을 상기 포토 레지스터 패턴과 반응시켜 형성한다.The insulating layer is formed by reacting oligomeric aminosiloxane with the photoresist pattern.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 1 내지 도 5는 본 발명의 일실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 설명하기 위한 소자의 단면도 및 평면도이다.1 to 5 are cross-sectional views and plan views of devices for describing a method for forming contact holes in a semiconductor device according to an embodiment of the present invention.
도 1를 참조하면, 반도체 기판(100)상에 소정의 게이트 패턴(101)들을 형성한 후, 게이트 측벽에 절연막을 형성한다. 이 후, 게이트 패턴(101)들을 포함한 전체 구조 상에 절연막(102)을 형성한다.Referring to FIG. 1, predetermined
이 후, 절연막(102)을 포함한 전체 구조 상에 하드 마스크막(103)을 형성하고, 하드 마스크막(103) 상에 포토레지스트 물질을 도포한 후 노광 및 현상 공정을 실시하여 포토 레지스트 패턴(105)을 형성한다. 이때 포토 레지스터 패턴(105)은 라인과 스페이스의 비를 1 : 3의 조건으로 형성하는 것이 바람직하다.Thereafter, the
도 2a 및 도 2b를 참조하면, 포토 레지스터 패턴(105)의 측벽 및 상부에 스페이서 절연막(105)을 형성한다. 스페이서 절연막(105)은 SiO2막으로 형성하는 것이 바람직하다. 스페이서 절연막(105)은 올리고머 아미노실록산(oligomeric aminosiloxane)을 포토 레지스터 패턴(105)과 반응시켜 형성하는 것이 바람직하다.2A and 2B, a
도 3a 및 도 3b를 참조하면, 비등방성 식각 공정을 실시하여 포토 레지스트 패턴 상부에 형성된 스페이서 절연막(105)을 제거한다. 즉, 스페이서 절연막(105)이 포토 레지스트 패턴 측벽에 잔류시킨다. 이 후, 포토 레지스트 패턴을 제거한다. 이로 인하여 스페이서 절연막(105)은 라인과 스페이스의 비가 1:1인 미세 패턴으로 형성된다.3A and 3B, an anisotropic etching process is performed to remove the
도 4a를 참조하면, 스페이서 절연막(105)을 식각 마스크로 이용한 식각 공정을 실시하여 하드 마스크막(103)을 식각하여 패터닝한다.Referring to FIG. 4A, an etching process using the
상술한 바와 같이 스페이서 절연막(105)을 이용하여 하드 마스크 패턴(103)을 형성하면, 예를 들어 60nm의 해상 능력을 갖는 ASML 1400 ArF DRY 장비를 이용 하여 30nm의 피치를 갖는 하드 마스크 패턴(103)을 형성할 수 있다. 즉, 노광장비의 투자없이 기존 노광장비를 이용하여 최대 2배의 피치 축소 효과를 얻을 수 있다.As described above, when the
도 4b를 참조하면, 전체 구조 상에 포토 레지스트 물질을 도포한 후 노광 및 식각 공정을 실시하여 후속 콘택홀이 형성될 영역이 포함되도록 비트라인 방향으로 비트라인 방향(도면에서 가로 방향)으로 절연막(102)이 노출되는 포토 레지스트 패턴(PR)을 형성한다.Referring to FIG. 4B, after the photoresist material is coated on the entire structure, an exposure and etching process may be performed to include an area in which a subsequent contact hole is to be formed, and the insulating layer may be formed in the bit line direction (the horizontal direction in the drawing). 102 forms a photoresist pattern PR exposed.
도 5를 참조하면, 노출된 절연막(102)을 식각하여 게이트 패턴(101)들의 인접한 반도체 기판의 정션 영역이 노출되도록 콘택홀을 형성한다.Referring to FIG. 5, the exposed
위의 설명에서는 본 발명을 플래쉬 메모리 소자의 게이트 식각 공정 적용한 경우를 예로 들어서 설명하였으나, 본 발명은 디램(DRAM), 에스램(SRAM) 등의 모든 반도체 소자의 게이트 식각 공정, 소자분리 트렌치 식각 공정 및 콘택 식각 공정 등 반도체 소자 제조에 필요한 모든 식각 공정에 적용 가능함을 밝혀 둔다.In the above description, the present invention has been described taking the case of applying the gate etching process of the flash memory device as an example, but the present invention is a gate etching process and device isolation trench etching process of all semiconductor devices such as DRAM and SRAM. And it can be found that it can be applied to all the etching process required for semiconductor device manufacturing, such as contact etching process.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명의 일실시 예에 따르면, 포토 레지스트 패턴 측벽에 스페이서를 형성한 후 포토 레지스트 패턴을 제거하여 스페이서를 이용하여 하드 마스크 패턴을 형성함으로써, 노광 장비 해상력 이하의 피치를 갖는 하드 마스크 패턴을 형성할 수 있다.According to an embodiment of the present invention, by forming a spacer on the sidewall of the photoresist pattern and then removing the photoresist pattern to form a hard mask pattern using the spacer, to form a hard mask pattern having a pitch of less than the exposure equipment resolution Can be.
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2007
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| US8309463B2 (en) | 2009-11-20 | 2012-11-13 | Hynix Semiconductor Inc. | Method for forming fine pattern in semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070425 |
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| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20080222 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20070425 Comment text: Patent Application |
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| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20090826 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20091218 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20090826 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |