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KR20080090826A - Manufacturing method of semiconductor device for multi chip stack package - Google Patents

Manufacturing method of semiconductor device for multi chip stack package Download PDF

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KR20080090826A
KR20080090826A KR1020070034165A KR20070034165A KR20080090826A KR 20080090826 A KR20080090826 A KR 20080090826A KR 1020070034165 A KR1020070034165 A KR 1020070034165A KR 20070034165 A KR20070034165 A KR 20070034165A KR 20080090826 A KR20080090826 A KR 20080090826A
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via hole
electrode
semiconductor substrate
forming
sacrificial structure
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KR1020070034165A
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권용재
이동호
강선원
이강욱
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삼성전자주식회사
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Publication date
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Abstract

멀티 칩 적층 패키지용 관통전극을 갖는 반도체 장치의 제조방법이 제공된다. 반도체 기판 상에 상기 반도체 기판의 두께보다 얇은 소정 깊이의 상부 비아홀을 형성한다. 상기 상부 비아홀을 소정 높이로 채우는 희생구조물을 형성한다. 상기 희생구조물의 상부로부터 상기 상부 비아홀을 채우며 상기 반도체 기판 상에 단차를 이루며 돌출하는 상부 관통전극을 형성한다. 상기 반도체 기판의 후면을 연마하여 상기 희생구조물의 하부 면을 노출한다. 상기 희생구조물을 제거함으로써 상기 상부 관통전극의 하단 면을 노출하는 하부 비아홀을 형성한다. 상기 하부 비아홀을 채우며 상기 반도체 기판의 후면보다 돌출하는 하부 관통전극을 형성함으로써, 상기 반도체 기판의 상하를 관통하는 관통전극을 형성한다.A method of manufacturing a semiconductor device having a through electrode for a multi-chip stacked package is provided. An upper via hole of a predetermined depth thinner than the thickness of the semiconductor substrate is formed on the semiconductor substrate. A sacrificial structure is formed to fill the upper via hole to a predetermined height. An upper through electrode is formed on the semiconductor substrate to fill the upper via hole from an upper portion of the sacrificial structure. The back surface of the semiconductor substrate is polished to expose the bottom surface of the sacrificial structure. By removing the sacrificial structure, a lower via hole exposing the bottom surface of the upper through electrode is formed. A through electrode penetrating the upper and lower portions of the semiconductor substrate is formed by forming a lower through electrode filling the lower via hole and protruding from the rear surface of the semiconductor substrate.

Description

멀티 칩 적층 패키지용 반도체 장치의 제조방법{Manufacturing methods of semiconductor devices used for multi-chip stacked package}Manufacturing methods of semiconductor devices used for multi-chip stacked package

도 1a 내지 도 1c는 종래기술에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명의 실시예들에 따른 반도체 장치의 제조방법들을 설명하기 위한 단면도들이다.2A through 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with embodiments of the present invention.

도 3은 본 발명의 실시예들에 따른 멀티 칩 적층 패키지의 적층구조를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a stack structure of a multi-chip stack package according to embodiments of the present invention.

본 발명은 반도체 장치의 제조방법들에 관한 것으로, 특히 멀티 칩 적층 패키지용 반도체 장치의 관통전극을 형성하는 방법을 다룬다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to methods of manufacturing semiconductor devices, and in particular, to methods of forming through electrodes of semiconductor devices for multi-chip stacked packages.

오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화된 제품을 저렴한 가격으로 제조하는 것이다. 상기 목표를 달성하기 위하여 통상 반도체 패키지를 조립하여 사용한다. 상기 반도체 패키지 조립기술 중 가장 중요한 기술 중 하나가 멀티 칩 적층 패키지(muti-chip stacked package) 기술이다.The trend in today's electronics industry is to manufacture lightweight, compact, high-speed, multifunctional, and high-performance products at affordable prices. In order to achieve the above object, a semiconductor package is usually assembled and used. One of the most important technologies of the semiconductor package assembly technology is a multi-chip stacked package technology.

상기 멀티 칩 적층 패키지는 복수 개의 단일 칩의 기능을 단 한 개의 칩 패키지로써 수행할 수 있다. 상기 멀티 칩 적층 패키지는 통상적인 단일 칩 패키지에 비하여 다소 두껍지만, 평면상으로는 상기 단일 칩 패키지의 크기와 거의 같은 크기의 형상을 가지므로 휴대전화기, 노트북 컴퓨터, 메모리 카드, 휴대용 캠코더 등과 같은 고기능이면서도 동시에 소형 내지 이동성이 요구되는 제품들에 주로 사용된다.The multi-chip stack package may perform the functions of a plurality of single chips as a single chip package. Although the multi-chip stacked package is a little thicker than a conventional single chip package, the multi-chip stacked package has a shape substantially the same as the size of the single chip package, so that the multi-chip stack package has a high function such as a mobile phone, a notebook computer, a memory card, a portable camcorder, and the like. Mainly used for products that require compactness or mobility.

도 1a 내지 도 1c는 종래기술에 따른 상기 반도체 칩의 제조방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing the semiconductor chip according to the prior art.

도 1a를 참조하면, 후막 반도체 기판(101)의 상부에는 소정의 기능 소자들(도시하지 않음)이 형성되어 있다. 상기 후막 반도체 기판(101)의 상부 표면으로부터 관통구멍(109b의 공간)을 소정의 깊이로 형성한다. 상기 후막 반도체 기판(101)의 상부 표면의 소정 영역 및 상기 관통구멍(109b의 공간)의 표면에 장벽금속막(107)을 형성한다. 상기 장벽금속막(107) 상에 시드메탈층(seed metal layer; 도시하지 않음)을 형성한다. 상기 시드메탈층을 전기도금을 위한 전극으로 이용하여 관통전극(109)을 구성하는 상부 배선층(109a)과 관통 플러그(109b)를 형성할 수 있다.Referring to FIG. 1A, predetermined functional elements (not shown) are formed on the thick film semiconductor substrate 101. A through hole 109b is formed from the upper surface of the thick film semiconductor substrate 101 to a predetermined depth. A barrier metal film 107 is formed on a predetermined region of the upper surface of the thick film semiconductor substrate 101 and on the surface of the through hole 109b. A seed metal layer (not shown) is formed on the barrier metal layer 107. An upper wiring layer 109a and a through plug 109b constituting the through electrode 109 may be formed using the seed metal layer as an electrode for electroplating.

도 1b를 참조하면, 상기 후막 반도체 기판(101)의 후면을 연마하여 반도체 기판(101′)을 형성할 수 있다. 상기 연마 공정은 상기 관통 플러그(109b)가 충분히 노출될 때까지 진행한다. 상기 반도체 기판(101′)의 후면에 하부절연막(111)을 형성한다.Referring to FIG. 1B, the back surface of the thick film semiconductor substrate 101 may be polished to form a semiconductor substrate 101 ′. The polishing process proceeds until the through plug 109b is sufficiently exposed. The lower insulating layer 111 is formed on the back surface of the semiconductor substrate 101 '.

도 1c를 참조하면, 상기 하부절연막(111)에 대한 선택적 식각을 통하여 상기 관통 플러그(109b)의 하부 면을 노출시킨다. 상기 관통전극(109)을 전기도금을 위한 전극으로 활용하여 상기 관통 플러그(109b)의 노출된 하부 면으로부터 금속막을 성장시켜 상하 반도체 칩들 사이의 전기적 연결을 위한 접속용 범프(bump; 113)를 형성한다.Referring to FIG. 1C, the bottom surface of the through plug 109b is exposed through selective etching of the lower insulating layer 111. By using the through electrode 109 as an electrode for electroplating, a metal film is grown from an exposed lower surface of the through plug 109b to form a bump 113 for electrical connection between upper and lower semiconductor chips. do.

도 1a 내지 1c에 개시된 상기 종래기술은 상기 멀티 칩 적층 패키지를 조립할 때 상하 반도체 칩들 사이의 전기적 접속을 위한 상기 접속용 범프(113)를 균일하게 형성하는데 그 목적을 둔다. 상기 종래기술에서는 상기 후막 반도체 기판(101)의 후면을 연마함으로써 상기 관통 플러그(109b)의 하부 면이 균일한 평면을 이루며 노출된다. 그로 인하여, 상기 관통 플러그(109b)의 하부 면으로부터 성장된 상기 접속용 범프(113) 또한 안정된 형상을 지닐 수 있다.The prior art disclosed in FIGS. 1A to 1C aims to uniformly form the connection bumps 113 for electrical connection between upper and lower semiconductor chips when assembling the multi-chip stacked package. In the prior art, the bottom surface of the through plug 109b is exposed in a uniform plane by polishing the rear surface of the thick film semiconductor substrate 101. Therefore, the connection bump 113 grown from the lower surface of the through plug 109b may also have a stable shape.

그러나, 상기 종래기술에 의할 경우 상기 후막 반도체 기판(101)의 후면을 연마하는 과정에서 상기 관통 플러그(109a)의 일부분이 실리콘(Si)과 함께 연마되어야 하는바, 이에 따른 문제가 제기된다. 구체적으로는, 상기 관통 플러그(109a)의 충전에 일반적으로 쓰이는 구리(Cu) 물질이 양이온으로 수화된 상태 또는 콜로이드 입자로 미세하게 갈아진 상태로서 상기 반도체 기판(101′)의 후면에 달라붙을 수 있음을 들 수 있다. 상기 반도체 기판(101′)의 후면에 부착되는 상기 구리의 불순물 입자는 후속 세정공정시에도 쉽게 제거되지 않아, 추후 이어지는 후속 공정 중 실리콘 결정면을 타고 확산되어 상기 반도체 칩의 성능을 약화시킨다. 또한 상기 구리의 불순물 입자는 상기 반도체 기판의 후면 연마에 쓰이는 연마 장치 에도 부착되어 상기 연마 장치의 성능을 저하시킬 수 있다.However, according to the related art, a part of the through plug 109a needs to be polished together with silicon (Si) in the process of polishing the rear surface of the thick film semiconductor substrate 101, thereby causing a problem. Specifically, a copper (Cu) material generally used for filling the through plug 109a may be attached to the back surface of the semiconductor substrate 101 'as a state of being hydrated with cations or finely ground with colloidal particles. It can be mentioned that. The impurity particles of copper adhered to the rear surface of the semiconductor substrate 101 ′ are not easily removed even during the subsequent cleaning process, so that they diffuse through the silicon crystal surface in a subsequent subsequent process to weaken the performance of the semiconductor chip. In addition, the impurity particles of copper may be attached to a polishing apparatus used for polishing the back surface of the semiconductor substrate, thereby reducing the performance of the polishing apparatus.

본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 관통전극을 구비한 멀티 칩 적층 패키지용 반도체 장치의 제조시 상기 관통전극을 이루는 금속 성분으로 인한 오염 문제가 발생하지 않는 상기 반도체 장치의 제조방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to improve the above-described problems of the prior art, and does not cause a contamination problem due to the metal component constituting the through electrode when manufacturing a semiconductor device for a multi-chip laminated package having a through electrode. The present invention provides a method for manufacturing the semiconductor device.

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 상하를 관통하는 관통전극을 갖는 반도체 장치의 제조방법이 제공된다. 상기 방법은 상기 반도체 기판 상에 상기 반도체 기판의 두께보다 얇은 소정 깊이의 상부 비아홀을 형성하는 것을 포함한다. 상기 상부 비아홀을 소정 높이로 채우는 희생구조물을 형성한다. 상기 희생구조물의 상부로부터 상기 상부 비아홀을 채우며 상기 반도체 기판 상에 단차를 이루며 돌출하는 상부 관통전극을 형성한다. 상기 반도체 기판의 후면을 연마하여 상기 희생구조물의 하부 면을 노출한다. 상기 희생구조물을 제거함으로써 상기 상부 관통전극의 하단을 노출하는 하부 비아홀을 형성한다. 상기 하부 비아홀을 채우고 상기 상부 관통전극에 접촉된 하부 관통전극을 형성함으로써, 상기 반도체 기판의 상하를 관통하는 관통전극을 형성한다.In order to achieve the above technical problem, the present invention provides a method of manufacturing a semiconductor device having a through electrode penetrating the top and bottom of the semiconductor substrate. The method includes forming an upper via hole of a predetermined depth thinner than the thickness of the semiconductor substrate on the semiconductor substrate. A sacrificial structure is formed to fill the upper via hole to a predetermined height. An upper through electrode is formed on the semiconductor substrate to fill the upper via hole from an upper portion of the sacrificial structure. The back surface of the semiconductor substrate is polished to expose the bottom surface of the sacrificial structure. The lower via hole exposing the lower end of the upper through electrode is formed by removing the sacrificial structure. A through electrode penetrating the upper and lower portions of the semiconductor substrate is formed by filling the lower via hole and forming a lower through electrode contacting the upper through electrode.

다른 실시예들에서, 상기 반도체 기판 및 상기 상부 비아홀의 내벽에 상부절연막을 형성할 수 있다.In other embodiments, an upper insulating layer may be formed on inner walls of the semiconductor substrate and the upper via hole.

또 다른 실시예들에서, 상기 희생구조물은 상기 상부 관통전극에 대하여 식 각선택비를 갖는 물질막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.In still other embodiments, the sacrificial structure may be formed of a material film having an etch selectivity with respect to the upper through electrode.

또 다른 실시예들에서, 상기 상부 비아홀을 희생막으로 채우고, 레이저 드릴링(laser drilling) 공정을 이용하여 상기 희생막을 부분적으로 제거함으로써 상기 희생구조물을 형성할 수 있다.In still other embodiments, the sacrificial structure may be formed by filling the upper via hole with a sacrificial layer and partially removing the sacrificial layer using a laser drilling process.

또 다른 실시예들에서, 스크린 프린팅(screen printing) 방법을 이용하여 상기 희생구조물을 형성할 수 있다.In still other embodiments, the sacrificial structure may be formed using a screen printing method.

또 다른 실시예들에서, 상기 반도체 기판 및 상기 상부 비아홀의 내벽에 상부 장벽금속막(barrier metal layer)을 형성하고, 상기 상부 장벽금속막 상에 상부 배선층 및 상부 플러그를 형성함으로써 상기 상부 관통전극을 형성할 수 있다.In another embodiment, the upper through electrode is formed by forming an upper barrier metal layer on an inner wall of the semiconductor substrate and the upper via hole, and forming an upper wiring layer and an upper plug on the upper barrier metal layer. Can be formed.

또 다른 실시예들에서, 상기 하부 비아홀의 내벽에 하부 장벽금속막을 형성할 수 있다.In other embodiments, a lower barrier metal film may be formed on an inner wall of the lower via hole.

또 다른 실시예들에서, 상기 반도체 기판의 후면 및 상기 하부 비아홀의 측벽에 하부절연막을 형성할 수 있다.In other embodiments, a lower insulating layer may be formed on a rear surface of the semiconductor substrate and a sidewall of the lower via hole.

또 다른 실시예들에서, 상기 하부 관통전극은 상기 반도체 기판의 후면보다 돌출되도록 형성할 수 있다.In other embodiments, the lower through electrode may be formed to protrude beyond the rear surface of the semiconductor substrate.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전 달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. In addition, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2a 내지 도 2h는 본 발명의 실시예들에 따른 반도체 장치의 제조방법들을 도시한 단면도들이다.2A through 2H are cross-sectional views illustrating methods of manufacturing a semiconductor device in accordance with embodiments of the present invention.

도 2a를 참조하면, 후막 반도체 기판(201) 상에 상부 비아홀(203)을 형성할 수 있다. 상기 상부 비아홀(203)은 상기 후막 반도체 기판(201)의 두께보다 얇은 일정한 깊이로 뚫을 수 있다. 통상적인 유전막 증착기술을 이용하여, 상기 후막 반도체 기판 (201)과 상기 상부 비아홀의 내벽을 얇게 덮는 상부절연막(205)을 형성할 수 있다.Referring to FIG. 2A, an upper via hole 203 may be formed on the thick film semiconductor substrate 201. The upper via hole 203 may be drilled to a predetermined depth thinner than the thickness of the thick film semiconductor substrate 201. By using a conventional dielectric film deposition technique, the upper insulating film 205 may be formed to cover the thick film semiconductor substrate 201 and the inner wall of the upper via hole thinly.

도 2b를 참조하면, 상기 상부 비아홀(203)의 바닥에 상기 상부 비아홀(203)을 부분적으로 채우는 소정 높이의 희생구조물(204)을 형성할 수 있다. 상기 희생구조물(204)은 절연막 테이프(도시하지 않음)를 이용하여 형성할 수 있다. 구체적으로. 상기 절연막 테이프를 이용하여 상기 상부 비아홀(203)을 절연물로 채우고, 레이저(laser)를 이용하여 상기 상부 비아홀(203)에 채워진 상기 절연물을 소정의 깊이로 드릴링(drilling)한다. 이후 상기 절연막 테이프의 잔류 부분을 제거함으로써 상기 희생구조물(204)을 형성할 수 있다.Referring to FIG. 2B, a sacrificial structure 204 having a predetermined height partially filling the upper via hole 203 may be formed at the bottom of the upper via hole 203. The sacrificial structure 204 may be formed using an insulating film tape (not shown). Specifically. The upper via hole 203 is filled with an insulating material using the insulating film tape, and the insulating material filled in the upper via hole 203 is drilled to a predetermined depth using a laser. Thereafter, the sacrificial structure 204 may be formed by removing the remaining portion of the insulating film tape.

본 발명의 다른 실시예들에서, 스크린 프린팅(screen printing) 방법으로 상 기 상부 비아홀(203) 바닥에 소정의 높이로 희생막을 적층함으로써 상기 희생구조물(204)을 형성할 수 있다.In other embodiments of the present invention, the sacrificial structure 204 may be formed by stacking a sacrificial layer at a predetermined height on the bottom of the upper via hole 203 by a screen printing method.

도 2c를 참조하면, 상기 상부절연막(205)의 소정 영역 및 상기 희생구조물(204)을 덮는 상부 장벽금속막(barrier metal film; 207)을 형성할 수 있다. 상기 상부 장벽금속막(207)은 티탄(Ti) 막, 티탄 질화막(TiN), 탈륨(Ta)막, 또는 탈륨 질화막(TaN) 중 하나로 형성할 수 있다. 상기 상부 장벽금속막(207) 위에 시드메탈층(seed metal layer; 도시하지 않음)을 형성할 수 있다. 상기 시드메탈층은 구리(Cu)를 이용하여 형성할 수 있다.Referring to FIG. 2C, an upper barrier metal film 207 may be formed to cover a predetermined region of the upper insulating layer 205 and the sacrificial structure 204. The upper barrier metal film 207 may be formed of one of a titanium (Ti) film, a titanium nitride film (TiN), a thallium (Ta) film, or a thallium nitride film (TaN). A seed metal layer (not shown) may be formed on the upper barrier metal layer 207. The seed metal layer may be formed using copper (Cu).

상기 시드메탈층을 전기도금을 위한 전극으로 이용하여 상부 배선층(209a)과 상부 플러그(209b)를 형성할 수 있다. 상기 상부 배선층(209a)은 상기 후막 반도체 기판(201) 상에 소정의 높이로 돌출되고, 또한 평면상으로 연장되어 상기 후막 반도체 기판(201) 상에 구비된 기능 소자들(도시되지 않음)과 전기적으로 연결될 수 있도록 형성할 수 있다. 상기 상부 플러그(209b)는 상기 상부 비아홀(203)을 충진하여 형성될 수 있다. 상기 상부 배선층(209a) 및 상기 상부 플러그(209b)의 소재로는 은(Ag), 금(Au), 구리(Cu), 텅스텐(W), 인듐(In)과 같은 전도성 금속 또는 이들의 합금이 사용될 수 있다.An upper wiring layer 209a and an upper plug 209b may be formed using the seed metal layer as an electrode for electroplating. The upper wiring layer 209a protrudes to a predetermined height on the thick film semiconductor substrate 201 and extends in a plane to be electrically connected to functional elements (not shown) provided on the thick film semiconductor substrate 201. It can be formed to be connected to. The upper plug 209b may be formed by filling the upper via hole 203. The upper wiring layer 209a and the upper plug 209b may be formed of a conductive metal such as silver (Ag), gold (Au), copper (Cu), tungsten (W), indium (In), or an alloy thereof. Can be used.

이상과 같이, 상기 상부 장벽금속막(207), 상기 상부 배선층(209a), 및 상기 상부 플러그(209b)로 구성되는 상부 관통전극(210)을 형성할 수 있다.As described above, an upper through electrode 210 including the upper barrier metal layer 207, the upper wiring layer 209a, and the upper plug 209b may be formed.

도 2d를 참조하면, 상기 후막 반도체 기판(201)의 후면을 연마하여 반도체 기판(201′)을 형성할 수 있다. 상기 연마 공정의 결과, 상기 희생구조물(204)이 부분적으로 연마될 수 있다.Referring to FIG. 2D, the back surface of the thick film semiconductor substrate 201 may be polished to form a semiconductor substrate 201 ′. As a result of the polishing process, the sacrificial structure 204 may be partially polished.

도 2e를 참조하면, 상기 희생구조물(204)을 식각 공정을 통해 제거함으로써 상기 상부 관통전극(210)의 하부 면을 노출시키는 하부 비아홀(206)을 형성할 수 있다. 상기 식각 공정 중에, 상기 희생구조물(204)의 제거에 수반하여 상기 상부 관통전극(210)이 손상될 수 있다. 따라서, 상기 희생구조물(204)의 형성 당시 상기 희생구조물(204)의 소재로서 상기 상부 관통전극(210)에 대하여 식각선택비를 갖는 물질막을 선택하는 것이 바람직하다. 상기 희생구조물(204)의 소재로는 실리콘 질화막, 실리콘 산화막, 유기고분자막과 같은 유전물질(dielectric material)을 선택할 수 있다. 이에 더하여, 상기 희생구조물(204)의 소재로서 알루미늄(Al) 등과 같이 반도체 장치의 제조공정시 비교적 오염을 적게 유발하는 금속 재료를 선택할 수도 있다.Referring to FIG. 2E, a lower via hole 206 exposing the lower surface of the upper through electrode 210 may be formed by removing the sacrificial structure 204 through an etching process. During the etching process, the upper through electrode 210 may be damaged due to the removal of the sacrificial structure 204. Therefore, when the sacrificial structure 204 is formed, it is preferable to select a material film having an etching selectivity with respect to the upper through electrode 210 as a material of the sacrificial structure 204. As the material of the sacrificial structure 204, a dielectric material such as a silicon nitride film, a silicon oxide film, or an organic polymer film may be selected. In addition, as a material of the sacrificial structure 204, a metal material that causes relatively little contamination during a manufacturing process of a semiconductor device, such as aluminum (Al), may be selected.

도 2f를 참조하면, 상기 반도체 기판(201′)의 후면에 하부절연막(211)을 형성할 수 있다. 상기 하부절연막(211)을 형성하는 주된 목적은, 멀티 칩 적층 패키지에서 상하 간의 반도체 기판들 사이의 원치 않는 전기적 접촉을 방지하기 위함이다. 상기 하부 절연막(211)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.Referring to FIG. 2F, a lower insulating layer 211 may be formed on the rear surface of the semiconductor substrate 201 ′. The main purpose of forming the lower insulating layer 211 is to prevent unwanted electrical contact between semiconductor substrates between the upper and lower sides in the multi-chip stacked package. The lower insulating film 211 may be a silicon oxide film or a silicon nitride film.

도 2g를 참조하면, 상기 하부절연막(211) 상에 상기 하부 비아홀(206) 및 그 가장자리를 개구부로 하는 포토레지스트 패턴(도시하지 않음)을 형성할 수 있다. 상기 포토레지스트 패턴을 이용한 이방성 식각에 의하여 상기 하부 비아홀(206)의 바닥에 형성된 상기 하부절연막(211)만을 제거함으로써, 상기 상부 관통전극(210)의 하단 면이 드러나도록 할 수 있다.Referring to FIG. 2G, a photoresist pattern (not shown) may be formed on the lower insulating layer 211 using the lower via hole 206 and an edge thereof as an opening. By removing only the lower insulating layer 211 formed at the bottom of the lower via hole 206 by anisotropic etching using the photoresist pattern, the bottom surface of the upper through electrode 210 may be exposed.

도 2h를 참조하면, 상기 하부 비아홀(206)의 내벽에 하부 장벽금속막(213)을 형성할 수 있다. 상기 하부절연막(211)의 선택적 식각을 위해 이용되었던 상기 포토레지스트 패턴은, 또한 상기 하부 장벽금속막(213)의 형성을 위한 마스크로서도 사용될 수 있다. 상기 하부 장벽금속막(213)은 상기 상부 장벽금속막(207)과 동일한 소재로 형성할 수 있다.Referring to FIG. 2H, a lower barrier metal film 213 may be formed on an inner wall of the lower via hole 206. The photoresist pattern used for selective etching of the lower insulating layer 211 may also be used as a mask for forming the lower barrier metal layer 213. The lower barrier metal layer 213 may be formed of the same material as the upper barrier metal layer 207.

상기 상부 관통전극(209)을 전기도금을 위한 전극으로 이용하여, 상기 하부 장벽금속막(213) 상에 전도성 금속막을 성장시킴으로써 하부 관통전극(215)을 형성할 수 있다. 상기 하부 관통전극(215)은 상기 하부 비아홀(206)을 충진하면서, 상기 반도체 기판(201′) 후면의 상기 하부절연막(211)보다 높이 돌출하여 범프(bump; 215의 아랫부분)를 형성할 수 있다. 이 과정에서, 상기 포토레지스트 패턴은 상기 범프(215의 아랫부분)를 균일한 형상으로 형성하는데 기여할 수 있다. 상기 하부 관통전극(215)의 소재는 상기 상부 관통전극(209)의 소재와 반드시 동일할 필요는 없다. 보다 바람직하게는, 상기 하부 관통전극(215)의 소재로는 금(Au), 구리(Cu), 솔더(solder), 인듐(In)과 같은 전도성 금속 또는 합금이 사용될 수 있다.The lower through electrode 215 may be formed by growing a conductive metal film on the lower barrier metal film 213 using the upper through electrode 209 as an electrode for electroplating. The lower through electrode 215 fills the lower via hole 206 and protrudes higher than the lower insulating layer 211 on the rear surface of the semiconductor substrate 201 ′ to form a bump. have. In this process, the photoresist pattern may contribute to forming the bump 215 in a uniform shape. The material of the lower through electrode 215 is not necessarily the same as the material of the upper through electrode 209. More preferably, a conductive metal or an alloy such as gold (Au), copper (Cu), solder, indium (In) may be used as a material of the lower through electrode 215.

이후 상기 포토레지스트 패턴을 제거함으로써, 전기적으로 상호 연결되는 상기 상부 관통전극(209)과 상기 하부 관통전극(215)으로써 구성되는 관통전극을 갖춘 반도체 장치를 완성할 수 있다.Subsequently, by removing the photoresist pattern, a semiconductor device having a through electrode configured as the upper through electrode 209 and the lower through electrode 215 electrically connected to each other may be completed.

도 3은 본 발명의 실시예에 따른 멀티 칩 적층 패키지(muti-chip stacked package)의 적층구조를 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a stack structure of a multi-chip stacked package according to an embodiment of the present invention.

도 3을 참조하면, 상기 멀티 칩 적층 패키지는 웨이퍼 레벨로 제조된 반도체 칩들(301 및 302)을 3차원적으로 적층하여 만들어진다. 상기 멀티 칩 적층 패키지에서는 상하로 배치된 상기 반도체 칩들(301 및 302) 사이를 전기적으로 접속할 필요가 있다. 상기 전기적 접속은 일반적으로 상기 반도체 칩(301, 302)을 상하로 관통하여 형성된 관통전극을 이용하여 이루어진다.Referring to FIG. 3, the multi-chip stack package is formed by three-dimensional stacking of semiconductor chips 301 and 302 manufactured at the wafer level. In the multi-chip stacked package, it is necessary to electrically connect the semiconductor chips 301 and 302 arranged up and down. The electrical connection is generally made using a through electrode formed to penetrate the semiconductor chips 301 and 302 up and down.

상기 관통전극은 상부 관통전극(309, 310) 및 하부 관통전극(315, 316)의 전기적 연결체로서 형성되어 있다. 상기 상부 관통전극은 상부 배선층(309a, 310a) 및 상부 플러그(309b, 310b)로 구성되어 있다. 상기 상부 배선층(309a, 310a)은 상기 반도체 칩(301, 302)의 상부 면 전체에 걸쳐 확장 형성됨으로써 상기 반도체 칩(301, 302)의 상부에 형성된 기능 소자들(도시하지 않음)과 본딩 패드(317, 318)를 통하여 전기적으로 연결될 수 있다.The through electrode is formed as an electrical connection between the upper through electrodes 309 and 310 and the lower through electrodes 315 and 316. The upper through electrode is composed of upper wiring layers 309a and 310a and upper plugs 309b and 310b. The upper wiring layers 309a and 310a may be formed to extend over the entire upper surface of the semiconductor chips 301 and 302 to bond functional pads (not shown) and bonding pads formed on the semiconductor chips 301 and 302. 317, 318 may be electrically connected.

상기 하부 관통전극(315, 316)의 특징적인 형상으로서, 상하로 적층된 상기 반도체 칩들(301 및 302) 사이의 전기적 연결을 위한 접속용 범프(315의 하부, 316의 하부)가 상기 반도체 칩(301, 302)의 후면에 돌출되어 있다. 상기 반도체 칩들(301 및 302) 간의 전기적 연결은, 상기 하층의 반도체 칩(302)의 상기 상부 배선층(310a)과 상기 상층의 반도체 칩(301)의 상기 접속용 범프(315의 하부) 사이의 면 접촉을 통하여 이루어진다.As a characteristic shape of the lower through electrodes 315 and 316, a connection bump 315 for lowering the electrical connection between the semiconductor chips 301 and 302 stacked up and down may include the semiconductor chip ( Protrude to the rear of 301 and 302. The electrical connection between the semiconductor chips 301 and 302 is a surface between the upper wiring layer 310a of the lower semiconductor chip 302 and the connection bump 315 of the upper semiconductor chip 301. Through contact.

이상 본 발명의 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예들에 한정되지 아니하고 본 발명의 사상 내에서 여러 가지의 다른 형태로 변형될 수 있다.Although preferred embodiments of the present invention have been described in detail, the present invention is not limited to the above-described embodiments and can be modified in various other forms within the spirit of the present invention.

상술한 바와 같이 본 발명에 따르면, 멀티 칩 적층 패키지용 관통전극의 형성을 포함한 반도체 장치의 제조방법이 제공된다. 종래기술에서는, 관통전극이 미리 형성되어 있는 반도체 기판의 후면을 연마하는 공정 중에 금속에 의한 오염이 문제되었다. 본 발명에서는 상기 관통전극을 상부 관통전극과 하부 관통전극으로 나누어 경시적으로 달리 형성한다. 구체적으로, 상부 비아홀의 바닥에 희생구조물을 적층하고, 그 위에 상기 상부 관통전극을 형성한다. 이에 따라, 상기 희생구조물만을 선택적으로 제거할 수 있게 됨으로써 상기 반도체 기판의 후면 연마 공정 중에 상기 상부 관통전극으로부터 용출되는 금속에 의한 오염문제를 해결하였다.As described above, according to the present invention, a method of manufacturing a semiconductor device including the formation of a through electrode for a multi-chip stacked package is provided. In the prior art, contamination by metal has been a problem during the process of polishing the back surface of a semiconductor substrate in which a through electrode is formed in advance. In the present invention, the through electrode is divided into an upper through electrode and a lower through electrode to be formed differently over time. Specifically, the sacrificial structure is stacked on the bottom of the upper via hole, and the upper through electrode is formed thereon. Accordingly, only the sacrificial structure can be selectively removed, thereby solving the problem of contamination by the metal eluted from the upper through electrode during the back surface polishing process of the semiconductor substrate.

Claims (9)

반도체 기판 상에 상기 반도체 기판의 두께보다 얇은 소정 깊이의 상부 비아홀을 형성하고,Forming an upper via hole of a predetermined depth thinner than the thickness of the semiconductor substrate on the semiconductor substrate, 상기 상부 비아홀을 소정 높이로 채우는 희생구조물을 형성하고,Forming a sacrificial structure filling the upper via hole to a predetermined height; 상기 희생구조물의 상부로부터 상기 상부 비아홀을 채우며 상기 반도체 기판 상에 단차를 이루며 돌출하는 상부 관통전극을 형성하고,Forming an upper through electrode filling the upper via hole from an upper portion of the sacrificial structure and protruding in steps on the semiconductor substrate; 상기 반도체 기판의 후면을 연마하여 상기 희생구조물의 하부 면을 노출하고,Polishing a rear surface of the semiconductor substrate to expose a lower surface of the sacrificial structure, 상기 희생구조물을 제거함으로써 상기 상부 관통전극의 하단을 노출하는 하부 비아홀을 형성하고,By removing the sacrificial structure to form a lower via hole exposing the bottom of the upper through electrode, 상기 하부 비아홀을 채우고 상기 상부 관통전극에 접촉된 하부 관통전극을 형성하는 것을 포함하는 반도체 장치의 제조방법.And forming a lower through electrode filling the lower via hole and contacting the upper through electrode. 제 1 항에 있어서,The method of claim 1, 상기 반도체 기판 및 상기 상부 비아홀의 내벽에 상부절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.And forming an upper insulating film on inner walls of the semiconductor substrate and the upper via hole. 제 1 항에 있어서,The method of claim 1, 상기 희생구조물은 상기 상부 관통전극에 대하여 식각선택비를 갖는 물질막 으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The sacrificial structure may be formed of a material film having an etch selectivity with respect to the upper through electrode. 제 1 항에 있어서, The method of claim 1, 상기 희생구조물을 형성하는 것은,Forming the sacrificial structure, 상기 상부 비아홀에 희생막을 채우고,Fill a sacrificial layer in the upper via hole, 레이저 드릴링(laser drilling) 공정을 이용하여 상기 희생막을 부분적으로 제거하는 것을 포함하는 반도체 장치의 제조방법.And partially removing the sacrificial film using a laser drilling process. 제 1 항에 있어서, The method of claim 1, 상기 희생구조물은 스크린 프린팅(screen printing) 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.The sacrificial structure is formed by using a screen printing method (screen printing) method of manufacturing a semiconductor device. 제 1 항에 있어서,The method of claim 1, 상기 상부 관통전극을 형성하는 것은,Forming the upper through electrode, 상기 반도체 기판 및 상기 상부 비아홀의 내벽에 상부 장벽금속막(barrier metal layer)을 형성하고,An upper barrier metal layer is formed on an inner wall of the semiconductor substrate and the upper via hole; 상기 상부 장벽금속막 상에 상부 배선층 및 상부 플러그를 형성하는 것을 포함하는 반도체 장치의 제조방법.And forming an upper wiring layer and an upper plug on the upper barrier metal film. 제 1 항에 있어서,The method of claim 1, 상기 하부 비아홀의 내벽에 하부 장벽금속막을 형성하는 것을 포함하는 반도체 장치의 제조방법.And forming a lower barrier metal film on an inner wall of the lower via hole. 제 7 항에 있어서,The method of claim 7, wherein 상기 반도체 기판의 후면 및 상기 하부 비아홀의 측벽에 하부절연막을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.And forming a lower insulating layer on a rear surface of the semiconductor substrate and sidewalls of the lower via hole. 제 1 항에 있어서,The method of claim 1, 상기 하부 관통전극은 상기 반도체 기판의 후면보다 돌출되도록 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.And the lower through electrode is formed to protrude from a rear surface of the semiconductor substrate.
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