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KR20080079491A - 고유전막을 갖는 커패시터의 제조 방법 및 이에 의해제조된 커패시터 - Google Patents

고유전막을 갖는 커패시터의 제조 방법 및 이에 의해제조된 커패시터 Download PDF

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KR20080079491A
KR20080079491A KR1020070019744A KR20070019744A KR20080079491A KR 20080079491 A KR20080079491 A KR 20080079491A KR 1020070019744 A KR1020070019744 A KR 1020070019744A KR 20070019744 A KR20070019744 A KR 20070019744A KR 20080079491 A KR20080079491 A KR 20080079491A
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KR
South Korea
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titanium
layer
oxide
dielectric
film
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Withdrawn
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KR1020070019744A
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정은애
이종철
오규환
윤경렬
임기빈
여재현
최훈상
강상열
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

고유전막을 갖는 커패시터의 제조 방법 및 이에 의해 제조된 커패시터가 제공된다. 상기 커패시터의 제조 방법은 반도체 기판 상에 하부 전극을 형성하는 것을 구비한다. 상기 하부 전극 상에 금속 산화막을 구비하는 제1 유전막을 형성한다. 상기 제1 유전막 상에 타이타늄 질화막을 증착하여 상기 제1 유전막의 상부 표면에 제2 유전막과 아울러서 상기 제2 유전막 상에 상부 전극을 형성한다. 상기 타이타늄 질화막은 질소에 비해 타이타늄을 과잉하게 함유한다. 상기 방법에 의해 제조된 커패시터 또한 제공된다.
커패시터, 정전 용량

Description

고유전막을 갖는 커패시터의 제조 방법 및 이에 의해 제조된 커패시터{Method of fabricating a capacitor having a high-k dielectric and capacitor fabricated thereby}
도 1 내지 도 5는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명은 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것으로, 보다 상세하게는 고유전막을 갖는 커패시터의 제조 방법 및 이에 의해 제조된 커패시터에 관한 것이다.
최근, 반도체소자는 고성능화 및 고집적화가 요구되고 있다. 이에 따라, 반도체소자를 구성하는 요소들 중 하나인 커패시터는 제한된 면적 내에서 일정값보다 큰 용량을 갖도록 형성되어야 한다. 또한, 반도체소자의 성능 및 신뢰성을 개선하기 위하여 커패시터의 크기가 작아지더라도 정전 용량은 충분하게 확보되어야 하고 브레이크다운 전압(breakdown voltage)도 높아야 한다. 이에 따라, 하부전극, 유전막 및 상부전극으로 구성된 커패시터가 일정값 이상의 정전 용량을 갖도록 하기 위 하여, 상기 유전막의 두께를 줄이는 방안이 연구되고 있다.
셀 커패시터로 종래에는 MIS(Metal-insulator-silicon) 구조가 적용되어 왔다. 상기 MIS 구조의 커패시터는 하부 전극인 스토리지 전극(storage electrode)으로서 폴리실리콘 전극을 사용한다. 그리고, 상부 전극인 플레이트 전극(plate electrode)으로서 금속 전극이 사용된다. 상기 스토리지 전극과 상기 플레이트 전극 사이에 유전막이 배치된다. 그러나 상기 MIS 구조의 경우, 상기 폴리실리콘 전극과 유전막의 계면에서 산화 반응이 일어나 상기 유전막의 등가 산화막의 두께(Toexq: Equivalent Oxide Thickness)가 증가함으로써 전기적인 특성을 변화시키는 단점이 있다. 결국, 상기 MIS 구조의 커패시터는 정교한 특성이 요구되는 반도체 소자에는 부적합한 단점이 있다.
또한, 디램 (DRAM) 소자의 디자인 룰 (design rule)이 감소되는 경우에, 제한된 면적 내에서 셀 용량(cell capacitance)을 증가시키기가 어렵다. 상기 셀 용량을 증가시키기 위하여 상기 셀 커패시터의 높이(Height)를 증가시키는 방법과 상기 유전막의 등가 산화막 두께를 감소시키는 방법이 있다. 상기 디자인 룰이 100nm 이하인 경우에, 상기 셀 커패시터의 높이를 2.0 μm 보다 크도록 증가시키는 데에 한계가 있을 수 있다. 따라서, 고집적 디램 (DRAM) 소자에 적합한 셀 커패시터를 구현하기 위해서는 상기 셀 커패시터의 유전막의 등가 산화막 두께를 감소시키는 것이 요구된다. 종래의 MIS (Metal/Insulator/Polysilicon) 구조를 갖는 커패시터에 있어서, 약 20Å 보다 작은 등가 산화막 두께를 갖는 유전막을 형성하는 데에 한계가 있다.
상술한 문제점들을 해결하기 위하여 최근에 상기 고유전막을 사용하는 셀 커패시터에서는 상부전극 및 하부전극을 모두 금속층으로 형성하는 MIM 구조가 적용되고 있다. 예를 들면, 상기 하부전극을 타이타늄 질화막(TiN)으로 형성하는 기술이 상기 MIM 커패시터에 적용되고 있다. 상기 타이타늄 질화막으로 형성된 하부전극은 비저항이 작고 공핍층에 의한 기생 정전 용량의 발생을 억제하기 때문에 전기적 신뢰성이 우수하다. 또한, 상기 타이타늄 질화막은 강한 내산화성(strong oxidation resistance)을 보이므로, 상기 타이타늄 질화막 상에 자연산화막(native oxide layer)의 형성이 억제될 수 있다. 따라서, 상기 타이타늄 질화막 상에 형성되는 유전막의 등가 산화막 두께를 감소시키는 것이 용이할 수 있다.
한편, 통상 사용되는 대략 3.9의 유전상수를 갖는 실리콘 산화막의 경우 두께가 줄어들면서, 누설 전류가 증가되는 현상을 나타낸다. 즉, 상기 실리콘 산화막은 대략 50Å 이하에서는 통상 알려진 실리콘 산화막의 브레이크다운 메카니즘(breakdown mechanism)인 F-N 터널링(Fowler-Nordhein tunneling)에 의하여 설명되지 않는다. 즉, 캐리어(carrier)가 실리콘 산화막의 금지대(forbidden gap)를 통하여 전극으로 이동하는 다이렉트 터널링(direct tunneling)이 일어난다. 그 결과, 누설 전류가 증가하게 된다. 이에 따라, 누설 전류의 증가 없이 적절한 정전 용량을 유지하기 위하여 높은 유전 상수를 갖는 고유전막이 널리 채택되고 있다. 즉, 유전막의 유전 상수가 높을수록 등가 산화막 두께(equivalent oxide thickness ; EOT)는 감소하게 된다. 상기 고유전막으로는 대체로 높은 산소 친화력을 갖는 금속 으로부터 얻어지는 금속 산화물로서 상기 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2) 등이 주목받고 있다.
이와 같이, 상기 셀 커패시터의 정전 용량을 확보하기 위하여 다양한 연구가 시도되고 있으며, 이에 대한 연구는 앞으로도 지속적으로 요구된다.
본 발명이 이루고자 하는 기술적 과제는 충분한 정전 용량을 확보하는 커패시터의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 충분한 정전 용량을 확보하는 커패시터를 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 커패시터의 제조 방법이 제공된다. 상기 커패시터의 제조 방법은 반도체 기판 상에 하부 전극을 형성하는 것을 구비한다. 상기 하부 전극 상에 금속 산화막을 구비하는 제1 유전막을 형성한다. 상기 제1 유전막 상에 타이타늄 질화막을 증착하여 상기 제1 유전막의 상부 표면에 제2 유전막과 아울러서 상기 제2 유전막 상에 상부 전극을 형성한다. 상기 타이타늄 질화막은 질소에 비해 타이타늄을 과잉하게 함유한다.
본 발명의 몇몇 실시예에서, 상기 타이타늄 질화막이 TixN1-X(0<x<1)일 경우에 상기 타이타늄의 조성비는 0.6 내지 0.9로 형성될 수 있다.
다른 실시예들에서, 상기 제2 유전막은 타이타늄 산화막 또는 타이타늄 산질 화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 타이타늄 산화막을 증착하는 것은 염화타이타늄 가스 및 염화암모늄 가스를 소스 가스로 사용하는 화학기상증착 공정을 이용하여 형성될 수 있다.
또 다른 실시예들에서, 상기 제1 유전막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2) 및 이들의 조합막으로 이루어진 군 중에서 선택된 어느 하나의 막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 하부 전극은 금속 질화막, 루쎄니움(Ru), 루쎄니움 산화막(RuO2), 플래티늄(Pt), 이리듐(Ir), 및 이리듐 산화막(IrO2)으로 이루어진 일 군 중 선택된 어느 하나의 막으로 형성될 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 커패시터가 제공된다. 상기 커패시터는 반도체 기판 상에 제공되는 하부 전극을 구비한다. 상기 하부 전극 상에 배치되되, 질소에 비해 타이타늄을 과잉하게 갖는 타이타늄 질화막을 함유하는 상부 전극이 제공된다. 상기 하부 전극 및 상기 상부 전극 사이에 개재되며 차례로 적층되는 제1 및 제2 유전막들이 제공된다. 상기 제1 유전막은 금속 산화막을 구비하고, 상기 제2 유전막은 타이타늄 산화막 또는 타이타늄 산질화막을 구비한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위 뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
먼저, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 커패시터의 제조 방법에 대하여 설명하기로 한다. 도 1 내지 도 5는 본 발명의 일 실시예에 따른 커패시터의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100) 상에 콘택 플러그(112)를 갖는 층간 절연막(110)을 형성할 수 있다. 상기 층간 절연막(110)은 예를 들어, PE-TEOS(Plasma enhanced tetraethyl orthosilicate)막으로 형성될 수 있다. 도 1에 도시되어 있지 않으나, 상기 층간 절연막(110) 내의 상기 반도체 기판(100)에 스위칭 소자로서 사용되는 모스 트랜지스터(MOS transistor)가 형성될 수 있다. 이 경우에, 상기 콘택 플러그(112)는 상기 모스 트랜지스터의 소스/드레인 영역과 전기적으로 연결되도록 형성될 수 있다.
상기 콘택 플러그(112)를 갖는 반도체 기판(100) 상에 식각 저지막(114)을 형성할 수 있다. 상기 식각 저지막(114) 상에 몰딩막(116)을 형성할 수 있다. 상기 몰딩막(116)은 상기 식각 저지막(114)에 대하여 식각 선택비를 갖도록 형성되는 것이 바람직하다. 예를 들어, 상기 식각 저지막(114)이 실리콘 질화막으로 형성되는 경우에, 상기 몰딩막(116)은 PE-TEOS막, BPSG(Boron Phosphorus Silicate Glass)막 또는 이들의 조합막으로 이루어진 실리콘 산화막으로 형성될 수 있다.
상기 몰딩막(116) 및 상기 식각 저지막(114)을 패터닝하여 상기 콘택 플러그(112)를 노출시키는 스토리지 노드 홀(118)을 형성할 수 있다.
도 2를 참조하면, 상기 스토리지 노드 홀(118)을 갖는 반도체 기판(100) 상에 하부 전극막(120a)을 형성할 수 있다. 상기 하부 전극막(120a)은 상기 스토리지 노드 홀(118)의 내부 및 상기 몰딩막(116)의 상부면을 따라 형성될 수 있다. 상기 하부 전극막(120a)은 귀금속막 또는 금속 질화막으로 형성될 수 있다. 상기 귀금속막은 루쎄니움(Ru), 루쎄니움 산화막(RuO2), 플래티늄(Pt), 이리듐(Ir), 및 이리듐 산화막(IrO2)으로 이루어진 일 군 중 선택된 어느 하나의 막으로 형성될 수 있다. 상기 금속 질화막은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN) 및 텅스텐 질화막(WN)으로 이루어진 일 군 중 선택된 적어도 어느 하나의 막으로 형성될 수 있다. 이중, 상기 타이타늄 질화막은 높은 기계적 강도, 우수한 전기 전도성 및 내산화성을 갖는다. 이 경우에, 상기 하부 전극막(120a)은 화학적기상증착(chemical vapor deposition; CVD) 또는 원자층 증착(atomic layer deposition; ALD) 공정을 사용하여 형성될 수 있다.
이어서, 상기 하부 전극막(120a)을 갖는 반도체 기판(100) 상에 상기 스토리지 노드 홀(118)을 채우는 희생막(122)을 형성할 수 있다. 상기 희생막(122)은 상기 몰딩막(116)과 동일한 물질막으로 형성될 수 있다.
도 3을 참조하면, 상기 몰딩막(116)의 상부면을 노출시키도록 상기 희생막(122) 및 상기 하부 전극막(120a)을 평탄화할 수 있다. 상기 평탄화 공정은 화학적기계적연마(chemical mechanical polishing; CMP) 공정 또는 에치백(etch back) 공정으로 진행될 수 있다. 그 결과, 상기 스토리지 노드 홀(118)의 내부를 덮는 하부 전극(120a)이 형성된다. 이어서, 상기 몰딩막(116) 및 희생막(122)을 제거하여 상기 하부 전극(120a)의 내측벽 및 외측벽을 노출시켜 실린더 구조의 하부 전극(120a)을 형성시킬 수 있다. 본 발명의 실시예에서는 실린더 구조의 커패시터를 예로 들어 설명하나, 본 발명은 이에 제한되지 않고, 콘케이브(concave) 구조 또는 적층(stack) 구조와 같은 다양한 구조를 갖는 커패시터에 적용될 수 있다. 상기 콘케이브 구조의 경우에, 상기 희생막(122)을 선택적으로 제거한다. 그 결과, 상기 스토리지 노드 홀(118) 내부에 잔존되는 하부 전극이 형성될 수 있다. 여기서, 상기 희생막(122)은 상기 몰딩막(116)에 대하여 식각 선택비를 갖는 절연막으로 형성될 수 있다.
도 4를 참조하면, 상기 하부 전극(120a)을 갖는 반도체 기판(100) 상에 하부 유전막(130)을 증착할 수 있다. 상기 하부 유전막(130)은 고유전막으로서 금속 산화막, 예를 들어, 지르코늄 산화막(ZrO2)으로 형성될 수 있다. 상기 지르코늄 산화 막(130)은 TEMAZ(Tetra-Ethyl-Methyl Amino Zirconium; Zr[N(CH3)C2H5]4)와 같은 전구체(precursor) 및 산소를 함유하는 반응 가스를 사용하는 원자층 증착 공정에 의해 형성될 수 있다. 상기 원자층 공정은 200℃ 내지 400℃의 온도에서 진행될 수 있다. 이어서, 상기 지르코늄 산화막(130)은 고유전 상수를 갖도록 상기 비정질 상태의 지르코늄 산화막(130)에 대하여 질소 또는 산소 분위기에서 열처리하여 상기 지르코늄 산화막(130)을 결정화할 수 있다. 상기 열처리 공정은 300℃ 내지 600℃의 온도에서 진행될 수 있으며, 아르곤(Ar) 기체와 같은 비활성 기체를 더 첨가하여 진행될 수 있다. 산소 분위기에서 상기 열처리를 하는 경우에 상기 지르코늄 산화막(130)은 양호한 누설 전류 특성을 갖도록 형성될 수 있다.
상기 지르코늄 산화막(130) 상에 상부 유전막(132)을 증착할 수 있다. 상기 상부 유전막(132)은 상기 하부 유전막(130)과 다른 종류의 금속 산화막, 예를 들어, 타이타늄 산화막(TiO2)으로 형성될 수 있다. 상기 타이타늄 산화막(132)은 TEMAT(Tetra-Ethyl-Methyl Amino Titanium; Ti[N(CH3)C2H5]4)와 같은 전구체(precursor) 및 산소를 함유하는 반응 가스를 사용하는 원자층 증착 공정에 의해 형성될 수 있다. 상기 원자층 공정은 200℃ 내지 400℃의 온도에서 진행될 수 있다. 그 결과, 상기 하부 및 상부 유전막들(130, 132)로 구성되는 제1 유전막(134)이 형성될 수 있다, 한편, 상기 하부 및 상부 유전막들(130, 132)을 형성하는 과정에서 상기 하부 전극(120a) 상에 자연 산화막이 형성될 수 있다. 이에 따라, 상기 제1 유전막(134)의 등가 산화막 두께가 증가됨으로써 정전 용량이 감소될 수 있어, 이를 억제하기 위하여 상기 제1 유전막(134)을 형성하기 전에 상기 하부 전극(120a)의 표면에 균일하고 치밀한 산화막을 형성시킬 수 있다.
본 실시예에서와 같이 이층막으로 형성된 상기 제1 유전막(134)은 상술한 고유전막들 뿐만 아니라, 상기 제1 유전막(134)의 유전 특성 및 누설 전류 특성을 고려하여 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3) 및 타이타늄 산화막(TiO2)과 같은 고유전막들의 조합막으로 형성될 수 있다. 아울러, 상기 제1 유전막(134)은 상기 고유전막들 중 선택된 어느 하나를 포함하는 단일막으로 형성될 수 있고, 3 개 이상의 다층막으로 형성될 수 있다.
도 5를 참조하면, 상기 제1 유전막(134)을 갖는 반도체 기판(100) 상에 질소에 비해 타이타늄을 과잉하게 함유하는 타이타늄 질화막(TixN1-x,0<x<1)을 증착한다. 그 결과, 상기 타이타늄 산화막을 포함하는 상부 전극(140)이 형성된다. 바람직하게는, 상기 타이타늄의 조성비(x)는 0.5 내지 0.9이도록 상기 타이타늄 질화막은 증착될 수 있고, 더욱 바람직하게는 상기 타이타늄의 조성비(x)는 0.7 내지 0.8로 형성될 수 있다. 상기 타이타늄 질화막은 화학적기상증착 공정 또는 스퍼터링을 사용하여 증착될 수 있다. 상기 화학적기상증착 공정에 의하는 경우에, 우수한 도포 단차성(step coverage)으로 인해 상기 타아타늄 질화막은 높은 종횡비(aspect ratio)를 갖는 실린더 구조라도 상기 제1 유전막(134)을 따라 균일한 두께로 형성될 수 있다. 상기 화학적기상증착 공정은 염화타이타늄(TiCl4) 가스 및 염화암모 늄(NH3) 가스를 소스 가스로 사용할 수 있다.
한편, 상기 타이타늄 질화막을 증착하는 동안에, 상기 타이타늄 질화막의 타이타늄이 상기 상부 유전막(132)의 상부 표면으로 확산하여 상기 상부 전극(140)과 상기 상부 유전막(132) 사이에 개재되는 제2 유전막(136)을 형성한다. 이 경우에, 상기 타이타늄이 효율적으로 확산되도록 열처리 공정을 실시할 수 있다. 그 결과, 상기 제1 및 제2 유전막들(134, 136)으로 구성되는 유전막(138)이 형성된다. 구체적으로, 상기 제2 유전막(136)은 상기 상부 유전막(132)의 상부 표면에 형성되며, 상기 표면에 형성된 제2 유전막(136)은 타이타늄 산화막 또는 타이타늄 산질화막으로 형성될 수 있다. 상기 타이타늄 산화막(TiOy) 또는 상기 타이타늄 산질화막은 상술한 고유전막에 비하여 높은 유전 상수를 가져 상기 유전막(138)의 정전 용량은 증가된다. 도 4의 실시예에서 언급한 바와 같이, 상기 상부 유전막(132)이 타이타늄 산화막으로 형성되는 경우에, 상기 제2 유전막(136)은 과잉 타이타늄을 갖는 산화막(TiOy) 또는 산질화막으로 형성되어 높은 유전 상수를 가질 수 있다.
이로써, 상기 하부 전극(120a), 상기 제1 및 제2 유전막(136)으로 구성되는 상기 유전막(138) 및 상기 상부 전극(140)을 구비하는 커패시터가 완성된다. 상술한 바와 같이 본 발명의 일 실시예에 의하면, 실린더 구조를 갖는 커패시터가 형성된다. 그러나, 본 발명의 사상이 이에 한정되는 것은 아니며, 콘케이브 구조 또는 스택 구조와 같이 다양한 구조를 갖는 커패시터들에 적용될 수 있다.
이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 커패시터에 대하여 설명 한다.
도 5를 다시 참조하면, 반도체 기판(100) 상에 콘택 플러그(112)를 구비한 층간 절연막(110)이 배치될 수 있다. 상기 층간 절연막(110)은 예를 들어, PE-TEOS(Plasma enhanced tetraethyl orthosilicate)막을 구비할 수 있다. 아울러, 상기 층간 절연막(110)을 덮는 식각 저지막(114)이 제공될 수 있다. 도 5에 도시되어 있지 않으나, 상기 층간 절연막(110) 내의 상기 반도체 기판(100)에 스위칭 소자로서 사용되는 모스 트랜지스터(MOS transistor)가 제공될 수 있다. 이 경우에, 상기 콘택 플러그(112)는 상기 모스 트랜지스터의 소스/드레인 영역들 중 일 영역과 전기적으로 연결될 수 있다.
상기 콘택 플러그(112) 상에 하부 전극(120a) 및 이와 중첩되는 상부 전극(140)이 배치될 수 있다. 상기 하부 전극(120a)은 귀금속막 또는 금속 질화막으로 형성될 수 있다. 상기 상부 전극(140)은 질소에 비해 타이타늄을 과잉하게 갖는 타이타늄 질화막(TixN1-x,0<x<1)을 함유한다. 상기 타이타늄의 조성비(x)는 0.5 내지 0.9일 수 있고, 더욱 바람직하게는 상기 타이타늄 조성비(x)는 0.7 내지 0.8일 수 있다. 상술한 바와 같이, 도 5의 실시예에서는 상기 하부 및 상부 전극들(120a, 140)이 실린더 구조를 갖고 있으나, 본 발명에 따른 커패시터는 이에 제한되지 않고, 다양한 구조 예를 들어, 콘케이브 구조 또는 스택 구조에 적용될 수 있다.
상기 하부 및 상부 전극들(120a, 140) 사이에 유전막(138)이 개재된다. 상기 유전막(138)은 제1 및 제2 유전막들(134, 136)을 구비한다. 상기 제1 유전막(134) 은 고유전막으로서 금속 산화막을 구비한다. 상기 제1 유전막(134)은 하부 및 상부 유전막들(130, 132)을 구비할 수 있다. 상기 하부 및 상부 유전막들 (130, 132)은 각각 지르코늄 산화막 및 타이타늄 산화막일 수 있다. 본 실시예에서와 같이 이층막으로 형성된 상기 제1 유전막(134)은 이뿐만 아니라, 상기 제1 유전막(134)의 유전 특성 및 누설 전류 특성을 고려하여 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3) 및 타이타늄 산화막(TiO2)과 같은 고유전막들의 조합막을 구비할 수 있다. 아울러, 상기 제1 유전막(134)은 상기 고유전막들 중 선택된 어느 하나를 포함하는 단일막 또는 3 개 이상의 다층막을 구비할 수 있다.
상기 제2 유전막(136)은 타이타늄 산화막 또는 타이타늄 산질화막일 수 있다. 상기 타이타늄 산화막(TiOy) 또는 타이타늄 산질화막은 상술한 고유전막들에 비해 높은 유전 상수를 가져 상기 유전막(138)의 정전 용량이 증가될 수 있다. 또한, 상기 상부 유전막(132)이 타이타늄 산화막인 경우에, 상기 제2 유전막(136)은 과잉 타이타늄을 갖는 산화막(TiOy) 또는 산질화막을 구비하여 높은 유전 상수를 가질 수 있다.
상술한 바와 같이 본 발명에 따르면, 제1 유전막 상에 과잉 타이타늄을 갖는 타이타늄 질화막을 형성함으로써 상기 제1 유전막의 상부 표면에 높은 유전 상수를 갖는 제2 유전막을 형성한다. 그 결과, 상기 제1 및 제2 유전막들을 구비하는 유전막의 정전 용량은 증가되고, 셀 커패시터의 전기적 특성이 향상된다.

Claims (10)

  1. 반도체 기판 상에 하부 전극을 형성하고,
    상기 하부 전극 상에 금속 산화막을 구비하는 제1 유전막을 형성하고,
    상기 제1 유전막 상에 타이타늄 질화막을 증착하여 상기 제1 유전막의 상부 표면에 제2 유전막과 아울러서 상기 제2 유전막 상에 상부 전극을 형성하되, 상기 타이타늄 질화막은 질소에 비해 타이타늄을 과잉하게 함유하는 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 타이타늄 질화막이 TixN1-X(0<x<1)일 경우에 상기 타이타늄의 조성비는 0.6 내지 0.9로 형성되는 커패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2 유전막은 타이타늄 산화막 또는 타이타늄 산질화막으로 형성되는 커패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 타이타늄 질화막을 증착하는 것은 염화타이타늄 가스 및 염화암모늄 가 스를 소스 가스로 사용하는 화학기상증착 공정을 이용하여 형성되는 커패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제1 유전막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2) 및 이들의 조합막으로 이루어진 군 중에서 선택된 어느 하나의 막으로 형성되는 커패시터.
  6. 제 1 항에 있어서,
    상기 하부 전극은 금속 질화막, 루쎄니움(Ru), 루쎄니움 산화막(RuO2), 플래티늄(Pt), 이리듐(Ir), 및 이리듐 산화막(IrO2)으로 이루어진 일 군 중 선택된 어느 하나의 막으로 형성하는 커패시터의 제조 방법.
  7. 반도체 기판 상에 제공되는 하부 전극;
    상기 하부 전극 상에 배치되되, 질소에 비해 타이타늄을 과잉하게 갖는 타이타늄 질화막을 함유하는 상부 전극; 및
    상기 하부 전극 및 상기 상부 전극 사이에 개재되며 차례로 적층되는 제1 및 제2 유전막들을 포함하되, 상기 제1 유전막은 금속 산화막을 구비하고, 상기 제2 유전막은 타이타늄 산화막 또는 타이타늄 산질화막을 구비하는 커패시터.
  8. 제 7 항에 있어서,
    상기 타이타늄 질화막이 TixN1-X(0<x<1)일 경우에 상기 타이타늄의 조성비는 0.6 내지 0.9인 커패시터.
  9. 제 7 항에 있어서,
    상기 제1 유전막은 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 알루미늄 산화막(Al2O3), 타이타늄 산화막(TiO2) 및 이들의 조합막으로 이루어진 군 중 선택된 어느 하나의 막을 구비하는 커패시터.
  10. 제 7 항에 있어서,
    상기 하부 전극은 금속 질화막, 루쎄니움(Ru), 루쎄니움 산화막(RuO2), 플래티늄(Pt), 이리듐(Ir), 및 이리듐 산화막(IrO2)으로 이루어진 일 군 중 선택된 어느 하나의 막을 구비하는 커패시터.
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