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KR20080038134A - 불연속 저장 소자들을 포함하는 전자 디바이스 - Google Patents

불연속 저장 소자들을 포함하는 전자 디바이스 Download PDF

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KR20080038134A
KR20080038134A KR1020087001921A KR20087001921A KR20080038134A KR 20080038134 A KR20080038134 A KR 20080038134A KR 1020087001921 A KR1020087001921 A KR 1020087001921A KR 20087001921 A KR20087001921 A KR 20087001921A KR 20080038134 A KR20080038134 A KR 20080038134A
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KR
South Korea
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gate electrode
trench
substrate
storage elements
trenches
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KR1020087001921A
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Inventor
고리샨카 엘. 친달로르
폴 에이. 인게르솔
크래이그 티. 스위프트
Original Assignee
프리스케일 세미컨덕터, 인크.
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Publication date
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Abstract

전자 디바이스는 트렌치(22,23) 안에 위치하는 불연속 저장 소자들(64)을 포함할 수 있다. 전자 디바이스는 벽과 바닥을 포함하고 기판(12)의 주 표면으로부터 신장하는 트렌치를 포함하는 기판을 포함할 수 있다. 전자 디바이스는 또한 불연속 저장 소자들을 포함할 수 있고, 여기에서 불연속 저장 소자들의 부분은 적어도 트렌치 안에 위치한다. 전자 디바이스는 제 1 게이트 전극을 더 포함할 수 있고, 여기에서 불연속 저장 소자들의 부분 중 적어도 일부가 제 1 게이트 전극 및 트렌치의 벽 사이에 위치한다. 전자 디바이스는 기판의 주 표면 및 제 1 게이트 전극 위에 위치하는 제 2 게이트 전극을 더 포함할 수 있다.
비휘발성 메모리 어레이(NVM), 불연속 저장 소자, SOI, 도핑 영역, 전하 저장 영역, 게이트 전극, 트렌치, 실리콘 나노결정, 금속 나노클러스터

Description

불연속 저장 소자들을 포함하는 전자 디바이스{Electronic device including discontinuous storage elements}
본 발명은 전자 디바이스들에 관한 것으로, 더욱 구체적으로는, 불연속 저장 소자들을 포함하는 전자 디바이스들에 관한 것이다.
플로팅 게이트 비휘발성 메모리들(floating gate non-volatile memories;;FG NVM)은 통상적인 것으로 많은 응용분야들에서 일반적으로 이용되고 있다. FG NVM에 대한 프로그래밍 메카니즘들의 가장 일반적인 3가지 유형은 Fowler-Nordheim 터널링, 통상의 핫 캐리어 주입(hot carrier injection), 및 소스-사이드 주입(source-side injection)을 포함한다. Fowler-Nordheim 터널링은 효율적이나 매우 느리다. 효율은 플로팅 게이트 또는 하나 이상의 다른 저장 소자들에 들어가는 캐리어들의 수를 플로팅 또는 다른 저장 소자(들)를 갖는 메모리 셀에 들어가는 캐리어들의 수로 나눔으로써 측정될 수 있다. 후자의 수는 프로그래밍 전류와 프로그래밍 시간의 곱을 이용하여 근사화될 수 있다.
핫 캐리어 주입은 통상의 핫 캐리어 주입과 소스-사이드 주입을 포함할 수 있다. 양자는 일부가 플로팅 또는 다른 저장 소자(들)로 주입되는 핫 캐리어들의 생성에 관련된다. 플로팅 게이트를 이용하는 경우, 통상의 핫 캐리어 주입에서, 메 모리 셀의 채널 영역에 따라 전기장이 발생된다. 채널 영역 내에서, 전기장은 드레인 영역 주변에서 가장 높다. 전기장은 채널 영역 내에서 캐리어들의 흐름을 가속하여, 채널 영역 내에서 캐리어들은 드레인 영역 주변에서 가장 빠르게 이동한다. 적은 양의 캐리어들이, 실리콘 또는 하나 이상의 다른 원자들과 채널 영역 내에서 충돌하여, 활동적인 캐리어들이 플로팅 게이트 또는 다른 전하 저장 소자(들)로 향하도록 방향을 바꾼다. 컨트롤 게이트 전극에 의해 생성되는 전기장은 이와 같은 적은 양의 핫 캐리어들 중 일부가 플로팅 게이트에 주입되는 것을 도울 수 있다. 통상의 핫 캐리어 주입은 비효율적이고, 높은 프로그래밍 전류를 갖는다.
소스-사이드 주입은 효율성과 프로그래밍 전류에 관한한 Fowler-Nordheim 터널링 및 통상의 핫 캐리어 주입 사이에서 인기있는 절충이다. 소스-사이드 주입으로, 핫 캐리어들이 여전히 생성되나, 대부분의 핫 캐리어들은 드레인 영역으로부터 공간적으로 떨어진 채널 영역의 부분 내에서 생성된다. 소스-사이드 주입에 의해 프로그램되도록 디자인된 메모리 셀들이 문제점들이 없는 것은 아니다. 전형적으로, 메모리 셀들은 하나 이상의 추가적인 주요 리소그라픽 시퀀스들(critical lithographic sequences)을 요하며, 더 큰 메모리 셀들을 유발한다.
고밀도 플로팅 게이트 메모리들은 상업용의 부피들로 제조하기 더욱 어려워지고 있다. 게이트 유전체 층의 두께가 감소할수록, 게이트 유전체 층의 두께를 관통하는 핀홀 또는 다른 결함들의 발생 가능성이 증가한다. 이러한 결함은 기판과 플로팅 게이트 사이의 전기적 단락 또는 누설 경로를 일으킬 수 있다. 전기적 단락 또는 누설 경로는 플로팅 게이트의 전압에 영향을 줄 수 있고, 따라서 메모리 셀은 데이터를 보존할 수 없을 수 있다. 하나 이상의 물질들이 실리콘 이산화물 대신 게이트 유전체 층으로 이용될 수 있지만, 그러한 물질(들)은 메모리 셀에 이용되는 다른 물질들과의 물질 친화성과 같은 다른 문제들을 가질 수 있고, 새로운 장비를 요구할 수 있고, 제조 비용을 증가시킬 수도 있는 등을 할 수 있다.
전자 디바이스는 트렌치 내에 위치하는 불연속 저장 소자들을 포함할 수 있다. 전자 디바이스는 상호 공간적으로 떨어진 제 1 트렌치 및 제 2 트렌치를 포함하는 기판을 포함할 수 있다. 제 1 및 제 2 트렌치들 각각은 벽과 바닥을 포함하고, 기판의 주 표면으로부터 신장한다. 전자 디바이스는 또한 불연속 저장 소자들을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분은 적어도 제 1 트렌치 내에 있고, 불연속 저장 소자들의 제 2 부분은 적어도 제 2 트렌치 내에 있다. 전자 디바이스는 또한 불연속 저장 소자들의 제 1 부분 위에 위치하는 제 1 게이트 전극을 포함하고, 여기에서 제 1 게이트 전극의 상부 표면은 기판의 주 표면 밑에 있다. 전자 디바이스는 또한 불연속 저장 소자들의 제 2 부분 위에 있는 제 2 게이트 전극을 포함하고, 여기에서 제 2 게이트 전극의 상부 표면은 기판의 주 표면 밑에 있다. 전자 디바이스는 또한 제 1 게이트 전극, 제 2 게이트 전극, 또는 그들의 조합 위에 위치하는 제 3 게이트 전극을 포함한다. 본 명세서에 설명된 실시예들은 또한 전자 디바이스를 형성하기 위한 프로세스들을 포함한다.
전자 디바이스는 비트선들, 게이트선들, 또는 이들의 임의 조합이 트렌치 디자인과 매립된 비트선들을 이용할 수 있는 메모리 어레이를 포함할 수 있다. 일 실시예에서, 셀렉트(select) 게이트선이 컨트롤 게이트선과 비교하여 메모리 셀들의 상이한 개수의 행들 또는 열들에 전기적으로 연결될 수 있다. 구체적인 일 실시예에서, 셀렉트 게이트선은 메모리 셀들의 한 행 또는 한 열에 전기적으로 연결될 수 있고, 컨트롤 게이트선은 메모리 셀들의 두 행들 또는 두 열들에 전기적으로 연결될 수 있다. 또 다른 실시예에서, 유사한 관계가 비트선들에 대해서 존재할 수 있다. 또 다른 실시예에서, 셀렉트 게이트선 및 컨트롤 게이트선은 실질적으로 서로 직교할 수 있다. 셀렉트 게이트선은 컨트롤 게이트선과 비교하여 메모리 셀들의 상이한 수의 행들 또는 열들에 전기적으로 연결될 수 있다. 구체적인 일 실시예에서, 셀렉트 게이트선은 메모리 셀들의 한 행 또는 한 열에 전기적으로 연결될 수 있고, 컨트롤 게이트선은 메모리 셀들의 두 행들 또는 두 열들에 전기적으로 연결될 수 있다.
이하에서 설명되는 실시예들을 상세히 언급하기 전에, 몇몇 용어들이 정의되거나 명확히 된다. "불연속 저장 소자들"이란 용어는 전하를 저장할 수 있는 공간-이격된 객체들을 의미한다. 일 실시예에서, 실질적으로 모든 불연속 저장 소자들은 초기에 형성되어 서로 떨어져 있을 수 있다. 또 다른 실시예에서, 물질의 실질적으로 연속한 층이 이후에 분리된 것을 불연속 저장 소자들로 형성했다. 또 다른 실시예에서, 실질적으로 모든 불연속 저장 소자들은 초기에 서로 떨어져 형성될 수 있고, 형성 동안 나중에 불연속 저장 소자들 전부는 아니라도 일부가 합체될 수 있다.
"주 표면"이란 용어는 메모리 어레이 내의 메모리 셀들이 순차적으로 형성되는 기판의 표면을 의미하고자 한다. 주 표면은 임의의 전자 구성요소들을 형성하기 전에 기판의 원래 표면일 수 있고, 또는 메모리 내에 트렌치들 또는 다른 영구(permanent) 구조들이 형성되는 표면일 수 있다. 예를 들어, 메모리 어레이는 적어도 부분적으로 기저 물질 위에 위치하는 에피택셜층 내에 형성되고, 주변 영역(메모리 어레이의 외부) 내의 전자 구성요소들은 기저 물질로부터 형성될 수 있다. 이 예에서, 주 표면은 에피택셜층의 상부 표면을 가리키고, 기저 물질의 원 표면을 가리키지 않는다.
"스택"이란 용어는 복수의 층들 또는 복수의, 적어도 하나의 층과 적어도 하나의 구조(예컨대, 나노결정들(nanocrystals))를 의미하고자 하는 것이며, 여기에서 복수의 층들 또는 복수의 층(들) 및 구조(들)은 전자적 기능을 제공한다. 예를 들어, 비휘발성 메모리 스택은 비휘발성 메모리 셀의 적어도 일부를 형성하는데 이용되는 층들을 포함할 수 있다. 스택은 더 큰 스택의 일부일 수 있다. 예를 들어, 비휘발성 메모리 스택은 비휘발성 메모리 셀 내에 전하를 저장하는데 이용되는 전하 저장 스택을 포함할 수 있다.
본 명세서에서 이용되는 바와 같이, "포함한다(comprises;includes)", "포함하는(comprising;including)", "갖는(having)", "갖는다(has)" 또는 이들의 임의 다른 파생어는 비-배타적(non-exclusive) 포함을 의미한다. 예를 들어, 구성요소들의 리스트를 포함하는 프로세스, 방법, 물건, 또는 장치는 단지 그러한 구성요소들에만 반드시 한정되는 것이 아니며, 그러한 프로세스, 방법, 물건, 또는 장치에 고유하거나 또는 표현적으로 열거되지 않은 다른 구성요소들을 포함할 수 있는 것이다. 또한, 그에 반하여 명백히 기재되지 않았다면, "또는(or)"은 포함적인 "또는"을 가리키는 것이며, 배타적인 "또는"을 가리키는 것이 아니다. 예를 들어, 조건 A 또는 B는 다음 중 어느 하나에 의해 만족된다: A는 참이고(또는 존재하고) B는 거짓이며(또는 존재하지 않으며), A는 거짓이고(또는 존재하지 않고) B는 참이고(또는 존재하지 않고), 및 A와 B 모두 참이다(또는 존재한다).
부가적으로, 명확성을 위해 및 본 명세서에 설명된 실시예들의 범위의 일반적인 의미를 부여하기 위하여, 단수 표현된 것들 하나 이상을 기술하는데 단수 표현이 이용되었다. 따라서, 설명은 단수 표현이 이용될 때마다 하나 또는 적어도 하나를 포함하는 것으로 읽혀져야 하고, 그 반대가 달리 의도된 것이 명확한 것이 아니라면 단수 표현은 또한 복수를 포함하는 것이다.
다르게 정의된 것이 아니라면, 본 명세서에서 이용된 모든 기술적 및 과학적 용어들은 본 발명이 속한 분야의 당업자에게 일반적으로 이해되는 동일한 의미를 갖는다. 본 명세서에 언급된 모든 공보들, 특허 출원들, 특허들, 및 다른 참조 자료들은 그 전체 내용이 참고로 병합되었다. 상충되는 경우, 본 명세서가 정의들을 포함하여 컨트롤할 것이다. 덧붙여, 물질들, 방법들, 및 예들은 단지 예시적인 것이고 한정적인 것이 아니다.
본 발명의 다른 특징들 및 장점들은 이하의 상세한 설명 및 청구범위에서 명확히 이해될 것이다.
본 명세서에서 설명되지 않은 범위까지, 특정 물질들, 프로세싱 동작들, 및 회로들에 대한 많은 상세들은 통상적인 것이고, 교과서들 및 반도체 및 마이크로전자 분야의 다른 자료들에서 찾아볼 수 있을 것이다.
본 발명은 첨부 도면들에서 예시의 방식으로 도시된 것이지, 한정하는 방식으로 도시된 것이 아니다.
도 1은 보호층을 형성한 후 제작품의 부분적인 단면도를 도시한 것이다.
도 2는 트렌치들을 형성한 후 도 1의 제작품의 단면도를 도시한 것이다.
도 3은 트렌치들 내에 절연층을 형성한 후 도 2의 제작품의 단면도를 도시한 것이다.
도 4 및 도 5는 트렌치들의 바닥에 도핑된 영역들을 형성한 후 도 3의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 6은 불연속 저장 소자들을 포함하는 전하 저장 스택을 형성한 후 도 5의 제작품의 단면도를 도시한 것이다.
도 7은 기판 위에 도전층을 형성한 후 도 6의 제작품에 단면도를 도시한 것이다.
도 8 및 도 9는 게이트 전극들을 형성한 후 도 7의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 10은 어레이 내의 보호층의 잔존 부분들 및 전하 저장 스택의 노출 부분들을 제거한 후 도 9의 제작품의 단면도를 도시한 것이다.
도 11은 절연층을 형성한 후 도 10의 제작품의 단면도를 도시한 것이다.
도 12는 도전층을 형성한 후 도 11의 제작품의 단면도를 도시한 것이다.
도 13은 도선들을 형성한 후 도 12의 제작품의 상면도를 도시한 것이다.
도 14는 또 다른 실시예에 따라 도선들을 형성한 후 도 11의 제작품의 단면도를 도시한 것이다.
도 15는 패턴처리된 레지스트층을 형성한 후 도 14의 제작품의 상면도를 도시한 것이다.
도 16 및 도 17은 전자 디바이스의 제조가 실질적으로 완성된 후 도 15의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 18은 기판 내에 도핑된 영역들을 형성한 후 도 13의 제작품의 상면도를 도시한 것이다.
도 19 및 도 20은 전자 디바이스의 제조가 실질적으로 완성된 후에 도 18의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 21 및 도 22는 기판 내에 도핑된 영역들을 형성한 후 도 13의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 23 및 도 24는 전자 디바이스의 제조가 실질적으로 완성된 후에 도 21 및 도 22의 제작품의 상면도 및 단면도를 각각 도시한 것이다.
도 25는 상호 더 넓게 공간적으로 떨어진 트렌치들을 제외하고 도 12의 제작품의 단면도를 도시한 것이다.
도 26은 위에 놓이는 도선들을 형성한 후 도 25의 제작품의 상면도를 도시한 것이다.
도 27 및 도 28은 전자 디바이스의 제조가 실질적으로 완성된 후 도 26의 제 작품의 상면도 및 단면도를 각각 도시한 것이다.
도 29는 도전층을 형성한 후 도 6의 제작품의 단면도를 도시한 것이다.
도 30은 게이트 전극들을 형성한 후 도 29의 제작품의 단면도를 도시한 것이다.
도 31 내지 도 42는 NMV 어레이 내의 행에 따른 메모리 셀에 대한 동작 전압 테이블들과 회로 개략도들의 예시적인 물리적 실시예들의 단면도, 회로 개략도들을 도시한 것이다.
당업자들은 도면들 내의 구성요소들이 간략화 및 명확성을 위해 도시되었고 치수에 맞추어 반드시 그려진 것은 아니라는 것을 이해할 것이다. 예를 들어, 도면들에서 몇몇 구성요소들의 수치들은 본 발명의 실시예들의 이해를 돕기 위하여 다른 구성요소들에 비해 과장된 것일 수 있다.
도 1은 집적 회로와 같은 전자 디바이스(10) 일부의 단면도이다. 집적 회로는 독립형 메모리, 마이크로컨트롤러, 또는 메모리를 포함하는 기타의 집적 회로일 수 있다. 일 실시예에서, 전자 디바이스(10)는 비휘발성 메모리("non-volatile memory;NVM") 어레이(18)를 포함할 수 있으며, 그 일부가 도 1에 도시되어 있다. 기판(12)은 단결정 반도체 웨이퍼, 절연체 상의 반도체(semiconductor-on-insulator, SOI) 웨이퍼, 평면 패널디스플레이(예컨대, 유리 플레이트 상의 실리콘층), 또는 전자 디바이스들을 형성하는데 통상적으로 이용되는 기타의 기판을 포함할 수 있다. 도시되지는 않았지만, 얕은 트렌치 필드 이격이 NVM 어레이(18) 바깥 인 주변 영역들에서 기판(12)의 부분들의 위에 형성될 수 있다. 선택적으로, NVM 어레이(18) 내의 주 표면(13)에 따른 기판(12)의 도핑 농도는, 통상의 도핑 방법을 이용하여 주 표면(13)의 부분들 위에 위치할 수 있는 순차적-형성된 게이트 전극들 사이의 누설 전류를 상당히 감소시키기 위해 증가될 수 있다. 보호층(110)은 기판(12) 위에 형성될 수 있다. 보호층(110)은 기판(12) 위에 위치하는 패드층(14)과, 패드층(14) 상의 산화-방지층(16)을 포함할 수 있다. 보호층(110)은 도시된 것보다 더 많은 혹은 더 적은 층들을 가질 수 있다. 패드층(14)과 접하는 것으로 도시된 기판(12)의 최상부 표면은 주 표면(13)이다. 보호층(110)은 NVM 어레이(18)의 제조가 실질적으로 완료될 때까지 주변 영역들 위에 남아있을 수 있다. 일 실시예에서, 패드층(14)은 산화물을 포함하고, 산화-방지층(16)은 질화물을 포함한다.
트렌치들이 형성될 NVM 어레이(18) 내의 위치들에서 개구들을 포함하는 패턴처리된 레지스트층(도시 안됨)이 통상의 기술로 기판(12) 위에 형성된다. 그 후, 보호층(110)의 노출 부분들은 통상의 기술로 제거되어 주 표면(13)을 노출할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 트렌치들(22,23)은 패턴처리된 레지스트층을 제거하기 전에 형성된다. 또 다른 실시예에서, 그 후, 패턴처리된 레지스트층이 제거되고나서, 트렌치들(22,23)이 통상의 기술로 형성될 수 있다. 트렌치들(22,23)은 상호 공간적으로 떨어져 있고, 주 표면(13)으로부터 신장되고, 벽들 및 바닥들을 포함한다. 트렌치들(22,23)의 깊이는 적어도 부분적으로, 트렌치들(22,23)에 인접하여 형성되는 메모리 셀들 중 하나 이상의 채널 길이를 결정할 수 있다. 일 실시예에서, 트렌치들(22,23)의 깊이들은 약 50 ~ 500nm 범위에 있다. 구체적인 일 실시예에서, 트렌치들(22,23)은 시한의 이방성 식각(timed anisotropic etch)을 이용하여 형성되어 실질적으로 수직인 벽들을 생성한다. 일 실시예에서, 트렌치들(22,23)은 실질적으로 균일한 깊이들을 갖는다.
절연층(32)은 도 3에 도시된 바와 같이 트렌치들(22,23)의 노출된 표면들을 따라 형성된다. 절연층(32)은 실질적으로 정각(conformal)일 수도 아닐 수도 있다. 일 실시예에서, 절연층(32)은 산화물, 질화물, 산질화물, 또는 그 조합을 포함할 수 있다. 일 실시예에서, 절연층(32)은 임플란트 차폐막으로 이용될 수 있다. 일 구체적인 일 실시예에서, 절연층(32)은 트렌치들(22,23)내 기판(12)의 노출 부분들을 열적으로 산화하여 형성된다. 열적 산화는 식각에 의해 유발되는 것과 같은 결함들을 제거하는데 유일할 수 있고, 트렌치들(22,23) 및 그 조합의 모서리를 둥글게 하는데 일조할 수 있다. 또 다른 실시예(도시 안됨)에서, 절연층(32)은 적층될 수 있다. 적층된 절연층(32)은 제작품의 실질적으로 모든 노출된 표면들을 덮을 것이다.
도펀트가 트렌치들(22,23)의 바닥에서 기판(12)의 부분들에 도입되어, 도 4 및 도 5의 각 상면도 및 단면도에 도시된 바와 같이, 도핑된 영역들(52,53)을 형성한다. 도핑된 영역(52)은 기판(12) 내부 및 트렌치(22) 아래에 있고, 도핑된 영역(53)은 기판(12) 내부 및 트렌치(23) 아래에 있다. 도핑된 영역들(52,53)은 소스/드레인("S/D") 영역들일 수 있고, 매립된 비트선들로서 동작할 수 있다. 도펀트는 p-타입 도펀트(예컨대, 붕소) 또는 n-타입 도펀트(예컨대, 인 또는 비소)일 수 있다. 일 실시예에서, 도펀트는 이온 주입을 이용하여 도입될 수 있다. 선택적인 열 사이클이 수행되어 도펀트를 활성화시킬 수 있다. 또 다른 실시예에서, 다음 프로세싱은 도펀트를 활성화할 수 있는 하나 이상의 열 사이클들을 가질 수 있다. 트렌치들(22,23)의 바닥에서, 도핑된 영역들(52,53)의 도핑 농도는 적어도 약 1E19 atoms/cm3이다.
다음으로, 유전체층(62), 불연속 저장 소자들(64), 및 유전층(66)을 포함하는 전하 저장 스택(68)이 도 6에 도시된 바와 같이 형성될 수 있다. 일 실시예에서, 절연층(32)은 트렌치들(22,23)의 벽들과 바닥들을 포함하여 트렌치들(22,23)의 노출된 표면 위에 유전체층(62)을 형성하기 전에 제거될 수 있다. 다른 실시예에서, 절연층(32)은 유전체층(62)을 대신하여 또는 그와 함께 이용된다. 유전체층(62)은 산화 또는 질화 분위기를 이용하여 열적으로 성장될 수 있고, 또는 통상의 화학 기상 증착 기술, 물리 기상 증착 기술, 원자층 적층 기술, 또는 그 조합을 이용하여 적층될 수 있다. 유전체층(62)이 열적으로 성장된다면, 그것은 NVM 어레이(18) 내의 트렌치들 외부에 형성되지 않는다. 유전체층(62)이 증착된다면(도시 안됨), 제작품의 노출된 표면들 실질적으로 전부 상에 증착될 수 있다. 유전체층(62)은 실리콘 이산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 상수("하이-k") 물질(예컨대, 8보다 큰 유전 상수), 또는 그들의 임의의 조합 중 하나 이상의 막들을 포함할 수 있다. 하이-k 물질은 HfaObNc, HfaSibOc, HfaSibOcNd, HfaZrbOcNd, HfaZrbSicOdNe, HfaZrbOc, ZraSibOc, ZraSibOcNd, ZrO2, 기타 Hf-함유 또는 Zr-함유 유전체 물질, 전술한 것 중 임의의 것의 도핑된 버전(도핑된 란탄, 도핑된 니오븀 등), 또는 그들의 조합을 포함할 수 있다. 유전체층(62)은 약 1~10nm 범위의 두께를 갖는다. 유전체층(62)의 두께 및 물질 선택이 그것의 전기적 특성들을 실질적으로 결정할 것이다. 일 실시예에서, 두께 및 물질은 유전체층(62)이 10nm 미만의 실리콘 이산화물과 등가인 두께를 갖는다.
다음, 불연속 저장 소자들(64)이 NVM 어레이(18) 위에 형성된다. 일 실시예에서, 불연속 저장 소자들(64)의 일 부분이 적어도 트렌치(22) 내에 있고, 불연속 저장 소자들의 또 다른 부분은 적어도 트렌치(23) 내에 있다. 개별적인 불연속 저장 소자들(64)은 실질적으로 물리적으로 상호 떨어져 있다. 불연속 저장 소자들(64)은 전하를 저장할 수 있는 물질 예컨대, 실리콘, 질화물, 금속-함유 물질, 전하를 저장할 수 있는 다른 적절한 물질, 또는 그들의 임의 조합을 포함할 수 있다. 구체적인 일 실시예에서, 비정질 실리콘의 실질적으로 연속적인 층이 기판(12)의 노출된 표면들 위에 형성될 수 있다. 실질적으로 연속인 층은 열, 및 층이 "뭉치게(ball up)" 하거나 아니면 실리콘 나노결정들을 형성하도록 할 수 있는 다른 조건들에 노출될 수 있다. 불연속 저장 소자들(64)은 적층되는 동안 도핑되지 않을 수도, 도핑될 수도 있고, 또는 적층 후에 도핑될 수 있다. 일 실시예에서, 불연속 저장 소자들(64)은 열 산화 처리 동안 상당하게 부작용을 받지 않는 특성들을 갖는 하나 이상의 물질로부터 형성될 수 있다. 그러한 물질은 플래티늄, 팔라듐, 이리듐, 오스뮴, 루테늄, 레늄, 인듐-주석, 인듐-아연, 알루미늄-주석, 또는 이들의 임의 조합을 포함할 수 있다. 이들 물질들 각각은, 플래티늄 및 팔라듐을 제외하고, 도전성 금속 산화물을 형성할 수 있다. 일 실시예에서, 불연속 저장 소자들(64) 각 각은 크기에 있어 약 10nm 보다 크지 않다. 다른 실시예에서, 불연속 저장 소자들(64)은 더 크지만, 불연속 저장 소자들(64)은 연속적인 구조를 형성할 정도로 크게 형성되지 않는다(즉, 모든 불연속 저장 소자들(64)은 함께 뭉치지 않는다).
유전체층(66)이 다음으로 불연속 저장 소자들(64) 위에 형성된다. 유전체층(66)은 하나 이상의 유전체막들을 포함할 수 있고, 이 중 어느 것이든 열적으로 성장되거나 증착될 수 있다. 유전체층(66)은 임의의 하나 이상의 물질들을 포함할 수 있고, 또는 유전체층(62)에 대해 설명한 바와 같은 실시예들 중 임의의 것을 이용하여 형성될 수 있다. 유전체층(66)은 유전체층(62)을 비교하여 동일한 또는 상이한 성분을 가질 수 있고, 유전체층(62)과 비교하여 동일한 또는 상이한 형성 기술을 이용하여 형성될 수 있다.
도전층(72)이 다음으로 도 7에 도시된 바와 같이, 제작품 위에 위치하도록 형성된다. 도전층(72)은 하나 이상의 반도체-함유 또는 금속-함유 막들을 포함할 수 있다. 일 실시예에서, 도전층(72)은 화학 기상 증착 공정에 의해 증착되는 비정질 실리콘 또는 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 도전층(72)은 다른 공정으로 증착될 수 있고 또는 하나 이상의 다른 물질들을 포함할 수 있다. 일 구체적인 일 실시예에서, 도전층(72)은 증착될 때 도핑되고, 다른 구체적인 실시예에서 증착된 후 도핑된다. 도전층(72)의 두께는 적어도 NVM 어레이(18) 내의 트렌치들 안을 실질적으로 채우기에 충분하다. 일 실시에에서, 도전층(72)의 두께는 약 50~500nm 범위이고, 완성된 디바이스에서 도전층(72)의 잔존 부분들은 도전층(72) 이 폴리실리콘 또는 비정질 실리콘을 포함하는 경우 적어도 1E19 atoms/cm3의 도펀트 농도를 갖는다.
주 표면(13) 위에 있고 트렌치들(22,23) 외부에 위치하는 도전층(72)의 부분들은 도 8 및 도 9에 도시된 바와 같이 제거될 수 있다. 도 8에서 및 다른 상면도들에서, 몇몇 유전체층 또는 절연층들이 NVM 어레이(18) 내의 특징들 사이의 위치적 관계들을 이해를 단순화하기 위하여 도시되지 않았다. 도전층(72)의 추가적인 부분들은 제거되어 잔존하는 물질은 주 표면(13) 밑으로 물려지고 트렌치들(22,23) 내에 함유되어서, 게이트 전극들(92,93)을 형성한다. 이 게이트 전극들 각각은 주 표면(13) 아래에 있는 상부 표면을 갖는다. 게이트 전극(92)은 트렌치(22) 내의 불연속 저장 소자들(64)의 일 부분 위에 있고, 게이트 전극(93)은 트렌치(23) 내의 불연속 저장 소자들(64)의 다른 부분 위에 있다. 일 실시예에서, 게이트 전극들(92,93) 각각은 단면도에서 보는 바와 같이 실질적으로 네모 모양을 갖는다. 일 구체적인 일 실시예에서, 도전층(72)은 초기에 증착될 때와 같이 도핑되지 않은 폴리실리콘이다. 게이트 전극들(92,93)이 다음으로 통상의 기술들로 도핑되어, 완성된 디바이스에서 게이트 전극들(92,93)은 적어도 1E19 atoms/cm3의 농도를 갖는다. 다른 실시예에서, Ti, Ta, Co, W, Mo, Zr, Pt, 기타 적절한 물질 또는 이들의 임의 조합을 포함할 수 있고 실리사이드를 형성하기 위하여 실리콘과 반응할 수 있는 물질이 게이트 전극들(92,93) 위에 형성되고 금속 실리사이드를 형성하도록 반응된다.
일 구체적인 일 실시예에서, 도전층(72)의 일부를 제거하는 것은 통상의 기술로 연마하여 산화-방지층(16)을 노출시키고, 일정시간 식각하여 달성된다. 다른 실시예에서(도시 안됨), 연마하지 않고 식각 공정으로 상기 제거가 수행된다. 다른 실시예에서, 주 표면(13) 및 게이트 전극들(92,93)의 상부 사이의 높이 차이인 오목부는 트렌치들(22,23) 깊이의 20~80% 사이이다.
NVM 어레이(18) 내의 보호층(110)의 잔존 부분들은 도 10에 도시된 바와 같이 통상의 기술로 제거된다. 일 실시예에서, 패드층(14)은 불연속 저장 소자들(64)을 도려내고 씻기도록 하는 습식 식각으로 제거되는 산화물 층이다. 다른 실시예(도시 안됨)에서, 유전체층(66)의 노출된 부분들은 제거되어 불연속 저장 소자들(64)을 노출시키며, 이것들은 전기적 도전성에서 전기적 절연성으로 변화시키는 추가의 프로세싱을 겪을 수 있다. 일 구체적인 일 실시예에서, 불연속 저장 소자들(64)은 산화되어 실리콘 이산화물을 형성하는 실리콘 결정들이다. 일 실시예에서, 공정상 이때, 주 표면(13) 위에 위치하거나 게이트 전극들(92,93)의 상부들 위에 위치하는 트렌치들(22,23)의 벽들을 따라 위치하는 불연속 저장 소자들(64)은 없다.
게이트 유전체 부분들(112) 및 게이트간(intergate) 유전체 부분들(114,115)을 포함하는 절연층이 다음으로 도 11에 도시된 바와 같이 NVM 어레이(18) 위에 형성된다. 절연층은 하나 이상의 유전체 막들을 포함할 수 있고, 이들 중 어느 것이든 열적으로 성장되거나 증착될 수 있다. 절연층은 유전체층(62)과 관련하여 설명된 바와 같은 실시예들 중 임의의 것을 이용하여 형성되거나 하나 이상의 임의의 물질을 포함할 수 있다. 절연층은 유전체층(62)과 비교하여 동일한 또는 다른 성분을 가질 수 있고, 유전체층(62)과 비교하여 동일한 또는 다른 형성 기술을 이용하여 형성될 수 있다. 게이트간 유전체 부분들(114,115)의 두께는 메모리 셀들의 채널 영역 내의 전기장들에 영향을 줄 수 있다. 전기장은 채널 영역 내의 전기장에 가장 큰 변화를 주도록 디자인되어 각각의 메모리 셀이 소스-사이드 주입을 허용할 수 있도록 한다. 일 실시예에서, 게이트간 유전체 부분들(114,115)의 두께는 약 10~30nm 이다.
도전층(122)이 도 12에 도시된 바와 같이 NVM 어레이(18) 위에 형성된다. 도전층(122)은 하나 이상의 반도체-함유 또는 금속-함유 막들을 포함할 수 있다. 일 실시예에서, 도전층(122)은 도핑된 폴리실리콘이다. 다른 실시예에서, 도전층(122)은 금속 함유 물질로부터 형성된다. 일 실시예에서, 도전층(1220의 두께는 약 20~300nm 이다. 다른 실시예에서, 도전층(122)은 폴리실리콘 또는 비정질 실리콘을 포함하는 경우 적어도 약 1E19 atoms/cm3의 도펀트 농도를 갖는다.
도전층(122)은 통상의 기술을 이용하여 식각함으로써 패턴화되어, 도 13에 도시된 바와 같이 게이트 전극들을 포함하는 도선들(132,133)을 형성한다. 도선들(132,133)은 적어도 부분적으로 트렌치(22,23), NVM 어레이(18)의 하나 이상의 다른 트렌치들(도시 안됨), 또는 이들의 임의의 조합 안에 있을 수 있다. 일 실시예에서, 도선들(132,133)의 길이들은 NVM 어레이(18) 안의 트렌치들(22,23)의 길이들에 실질적으로 직각이다. 선택적으로, 실리사이드를 형성하기 위하여 실리콘과 반응할 수 있는 물질(예컨대, Ti, Ta, Co, W, Mo, Zr, Pt, 기타 적절한 물질, 또는 이들의 조합)이 도선들(132,133) 상에 형성되고, 반응하여 금속 실리사이드를 형성한다. 다른 실시예에서, 도선들(132,133)은 NVM 어레이(18)를 위한 워드선들로 이용되고, 그 부분들이 복수의 비트 셀들에 대해 게이트 전극들로 동작한다. 선택적으로, 측벽 스페이서들은 도선들(132,133)에 인접하여 형성될 수 있다.
일 실시예에서, NVM 어레이(18)는 실질적으로 완성된 것이다. 일 실시예에서, 주변 전기 연결들(도시 안됨)이 NVM 어레이(18)의 도전성 부분들에 액세스 되도록 된다. 기판(12)의 주변 영역들 위에 위치하는 보호층(110)이 제거될 수 있고, 다른 보호층(도시 안됨)이 NVM 어레이(18) 위에 형성될 수 있으며, 이는 주변 영역들에 구성요소들의 제조 동안 NVM 어레이(18)를 보호할 수 있다. 공정은 계속되어 실질적으로 완성된 전자 디바이스를 형성할 수 있다. 하나 이상의 절연층들, 하나 이상의 도전층들, 및 하나 이상의 보호층들이 하나 이상의 종래 기술들을 이용하여 형성된다.
다른 실시예에서, 상이한 NVM 어레이(18) 설계 및 연결 방법이 이용될 수 있다. 이 실시예에서, NVM 어레이(18) 전체 위에 도전층(122)을 형성(도 12)하기까지의 공정은 이전에 설명되었던 어떤 실시예를 이용하여도 수행될 수 있다.
도전층(122)은 패턴 처리되고 식각되어 도 14에 도시된 바와 같이 도선들(142~145)을 형성할 수 있다. 도선들(142~145)은 NVM 어레이(18)에서 워드선들로서 동작할 수 있다. 도선들(142~145)의 길이들은 트렌치들(22,23)의 길이들과 실질적으로 평행하다. 도선들(142~145)의 형성 방법 및 성분은 도선들(132,133)의 형성 에 대해 설명되었던 것들 중 어떤 것도 가능하다. 선택적으로 측벽 스페이서들(146)은 도선들(142~145)에 근접하게 형성될 수 있다.
패턴 처리된 레지스트층(156)은 도 15에 도시된 바와 같이 제작품 위에 형성되어, 도선들(142~145)의 부분들 및 게이트 유전체 부분들(112)의 일부들(도 15에 도시 안됨)을 노출시킨다. 일 실시예에서, 패턴 처리된 레지스트층(156) 내의 개구들은 비트선들이 이어서 형성될 위치들에 대응한다. 도펀트는 기판(12)의 부분들에 도입되어 도핑된 영역들(154)을 도 15에 도시된 바와 같이 형성한다. 도펀트는 p-타입 도펀트(예컨대, 붕소) 또는 n-타입 도펀트(예컨대, 인 또는 비소)일 수 있다. 일 실시예에서, 도펀트는 이온 주입을 이용하여 도입될 수 있다. 다음, 패턴 처리된 레지스트층(156)은 통상의 기술로 제거된다. 일 실시예에서, 주입된 도펀트는 산화, 증착, 어닐링, 상이한 주입 도펀트의 구동 또는 활성화와 같은 상이한 최우선 목적을 수행하거나 하지 않을 수 있는 하나 이상의 후속 열 사이클들에 의해 활성화된다. 일 실시예에서, 도핑된 영역들(154) 각각은 적어도 약 1E19 atoms/cm3의 도펀트 농도를 갖는다. 구체적인 일 실시예에서, 완성된 디바이스에서, 도핑된 영역들(154)은 S/D 영역들로 기능한다.
일 실시예에서, NVM 어레이(18)는 전기 연결들을 제외하고 실질적으로 완성된 것이다. 기판(12)의 주변 영역들 위에 위치하는 보호층(110)의 잔존 부분들(도 15에 미도시)이 제거되고, 다른 보호층(도시 안됨)이 NVM 어레이(18) 위에 형성될 수 있는데, 이는 주변 영역들 내에 구성요소들 제조 동안 NVM 어레이(18)를 보호한 다. 주변 영역들 내의 구성요소들 제조는 하나 이상의 통상의 기술들을 이용하여 수행될 수 있다. 주변 영역들 내에서의 구성요소들 제조가 실질적으로 완료된 후에, NVM 어레이(18) 위에 위치하는 보호층이 제거될 수 있다.
공정은 계속되어 실질적으로 완성된 전자 디바이스를 도 16 및 도 17에 도시된 바와 같이 형성한다. 도 17을 참조하면, 레벨간 유전체층(152)이 통상의 기술로 제작품 위에 형성된다. 레벨간 유전체층(152)은 패턴 처리되어 도핑된 영역들(154) 및 도 16 및 도 17에 도시되지 않은 NVM 어레이(18)의 다른 부분들로 뻗은 콘택 개구들을 형성한다. 레벨간 유전체층(152)은 산화물, 질화물, 산질화물, 또는 이들의 조합과 같은 절연 물질을 포함할 수 있다. 구체적인 일 실시예에서, 콘택 개구들을 형성하기 위하여 이방성 식각이 이용될 수 있다.
다음, 도전성 플러그들(162) 및 도선들(164,165)이 형성된다. 도선들(164,165)의 길이들은 도 16에 도시된 바와 같이 도선들(142~145)의 길이들과 실질적으로 직각을 이룬다. 일 실시예에서, 도선들(164,165)은 NVM 어레이(18)에 대한 비트선들이고, 도전성 플러그들(162)은 비트선 콘택들이다. 도 16을 참조하면, 기판(12)의 부분들이 도선들(164,165) 사이에 있는 것으로 도시되어 있다. 도 16에 도시되어 있지 않지만, 도핑된 영역들(154)은 기판(12)의 부분들 사이에 도선들(164,165) 밑에 있다.
일 실시예에서, 도전성 플러그들(162)은 도선들(164,165)에 앞서 형성된다. 일 구체적인 일 실시예에서, 도전층(도시 안됨)이 레벨간 유전체층(152) 위에 형성되고, 그 안의 콘택 개구들을 실질적으로 채운다. 콘택 개구들 외부에 있는 도전층 의 부분들에 제거되어, 도전성 플러그(162)를 형성한다. 일 실시예에서, 종래 화학-기계식 연마 공정이 수행될 수 있고, 다른 실시예에서 종래 식각 공정이 수행될 수 있다.
다른 절연층(도시 안됨)이 증착되어 패턴 처리되어, 도선들(164,165)이 후속하여 형성되는 트렌치들을 형성한다. 다른 트렌치들이 NVM 어레이(18)의 내부, 외부, 또는 이들의 조합의 위치들에 형성될 수 있다. 일 실시예에서, 다른 도전층이 레벨간 유전체층(152) 위에 형성되고, 이어서 절연층 내의 트렌치들을 채운다. 절연층안의 트렌치들 외부에 있는 도전층의 부분들은 제거되어 도선들(164,165)을 형성한다. 일 실시예에서, 종래 화학-기계적 연마 공정이 수행될 수 있고, 다른 실시예에서 종래 식각 공정이 수행될 수 있다. 도 16 및 도 17에 도시되지 않았지만, 절연층은 도선들(164,165) 사이의 동일한 높이에 있을 수 있다. 다른 실시예(도시 안됨)에서, 도전성 플러그들(162) 및 도선들(164,165)은 통상의 듀얼-인레이드(dual-inlaid) 공정을 이용하여 동시에 형성된다.
도전성 플러그들(162) 및 도선들(164,165)은 동일한 또는 상이한 도전성 물질들을 포함할 수 있다. 도전성 플러그들(162) 및 도선들(164,165) 각각은 도핑된 실리콘, 텅스텐, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 알루미늄, 구리, 그밖의 적절한 도전성 물질, 또는 이들의 임의의 조합을 포함할 수 있다. 일 구체적인 일 실시예에서, 도전성 플러그들(162)은 텅스텐을 포함하고, 도선들(164,165)은 구리를 포함한다. 광학적 경계층, 접착층, 또는 이들의 조합은 대응하는 도전층들(예컨대, 도전성 플러그들(162)을 위한 텅스텐 및 도선들(164,165)을 위한 구리) 에 앞서 형성될 수 있다. 선택적인 캡핑층(capping layer)(예컨대, 금속-함유 질화물)이 도선들(164,165) 내에 구리를 감싸는데 이용될 수 있다.
다른 실시예(도시 안됨)에서, 추가적인 절연 및 도전층들이 형성되고 패턴 처리되어, 하나 이상의 추가적인 레벨들의 내부연결들을 형성한다. 마지막 내부연결 레벨이 형성된 후, 패시베이션층(172)이 NVM 어레이(18) 및 주변 영역들을 포함하여 기판(12) 위에 형성된다. 패시베이션층(172)은 하나 이상의 절연막 예컨대, 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 또 다른 NVM 어레이(18) 배치 및 내부연결 방법이 이용될 수 있다. 이 실시예에서, 도선들(132,133)(도 13)을 형성하기까지의 공정은 도 1 내지 도 13을 참조하여 앞서 설명된 임의의 실시예를 이용하여 수행될 수 있다. 일 실시예에서, 기판의 주변 영역들 위에 위치하는 보호층(110)의 잔존 부분들(도시 안됨)이 제거되고, 다른 보호층(도시 안됨)이 NVM 어레이(18) 위에 형성될 수 있는데, 이는 주변 영역에 구성요소를 제조하는 동안 NVM 어레이(18)를 보호한다. 주변 영역 내의 구성요소 제조는 하나 이상의 종래 기술들을 이용하여 수행될 수 있다. 주변 영역 내의 구성요소 제조가 실질적으로 완성된 후, NVM 어레이(18) 위에 있는 보호층이 제거될 수 있다.
일 실시예에서, 주변 영역들 및 NVM 어레이(18)에 대한 나머지 공정이 실질적으로 동시에 일어날 수 있다. 도선들(132,133), 및 NVM 어레이(18)와 주변 영역의 게이트 전극들을 포함하는 다른 도선들을 형성한 후, 도펀트가 기판(12)에 도입되어 도핑된 영역들(182)을 도 18에 도시된 바와 같이 도선들(132,133) 사이 및 트 렌치들(22,23)의 외부 인접한 곳에 형성한다. 도핑된 영역들(182)은 하나 이상의 물질들을 포함할 수 있고, 또는 도핑된 영역들(154)에 대해 설명된 실시예들을 임의의 것을 이용하여 형성될 수 있다. 도핑된 영역들(182)은 도핑된 영역들(154)과 비교하여 동일한 또는 상이한 성분들을 가질 수 있고, 도핑된 영역들(154)과 비교하여 동일한 또는 상이한 형성 기술을 이용하여 형성될 수 있다. 선택적으로, 스페이서들(도시 안됨)이 도핑된 영역들(182)을 형성하는데 이용되는 개별적인 동작들 전, 후, 도는 사이에 도선들(132,133)에 인접하게 형성될 수 있다. 일 구체적인 일 실시예에서, 선택적인 측벽 스페이서들이 다른 실시예들에 대해 앞서 설명된 것과 같이 형성될 수 있다. 일 실시예에서, 도핑된 영역들(182)은 완성된 디바이스에서 S/D 영역들로 기능할 수 있다. 구체적인 일 실시예에서, 도핑된 영역들(182) 각각은 적어도 약 1E19 atoms/cm3의 도펀트 농도를 갖는다. 선택적으로, 금속 실리사이드가 종래의 기술을 이용하여 도선들(132,133) 및 도핑된 영역들(182)의 부분들로부터 형성될 수 있다.
다음, 레벨간 유전체층(152)이 형성되고 패턴 처리되어, 레벨간 유전체층(152)의 형성 및 패턴 처리에 대해 앞서 설명되었던 실시예들 중 임의의 것을 사용하여 도 19 및 도 20에 도시된 바와 같이 콘택 개구들을 형성한다. 콘택 개구들의 위치들은 콘택 개구들이 도핑된 영역들(182)로 뻗는 이전 실시예와 비교하여 변경된다.
도 19 및 도 20을 참조하면, 레벨간 유전체층(152)은 이전에 설명된 바와 같 이 형성될 수 있다. 다음, 도전성 플러그들(192)이 도전성 플러그(162)에 대해 앞서 설명되었던 임의의 실시예를 이용하여 형성된다. 도전성 플러그들(192)의 위치들은 도전성 플러그들(162)에 대해 도시된 것과 다르다.
도 19 및 도 20을 참조하면, 절연층(193)이 레벨간 유전체층(152) 및 도전성 플러그들(192) 위에 증착되고 패턴처리되어, 도선들(194~196)이 후속하여 형성될 트렌치들을 형성한다. 다른 트렌치들은 NVM 어레이(18) 내부, 외부, 이들의 조합의 위치들에 형성될 수 있다. 도선들(194~196)이 다음으로 도선들(164,165)에 대해 앞서 설명되었던 임의의 실시예를 이용하여 형성된다. 도선들(194~196)은 NVM 어레이(18) 내의 비트선으로서 기능 할 수 있다. 도전성 플러그들(192) 및 도선들(194~196)의 위치들은 도전성 플러그들(162) 및 도선들(164,165)에 대해 설명된 것들과 각각 상이하다. 도선들(194~196)의 방향은 도선들(164,165)의 방향과 다르다. 도선들(194~196)의 길이는 도 19에 도시된 바와 같이, 도선들(132,133)의 길이들과 실질적으로 수직을 이룬다.
다른 실시예(도시 안됨)에서, 추가적인 절연층들 및 도전층들이 형성되고 패턴 처리되어, 추가적인 내부연결들의 레벨들을 형성한다. 마지막 내부연결 레벨이 형성된 후, 패시베이션층(172)이 NVM 어레이(18) 및 주변 영역을 포함하는 기판(12) 위에 형성된다. 패시베이션층(172)은 하나 이상의 절연막 예컨대, 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 또 다른 NVM 어레이(18) 배치 및 내부연결 방법이 이용될 수 있다. 배치 및 내부연결 방법은 도선들(194~196) 보다 가상 접지 어레이 구조가 이용되는 것을 제외하고 도 1 내지 도 13 및 도 18 내지 도 20에 도시된 것과 같은 실시예와 유사하다. 배치 및 조직화는 도 21~25에 대한 이하의 설명을 읽은 후에 더욱 명확히 이해될 것이다.
공정에서 비교적 일찍, 개구들(210)이 보호층(110) 내에 형성되고, 도핑된 영역들(214,215,216)이 도 4 및 도 5와 각각 유사한 도 21 및 도 22에 도시된 바와 같이, 트렌치들(22,23) 외부의 기판(12)의 주 표면(13)을 따라 형성된다. 개구들(210) 및 도핑된 영역들(214,215,216)은 하나 이상의 종래 기술들을 이용하여 형성될 수 있다. 개구들(210)은 트렌치들(22,23)을 형성하기 전에 또는 후에 형성될 수 있다. 예를 들어, 보호층(110) 내의 모든 개구들은 실질적으로 동시에 형성될 수 있다. 마스크(도시 안됨)가 개구들(210) 위에 형성되어 개구들(210) 밑에 트렌치가 형성되는 것을 방지한다. 마스크는 트렌치들(22,23)을 형성한 후에 제거될 수 있다. 다른 실시예에서, 다른 마스크(도시 안됨)가 트렌치들(22,23)이 형성된 후에 개구들(210) 위에 형성될 수 있고, 다른 마스크가 개구들(210)을 형성한 후에 제거될 수 있다. 절연층(32)은 도 3을 참조하여 설명되었던 실시예와 유사한 방식으로 개구들(210)의 바닥을 따라 형성될 수 있다.
도핑된 영역들(214,215,216)은 도핑된 영역들(52,53)에 대해 설명되었던 실시예들 중 하나 이상을 이용하여 형성될 수 있다. 도펀트 종류, 농도, 및 도핑된 영역들(214,215,216)의 프로필 및 형성은 도핑된 영역들(52,53)과 비교하여 동일하거나 다를 수 있다. 일 실시예에서, 도핑된 영역들(214,215,216)은 도핑된 영역들(52,53)과 실질적으로 동시에 형성될 수 있다. 도핑된 영역 들(52,53,214,215,216) 각각은 서로 실질적으로 평행한 길이들을 가지며, 매립된 비트선으로 기능할 수 있다. 도핑된 영역들(52,53)은 도핑된 영역들(214,215,216)과 비교하여 기판(12) 내에 더 깊은 높이들에 있다.
다른 실시예(도시 안됨)에서, 개구들(210)이 형성되지 않는다. 대신, 트렌치들(22,23)을 형성한 후, NVM 어레이(18) 내의 보호층(110)의 잔존 부분들이 절연층(32)을 형성하기 전에 제거된다. 도핑된 영역들(214,215,216)은 도핑된 영역들(52,53)이 형성되는 경우 형성될 수 있다. 도핑된 영역들(214,215,216)은 트렌치들(22,23)의 벽들로 뻗을 수 있다.
도핑된 영역들(52,53,214,215,216)이 앞서 설명된 실시예들 중 임의의 하나 또는 조합을 이용하여 형성된 후, 도 6 내지 도 13을 참조하여 설명된 실시예들 중 임의의 하나 이상을 이용하여 공정이 계속된다. 도 23 및 도 24는 NVM 어레이의 형성이 실질적으로 완료된 NVM 어레이(18)의 부분을 모습을 포함한다. 도 19 및 도 20의 도선들(194~196)이 비교하여, 도핑된 영역들(214~216)은 도선들(194~196)을 대신하여 이용될 수 있다.
일 실시예에서, 주변의 전기 연결들(도시 안됨)이 NVM 어레이(18)의 도전성 부분들에 액세스하도록 제조된다. 기판(12)의 주변 영역들 위에 위치하는 보호층(110)이 제거될 수 있고, 다른 보호층(도시 안됨)이 NVM 어레이(18) 위에 형성될 수 있는데, 이는 주변 영역들 내에 구성요소 제조 동안 NVM 어레이(18)를 보호한다. 공정이 계속되어 실질적으로 완성된 전자 디바이스를 형성할 수 있다. 하나 이상의 절연층, 하나 이상의 도전층들 및 하나 이상의 보호층들이 하나 이상의 종래 기술들을 이용하여 형성된다.
다른 실시예에서, 다른 NVM 어레이(18) 배치 및 내부연결 방법이 이용될 수 있다. 배치 및 내부연결 방법은 복수의 비트선들이 트렌치들(22,23) 사이에 있고, 전기 연결들이 비트 선들과 비트 선들 아래의 도핑된 영역들 중 몇몇 사이에 있다는 것을 제외하고, 도 1 내지 도 13 및 도 18 내지 도 20에 도시된 것과 같은 실시예와 유사하다. 배치 및 조직화는 도 25~29에 대한 이하의 설명을 읽은 후에 더욱 명확히 이해될 것이다.
이 실시예에서, 도선들(132,133)(도 13)을 형성하기까지의 공정이 도 1 내지 도 13을 참조하여 앞서 설명되었던 것과 같은 임의의 실시예를 이용하여 수행될 수 있다. 일 실시예에서, 트렌치들(22,23) 사이에 공간이 증가되어, 도 25에 도시된 바와 같이, 디자인 규칙들에 부합하는 비트선들 및 콘택들의 적절한 형성을 가능하게 할 수 있다. 다른 실시예에서, 기판(12)의 주변영역들 위에 있는 보호층(110)의 잔존 부분들(도시 안됨)이 제거되고, 다른 보호층(도시 안됨)이 NVM 어레이(18) 위에 형성될 수 있는데, 이는 주변 영역 내에 구성요소를 제조하는 동안 NVM 어레이(18)를 보호한다. 주변 영역내 구성요소의 제조는 하나 이상의 종래 기술들을 이용하여 수행될 수 있다. 주변 영역들 내의 구성요소 제조가 실질적으로 완료된 후, NVM 어레이(18) 위에 있는 보호층은 제거될 수 있다.
도 26에 도시된 바와 같이, 도선들(132,133) 및 도핑된 영역들(222)을 형성하는 것은 도 18에 도시된 바와 같은 도선들(132,133) 및 도핑된 영역들(182)에 대해 설명된 실시예들 중 어느 하나를 이용하여 수행될 수 있다. 레벨간 유전체 층(152)이 다음으로 형성되고 패턴 처리되어, 레벨간 유전체층(152)의 형성 및 패턴 처리에 대해 앞서 설명된 바와 같은 실시예들 중 임의의 것을 이용하여 도 27 및 도 28에 도시된 바와 같이, 콘택 개구들을 형성한다. 콘택 개구들의 위치들은 콘택 개구들이 도핑된 영역들(222)로 뻗는다는 점에서 변경된다.
도 27 및 도 28을 참조하면, 다음으로, 도전성 플러그들(232) 및 도선들(234~237)이 도전성 플러그(192) 및 도선들(194~196)에 대해 앞서 설명되었던 임의의 실시예를 이용하여 형성된다.도선들(234~237)은 NVM 어레이(18) 내의 비트선들로 기능할 수 있다. 도전성 플러그들(232) 및 도선들(234~237)의 위치들은 도전성 플러그들(192) 및 도선들(194~196)에 대해 설명된 것들과 각각 다르다. 도선들(234~237)의 방향은 도선들(194~196)의 방향과 실질적으로 동일하다. 도선들(234~237)의 길이들은 도 27에 도시된 바와 같이 도선들(132,133)의 길이와 실질적으로 수직을 이룬다. 도선들(194~196)과 달리, 도선들(234~237)은 도전성 플러그들(232)을 통해 하위 도핑된 영역들(222) 몇몇만으로 전기적 연결들을 갖는다. 일 구체적인 일 실시예에서, 하위 도핑된 영역들(222)로의 전기적 연결은 도선들(235,236) 사이에 교대된다. 도 27을 참조하면, 도선(235)은 도핑된 영역들(222)의 중간 행에 전기적으로 연결되고, 도선(236)은 도핑된 영역들(222)의 상부 및 바닥 행들에 전기적으로 연결된다.
다른 실시예(도시 안됨)에서, 추가적인 절연층들 및 도전층들이 형성되고 패턴 처리되어, 추가적인 내부연결들의 레벨들을 형성한다. 마지막 내부연결 레벨이 형성된 후, 패시베이션층(172)이 NVM 어레이(18) 및 주변 영역을 포함하는 기 판(12) 위에 형성된다. 패시베이션층(172)은 하나 이상의 절연막 예컨대, 산화물, 질화물, 산질화물, 또는 이들의 조합을 포함할 수 있다.
다른 택일적인 실시예에서, 트렌치들(22,23) 내의 게이트 전극들은 측벽 스페이서와 유사한 형상을 가질 수 있다. 공정은 도 6에 도시된 바와 같은 제작품으로 시작할 수 있다. 도전층(252)은 도 29에 도시된 바와 같이 적층될 수 있다. 일 실시예에서, 도전층(252)은 비교적 더 얇고, 실질적으로 정각(conformal) 층이다. 도전층(252)은 도전층(72)에 대해 설명되었던 임의의 하나 이상의 실시예들을 이용하여 형성될 수 있다. 도전층(252)의 두께는 NVM 어레이(18) 내의 트렌치 구조(22,23)를 채우기에 불충분하다. 일 실시예에서, 도전층(252)의 두께는 약 10~100nm 이다.
다음으로, 도전층(252)의 이방성 식각은 도 30에 도시된 게이트 전극들(262,263)을 형성할 수 있다. 형성될 때, 게이트 전극은(262,263)은 트렌치들(22,23) 내에 실질적으로 측벽 스페이서 모양들을 가질 수 있다. 상면도가 도시되지 않았지만, 게이트 전극들(262,263)은 환형(annular)이고, 여기에서 게이트 전극들(262,263) 각각은 트렌치들(22,23)의 주변을 따라 존재한다. 따라서, 트렌치들(22,23) 각각의 내부에서 게이트 전극들(262,263)의 각각에 대한 굽은 표면들을 향하면서 공간적으로-떨어진 좌 및 우 부분들이 서로 연결된다. NVM 어레이(18)의 프로세싱은 다른 실시예들에 대해 앞서 설명된 바와 같이 완료될 수 있다. 일 실시예에서, 도선들(132,133)이 형성될 때, 추가적인 이방성 식각 부분이 이어서-형성되는 도선들(132,133) 사이에 의도하지 않은 전기적 연결 및 누설 경로를 형성할 가능성을 줄이는데 이용될 수 있다.
이 명세서를 읽은 후, 당업자는 기판의 도핑 부분들에 대한 많은 변형들이 이용될 수 있다는 것을 이해할 것이다. NVM 어레이(18) 내부, 메모리 셀들에 대한 소스/드레인 영역들의 적어도 일부인 도핑된 영역들이 기판(12)과 비교하여 반대의 도전성 타입을 갖는다. 도면들에서 도시된 바와 같은 기판(12)의 부분은 하나 이상의 우물 영역들 안에 있을 수도 또는 아닐 수도 있다. 이러한 우물 영역(들)은 (NVM 어레이(18)의 외측) 주변 영역들 내의 하나 이상의 다른 우물 영역들과 다를 수 있다. 항복 전압들, 저항성, 문턱 전압, 핫 캐리어 생성, 하나 이상의 다른 전기적 특성들, 또는 이들의 조합에 영향을 줄 수 있는 다른 도핑이 수행될 수 있다. 당업자는 그들의 필요들 및 희망들을 해결할 도핑 특성들을 갖는 전자 디바이스들을 형성할 수 있을 것이다.
NVM 어레이(18)는 전술한 바와 같은 배치들을 중 임의의 것을 이용하는 메모리 셀들을 포함할 수 있다. NVM 어레이(18) 내의 메모리 셀들이 어떻게 전기적으로 구성될 수 있고 프로그램되는지를 더 잘 설명하기 위하여 회로도 및 실제적인 실시예들에 대한 교차 참조들이 기술된다.
도 31은 도 32에 도시된 실시예들을 참조하여 설명되는 것과 같은 실시예를 위한 회로도를 포함한다. 메모리 셀들(2711,2712,2721,2722)은 도 31에 도시된 바와 같이 NVM 어레이(18) 내에서 기원한다. 도면들에서, "BL"은 비트선을 나타내고, "GL"은 게이트선, "CG"는 컨트롤 게이트선, 및 "SG"는 셀렉트 게이트선을 나타낸다. 바이어스 조건들에 따라서, GL은 CG 또는 SG일 수 있다.
도 31을 참조하면, BL1(2762)은 메모리 셀(2711)의 S/D 영역 및 메모리 셀(2721)의 S/D 영역에 전기적으로 연결되어 있다. BL2(2764)는 메모리 셀들(2711,2721)의 다른 S/D 영역들 및 메모리 셀(2712)의 S/D 영역 및 메모리 셀(2722)의 S/D 영역에 전기적으로 연결되어 있다. BL3(2766)은 메모리 셀들(2712,2722)의 다른 S/D 영역들에 전기적으로 연결되어 있다. GL1(2742)은 메모리 셀(2711)의 게이트 전극 및 메모리 셀(2721)의 게이트 전극에 전기적으로 연결되어 있다. GL2(2744)는 메모리 셀들(2711,2721)의 다른 게이트 전극들과, 메모리 셀(2712)의 게이트 전극 및 메모리 셀(2722)의 게이트 전극에 전기적으로 연결되어있다. GL3(2746)는 메모리 셀들(2712,2722)의 다른 게이트 전극들에 전기적으로 연결되어 있다. SG1(2702)는 메모리 셀(2711)의 셀렉트 게이트 전극과 메모리 셀(2712)의 셀렉트 게이트 전극에 전기적으로 연결되어 있다. SG2(2704)는 메모리 셀(2721)의 셀렉트 게이트 전극과 메모리 셀(2722)의 셀렉트 게이트 전극에 전기적으로 연결되어 있다. 메모리 셀(2711)은 전하 저장 영역들(27110,27111)을 포함한다. 메모리 셀(2712)은 전하 저장 영역들(27120,27121)을 포함한다. 메모리 셀(2713)은 전하 저장 영역들(27130,27131)을 포함한다. 메모리 셀(2714)은 전하 저장 영역들(27140,27141)을 포함한다.
도 32는 메모리 셀들(2711,2712)을 포함하는 행에 대응하는 NVM 어레이(18)의 부분의 실제적인 실시예를 도시한다. 도 32는 회로도에서 사용되었던 참조 번호들이 도 32에서 이용되었다는 것을 제외하고 도 12와 실질적으로 동일하다.
메모리 셀들(2711,2712)에 대한 전하 저장 영역들은 도 31 및 도 32에 도시 되어 있다. 메모리 셀(2711)은 전하 저장 영역들(27110,27111)을 포함하고, 메모리 셀(2712)은 전하 저장 영역(27120,27121)을 포함한다. 메모리 셀들(2721,2722)은 유사한 전하 저장 영역들을 포함하나, 이러한 전하 저장 영역들은 상세하게는 도 31에서 식별되지 않는다. 전자 저장 영역들의 중요성은 이하에서 설명되는 바와 같이 전자 디바이스의 동작에 대한 대응부분을 읽은 후 당업자에게 명백히 이해될 것이다.
도 33은 도 31에 도시된 바와 같이, 메모리 셀들에 대한 동작 전압들의 몇몇을 갖는 테이블을 포함한다. "Pgm"은 프로그램을 의미한다. 전자 저장 영역들(27110,27111)에 대한 참조들은 메모리 셀(2711)을 가리키고, 더욱 상세하게는, 메모리 셀(2711)의 좌측 게이트 전극 및 우측 게이트 전극 하에 있는 불연속 저장 소자들을 프로그래밍 또는 판독하는 것을 각각 가리킨다. 많은 전압들이 도 33의 테이블 및 이 명세서 내의 다른 테이블들에 주어져 있지만, 다른 전압들이 이용될 수 있다. 전압들 사이의 상대적 값들과 비율은 그들의 절대값들 보다 더욱 중요한데, 왜냐하면 전압들의 절대값들은 물리적 변수들의 변화에 따라 바뀌기 때문이다.
도 31에 도시된 바와 같이, 모든 메모리 셀들은 기판(12)과 메모리 셀들의 게이트 전극들 사이에 약 12~16 볼트의 전위를 생성하여 지워질 수 있다. 일 실시예에서, 기판(12)(또는 여기에서 우물 영역)을 약 +7 볼트로 하고, 게이트 선들을 -7 볼트로 하고, 및 비트선들을 전기적은 플로팅하도록 하여 지우기가 수행될 수 있다. 다른 실시예에서, 지우기는 기판(12)(또는 여기에서 우물 영역)을 약 -7 볼트로 하고, 게이트 선들을 +7 볼트로 하고, 및 비트선들을 전기적은 플로팅하도록 하여 수행될 수 있다. 기판(12) 및 게이트 선에 이용되는 전압들은 0 볼트를 기준으로 대칭일 필요는 없다는 것을 주의한다. 예를 들어, +5 볼트와 -9 볼트의 조합이 이용될 수 있다. 이 명세서를 읽은 후에, 당업자는 그들의 필요들 및 요구들을 만족시키는 지우기에 대해 이용될 전압들의 세트를 결정할 수 있을 것이다.
도 34는 도 35에 도시된 바와 같은 실시예에 대해 설명되는 것과 같은 실시예에 대한 회로도를 포함한다. 메모리 셀들(3011,3012,3013,3014,3021,3022,3023,3024)은 도 34에 도시된 바와 같이 NVM 어레이(18) 내에서 기원한다.
도 34를 참조하면, BL1(3062)은 메모리 셀들(3011,3012,3013,3014)의 S/D 영역에 전기적으로 연결된다. BL2(3064)는 메모리 셀들(3021,3022,3023,3024)의 S/D 영역에 전기적으로 연결된다. BL3(3066)은 메모리 셀들(3011,3012,3021,3022)의 다른 S/D 영역들에 전기적으로 연결된다. BL4(3068)은 메모리 셀들(3013,3014,3023,3024)의 다른 S/D 영역들에 전기적으로 연결된다. CG1(3082)은 메모리 셀(3011,3012,3021,3022)의 컨트롤 게이트 전극들에 전기적으로 연결된다. CG2(3084)은 메모리 셀(3013,3014,3023,3024)의 컨트롤 게이트 전극들에 전기적으로 연결된다. SG1(3002)은 메모리 셀(3011,3021)의 셀렉트 게이트 전극들에 전기적으로 연결되고, SG2(3004)은 메모리 셀(3012,3022)의 셀렉트 게이트 전극들에 전기적으로 연결된다. SG3(3006)은 메모리 셀(3013,3023)의 셀렉트 게이트 전극들에 전기적으로 연결되고, SG4(3008)은 메모리 셀(3014,3024)의 셀렉트 게이트 전극들에 전기적으로 연결된다. 비트 셀(3011)은 전하 저장 영역(30111)을 포함한다. 비트 셀(3012)은 전하 저장 영역(30121)을 포함한다. 비트 셀(3013)은 전하 저장 영역(30131)을 포함한다. 비트 셀(3014)은 전하 저장 영역(30141)을 포함한다. 비트 셀(3021)은 전하 저장 영역(30211)을 포함한다. 비트 셀(3022)은 전하 저장 영역(30221)을 포함한다. 비트 셀(3023)은 전하 저장 영역(30231)을 포함한다. 비트 셀(3024)은 전하 저장 영역(30241)을 포함한다.
도 34에 도시된 바와 같이, SG1(3002), SG2(3004), SG3(3006), SG4(3008) 각각은 메모리 셀들의 오직 하나의 열에 전기적으로 연결되어 있다. CG1(3082) 및 CG2(3084) 각각은 메모리 셀들의 하나 이상의 열에 전기적으로 연결되고, 더욱 상세하게는, 메모리 셀들의 두개 열들에 전기적으로 연결되어 있다.
도 35는 메모리 셀들(3011,3012,3013,3014)를 포함하는 행에 대응하는 NVM 어레이(18)의 부분의 실제적인 실시예를 도시한다. 도 35는 회로도에 이용되었던 참조 번호들이 도 35에 이용되었다는 점을 제외하고 도 17과 실질적으로 동일하다. 도 36은, 도 34에 도시된 바와 같이, 메모리 셀들에 대한 동작 전압들 몇몇을 갖는 표를 포함한다. 하나의 예시적인 실시예에서, 메모리 셀(3012)의 전하 저장 영역(30121)은 프로그램된다.
도 34에 도시된 바와 같이, 모든 메모리 셀들은 기판(12)과 메모리 셀들의 게이트 전극들 사이에 약 12~16 볼트의 전위를 생성하여 지워질 수 있다. 일 실시예에서, 기판(12)(또는 여기에서 우물 영역)을 약 +7 볼트로 하고, 게이트 선들을 -7 볼트로 하고, 및 비트선들을 전기적으로 플로팅하도록 하여 지우기가 수행될 수 있다. SG1 및 SG2는 -7 볼트에 위치되거나 전기적으로 플로팅되도록 한다. 다른 실 시예에서, 지우기는 기판(12)(또는 여기에서 우물 영역)을 약 -7 볼트로 하고, 게이트 선들을 +7 볼트로 하고, 및 비트선들을 전기적은 플로팅하도록 하여 수행될 수 있다. 기판(12) 및 게이트 선에 이용되는 전압들은 0 볼트를 기준으로 대칭일 필요는 없다는 것을 주의한다. 예를 들어, +5 볼트와 -9 볼트의 조합이 이용될 수 있다. 이 명세서를 읽은 후에, 당업자는 그들의 필요들 및 요구들을 만족시키는 지우기에 대해 이용될 전압들의 세트를 결정할 수 있을 것이다.
도 37은 도 38에 도시된 바와 같은 실시예에 대해 설명되는 것과 같은 실시예의 회로도를 포함한다. 메모리 셀들(3311,3312,3313,3314,3321,3322,3323,3324)은 도 37에 도시된 바와 같이 NVM 어레이(18) 내에서 기원한다.
도 37을 참조하면, BL1(3362)은 메모리 셀들(3311)의 S/D 영역 및 메모리 셀들(3321)의 S/D 영역에 전기적으로 연결된다. BL2(3364)는 메모리 셀들(3311,3321)의 다른 S/D 영역과 메모리 셀들(3312,3322)의 S/D 영역들에 전기적으로 연결된다. BL3(3366)은 메모리 셀들(3312,3322)의 다른 S/D 영역들 및 메모리 셀들(3313,3323)의 S/D 영역들에 전기적으로 연결된다. BL4(3368)은 메모리 셀들(3313,3323)의 다른 S/D 영역들 및 메모리 셀들(3314,3324)의 S/D 영역들에 전기적으로 연결된다. BL5(3369)은 메모리 셀들(3314,3324)의 다른 S/D 영역들에 전기적으로 연결된다. CG1(3382)은 메모리 셀(3311,3312,3321,3322)의 컨트롤 게이트 전극들에 전기적으로 연결된다. CG2(3384)은 메모리 셀(3313,3314,3323,3324)의 컨트롤 게이트 전극들에 전기적으로 연결된다. SG1(3302)은 메모리 셀(3311,3312,3313,3314)의 셀렉트 게이트 전극들에 전기적으로 연결된다. SG2(3004)은 메모리 셀(3321,3322,3323,3324)의 셀렉트 게이트 전극들에 전기적으로 연결된다. 비트 셀(3311)은 전하 저장 영역(33111)을 포함한다. 비트 셀(3312)은 전하 저장 영역(33121)을 포함한다. 비트 셀(3313)은 전하 저장 영역(33131)을 포함한다. 비트 셀(3314)은 전하 저장 영역(33141)을 포함한다. 비트 셀(3321)은 전하 저장 영역(33211)을 포함한다. 비트 셀(3322)은 전하 저장 영역(33221)을 포함한다. 비트 셀(3323)은 전하 저장 영역(33231)을 포함한다. 비트 셀(3324)은 전하 저장 영역(33241)을 포함한다.
도 37에 도시된 바와 같이, SG1(3302) 및 SG2(3304) 각각은 메모리 셀들의 오직 하나의 열에 전기적으로 연결되어 있다. CG1(3382) 및 CG2(3384) 각각은 메모리 셀들의 하나 이상의 열에 전기적으로 연결되고, 더욱 상세하게는, 메모리 셀들의 두개 열들에 전기적으로 연결되어 있다.
도 38은 메모리 셀들(3311,3312,3313,3314)를 포함하는 행에 대응하는 NVM 어레이(18)의 부분의 실제적인 실시예를 도시한다. 도 38은 회로도에 이용되었던 참조 번호들이 도 38에 이용되었다는 점을 제외하고 도 20의 실시예와 실질적으로 동일하다. 도 39는, 도 37에 도시된 바와 같이, 메모리 셀들에 대한 동작 전압들 몇몇을 갖는 표를 포함한다.
도 37에 도시된 바와 같이, 모든 메모리 셀들은 기판(12)과 메모리 셀들의 게이트 전극들 사이에 약 12~16 볼트의 전위를 생성하여 지워질 수 있다. 일 실시예에서, 기판(12)(또는 여기에서 우물 영역)을 약 +7 볼트로 하고, 게이트 선들을 -7 볼트로 하고, 및 비트선들을 전기적으로 플로팅하도록 하여 지우기가 수행될 수 있다. SG1 및 SG2는 -7 볼트에 위치되거나 전기적으로 플로팅되도록 한다. 다른 실시예에서, 지우기는 기판(12)(또는 여기에서 우물 영역)을 약 -7 볼트로 하고, 게이트 선들을 +7 볼트로 하고, 및 비트선들을 전기적은 플로팅하도록 하여 수행될 수 있다. 기판(12) 및 게이트 선에 이용되는 전압들은 0 볼트를 기준으로 대칭일 필요는 없다는 것을 주의한다. 예를 들어, +5 볼트와 -9 볼트의 조합이 이용될 수 있다. 이 명세서를 읽은 후에, 당업자는 그들의 필요들 및 요구들을 만족시키는 지우기에 대해 이용될 전압들의 세트를 결정할 수 있을 것이다.
도 21 내지 도 24를 참조하여 설명되었던 실시예들은 도 37에 도시된 회로도에 의해 표현될 수 있고, 도 39에 열거된 전압들을 이용하여 동작될 수 있다.
도 40은 도 41에 도시된 바와 같은 실시예에 대해 설명되는 것과 같은 실시예의 회로도를 포함한다. 메모리 셀들(3611,3612,3613,3614,3621,3622,3623,3624)은 도 40에 도시된 바와 같이 NVM 어레이(18) 내에서 기원한다.
도 40을 참조하면, BL1(3662)은 메모리 셀들(3611)의 S/D 영역 및 메모리 셀들(3621)의 S/D 영역에 전기적으로 연결된다. BL2(3664)는 메모리 셀들(3611,3621)의 다른 S/D 영역과 메모리 셀들(3612,3622)의 S/D 영역들에 전기적으로 연결된다. BL3(3666)은 메모리 셀들(3612,3622)의 다른 S/D 영역들에 전기적으로 연결된다. BL4(3668)은 메모리 셀들(3613,3623)의 S/D 영역들에 전기적으로 연결된다. BL5(3670)은 메모리 셀들(3613,3623)의 다른 S/D 영역들 및 메모리 셀들(3614,3624)의 S/D 영역들에 전기적으로 연결된다. BL6(3672)은 메모리 셀들(3614,3624)의 다른 S/D 영역들에 전기적으로 연결된다. CG1(3682)은 메모리 셀(3611,3612,3621,3622)의 컨트롤 게이트 전극들에 전기적으로 연결된다. CG2(3684)은 메모리 셀(3613,3614,3623,3624)의 컨트롤 게이트 전극들에 전기적으로 연결된다. SG1(3602)은 메모리 셀(3611,3612,3613,3614)의 셀렉트 게이트 전극들에 전기적으로 연결된다. SG2(3604)은 메모리 셀(3621,3622,3623,3624)의 셀렉트 게이트 전극들에 전기적으로 연결된다. 비트 셀(3611)은 전하 저장 영역(36111)을 포함한다. 비트 셀(3612)은 전하 저장 영역(36121)을 포함한다. 비트 셀(3613)은 전하 저장 영역(36131)을 포함한다. 비트 셀(3614)은 전하 저장 영역(36141)을 포함한다. 비트 셀(3621)은 전하 저장 영역(36211)을 포함한다. 비트 셀(3622)은 전하 저장 영역(36221)을 포함한다. 비트 셀(3623)은 전하 저장 영역(36231)을 포함한다. 비트 셀(3624)은 전하 저장 영역(36241)을 포함한다.
도 40에 도시된 바와 같이, BL1(3662), BL3(3666), BL4(3668), 및 BL6(3672) 각각은 메모리 셀들의 오직 하나의 열에 전기적으로 연결된다. BL2(3664) 및 BL5(3670) 각각은 메모리 셀들의 하나 이상의 열에 전기적으로 연결되고, 더욱 상세하게는, 메모리 셀들의 두개 열들에 전기적으로 연결되어 있다.
도 41은 메모리 셀들(3611,3612,3613,3614)를 포함하는 행에 대응하는 NVM 어레이(18)의 부분의 실제적인 실시예를 도시한다. 도 41은 회로도에 이용되었던 참조 번호들이 도 41에 이용되었다는 점을 제외하고 도 28과 실질적으로 동일하다. 도 42는, 도 40에 도시된 바와 같이, 메모리 셀들에 대한 동작 전압들 몇몇을 갖는 표를 포함한다.
도 40에 도시된 바와 같이, 모든 메모리 셀들은 기판(12)과 메모리 셀들의 게이트 전극들 사이에 약 12~16 볼트의 전위를 생성하여 지워질 수 있다. 일 실시예에서, 기판(12)(또는 여기에서 우물 영역)을 약 +7 볼트로 하고, 게이트 선들을 -7 볼트로 하고, 및 비트선들을 전기적으로 플로팅하도록 하여 지우기가 수행될 수 있다. SG1 및 SG2는 -7 볼트에 위치되거나 전기적으로 플로팅되도록 한다. 다른 실시예에서, 지우기는 기판(12)(또는 여기에서 우물 영역)을 약 -7 볼트로 하고, 게이트 선들을 +7 볼트로 하고, 및 비트선들을 전기적은 플로팅하도록 하여 수행될 수 있다. 기판(12) 및 게이트 선에 이용되는 전압들은 0 볼트를 기준으로 대칭일 필요는 없다는 것을 주의한다. 예를 들어, +5 볼트와 -9 볼트의 조합이 이용될 수 있다. 이 명세서를 읽은 후에, 당업자는 그들의 필요들 및 요구들을 만족시키는 지우기에 대해 이용될 전압들의 세트를 결정할 수 있을 것이다.
NVM 어레이(18), 그것의 메모리 셀들, 비트선들, 및 게이트선들에 대한 많은 상세 내용들이 설명되었다. 이 명세서를 읽은 뒤에, 당업자는 행과 열의 방향들이 뒤바뀔 수 있다는 것을 이해할 것이다. 하나 이상의 행들에 따른 메모리 셀들과 그들의 연관된 비트선들, 게이트선들, 또는 그들의 임의 조합 사이의 전기적 연결들이 하나 이상의 열들에 따라 바뀔 수 있다. 유사하게, 하나 이상의 열들에 따른 메모리 셀들과 그들과 연관된 비트선들, 게이트 선들, 또는 이들의 임의 조합 사이의 전기적 연결이 하나 이상의 행들에 따라 바뀔 수 있다.
여기에서 설명된 바와 같은 실시예들은 NMV 어레이들 또는 그의 부분을 형성하는데 유용하다. 기판에서 트렌치 내의 불연속 저장 소자들을 사용하는 것은 더 작은 메모리 셀들이 형성될 수 있도록 있고, 메모리 밀도를 증가시킬 수 있도록 한 다. 불연속 저장 소자들은 또한 종래 플로팅 게이트 구조와 반대로 메모리 셀 내에 더 많은 비트들이 저장될 수 있도록 할 수 있다. NVM 어레이의 제조는 기존 물질들 및 장비들을 이용하여 구현될 수 있다. 따라서, 공정 통합은 새로운 장비에 대한 새로운 공정들을 개발할 필요가 없고 또는 물질의 불친화성 문제들을 해결할 필요가 없다. 메모리 셀들은 셀렉트 게이트선들이 형성되도록, 그들이 적어도 부분적으로 트렌치들 안으로 들어가도록 형성될 수 있다.
소스-사이드 주입은 메모리 셀들을 프로그램하는데 이용될 수 있다. 통합된 유전체 부분들(114,115)의 두께와 프로그래밍 전압들은 비트선들과 전기적으로 연결된 S/D 영역들 주변에 비해 통합된 유전체 부분들(114,115) 주변에서 비교적 더 낮은 전기장이 형성되도록 선택될 수 있다. 소스-사이드 주입은 종래의 핫-전자 주입과 유사한 프로그래밍 시간을 허용하고, 종래의 핫-전자 주입에 비해 더 높은 전자 효율을 갖는다.
많은 상이한 양상들 및 실시예들이 가능하다. 이 양상들 및 실시예들 중 몇몇이 이하에서 설명된다. 이 명세서를 읽은 후, 당업자는 이 양상들 및 실시예들이 예시적인 것일 뿐이며, 본 발명의 범위를 제한하는 것이 아니라는 것을 이해할 것이다.
제 1 양상에 있어서, 전자 디바이스는 벽과 바닥을 포함하고 기판의 주 표면으로부터 뻗은 제 1 트렌치를 포함하는 기판을 포함할 수 있다. 전자 디바이스는 또한 불연속 저장 소자들을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분은 적어도 제 1 트렌치 안에 있다. 전자 디바이스는 또한 제 1 게이트 전극을 포함할 수 있고, 여기에서 불연속저장 소자들의 제 1 부분의 적어도 일부가 제 1 전극 및 제 1 트렌치의 벽 사이에 위치한다. 전자 디바이스는 또한 제 1 게이트 전극 및 기판의 주 표면 위에 위치하는 제 2 게이트 전극을 포함할 수 있다.
제 1 양상의 일 실시예에서, 제 1 게이트 전극은 기판의 주 표면 밑으로 위치하는 상부 표면을 갖는다. 구체적인 일 실시예에서, 제 2 게이트 전극은 적어도 부분적으로 제 1 트렌치 안으로 뻗는다. 다른 구체적인 일 실시예에서, 전자 디바이스는 또한 제 3 게이트 전극을 포함한다. 기판은 또한 제 1 트렌치로부터 떨어져 위치하는 제 2 트렌치를 포함하고, 여기에서 제 2 트렌치는 벽과 바닥을 포함하고 기판의 주 표면으로부터 뻗어 신장하고, 불연속 저장 소자들의 제 2 부분은 적어도 제 2 트렌치 안에 위치한다. 제 3 게이트 전극은 기판의 주 표면 밑으로 위치하는 상부 표면을 가지며, 여기에서 불연속 저장 소자들의 제 2 부분의 적어도 일부는 제 3 게이트 전극 및 제 2 트렌치의 벽 사이에 위치한다.
제 1 양상의 다른 구체적인 일 실시예에서, 전자 디바이스는 또한 제 1 트렌치 아래 기판 안에 위치하는 제 1 도핑 영역과, 제 2 트렌치 아래 기판 안에 위치하는 제 2 도핑 영역을 포함한다. 더 구체적인 일 실시예에서, 전자 디바이스는 또한 제 1 및 제 2 트렌치들 사이에 기판의 주 표면을 따라 위치하는 제 3 도핑 영역을 포함한다. 더욱 구체적인 일 실시예에서, 제 3 도핑 영역은 제 1 및 제 2 트렌치들의 벽들로 뻗는다. 또 다른 더 구체적인 일 실시예에서, 제 3 도핑 영역은 제 1 및 제 2 트렌치들의 벽들로 뻗어 있다. 또 다른 더욱 구체적인 일 실시예에서, 제 2 도핑 영역은 제 1 및 제 2 트렌치들의 벽들로부터 공간적으로 떨어져 있다.
제 1 양상의 다른 더 구체적인 일 실시예에서, 전자 디바이스는 또한 불연속 저장 소자들의 제 1 부분 내에 제 1 불연속 저장 소자를 포함하는 제 1 전화 저장 영역을 포함하고, 여기에서 제 1 불연속 저장 소자는 제 1 도핑 영역보다 제 1 게이트 전극의 상부 표면에 더 근접하여 위치한다. 전자 디바이스는 또한 불연속 저장 소자들의 제 2 부분 내에 제 2 불연속 저장 소자를 포함하는 제 2 전하 저장 영역을 포함하고, 여기에서 제 2 불연속 저장 소자는 제 2 도핑 영역보다 제 3 게이트 전극의 상부 표면에 더 근접하게 위치하고, 여기에서 제 2 전하 저장 영역은 제 1 전하 저장 영역과 공간적으로 떨어져 있다.
제 1 양상의 더 구체적인 일 실시예에서, 제 2 게이트 전극은 제 1 게이트 전극, 제 3 게이트 전극, 및 제 1 및 제 2 트렌치들 사이의 기판 부분 위에 위치한다. 다른 구체적인 일 실시예에서, 전자 디바이스는 또한 제 4 게이트 전극을 포함하고, 여기에서 제 2 게이트 전극은 제 1 게이트 전극 및 제 1 및 제 2 트렌치들 사이 기판의 제 1 부분 위에 위치하고, 제 4 게이트 전극은 제 3 게이트 전극 및 제 1 및 제 2 트렌치들 사이 기판의 제 2 부분 위에 위치한다.
제 1 양상의 다른 실시예에서, 전자 디바이스는 또한 제 1 트렌치의 벽과 바닥을 따라 위치하는 제 1 유전체층과, 불연속 저장 소자들의 제 1 부분 및 제 2 게이트 전극 사이에 위치하는 제 2 유전체층을 포함한다. 다른 실시예에서, 불연속 저장 소자들은 실리콘 나노결정들 또는 금속 나노클러스터들(nanoclusters)을 포함한다. 또 다른 실시예에서, 전자 디바이스는 또한 어레이를 포함하고, 여기에서 기판은 제 1 트렌치를 포함하여 복수의 트렌치들을 포함하고, 어레이 내에서 불연속 저장 소자들은 기판의 트렌치들 내에 위치한다. 구체적인 일 실시예에서, 전자 디바이스는 또한 제 1 게이트 전극 위에 위치하는 제 1 유전체층을 포함하고, 제 1 트렌치 안에 상부 표면을 포함하며, 여기에서 불연속 저장 소자들의 제 1 부분은 기판의 주 표면으로부터 공간적으로 떨어지고, 어레이 내부에서 트렌치들 사이의 기판의 주 표면 위에 위치하는 불연속 저장 소자들은 실질적으로 없다.
제 1 양상의 다른 실시예에서, 단면도로부터, 제 1 게이트 전극은 실질적으로 네모 형상을 갖는다. 다른 실시예에서, 단면도로부터, 제 1 게이트 전극은 부분들을 포함하고, 제 1 게이트 전극의 부분들은 서로 마주보는 굽어진 외부 표면들을 포함한다.
제 2 양상에서, 전자 디바이스는 서로 공간적으로 떨어진 제 1 및 제 2 트렌치를 포함하는 기판을 포함할 수 있고, 여기에서 제 1 및 제 2 트렌치들 각각은 벽 및 바닥을 포함하고, 기판의 주 표면으로부터 신장한다. 전자 디바이스는 또한 불연속 저장 소자들을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분은 제 1 트렌치 안에 있고, 불연속 저장 소자들의 제 2 부분은 적어도 제 2 트렌치 안에 위치한다. 전자 디바이스는, 또한 제 1 프렌치 안에 위치하고 및 기판의 주 표면 아래에 위치하는 상부 표면을 갖는 제 1 게이트 전극을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분의 적어도 일부는 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치한다. 전자 디바이스는 또한 제 2 트렌치 안에 위치하고 기판의 주 표면 아래에 상부 표면을 갖는 제 2 게이트 전극을 포함하고, 여기에서 불연속 저장 소자들의 제 2 부분의 적어도 일부는 제 2 게이트 전극 및 제 2 트렌치 의 벽 사이에 위치하며, 제 1 게이트 전극 또는 제 2 게이트 전극 중 적어도 하나 위에 위치하는 제 3 게이트 전극을 더 포함한다.
제 2 양상의 일 실시예에서, 전자 디바이스는 또한 제 1 트렌치의 바닥을 따라 기판 내에 위치하는 제 1 도핑 영역, 제 2 트렌치의 바닥을 따라 기판 내에 위치하는 제 2 도핑 영역, 및 제 1 및 제 2 트렌치들 사이의 기판의 주 표면을 따라 위치하는 제 3 도핑 영역을 포함한다.
제 3 양상에서, 전자 디바이스는 서로 공간적으로 떨어진 제 1 트렌치 및 제 2 트렌치를 포함하는 기판을 포함할 수 있고, 여기에서 제 1 및 제 2 트렌치들 각각은 벽과 바닥을 포함하고, 기판의 주 표면으로부터 신장한다. 전자 디바이스는 또한 제 1 트렌치의 바닥을 따라 기판 내에 위치하는 제 1 도핑 영역, 제 2 트렌치의 바닥을 따라 기판 내에 위치하는 제 2 도핑 영역, 및 제 1 및 제 2 트렌치들의 벽들과 바닥들을 따라 위치하는 제 1 유전체층을 포함할 수 있다. 전자 디바이스는 또한 불연속 저장 소자들을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분은 제 1 트렌치 안에 있고, 불연속 저장 소자들의 제 2 부분은 제 2 트렌치 안에 있고, 불연속 저장 소자들의 제 1 및 제 2 부분들은 기판의 주 표면으로부터 공간적으로 떨어져 있고, 제 1 및 제 2 트렌치들 사이의 기판 주 표면 위에 위치하는 불연속 저장 소자들이 실질적으로 없다. 전자 디바이스는 또한 제 1 및 제 2 트렌치들 내에 불연속 저장 소자들에 인접하는 제 2 유전체층을 포함할 수 있다. 전자 디바이스는 또한 제 1 트렌치 내에 위치하고 기판의 주 표면 아래에 상부 표면을 갖는 제 1 게이트 전극을 더 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분의 적어도 일부는 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치한다. 전자 디바이스는 또한 제 1 트렌치 안에 위치하고 기판의 주 표면 밑에 상부 표면을 갖는 제 2 게이트 전극을 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분의 적어도 일부는 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치한다. 전자 디바이스는 또한 제 1 트렌치 안의 제 1 게이트 전극 위에 위치하는 제 1 부분과, 제 2 트렌치 안의 제 2 게이트 전극 위에 위치하는 제 2 부분을 포함하는 제 3 유전체층을 더 포함할 수 있다. 전자 디바이스는 제 3 유전체층 및 제 1 게이트 전극 또는 제 2 게이트 전극 중 적어도 하나 위에 위치하는 제 3 게이트 전극을 더 포함할 수 있고, 여기에서 제 3 게이트 전극은 제 1 트렌치 및 제 2 트렌치 내에 적어도 부분적으로 위치한다.
제 4 양상에서, 전자 디바이스를 형성하는 공정은 기판 내에 제 1 전극을 형성하는 단계, 여기에서 제 1 트렌치는 벽과 바닥을 포함하고 기판의 주 표면으로부터 신장하고, 및 제 1 트렌치 안에와 기판의 주 표면 위로 불연속 저장 소자들을 형성하는 단계를 포함할 수 있다. 공정은 또한 불연속 저장 소자들을 형성한 후 제 1 트렌치 안에 제 1 게이트 전극을 형성하는 단계를 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 불연속 저장 소자는 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치한다. 공정은 또한 기판의 주 표면 위에 위치하는 불연속 저장 소자들을 제거하는 단계를 더 포함할 수 있고, 여기에서 불연속 저장 소자들의 제 1 부분은 제 1 트렌치 안에 남는다. 공정은 또한 불연속 저장 소자들을 제거한 후 제 2 게이트 전극을 형성하는 단계를 더 포함할 수 있고, 여기에서 제 2 게이트 전극은 제 1 게이트 전극 및 기판의 주 표면 위에 위치한다.
제 4 양상에 일 실시예에서, 제 1 게이트 전극을 형성하는 단계는 제 1 게이트 전극의 상부 표면이 기판의 주 표면 아래에 위치하도록 제 1 게이트 전극을 형성하는 것을 포함한다. 제 2 게이트 전극을 형성하는 단계는 제 2 게이트 전극의 부분이 제 1 트렌치 안으로 신장하도록 제 2 게이트 전극을 형성하는 것을 포함한다. 다른 실시예에서, 공정은 또한 제 2 트렌치 안에 제 3 게이트 전극을 형성하는 것을 포함한다. 제 1 트렌치를 형성하는 단계는 또한 제 1 트렌치로부터 공간적으로 떨어진 제 2 트렌치를 형성하는 것을 포함하고, 여기에서 제 2 트렌치는 벽과 바닥을 포함하고, 기판의 주 표면으로부터 신장한다. 불연속 저장 소자들을 형성하는 단계는 또한 제 2 트렌치 내에 불연속 저장 소자들을 형성하는 것을 포함한다. 제 3 게이트 전극을 형성하는 단계는 불연속 저장 소자들 중 제 2 불연속 저장 소자가 제 3 게이트 전극 및 제 2 트렌치의 벽 사이에 위치하도록 제 3 게이트 전극을 형성하는 것을 포함한다. 불연속 저장 소자들을 제거하는 단계는 기판의 주 표면 위에 위치한 불연속 저장 소자들을 제거하는 것을 포함하고, 여기에서 불연속 저장 소자들의 제 2 부분은 제 2 트렌치 안에 잔존한다.
구체적인 일 실시예에서, 공정은 또한 제 1 및 제 2 트렌치들을 따라 제 1 도핑 영역 및 제 2 도핑 영역을 각각 형성하는 단계를 포함한다. 더욱 구체적인 일 실시예에서, 공정은 또한 제 1 및 제 2 트렌치들 사이에 기판의 주 표면을 따라 위치하는 제 3 도핑 영역을 형성하는 것을 더 포함한다. 더욱 구체적인 일 실시예에서, 제 3 도핑 영역을 형성하는 것은 제 2 게이트 전극을 형성하기 전에 수행된다. 다른 더 구체적인 일 실시예에서, 제 3 도핑 영역을 형성하는 것은 제 2 게이트 전극을 형성한 후 수행된다.
다른 구체적인 일 실시예에서, 불연속 저장 소자들을 제거하는 단계는, 제 1 불연속 저장 소자가 제 1 전하 저장 영역의 일부이고 제 1 도핑 영역보다는 제 1 게이트 전극의 상부 표면에 더 근접하게 위치하고, 제 2 불연속 저장 소자는 제 2 전하 저장 영역의 일부이고 제 2 도핑 영역보다는 제 3 게이트 전극의 상부 표면에 더 근접하게 위치하도록, 불연속 저장 소자들을 제거하는 것을 포함하며, 여기에서 제 2 전하 저장 영역은 제 1 전하 저장 영역으로부터 공간적으로 떨어져 있다.
또 다른 구체적인 일 실시예에서, 제 2 게이트 전극을 형성하는 단계는 제 2 게이트 전극이 제 1 및 제 3 게이트 전극들 위에 위치하고, 상면도로부터, 제 1 및 제 2 트렌치들의 길이들이 제 2 게이트 전극의 길이와 실질적으로 수직을 이루도록 제 2 게이트 전극을 형성하는 것을 포함한다. 또 다른 구체적인 일 실시예에서, 공정은 또한 제 4 게이트 전극을 형성하는 단계를 포함한다. 제 2 게이트 전극을 형성하는 단계는 제 2 게이트 전극이 제 1 게이트 전극 위에 위치하도록 제 2 전극을 형성하는 것을 포함하고, 제 4 게이트 전극을 형성하는 단계는 제 4 게이트 전극 제 3 게이트 전극 위에 위치하도록 제 4 게이트 전극을 형성하는 것을 포함한다. 상면도로부터, 제 1 트렌치의 길이는 제 2 게이트 전극의 길이에 실질적으로 평행하고, 제 2 트렌치의 길이는 제 4 게이트 전극의 길이에 실질적으로 평행하다.
제 4 양상의 다른 실시예에서, 공정은 또한 제 1 트렌치의 벽 및 바닥을 따라 위치하는 제 1 유전체층을 형성하는 단계, 불연속 저장 소자들을 형성한 후 제 2 유전체층을 형성하는 단계, 및 제 1 게이트 전극을 형성한 후 제 3 유전체층을 형성하는 단계를 더 포함한다. 더욱 구체적인 일 실시예에서, 제 3 유전체층을 형성하는 단계 및 기판의 주 표면 위에 위치하는 불연속 저장 소자들을 제거하는 단계는 제 1 게이트 전극 및 기판의 주 표면 사이 약간 높은 곳에 위치하는 불연속 전자 소자들 및 제 1 게이트 전극의 노출된 부분들을 산화시키는 것을 포함한다.
제 4 양상의 또 다른 실시예에서, 제 1 게이트 전극을 형성하는 단계는 불연속 저장 소자들을 형성한 후 도전층을 형성하는 단계, 기판의 주 표면 위에 위치하는 도전층의 부분을 제거하기 위해 도전층을 연마하는 단계, 및 제 1 게이트 전극의 상부 표면이 주 표면 아래에 있도록 제 1 게이트 전극을 형성하기 위하여 제 1 트렌치 안에 도전층을 리세싱하는 단계를 포함한다. 또 다른 실시예에서, 제 1 게이트 전극을 형성하는 단계는 불연속 저장 소자들을 형성한 후 도전층들을 형성하는 단계와, 측벽 스페이서 모양을 갖는 제 1 게이트 전극을 형성하기 위하여 도전층을 이방성 식각하는 단계를 포함한다. 다른 실시예에서, 불연속 저장 소자들을 형성하는 단계는 실리콘 나노결정들을 형성하는 것 또는 금속 나노클러스터들을 형성하는 것을 포함한다.
제 5 양상에서, 전자 디바이스를 형성하기 위한 공정은 기판 내부에 제 1 및 제 2 트렌치를 형성하는 단계를 포함하고, 여기에서 제 1 및 제 2 트렌치들은 서로 공간적으로 떨어져 있고, 제 1 및 제 2 트렌치들 각각은 벽 및 바닥을 포함하고 기판의 주 표면으로부터 신장한다. 공정은 또한 기판의 주 표면 위, 제 1 및 제 2 트렌치들의 안에 불연속 저장 소자들을 형성하는 단계를 포함할 수 있다. 공정은 또 한 불연속 저장 소자들을 형성한 후 제 1 도전층을 형성하는 단계, 및 제 1 트렌치 내에 제 1 게이트 전극을, 제 2 트렌치 내에 제 2 게이트 전극을 형성하기 위하여 기판의 주 표면 위에 위치하는 제 1 도전층의 부분을 제거하는 단계를 포함할 수 있다. 불연속 저장 소자들의 제 1 부분은 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치하고, 불연속 저장 소자들의 제 2 부분은 제 2 게이트 전극 및 제 2 트렌치의 벽 사이에 위치한다. 공정은 또한 기판의 주 표면 위에 위치하는 불연속 저장 소자들을 제거하는 단계, 기판의 주 표면 위에 위치하는 불연속 저장 소자들을 제거한 후 제 2 도전층을 형성하는 단계, 및 제 2 도전층을 패턴 처리하여 기판의 주 표면 및 제 1 게이트 전극 또는 제 2 게이트 전극 중 적어도 하나 위에 제 3 게이트 전극을 형성하는 단계를 포함할 수 있다.
제 5 양상의 일 실시예에서, 공정은 제 1 및 제 2 트렌치들의 바닥들을 따라 제 1 도핑 영역 및 제 2 도핑 영역을 각각 형성하는 단계를 더 포함한다. 심화된 실시예에서, 공정은 제 1 및 제 2 트렌치들 사이에 기판의 주 표면에 따라 위치하는 제 3 도핑 영역을 형성하는 단계를 더 포함한다. 다른 실시예에서, 제 1 도전층의 부분을 제거하는 단계는 제 1 및 제 2 게이트 전극들의 상부 표면들이 주 표면 아래에 위치하도록 제 1 및 제 2 게이트 전극들을 형성하기 위해 제 1 및 제 2 트렌치들 안에 제 1 도전층을 리세싱하는 단계를 포함한다.
제 6 양상에서, 전자 디바이스를 형성하는 공정은 기판 안에 제 1 트렌치 및 제 2 트렌치를 형성하는 단계를 포함할 수 있고, 여기에서 제 1 및 제 2 트렌치들은 서로 공간적으로 떨어져 있고, 제 1 및 제 2 트렌치들 각각은 벽과 바닥을 포함 하고 기판의 주 표면으로부터 신장한다. 공정은 또한 제 1 도핑 영역 및 제 2 도핑 영역을 형성하는 단계를 포함할 수 있고, 여기에서 제 1 도핑 영역은 제 1 트렌치의 바닥을 따라 기판 안에 위치하고, 제 2 도핑 영역은 제 2 트렌치의 바닥을 따라 기판 안에 위치한다. 공정은 제 1 및 제 2 트렌치들의 벽들 및 바닥들을 따라 위치하는 제 1 유전체층을 형성하는 단계, 제 1 유전체층을 형성한 후 불연속 저장 소자들을 형성하는 단계, 및 불연속 저장 소자들을 형성한 후 제 2 유전체층을 형성하는 단계를 더 포함할 수 있다. 공정은 제 2 유전체층을 형성한 후 제 2 도전층을 형성하는 단계 및 제 1 트렌치 안에 제 1 게이트 전극을 형성하고 제 2 트렌치 안에 제 2 게이트 전극을 형성하기 위하여 제 1 도전층을 패턴 처리하는 단계를 더 포함할 수 있다. 제 1 게이트 전극은 기판의 주 표면 아래에 상부 표면을 갖고, 여기에서 불연속 저장 소자들의 제 1 부분은 제 1 게이트 전극 및 제 1 트렌치의 벽 사이에 위치하고, 제 2 게이트 전극은 기판의 주 표면 아래에 상부 표면을 가지며, 여기에서 불연속 저장 소자들의 제 2 부분은 제 2 게이트 전극 및 제 2 트렌치의 벽 사이에 위치한다. 공정은 불연속 저장 소자들의 제 1 부분과 불연속 저장 소자들의 제 2 부분을 포함하여 불연속 저장 소자들의 잔존 부분들을 남기기 위해 불연속 저장 소자들의 제 3 부분을 제거하는 단계를 더 포함할 수 있다. 불연속 저장 소자들의 제 1 부분은 제 1 트렌치 안에 위치하고, 불연속 저장 소자들의 제 2 부분은 제 2 트렌치 안에 위치하고, 불연속 저장 소자들의 제 1 및 제 2 부분들은 기판의 주 표면으로부터 공간적으로 떨어져 있고, 제 1 및 제 2 트렌치들 사이의 기판의 주 표면 위에 위치하는 불연속 저장 소자는 실질적으로 없다. 공정은 또한 제 3 유전체층을 형성하는 단계를 포함할 수 있고, 여기에서 제 3 유전체층의 제 1 부분은 제 1 트렌치 안의 제 1 게이트 전극 위에 위치하고, 제 3 유전체층의 제 2 부분은 제 2 트렌치 안의 제 2 게이트 전극 위에 위치한다. 공정은 또한 제 3 유전체층을 형성한 후에 제 2 도전층을 형성하는 단계와, 제 3 유전체층 위에 위치하는 제 3 게이트 전극을 형성하기 위하여 제 2 도전층을 패턴 처리하는 단계를 포함할 수 있고, 여기에서 제 3 게이트 전극은 적어도 부분적으로 제 1 트렌치 및 제 2 트렌치 안에 위치한다.
제 7 양상에서, 전자 디바이스는 제 1 방향을 따라 향하게 된 메모리 셀들의 제 1 세트와, 제 1 방향을 따라 향하게 된 메모리 셀들의 제 2 세트를 포함할 수 있다. 전자 디바이스는 또한 메모리 셀들의 제 1 세트에 전기적으로 연결된 제 1 게이트선과, 메모리 셀들의 제 2 세트에 전기적으로 연결된 제 2 게이트선을 포함할 수 있고, 여기에서 제 1 게이트선과 비교할 때 제 2 게이트선은 제 1 방향을 따라 위치하는 더 많은 메모리 셀들의 세트들에 전기적으로 연결된다.
제 7 양상의 일 실시예에서, 제 1 게이트선은 셀렉트 게이트선이고, 제 2 게이트선은 컨트롤 게이트선이다. 구체적인 일 실시예에서, 메모리 셀들의 제 1 및 제 2 세트들 안의 메모리 셀 각각은 셀렉트 게이트 전극 및 컨트롤 게이트 전극을 포함하는 비휘발성 메모리 셀을 포함한다. 제 1 게이트선은 메모리 셀들의 제 1 세트의 셀렉트 게이트 전극들에 전기적으로 연결되고, 제 2 게이트선은 메모리 셀들의 제 2 세트의 컨트롤 게이트 전극들에 전기적으로 연결된다. 더욱 구체적인 일 실시예에서, 불연속 저장 소자들이 메모리 셀들의 제 1 및 제 2 세트들의 컨트롤 게이트 전극들 및 채널 영역들 사이에 위치하고, 메모리 셀들의 제 1 및 제 2 세트들의 셀렉트 게이트 전극들 및 채널 영역들 사이에 위치하는 불연속 저장 소자들은 실질적으로 없다.
제 7 양상의 다른 실시예에서, 제 1 방향은 행 또는 열과 연관된다. 다른 실시예에서, 제 1 게이트선은 메모리 셀들의 한 행 또는 한 열에 전기적으로 연결되고, 제 2 게이트선은 메모리 셀들의 두개의 행들 또는 두개의 열들에 전기적으로 연결된다. 심화된 실시예에서, 전자 디바이스는 제 1 방향에 따라 향하게 된 메모리 셀들의 제 3 세트를 포함하고, 여기에서 메모리 셀들의 제 1, 제 2, 및 제 3 세트들은 상호 비교할 때 상이한 행들 및 상이한 열들에 위치한다. 메모리 셀들의 제 3 세트 내의 각각의 메모리 셀은 컨트롤 게이트 전극 및 셀렉트 게이트 전극을 포함하고, 제 2 게이트선은 메모리 셀들의 제 2 및 제 3 세트들의 컨트롤 게이트 전극들에 전기적으로 연결된다.
제 7 양상의 구체적인 일 실시예에서, 전자 디바이스는 제 1 비트선, 제 2 비트선, 및 제 3 비트선을 더 포함하고, 여기에서 제 1 비트선은 메모리 셀들의 제 1 세트에 전기적으로 연결되고, 제 2 비트선은 메모리 셀들의 제 2 및 제 3 세트들에 전기적으로 연결된다. 제 3 비트선은 메모리 셀의 제 1 세트의 일부이나 메모리 셀들의 제 2 세트의 일부가 아닌 제 1 메모리 셀과, 메모리 셀들의 제 2 세트의 일부이나 메모리 셀들의 제 1 세트의 일부가 아닌 제 2 메모리 셀에 전기적으로 연결된다. 심화된 실시예에서, 제 1 및 제 2 비트선들은 제 1 방향에 따라 향하게 된 메모리 셀들에 전기적으로 연결되고, 제 3 비트선은 제 1 방향에 수직을 이루는 제 2 방향을 따라 향하게 된 메모리 셀들에 전기적으로 연결된다.
제 8 양상에서, 전자 디바이스는 제 1 방향을 따라 향하게 된 메모리 셀들의 제 1 세트와, 제 1 방향에 수직인 제 2 방향을 따라 향하게 된 메모리 셀들의 제 2 세트를 포함할 수 있다. 전자 디바이스는 메모리 셀들의 제 1 세트에 전기적으로 연결된 제 1 게이트선을 또한 포함할 수 있고, 여기에서 메모리 셀들의 제 1 세트는 메모리 셀들의 제 2 세트의 일부가 아닌 제 1 메모리 셀을 포함하고, 전자 디바이스는 메모리 셀들의 제 2 세트의 일부인 제 2 메모리 셀을 포함한다. 전자 디바이스는 메모리 셀들의 제 2 세트에 전기적으로 연결된 제 2 게이트선을 더 포함할 수 있고, 여기에서 제 2 게이트선은 제 1 방향을 따라 향하게 된 메모리 셀들에 전기적으로 연결된 제 1 게이트선과 비교하여 제 2 방향을 따라 향하게 된 메모리 셀의 더 많은 세트들에 전기적으로 연결된다.
제 9 양상에서, 전자 디바이스는 제 1 방향을 따라 향하게 된 메모리 셀들의 제 1 세트와, 제 1 방향을 따라 향하게 된 메모리 셀들의 제 2 세트를 포함할 수 있다. 전자 디바이스는 또한 메모리 셀들의 제 1 세트에 전기적으로 연결된 제 1 비트선과, 메모리 셀들의 제 2 세트에 전기적으로 연결된 제 2 비트선을 포함할 수 있고, 여기에서 제 1 비트선과 비교할 때 제 2 비트선은 제 1 방향을 따라 더 많은 메모리 셀들의 세트들에 전기적으로 연결된다.
제 9 양상의 일 실시예에서, 메모리 셀들의 제 1 및 제 2 세트들 내의 메모리 셀 각각은 셀렉트 게이트 전극 및 컨트롤 게이트 전극을 포함하는 비휘발성 메모리 셀을 포함한다. 구체적인 일 실시예에서, 불연속 저장 소자들은 메모리 셀들 의 제 1 및 제 2 세트들의 컨트롤 게이트 전극들 및 채널 영역들 사이에 위치하고, 메모리 셀들의 제 1 및 제 2 세트들의 셀렉트 게이트 전극들과 채널 영역들 사이에 위치하는 불연속 저장 소자들은 없다. 다른 실시예에서, 제 1 방향은 행 또는 열에 연관된다.
제 9 양상의 다른 실시예에서, 전자 디바이스는 또한 메모리 셀들의 제 3 세트를 포함하고, 여기에서 메모리 셀들의 제 1, 제 2, 및 제 3 세트들은 상호 비교할 때 상이한 행들 또는 상이한 열들에 위치하고, 메모리 셀들의 제 3 세트는 제 1 방향을 따라 향하여지고, 제 2 비트선은 메모리 셀들의 제 3 세트에 전기적으로 연결된다. 다른 실시예에서, 제 1 비트선은 메모리 셀들의 한 행 또는 한 열에 전기적으로 연결되고, 제 2 비트선은 메모리 셀들의 두개 행들 또는 두개 열들에 전기적으로 연결된다.
제 9 양상의 또 다른 실시예에서, 전자 디바이스는 제 1 게이트선, 제 2 게이트선, 및 제 3 게이트선을 더 포함한다. 제 1 게이트선은 메모리 셀들의 제 1 세트에 전기적으로 연결되고, 제 2 게이트선은 메모리 셀들의 제 2 세트에 전기적으로 연결된다. 제 3 게이트선은 메모리 셀들의 제 1 세트의 일부이나 메모리 셀들의 제 2 세트의 일부가 아닌 제 1 메모리 셀과, 메모리 셀들의 제 2 세트의 일부이나 메모리 셀들의 제 1 세트의 일부가 아닌 제 2 메모리 셀에 전기적으로 연결된다. 더욱 구체적인 일 실시예에서, 제 1 및 제 2 게이트선들 각각은 컨트롤 게이트선이고, 제 3 게이트선은 셀렉트 게이트선이다.
다른 더 구체적인 일 실시예에서, 제 1 및 제 2 게이트선들은 제 1 방향을 따라 향하여 지는 메모리 셀들에 전기적으로 연결되고, 제 3 게이트선은 제 1 방향에 수직인 제 2 방향을 따라 향하여 진 메모리 셀들에 전기적으로 연결된다. 더욱 구체적인 일 실시예에서, 불연속 저장 소자들은 메모리 셀들의 제 2 및 제 3 세트들의 채널 영역들 및 컨트롤 게이트 전극들 사이에 위치하고, 메모리 셀들의 제 1 세트의 채널 영역들 및 셀렉트 게이트 전극들 사이에 위치하는 불연속 저장 소자들은 없다.
개략적인 기재 또는 예들에서 앞서 설명된 동작들 전부가 요구되는 것은 아니며, 특정 동작들의 일부가 요구되지 않을 수 있고, 하나 이상의 동작들이 설명된 것들에 덧붙여 수행될 수 있다는 것을 주의한다. 도한, 열거된 동작들의 순서가 반드시 그것들이 수행되는 순서인 것은 아니다. 본 명세서를 읽은 후, 당업자는 그들의 특정한 필요들과 요구들을 위해 이용될 수 있는 동작들이 어떤 것인지를 결정할 수 있을 것이다.
하나 이상의 유익, 하나 이상의 다른 장점들, 하나 이상의 문제들에 대한 하나 이상의 해안들, 이들의 임의의 조합이 하나 이상의 구체적인 실시예들을 참조하여 설명되었다. 그러나, 이익(들), 장점(들), 문제(들)에 대한 해안(들), 어떤 유익, 장점, 또는 해안이 일어나게 하거나 더욱 강조되도록 하는 임의의 구성요소(들)은 청구범위의 중대하고, 필수적이고, 또는 근본적인 특징 또는 구성요소로 이해되어서는 안 된다.
전술된 주제는 예시적인 것으로 이해되어야지 한정적인 것으로 이해되어서는 안 되며, 첨부된 청구범위들은 본 발명의 범위 안에 있는 모든 변형들, 개선들 및 기타 실시예들을 커버하는 것이다. 따라서, 법이 허용하는 최대한에서, 본 발명의 범위는 다음의 청구범위들 및 그들의 균등물의 가장 폭넓게 허용될 수 있는 해석에 의해 결정될 것이고, 전술한 설명에 의해 한정되거나 제한되지 않는다.
본 발명은 비휘발성 메모리를 필요로 하는 전자 디바이스에 널리 이용될 수 있다.

Claims (20)

  1. 전자 디바이스에 있어서,
    기판으로서, 벽 및 바닥을 포함하고 상기 기판의 주 표면으로부터 신장하는 제 1 트렌치를 포함하는 상기 기판;
    불연속 저장 소자들로서, 상기 불연속 저장 소자들의 제 1 부분이 적어도 상기 제 1 트렌치 안에 위치하는 상기 불연속 저장 소자들;
    제 1 게이트 전극으로서, 상기 불연속 저장 소자들의 상기 제 1 부분의 적어도 일부가 상기 제 1 트렌치의 벽과 상기 제 1 게이트 전극 사이에 위치하는, 상기 제 1 게이트 전극; 및
    상기 기판의 상기 주 표면과 상기 제 1 게이트 전극 위에 위치하는 제 2 게이트 전극을 포함하는, 전자 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 게이트 전극은 상기 기판의 상기 주 표면 아래에 있는 상부 표면을 포함하는, 전자 디바이스.
  3. 제 2 항에 있어서,
    상기 제 2 게이트 전극은 적어도 부분적으로 상기 제 1 트렌치 안으로 신장하는, 전자 디바이스.
  4. 제 2 항에 있어서,
    제 3 게이트 전극을 더 포함하고,
    상기 기판은 상기 제 1 트렌치와 공간적으로 떨어져 있는 제 2 트렌치를 더 포함하고, 상기 제 2 트렌치는 벽과 바닥을 포함하고 상기 기판의 상기 주 표면으로부터 신장하고;
    상기 불연속 저장 소자들의 제 2 부분은 적어도 상기 제 2 트렌치 안에 위치하고; 및
    상기 제 3 게이트 전극은 상기 기판의 상기 주 표면 아래에 위치하는 상부 표면을 가지며, 상기 불연속 저장 소자들의 제 2 부분의 적어도 일부는 상기 제 2 트렌치의 벽과 상기 제 3 게이트 전극 사이에 위치하는, 전자 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 트렌치 아래 상기 기판 내부에 위치하는 제 1 도핑 영역; 및
    상기 제 2 트렌치 아래 상기 기판 내부에 위치하는 제 2 도핑 영역을 더 포함하는, 전자 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 트렌치들 사이에 상기 기판의 상기 주 표면을 따라 위치하는 제 3 도핑 영역을 더 포함하는, 전자 디바이스.
  7. 제 6 항에 있어서,
    상기 제 3 도핑 영역은 상기 제 1 및 제 2 트렌치들의 상기 벽들로 신장되는, 전자 디바이스.
  8. 제 6 항에 있어서,
    상기 제 3 도핑 영역은 상기 제 1 및 제 2 트렌치들의 상기 벽들로부터 공간적으로 떨어진, 전자 디바이스.
  9. 제 5 항에 있어서,
    상기 불연속 저장 소자들의 상기 제 1 부분 내의 제 1 불연속 저장 소자를 포함하는 제 1 전하 저장 영역으로서, 상기 제 1 불연속 저장 소자는 상기 제 1 도핑 영역보다 상기 제 1 게이트 전극의 상기 상부 표면에 더 근접하여 위치하는, 상기 제 1 전하 저장 영역; 및
    상기 불연속 저장 소자들의 상기 제 2 부분 내의 제 2 불연속 저장 소자를 포함하는 제 2 전하 저장 영역으로서, 상기 제 2 불연속 저장 소자는 상기 제 2 도핑 영역보다 상기 제 3 게이트 전극의 상기 상부 표면에 더 근접하여 위치하고, 상기 제 2 전하 저장 영역은 상기 제 1 전하 저장 영역과 공간적으로 떨어져 있는, 상기 제 2 전하 저장 영역을 더 포함하는, 전자 디바이스.
  10. 제 4 항에 있어서,
    상기 제 2 게이트 전극은 상기 제 1 게이트 전극, 상기 제 3 게이트 전극, 및 상기 제 1 및 제 2 트렌치들 사이의 상기 기판의 부분 위에 위치하는, 전자 디바이스.
  11. 제 4 항에 있어서,
    제 4 게이트 전극을 더 포함하고,
    상기 제 2 게이트 전극은 상기 제 1 및 제 2 트렌치들 사이의 상기 기판의 제 1 부분과 상기 제 1 게이트 전극 위에 위치하고; 및
    상기 제 4 게이트 전극은 상기 제 1 및 제 2 트렌치들 사이의 상기 기판의 제 2 부분과 상기 제 3 게이트 전극 위에 위치하는, 전자 디바이스.
  12. 제 1 항에 있어서,
    상기 제 1 트렌치의 상기 벽과 상기 바닥을 따라 위치하는 제 1 유전체층; 및
    상기 불연속 저장 소자들의 상기 제 1 부분과 상기 제 1 게이트 전극 사이에 위치하는 제 2 유전체층을 더 포함하는, 전자 디바이스.
  13. 제 1 항에 있어서,
    상기 불연속 저장 소자들은 실리콘 나노결정들(nanocrystals) 또는 금속 나 노클러스터들(nanoclusters)을 포함하는, 전자 디바이스.
  14. 제 1 항에 있어서,
    어레이를 더 포함하고,
    상기 기판은 상기 제 1 트렌치를 포함하는 복수의 트렌치들을 포함하고; 및
    상기 어레이 안에는, 상기 불연속 저장 소자들이 상기 기판의 상기 트렌치들 안에 위치하는, 전자 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 게이트 전극 위에 위치하고 상기 제 1 트렌치 안에 상부 표면을 포함하는 제 1 유전체층을 더 포함하고,
    상기 불연속 저장 소자들의 상기 제 1 부분은 상기 기판의 상기 주 표면으로부터 공간적으로 떨어져 있고; 및
    상기 불연속 저장 소자들 중 실질적으로 어떤 것도 상기 어레이 안의 상기 트렌치들 사이의 상기 기판의 상기 주 표면 위에 위치하지 않는, 전자 디바이스.
  16. 제 1 항에 있어서,
    단면도로부터, 상기 제 1 게이트 전극은 실질적으로 직사각형 형태를 갖는, 전자 디바이스.
  17. 제 1 항에 있어서,
    단면도로부터, 상기 제 1 게이트 전극은 부분들을 포함하고,
    상기 제 1 게이트 전극의 상기 부분들은 상호 마주보는 굽은 외부 표면들을 포함하는, 전자 디바이스.
  18. 전자 디바이스에 있어서,
    상호 공간적으로 떨어져 있는 제 1 트렌치 및 제 2 트렌치를 포함하는 기판으로서, 상기 제 1 및 제 2 트렌치들 각각은 벽과 바닥을 포함하고 상기 기판의 주 표면으로부터 신장하는, 상기 기판;
    불연속 저장 소자들로서, 상기 불연속 저장 소자들의 제 1 부분은 상기 제 1 트렌치 안에 위치하고, 상기 불연속 저장 소자들의 제 2 부분은 적어도 상기 제 2 트렌치 안에 위치하는, 상기 불연속 저장 소자;
    상기 제 1 트렌치 안에 위치하고, 상기 기판의 상기 주 표면 아래에 위치하는 상부 표면을 갖는 제 1 게이트 전극으로서, 상기 불연속 저장 소자들의 상기 제 1 부분의 적어도 일부는 상기 제 1 게이트 전극 및 상기 제 1 트렌치의 상기 벽 사이에 위치하는, 상기 제 1 게이트 전극;
    상기 제 2 트렌치 안에 위치하고 상기 기판의 상기 주 표면 아래에 위치하는 상부 표면을 갖는 제 2 게이트 전극으로서, 상기 불연속 저장 소자들의 상기 제 2 부분의 적어도 일부는 상기 제 2 게이트 전극 및 상기 제 2 트렌치의 상기 벽 사이에 위치하는, 상기 제 2 게이트 전극; 및
    상기 제 1 게이트 전극 또는 상기 제 2 게이트 전극 중 적어도 하나의 위에 위치하는 제 3 게이트 전극을 포함하는, 전자 디바이스.
  19. 제 18 항에 있어서,
    상기 제 1 트렌치의 상기 바닥을 따라 상기 기판 내에 위치하는 제 1 도핑 영역;
    상기 제 2 트렌치의 상기 바닥을 따라 상기 기판 내에 위치하는 제 2 도핑 영역; 및
    상기 제 1 및 제 2 트렌치들 사이에 상기 기판의 상기 주 표면을 따라 위치하는 제 3 도핑 영역을 더 포함하는, 전자 디바이스.
  20. 전자 디바이스에 있어서,
    상호 공간적으로 떨어져 있는 제 1 트렌치 및 제 2 트렌치를 포함하는 기판으로서, 상기 제 1 및 제 2 트렌치들 각각은 벽과 바닥을 포함하고 상기 기판의 주 표면으로부터 신장하는, 상기 기판;
    상기 제 1 트렌치의 상기 바닥을 따라 상기 기판 내에 위치하는 제 1 도핑 영역;
    상기 제 2 트렌치의 상기 바닥을 따라 상기 기판 내에 위치하는 제 2 도핑 영역;
    상기 제 1 및 제 2 트렌치들의 상기 벽들 및 바닥들을 따라 위치하는 제 1 유전체층;
    불연속 저장 소자들로서,
    상기 불연속 저장 소자들의 제 1 부분은 상기 제 1 트렌치 안에 위치하고,
    상기 불연속 저장 소자들의 제 2 부분은 상기 제 2 트렌치 안에 위치하고,
    상기 불연속 저장 소자들의 상기 제 1 및 제 2 부분들은 상기 기판의 상기 주 표면으로부터 공간적으로 떨어져 있고, 및
    상기 불연속 저장 소자들 중 실질적으로 어느 것도 상기 제 1 및 제 2 트렌치들 사이의 상기 기판의 상기 주 표면 위에 위치하지 않는, 상기 불연속 저장 소자;
    상기 제 1 및 제 2 트렌치들 안에서 상기 불연속 저장 소자들과 인접하는 제 2 유전체층;
    상기 제 1 트렌치 안에 위치하고, 상기 기판의 상기 주 표면 아래에 위치한 상부 표면을 갖는 제 1 게이트 전극으로서, 상기 불연속 저장 소자들의 상기 제 1 부분의 적어도 일부는 상기 제 1 게이트 전극과 상기 제 1 트렌치의 상기 벽 사이에 위치하는, 상기 제 1 게이트 전극;
    상기 제 1 트렌치 안에 위치하고 상기 기판의 상기 주 표면 아래에 위치한 상부 표면을 갖는 제 2 게이트 전극으로서, 상기 불연속 저장 소자들의 상기 제 1 부분의 적어도 일부는 상기 제 1 게이트 전극 및 상기 제 1 트렌치의 상기 벽 사이에 위치하는, 상기 제 2 게이트 전극;
    상기 제 1 트렌치 안의 상기 제 1 게이트 전극 위에 위치하는 제 1 부분과 상기 제 2 트렌치 안의 상기 제 2 게이트 전극 위에 위치하는 제 2 부분을 포함하는 제 3 유전체층; 및
    상기 제 3 절연층과, 상기 제 1 게이트 전극 또는 상기 제 2 게이트 전극 중 적어도 하나 위에 위치하는 제 3 게이트 전극으로서, 상기 제 3 게이트 전극은 적어도 부분적으로 상기 제 1 트렌치 및 상기 제 2 트렌치 안에 위치하는, 상기 제 3 게이트 전극을 포함하는, 전자 디바이스.
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