KR20070082473A - Programming method of threshold voltage control PCR - Google Patents
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Abstract
비휘발 저항성 메모리 소자의 프로그래밍 방법에 관해 기술된다. 프로그래밍 방법은: 칼코겐화 물질의 비정질 상태를 결정하여 하이 데이터와 로우 데이터에 대응하는 문턱전류를 갖는 프로그래밍 영역을 형성하며,A method of programming a nonvolatile resistive memory element is described. The programming method is: determining an amorphous state of the chalcogenide material to form a programming region having threshold currents corresponding to high data and low data,
프로그래밍시, 프로그래밍 펄스들의 트레일링 에지(Trailing edge)의 시간적 제어에 의해 칼코겐화물 물질의 냉각(QUENCHING) 속도를 제어하며, 이로써 칼코겐화 물질의 문턱 전압을 조절한다. 로우 데이터나 하이 데이터에 무관하게 일정한 크기의 프로그램 영역을 얻을 수 있고 따라서 메모리 소자의 신뢰성이 향상된다.During programming, the quenching rate of the chalcogenide material is controlled by temporal control of the trailing edge of the programming pulses, thereby adjusting the threshold voltage of the chalcogenide. Regardless of the low data or the high data, a constant size program area can be obtained, thereby improving the reliability of the memory device.
Description
도 1은 본 발명의 프로그램 방법이 적용되는 메모리 장치의 개략적 구성도이다.1 is a schematic configuration diagram of a memory device to which the program method of the present invention is applied.
도 2는 도 1에 도시된 메모리 장치에 적용되는 PRAM 소자의 개략적 단면도이다.FIG. 2 is a schematic cross-sectional view of a PRAM device applied to the memory device shown in FIG. 1.
도 3a는 본 발명의 한 실시 예에 따른 프로그래밍 방법을 설명하는 펄스 파형도이다.3A is a pulse waveform diagram illustrating a programming method according to an embodiment of the present invention.
도 3b는 종래 프로그래밍 방법을 설명하는 펄스 파형도이다.3B is a pulse waveform diagram illustrating a conventional programming method.
도 4는 본 발명에 따른 프로그래밍 방법에 있어서 로우 데이터와 하이 데이터를 저장하는 쓰기 펄스를 설명하는 파형도 이다.4 is a waveform diagram illustrating a write pulse for storing low data and high data in the programming method according to the present invention.
도 5는 본 발명의 다른 실시 예에 따른 프로그래밍 방법을 설명하는 펄스 파형도 이다.5 is a pulse waveform diagram illustrating a programming method according to another embodiment of the present invention.
도 6은 본 발명의 한 실시 예에 따른 프로그래밍 방법의 실제 구현례를 보이는 것으로서 프로그래밍 전류 변화 및 읽기 펄스 변화를 보인다.6 is a diagram illustrating an actual implementation of a programming method according to an embodiment of the present invention, which illustrates a programming current change and a read pulse change.
도 7은 본 발명에 따른 프로그래밍 방법에 있어서 낮은 문턱전압과 높은 문턱전압에 관련한 읽기 전압의 차이에 의한 읽기 전류의 변화를 보인다.7 illustrates a change in read current due to a difference in read voltages related to low and high threshold voltages in the programming method according to the present invention.
도 8은 낮은 문턱 전압 및 높은 문턱 전압과 읽기 전압의 관계를 보이는 전류-전압 특성 그래프이다. 8 is a graph showing current-voltage characteristics showing a relationship between a low threshold voltage and a high threshold voltage and a read voltage.
1. An Access-Transistor-Free (0T/1R) Non-Volatile Resistance Random Access Memory (RRAM) Using a Novel Threshold Switching, Self-Rectifying Chalcogenide Device (Electron Devices Meeting, 2003. IEDM '03 Technical Digest. IEEE International 8-10 Dec. 2003 Pages:37.4.1 - 37.4.4Z1.An Access-Transistor-Free (0T / 1R) Non-Volatile Resistance Random Access Memory (RRAM) Using a Novel Threshold Switching, Self-Rectifying Chalcogenide Device (Electron Devices Meeting, 2003. IEDM '03 Technical Digest.IEEE International 8 -10 Dec. 2003 Pages: 37.4.1-37.4.4Z
2. 미국출원공고 US 2004/0257854 A12. US application notice US 2004/0257854 A1
3. 미국출원공고 US 2004/0257848 A13. US application notice US 2004/0257848 A1
4. 미국출원공고 US 2003/0218904 A14. US application notice US 2003/0218904 A1
본 발명은 문턱 전압제어 PRAM의 프로그램 방법(Programming method for threshold voltage-controlled Phase-Change Random Access Memory)에 관한 것으로, 상세히는 비정질 상태의 조절에 의한 문턱 전압을 조절하는 PRAM의 프로그램 방법에 관한 것이다.BACKGROUND OF THE
고전적인 PRAM(Phase-change Random Access Memory)은 칼코겐화물(Chalcogenide)의 비정질상(amorphous phase)과 결정상(crystalline phase) 간의 저항 차이를 이용하는 것이다. 이러한 PRAM의 알려진 단점은 상 변환(phase change)에 필요한 대전류가 요구되고 따라서 셀의 크기가 크다는 점이다.The classical phase-change random access memory (PRAM) uses the difference in resistance between the amorphous and crystalline phases of the chalcogenide. A known disadvantage of such PRAMs is the large current required for phase change and therefore the large cell size.
첸 등(Chen et al)은 상 변환이 없이 문턱 전압 차에 의해 프로그래밍이 가능한 PRAM을 제안하였다(문헌 1 참조). 첸 등의 PRAM 이 가지는 특징은 자기 정류(Self Rectification)에 의해 셀 별 액세스 트랜지스터가 필요 없고, 따라서 고밀도의 디자인이 가능하다는 점이다.Chen et al. Proposed a PRAM that can be programmed by threshold voltage differences without phase conversion (see Document 1). The characteristic of PRAM of Chen et al. Is that self-rectification eliminates the need for cell-by-cell access transistors, and hence high-density design is possible.
그러나, 첸 등이 제안한 방법은 칼코겐화 물질의 가열파워(heating power)에 대응하는 펄스 크기(Magnitude))의 제어에 의한 프로그래밍을 적용한다. 이 경우 칼코겐화 물질의 프로그래밍 영역(비정질 영역)의 크기가 펄스의 크기(프로그래밍 전압)나 펄스 폭에 의해 변화되고 따라서 프로그래밍의 신뢰성에 문제가 있을 수 있다.However, the method proposed by Chen et al. Applies programming by controlling the pulse magnitude (Magnitude) corresponding to the heating power of the chalcogenide. In this case, the size of the programming region (amorphous region) of the chalcogenide is changed by the size of the pulse (programming voltage) or the pulse width, and thus there may be a problem in the reliability of programming.
본 발명은 문턱 전압의 효과적인 제어에 의해 정보 기록의 신뢰성을 향상할 수 있는 PRAM의 프로그래밍 방법을 제공한다.The present invention provides a method of programming a PRAM that can improve the reliability of information recording by effective control of the threshold voltage.
본 발명에 따른 PRAM 프로그래밍 방법은: 프로그래밍에 의해 칼코겐화 물질의 비정질 상태를 결정하며,The PRAM programming method according to the invention comprises: determining the amorphous state of the chalcogenide by programming,
프로그래밍시, 프로그래밍 펄스들의 트레일링 에지(Trailing edge)의 시간적 제어에 의해 칼코겐화물 물질의 냉각(QUENCHING) 속도를 제어하며, 이로써 칼코겐화 물질의 문턱 전압을 조절한다.During programming, the quenching rate of the chalcogenide material is controlled by temporal control of the trailing edge of the programming pulses, thereby adjusting the threshold voltage of the chalcogenide.
본 발명의 PRAM 프로그래밍 방법에 있어서, 프로그래밍시 쓰기 펄스는 용융 기간(Melting duration)과 냉각기간(Quenching duration)을 가지며, 상기 용융기간의 크기는 프로그래밍 시 동일한 크기를 가지며 냉각기간은 프로그램 정보에 대응하여 변화되어 용융기간에 용융된 칼코겐화물 물질의 냉각기간(냉각속도)을 제어하며 이에 따라 칼코겐화물 물질에서 프로그래밍 영역의 문턱 전압이 제어된다.In the PRAM programming method of the present invention, the write pulse has a melting duration and a cooling duration during programming, and the size of the melting period has the same size during programming and the cooling period corresponds to the program information. It controls the cooling period (cooling rate) of the chalcogenide material which is changed and melted in the melting period, thereby controlling the threshold voltage of the programming region in the chalcogenide material.
본 발명에 따르면 문턱 전압은 냉각기간이 길면, 즉 냉각속도가 느리면 프로그래밍 영역의 문턱 전압이 높아지고 반대로 냉각기간이 짧으면 즉 냉각속도가 빠르면 문턱 전압은 높아진다.According to the present invention, the threshold voltage is increased when the cooling period is long, that is, when the cooling rate is low, and when the cooling period is short, that is, when the cooling rate is fast, the threshold voltage is high.
본 발명의 바람직한 실시 예의 프로그래밍 방법에 따르면 첫 번째 비트 데이터, 예를 들어 로우 "0" 정보에 대응하는 프로그래밍 펄스에서 냉각기간의 폭은 20ns 이하인 것이 바람직하며, 그리고 두 번째 비트 데이터, 예를 들어 하이 "1"의 정보에 대응하는 프로그래밍 펄스의 냉각기간은 20ns 이상인 것이 바람직하다.According to the programming method of the preferred embodiment of the present invention, the width of the cooling period in the programming pulse corresponding to the first bit data, for example, the low "0" information is preferably 20 ns or less, and the second bit data, for example, high The cooling period of the programming pulse corresponding to the information of "1" is preferably 20 ns or more.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시 예에 따른 PRAM의 프로그래밍 방법을 상세히 설명한다.Hereinafter, a programming method of a PRAM according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 프로그래밍 방법이 적용되는 PRAM의 어레이를 보이는 개략적 구성도이다. 1 is a schematic diagram showing an array of PRAM to which the programming method of the present invention is applied.
X-Y 매트릭스 상으로 다수의 워드 라인(Word lines))과 비트 라인(Bit lines)이 배열되고 각 교차부에 PRAM 소자가 배치된다. PRAM 소자가 배치된 각 셀은 선택 스위치가 없이 PRAM이 가지는 전기적 특성에 의해 로우와 하이 데이터를 선택적으로 저장한다. 로우("0")와 하이("1") 정보는 종래와 마찬가지로 두 개의 문턱 전압(Vth-H, Vth-L) 특성 차로서 저장된다. 낮고 높은 문턱 전압(Vth-L, Vth- H)의 선택은 본 발명의 프로그래밍 방법에 의해 결정된다.A plurality of word lines and bit lines are arranged on the X-Y matrix, and a PRAM element is disposed at each intersection. Each cell in which a PRAM device is disposed selectively stores low and high data due to an electrical characteristic of the PRAM without a selection switch. Low ("0") and high ("1") information is stored as two threshold voltage (Vth-H, Vth-L) characteristic difference as in the prior art. The choice of low and high threshold voltages Vth-L, Vth-H is determined by the programming method of the present invention.
PRAM 소자(device)는 도 2에 도시된 바와 같이 상, 하부 전극(1, 3)과 이 사이의 칼코겐화 물질층(2)을 포함한다.As shown in FIG. 2, the PRAM device includes upper and
도 3a, 3b은 프로그래밍 방법을 설명하는 도면으로서 도 3a는 본 발명에 따른 프로그래밍 방법을 보이며 도 3b는 종래 방법을 보인다.3A and 3B illustrate a programming method, in which FIG. 3A shows a programming method according to the present invention and FIG. 3B shows a conventional method.
도 3a에 도시된 바와 같이 프로그래밍 펄스의 멜팅기간과 냉각기간을 갖는다. 프로그래밍 펄스는 로우 비트 데이터와 하이 비트 데이터에 관계없이 동일한 크기를 가진다. 그러나 펄스의 트레일링 에지(Trailing edge)에 대응하는 냉각기간은 로우 데이터와 하이 데이터에서 다른 폭을 가진다. 로우 데이터는 하이 데이터에 비해 짧은 냉각기간을 가지며 반대로 하이 데이터는 로우 데이터에 비해 긴 냉각기간을 가진다. 즉, 로우 데이터의 높은 문턱 전압(Vth-H)과 하이 데이터의 낮은 문턱 전압(Vth-L)은 냉각기간의 차이, 달리 표현하면 냉각속도의 차이에 의해 선택된다. 본 발명의 특징은 용융에 필요한 에너지는 로우, 하이 데이터에 무관하게 비슷하지만 냉각기간은 로우 데이터와 하이 데이터에 대응하여 서로 달리하는 점이다. 이러한 본원 발명은 프로그래밍 영역의 크기 차이를 제거하고 다만 냉각기간의 조절에 의해 비정질 상태를 조절한다.As shown in FIG. 3A, the programming pulse has a melting period and a cooling period. The programming pulses have the same magnitude regardless of the low bit data and the high bit data. However, the cooling period corresponding to the trailing edge of the pulse has a different width in the low data and the high data. Low data has a shorter cooling period than high data, while high data has a longer cooling period than low data. That is, the high threshold voltage Vth-H of the low data and the low threshold voltage Vth-L of the high data are selected by the difference in the cooling period, or in other words, the difference in the cooling rate. The characteristic of the present invention is that the energy required for melting is similar regardless of the low and high data, but the cooling period is different from the low data and the high data. This invention eliminates the size difference of the programming area and adjusts the amorphous state by only adjusting the cooling period.
도 3b는 종래의 프로그래밍 방법을 보이는 펄스 파형도이다. 도시된 바와 같이 종래의 방법은 동일한 폭을 가지며 그 크기를 달리하는 펄스 전압을 인가한다. 이러한 펄스 전압의 차이는 프로그래밍 영역 즉 비정질 영역의 크기 변화를 일으키고 따라서 메모리의 신뢰성이 감소하게 된다.3B is a pulse waveform diagram illustrating a conventional programming method. As shown, the conventional method applies pulse voltages having the same width and varying in magnitude. This difference in pulse voltage causes a change in the size of the programming area, i.e., the amorphous area, thus reducing the reliability of the memory.
도 4는 본 발명에 따른 프로그래밍 방법에 있어서 트레일링 에지의 변화 즉 냉각속도의 차이를 설명하는 도면이다. 전술한 바와 같이 용융에 필요한 에너지 크기를 동일하게 유지하기 위하여 로우 데이터와 하이 데이터 모두 동일한 크기와 폭의 용융기간을 가질 수 있다. 그리고 트레일링 에지의 폭은 로우, 하이 데이터에 대응하여 달리한다. 도시된 바와 같이 트레일링 에지의 폭이 짧아질수록 그만큼 냉각 속도가 빨라지고 그리고 길어 질수록 냉각속도는 늦어진다.4 is a view for explaining the change in the trailing edge, that is, the difference in cooling rate in the programming method according to the present invention. As described above, both the low data and the high data may have the same melting period of the same size and width in order to maintain the same amount of energy required for melting. The width of the trailing edge is different in response to the low and high data. As shown, the shorter the width of the trailing edge, the faster the cooling rate, and the longer the slower the cooling rate.
본 발명의 바람직한 실시 예에 따르면 높은 문턱 전압을 형성하는 프로그래밍 펄스의 냉각기간은 20ns 이하이며, 반대로 낮은 문턱 전압을 형성하는 프로그래밍 펄스의 냉각기간은 20ns 이상으로 설정한다.According to a preferred embodiment of the present invention, the cooling period of the programming pulse forming the high threshold voltage is 20ns or less, and the cooling period of the programming pulse forming the low threshold voltage is set to 20ns or more.
본 발명의 다른 실시 예에 따르면 높은 문턱 전압을 형성하는 프로그래밍 펄스의 냉각기간이 영("0")이 될 수 있다. 이것은 용융기간 이후 곧 바로 프로그래밍 전압이 제거되는 되는 폴링 에지를 형성하는 것을 의미한다.According to another embodiment of the present invention, the cooling period of the programming pulse forming the high threshold voltage may be zero (“0”). This means forming a falling edge where the programming voltage is removed shortly after the melting period.
도 5는 Indium-doped Ge2Sb2Te5 에 대한 본 발명에 따른 프로그래밍 전류 및 리딩 전류를 비교 해보인 그래프이다.5 is Indium-doped Ge 2 Sb 2 Te 5 Is a graph comparing the programming current and the reading current according to the present invention.
도 5에서 위쪽 그래프는 프로그래밍 시 전류의 변화를 보이는 것이며, 아래의 그래프는 리딩 시 전류의 변화를 보이는 그래프이다. 프로그래밍 시 융융기간의 폭, 즉 쓰기 펄스 폭은 100ns 이며 전압은 2.6V 이다. 여기에서 트레일링 펄스의 폭은 각각 20ns 및 80ns 이다. 도시된 바와 같이 용융기간(Writing pulse)의 전류는 약 3.5mA 전후이며 냉각기간(Trailing edge)에서는 선형적으로 감소한다. 여기 에서 20ns의 폭을 가지는 트레일링 에지에 의하면 고속냉각에 의해 높은 문턱 전압(Vth-H)의한 프로그래밍 영역이 얻어지며, 80ns의 폭을 가지는 트레일링 에지에 의하면 저속냉각에 의해 낮은 문턱 전압(Vth-L)을 가지는 프로그래밍 영역이 얻어진다. 이렇게 얻어진 프로그램 영역에 대한 읽기 전류를 보면, 1.9 볼트의 읽기 펄스가 인가되었을 때 낮은 문턱 전압(Vth-L)의 프로그래밍 영역(80ns)에 2.5mA 전후의 전류가 흐르며, 높은 문턱 전압(Vth-H)의 프로그래밍 영역(20ns)에는 전류의 흐름이 없다.In FIG. 5, the upper graph shows a change in current during programming, and the lower graph shows a change in current during reading. During programming, the width of the melting period, that is, the write pulse width is 100ns and the voltage is 2.6V. The width of the trailing pulse here is 20ns and 80ns, respectively. As shown, the current of the melting pulse is about 3.5 mA and decreases linearly at the trailing edge. Here, a programming area with a high threshold voltage (Vth-H) is obtained by fast cooling with a trailing edge having a width of 20 ns, and a low threshold voltage (Vth) with a low speed cooling with a trailing edge with a width of 80 ns. A programming area with -L) is obtained. The read current for the program region thus obtained shows that when a read pulse of 1.9 volts is applied, a current of about 2.5 mA flows in the
도 6은 읽기 전압 차에 의한 프로그래밍 영역의 전류 변화를 보인다. 도시된 바와 같이 1.9 V의 읽기 전압 펄스에 의해 전류의 변화가 있으나 1.8 V 에서는 전류의 변화가 없다. 즉 도 6은 읽기 전압이 적절한 크기, 예를 들어 1.9V 를 가질 때 프로그래밍 영역으로부터 정보를 읽어낼 수 있다 라는 점을 보인다. 도 7은 적절한 읽기 전압을 보인 것으로 프로그래밍 된 칼코겐화 물질의 전류-전압 특성을 보인다. 도시된 바와 같이 읽기 전압은 높은 문턱 전압과 낮은 문턱 전압 사이의 값을 가져야 하며, 예를 들어 1.8 V의 경우 낮은 문턱 전압보다도 낮은 값을 가지기 때문에 프로그래밍 영역으로부터 정보를 읽어낼 수 없다. 6 shows a change in current in a programming region due to a difference in read voltage. As shown, there is a change in current by a read voltage pulse of 1.9 V, but there is no change in current at 1.8 V. 6 shows that information can be read from the programming area when the read voltage has a suitable magnitude, for example 1.9V. Figure 7 shows the current-voltage characteristics of the chalcogenide material programmed to exhibit an appropriate read voltage. As shown, the read voltage should have a value between a high threshold voltage and a low threshold voltage. For example, in the case of 1.8 V, since the read voltage has a value lower than the low threshold voltage, information cannot be read from the programming area.
상기한 바와 같이 본 발명에 따르면 로우 하이 데이터 기록시 용융에 필요한 에너지가 동일하며, 따라서, 로우 하이 데이터에 무관하게 프로그래밍 영역의 크기 차이가 없다. 그리고 크기가 일정한 로우 하이 데이터에 대응하여 칼코겐화 물질의 비정질 상태는 트레일링 에지에 의해 적절히 조절된다.As described above, according to the present invention, the energy required for melting at the time of writing the low high data is the same, and therefore, there is no difference in the size of the programming area regardless of the low high data. And in response to the constant low high data, the amorphous state of the chalcogenide is properly controlled by the trailing edge.
이러한 본 발명에 의하면 신뢰성이 크게 향상된 비휘발 저항성 메모리를 구현할 수 있다. 이러한 본 발명은 비휘발성 메모리 특히 칼코겐화 물질을 이용하는 메모지 장치에 적용된다.According to the present invention, it is possible to implement a nonvolatile memory having greatly improved reliability. This invention is applied to a memo pad device using a nonvolatile memory, in particular a chalcogenide material.
이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시 예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시 예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열 및 방법에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.While some exemplary embodiments have been described and illustrated in the accompanying drawings in order to facilitate understanding of the present invention, it should be understood that these embodiments merely illustrate the broad invention and do not limit it, and the invention is illustrated and described. It is to be understood that the invention is not limited to the structure, arrangement, and methodology employed, as various other modifications may occur to those skilled in the art.
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2006
- 2006-05-22 KR KR1020060045815A patent/KR20070082473A/en not_active Withdrawn
- 2006-12-06 CN CNA2006101640443A patent/CN101022120A/en active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| CN101022120A (en) | 2007-08-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20060522 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |