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KR20070017557A - 프린트 배선판 및 그 제조 방법 - Google Patents

프린트 배선판 및 그 제조 방법 Download PDF

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KR20070017557A
KR20070017557A KR1020067026794A KR20067026794A KR20070017557A KR 20070017557 A KR20070017557 A KR 20070017557A KR 1020067026794 A KR1020067026794 A KR 1020067026794A KR 20067026794 A KR20067026794 A KR 20067026794A KR 20070017557 A KR20070017557 A KR 20070017557A
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KR
South Korea
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upper electrode
lower electrode
hole
wiring board
printed wiring
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Application number
KR1020067026794A
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English (en)
Inventor
다카시 가리야
아키라 모치다
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to KR1020067026794A priority Critical patent/KR20070017557A/ko
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Abstract

프린트 배선판 (10) 에서는, 상부 전극 접속부 (52) 는 상부 전극 접속부 제 1 부 (52a) 가 콘덴서부 (40) 와 접촉하지 않고 콘덴서부 (40) 를 상하 방향으로 관통하고, 콘덴서부 (40) 의 상방에 형성된 상부 전극 접속부 제 3 부 (52c) 를 거쳐 상부 전극 접속부 제 2 부 (52b) 로부터 상부 전극 (42) 에 연결되어 있다. 또, 하부 전극 접속부 (51) 는 콘덴서부 (40) 의 상부 전극 (42) 과는 접촉하지 않지만 하부 전극 (41) 과는 접촉하도록 콘덴서부 (40) 를 상하 방향으로 관통하고 있다. 이 때문에, 빌드업해 가는 흐름 중에서, 2 장의 금속박으로 고유전체층을 사이에 끼운 구조를 가지며, 나중에 콘덴서부 (40) 가 되는 고유전체 커패시터 시트로 전체면을 덮은 후에도, 상부 전극 접속부 (52) 나 하부 전극 접속부 (51) 를 형성할 수 있다.
콘덴서, 고유전체층, 절연층, 배선판

Description

프린트 배선판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD THEREOF}
본 발명은 프린트 배선판 및 그 제조 방법에 관한 것으로, 상세하게는 세라믹스제의 고유전체층을 상부 전극 및 하부 전극으로 사이에 끼운 구조의 콘덴서부를 내장하여 반도체 소자를 실장하는 프린트 배선판 및 그 제법에 관한 것이다.
종래부터 절연층을 사이에 두고 복수 적층된 배선 패턴끼리를 절연층 내의 비어홀에 의해 전기적으로 접속함으로써 구성되는 빌드업부를 구비한 프린트 배선판의 구조가 여러 가지 제안되어 있다. 예를 들어, 이 종류의 프린트 배선판에서는, 실장되는 반도체 소자가 고속으로 온 오프되면 스위칭 노이즈가 발생하여 전원 라인의 전위가 순간에 저하되는 경우가 있는데, 이러한 전위의 순간 저하를 억제하기 위해 전원 라인과 그라운드 라인 사이에 콘덴서부를 접속하여 디커플링하는 것이 제안되어 있다.
예를 들어, 일본 공개특허공보 2004-87971호에는 프린트 배선판에 박막의 콘덴서부를 내장시키는 것이 제안되어 있다 (도 21 참조). 이 공보에서는, 실리콘 웨이퍼 (100) 상에 박리층 (101), 전극층 (102), 유전체층 (103), 전극층 (104), 절연층 (105) 을 이 순서로 적층한 적층체 (106) 를 준비하고 (도 21(a) 참 조), 절연층 (105) 에 2 개의 필드 비어 (107, 108) 를 형성하고, 이어서 그라운드 전극 (111) 과 전원 전극 (112) 을 갖는 기판 (110) 을 별도 준비하여 상기 필드 비어 (107, 108) 가 이 기판 (110) 의 각 전극 (111, 112) 과 대면하도록 적층체 (106) 를 뒤집어 접착한다 (도 21(b) 참조). 그 후, 콘덴서부 (113) (전극층 (102), 유전체층 (103), 전극층 (104) 의 3 층으로 이루어지는 부분) 를 소정 형상으로 패터닝하고 (도 21(c) 참조), 그 콘덴서부 (113) 를 피복하는 폴리이미드층 (114) 을 형성하고, 그 폴리이미드층 (114) 의 상면으로부터 전극층 (102) 까지 구멍을 뚫은 후, 그 구멍을 도전성 페이스트로 충전하여 필드 비어 (115) 로 하는 한편, 마찬가지로 폴리이미드층 (114) 의 상면으로부터 필드 비어 (108) 까지 구멍을 뚫은 후, 그 구멍을 도전성 페이스트로 충전하여 필드 비어 (116) 로 한다 (도 21(d) 참조). 그리고, 필드 비어 (115, 116) 는 외층 패턴 (117) 에 의해 접속된다. 이에 의해, 콘덴서부 (113) 의 전극층 (102) 에는 전원 전극 (112) 으로부터 전하가 공급된다.
발명의 개시
그러나, 상기 기술한 공보에서는, 콘덴서부 (113) 의 전극층 (104) 은 바로 아래에 연장되는 필드 비어 (107) 를 통하여 그라운드 전극 (111) 에 접속되므로, 빌드업의 흐름 중에서 콘덴서부 (113) 를 형성할 수는 없고, 도 21(a) 로부터 도 21(b) 와 같이, 빌드업의 흐름과는 별도로 적층체 (106) 를 제작한 후 이것을 뒤집어 기판 (110) 의 전극 (111, 112) 과 필드 비어 (107, 108) 를 대면시킬 필요가 있어 제조 공정이 복잡해진다는 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 빌드업의 흐름 중에서 콘덴서부를 형성할 수 있는 프린트 배선판을 제공하는 것을 목적의 하나로 한다. 또, 이러한 프린트 배선판을 제조하는 데에 적합한 방법을 제공하는 것을 목적의 하나로 한다.
본 발명은 상기 기술한 목적의 적어도 일부를 달성하기 위해 이하의 수단을 채택하였다.
본 발명의 프린트 배선판은
세라믹스제의 고유전체층을 상부 전극 및 하부 전극으로 사이에 끼운 구조의 콘덴서부를 내장하여 반도체 소자를 실장하는 프린트 배선판에 있어서,
상기 콘덴서부의 상부 전극에도 하부 전극에도 접촉하지 않고 그 콘덴서부를 상하 방향으로 관통하여 그 콘덴서부보다 상방에 형성된 도체층을 거쳐 상기 콘덴서부의 상부 전극과 전기적으로 접속된 상부 전극 접속부와,
상기 콘덴서부의 상부 전극과 접촉하지 않고 하부 전극과 접촉하도록 그 콘덴서부를 상하 방향으로 관통하는 하부 전극 접속부
를 구비한 것이다.
이 프린트 배선판에서는, 콘덴서부의 상부 전극에 접속되는 상부 전극 접속부는 콘덴서부와 접촉하지 않고 콘덴서부를 상하 방향으로 관통하여 콘덴서부보다 상방에 형성된 도체층을 거쳐 상부 전극에 연결되어 있다. 또, 콘덴서부의 하부 전극에 접속되는 하부 전극 접속부는 콘덴서부의 상부 전극과는 접촉하지 않지만 하부 전극과는 접촉하고 있다. 이 때문에, 빌드업해 가는 흐름 중에서, 2 장의 금속박으로 고유전체층을 사이에 끼운 구조를 가지며, 나중에 콘덴서부가 되는 고유전체 커패시터 시트로 전체면을 덮은 후에도, 상부 전극 접속부나 하부 전극 접속부를 형성할 수 있다. 또는, 빌드업의 흐름 중에서, 금속박과 세라믹스제의 고유전체층과 금속박을 이 순서로 전체면을 덮도록 적층한 후, 상부 전극 접속부나 하부 전극 접속부를 형성할 수도 있다. 이와 같이, 본 발명의 프린트 배선판에 의하면, 빌드업의 흐름 중에서 콘덴서부를 형성할 수 있다.
또한, 본 명세서에 있어서 「상」 이나 「하」 라고 표현하는 경우가 있는데, 이것은 상대적인 위치 관계를 편의적으로 표현한 것에 불과하므로, 예를 들어 상과 하를 바꾸거나 상하를 좌우로 치환해도 된다.
본 발명의 프린트 배선판에 있어서, 상기 콘덴서부는 상기 고유전체층을 상기 상부 전극 및 상기 하부 전극으로 사이에 끼운 구조로 별도 제작되고, 판면 전체를 덮는 크기의 고유전체 커패시터 시트를 이용하여 형성되어 있는 것이 바람직하다. 일반적으로 프린트 배선판은 200℃ 이하의 온도 조건에서 빌드업되는 경우가 많기 때문에, 빌드업해 가는 흐름 중에서 고유전체 재료를 고온 (예를 들어 600 ∼ 950℃) 에서 소성하여 세라믹스로 하는 것은 곤란하므로, 별도 고유전체 재료를 고온에서 소성하여 세라믹스제의 고유전체층으로 하는 것이 바람직하다.
본 발명의 프린트 배선판에 있어서, 상기 상부 전극 접속부는 상기 반도체 소자의 전원용 단자 또는 그라운드용 단자와 전기적으로 접속되고, 상기 하부 전극 접속부는 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자와 전기적으로 접속되는 것이 바람직하다. 이렇게 하면, 반도체 소자의 온 오프의 주파수가 수GHz ∼ 수십GHz (예를 들어 3GHz ∼ 20GHz) 로 높아 전위의 순간 저하가 일어나기 쉬운 상황 하라도 충분한 디커플링 효과를 나타낸다. 이 양태에 있어서, 상기 상부 전극 접속부는 상기 콘덴서부를 상하 방향으로 관통하는 부분의 하단이 전원용 도체 또는 그라운드용 도체에 전기적으로 접속되고, 상기 하부 전극 접속부는 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자와 전기적으로 접속됨과 함께 상기 콘덴서부를 상하 방향으로 관통하는 부분의 하단이 그라운드용 도체 또는 전원용 단자에 전기적으로 접속되는 것이 바람직하다.
본 발명의 프린트 배선판에 있어서, 상기 고유전체층은 티탄산 바륨 (BaTiO3), 티탄산 스트론튬 (SrTiO3), 산화 탄탈 (TaO3, Ta2O5), 티탄산 지르콘산납 (PZT), 티탄산 지르콘산 란탄납 (PLZT), 티탄산 지르콘산 니오브납 (PNZT), 티탄산 지르콘산 칼슘납 (PCZT) 및 티탄산 지르콘산 스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제작한 것이 바람직하다. 이들은 유전율이 높기 때문에, 콘덴서부의 전기 용량이 커지고, 충분한 디커플링 효과를 얻기 쉬워진다.
본 발명의 프린트 배선판에 있어서, 상기 상부 전극 및 상기 하부 전극은 베타 패턴으로서 형성되어 있는 것이 바람직하다. 이렇게 하면, 콘덴서부의 상부 전극 및 하부 전극의 면적을 크게 할 수 있으므로, 이 콘덴서부의 전기 용량이 커진다. 또한, 각 베타 패턴은 배선판의 판면의 거의 전체면에 형성되어 있는 것이 바람직한데, 거의 전체면이 아니라 부분적으로 형성되어 있어도 된다.
본 발명의 프린트 배선판에 있어서, 상기 콘덴서부는 상기 상부 전극 및 상기 하부 전극 사이의 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리로 설정되어 있는 것이 바람직하다. 이렇게 하면, 콘덴서부의 전극간 거리가 충분히 작기 때문에, 이 콘덴서부의 전기 용량을 크게 할 수 있다.
본 발명의 프린트 배선판의 제조 방법은
(a) 세라믹스제의 고유전체층을 2 장의 금속박으로 사이에 끼운 구조로 별도 제작된 고유전체 커패시터 시트를 제 1 전기 절연층 상에 접착하는 공정과,
(b) 상기 고유전체 커패시터 시트를 상하 방향으로 관통하는 상부 전극용 시트 관통 구멍 및 하부 전극용 시트 관통 구멍을 형성하는 공정과,
(c) 상기 양 시트 관통 구멍을 충전하고 또한 상기 고유전체 커패시터 시트의 상면을 덮는 제 2 전기 절연층을 형성하는 공정과,
(d) 상기 제 2 전기 절연층으로부터 상기 상부 전극까지 뚫린 상부 전극 접속용 제 1 구멍, 상기 제 2 전기 절연층 중 상기 상부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층까지 뚫리고, 상기 상부 전극, 상기 고유전체층 및 상기 하부 전극의 모두가 내벽에 노출되어 있지 않은 상부 전극 접속용 제 2 구멍, 및 상기 제 2 전기 절연층 중 상기 하부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층까지 뚫리고, 상기 상부 전극이 내벽에 노출되지 않고 상기 하부 전극이 내벽에 노출되는 하부 전극 접속용 구멍을 형성하는 공정과,
(e) 도체 재료로 상기 상부 전극 접속용 제 1 구멍 및 상기 상부 전극 접속용 제 2 구멍을 충전한 후 양자를 상기 제 2 절연층의 상방에서 접속하여 상부 전극 접속부로 함과 함께 도체 재료로 상기 하부 전극 접속용 구멍을 충전하여 하부 전극 접속부로 하는 공정을 포함하는 것이다.
이 프린트 배선판의 제조 방법에서는, 고유전체 커패시터 시트를 제 1 전기 절연층 상에 접착한 후, 이 고유전체 커패시터 시트 상으로부터 상부 전극용 시트 관통 구멍 및 하부 전극용 시트 관통 구멍을 형성하고, 각 시트 관통 구멍을 충전하고 또한 고유전체 커패시터 시트의 상면을 덮는 제 2 전기 절연층을 형성하고, 이 제 2 전기 절연층으로부터 상부 전극 접속용 제 1 및 제 2 구멍, 하부 전극 접속용 구멍을 형성하고, 도체 재료로 상부 전극 접속용 제 1 및 제 2 구멍을 충전하고, 양자를 접속하여 상부 전극 접속부로 함과 함께 도체 재료로 하부 전극 접속용 구멍을 충전하여 하부 전극 접속부로 한다. 그리고, 최종적으로 고유전체층을 상부 전극 및 하부 전극으로 사이에 끼운 구조의 콘덴서부를 내장한 프린트 배선판이 얻어진다. 이와 같이, 빌드업해 가는 흐름 중에서, 고유전체 커패시터 시트로 전체면을 덮은 후에도, 상부 전극 접속부나 하부 전극 접속부를 형성할 수 있다.
본 발명의 프린트 배선판의 제조 방법에 있어서, 상기 (b) 의 공정에서는, 상기 하부 전극용 시트 관통 구멍을 형성할 때, 상기 상부 전극을 통과하는 부분의 구멍 직경이 상기 하부 전극을 통과하는 부분의 구멍 직경보다 커지도록 형성하는 것이 바람직하다. 이렇게 하면, 상기 (c) 의 공정을 거쳐 상기 (d) 의 공정에서 하부 전극 접속용 구멍을 형성할 때, 이 하부 전극 접속용 구멍의 내벽에 상부 전극이 노출되지 않고 하부 전극이 노출되는 것을 용이하게 구현화할 수 있다. 또한, 이러한 하부 전극용 시트 관통 구멍은, 예를 들어 상부 전극을 에칭 등에 의해 소정 면적분만 제거한 후, 이 소정 면적 부분에 존재하는 고유전체층과 하부 전극을 에칭 등에 의해 소정 면적보다 작은 면적분만 제거함으로써, 형성할 수 있다.
본 발명의 프린트 배선판의 제조 방법에 있어서, 상기 (d) 의 공정에서는, 상기 상부 전극 접속용 제 2 구멍을, 상기 제 2 전기 절연층 중 상기 상부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층 내의 전원용 도체 또는 그라운드용 도체까지 뚫고, 상기 하부 전극 접속용 구멍을, 상기 제 2 전기 절연층 중 상기 하부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층 내의 그라운드용 단자 또는 전원용 도체까지 뚫는 것이 바람직하다. 또, 상기 (e) 의 공정 후, 상기 상부 전극 접속부를 상기 프린트 배선판에 실장되는 반도체 소자의 전원용 단자 또는 그라운드용 단자에 전기적으로 접속하고, 상기 하부 전극 접속부를 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자에 전기적으로 접속하는 것이 바람직하다. 이렇게 하면, 반도체 소자의 온 오프의 주파수가 수GHz ∼ 수십GHz 로 높아 전위의 순간 저하가 일어나기 쉬운 상황 하라도 충분한 디커플링 효과를 나타낸다.
본 발명의 프린트 배선판의 제조 방법에 있어서, 상기 고유전체층은 티탄산 바륨 (BaTiO3), 티탄산 스트론튬 (SrTiO3), 산화 탄탈 (TaO3, Ta2O5), 티탄산 지르콘산납 (PZT), 티탄산 지르콘산 란탄납 (PLZT), 티탄산 지르콘산 니오브납 (PNZT), 티탄산 지르콘산 칼슘납 (PCZT) 및 티탄산 지르콘산 스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제작한 것이 바람직하다. 이들은 유전율이 높기 때문에, 콘덴서부의 전기 용량이 커지고, 충분한 디커플링 효과를 얻기 쉬워진다.
본 발명의 프린트 배선판의 제조 방법에 있어서, 상기 콘덴서부는 상기 상부 전극 및 상기 하부 전극 사이의 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리로 설정되어 있는 것이 바람직하다. 이렇게 하면, 콘덴서부의 전극간 거리가 충분히 작기 때문에, 이 콘덴서부의 전기 용량을 크게 할 수 있다.
도 1 은 프린트 배선판 (10) 의 개략 구성을 나타내는 단면도,
도 2 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 1),
도 3 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 2),
도 4 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 3),
도 5 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 4),
도 6 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 5),
도 7 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 6),
도 8 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 7),
도 9 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 8),
도 10 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 9),
도 11 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 10),
도 12 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 11),
도 13 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 12),
도 14 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 13),
도 15 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 14),
도 16 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 15),
도 17 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 16),
도 18 은 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 17),
도 19 는 프린트 배선판 (10) 의 제작 순서를 나타내는 단면도 (그 18),
도 20 은 IC 칩의 구동 주파수마다 콘덴서부의 용량과 IC 칩의 전압 강하의 관계를 시뮬레이션한 결과를 나타내는 그래프,
도 21 은 종래예의 설명도이다.
발명을 실시하기 위한 최선의 형태
다음으로, 본 발명의 실시 형태를 도면에 기초하여 설명한다. 도 1 은 본 발명의 일 실시 형태인 프린트 배선판 (10) 의 개략 구성을 나타내는 단면도이다.
본 실시 형태의 프린트 배선판 (10) 은 이른바 빌드업 다층 프린트 배선판이고, 세라믹스제의 고유전체층 (43) 을 하부 전극 (41) 및 상부 전극 (42) 으로 사이에 끼운 구조의 콘덴서부 (40) 를 내장하는 것이고, 실장면 (60) 에 형성된 그라운드용 패드 (62) 및 전원용 패드 (64) 에, 수GHz ∼ 수십GHz 의 주파수로 동작하는 반도체 소자 (IC 칩 ; 70) 의 그라운드용 단자 (72) 및 전원용 단자 (74) 가 땜 납 범프 (76, 78) 를 통하여 전기적으로 접속되는 것이다.
콘덴서부 (40) 는 빌드업부 (20) 의 상부에 형성된 제 1 전기 절연층 (31) 상에 형성되고, 이 콘덴서부 (40) 의 상부에는 제 2 전기 절연층 (32) 이 형성되어 있다. 여기에서, 빌드업부 (20) 는 코어 기판 상에 절연층을 형성한 후, 층간 접속하면서 도체층 (예를 들어 두께가 10㎛ 를 초과 20㎛ 미만) 을 쌓아 올림으로써 다층화된 부분인데, 이미 당업계에 있어서 주지되어 있기 때문에, 여기에서는 그 설명을 생략한다. 단, 본 실시 형태에서는, 빌드업부 (20) 는 절연층 (23) 내에서 상하 방향으로 연장되고, 상면에 그라운드용 랜드 (21a) 를 갖는 그라운드용 도체 (21) 와, 절연층 (23) 내에서 상하 방향으로 연장되고, 상면에 전원용 랜드 (22a) 를 갖는 전원용 도체 (22) 를 구비하고 있는 것으로 한다.
콘덴서부 (40) 중 하부 전극 (41) 은 구리박제 (예를 들어 두께가 20 ∼ 50㎛) 의 베타 패턴이고, 부분적으로 에칭 등으로 제거되어 있지만, 제 1 전기 절연층 (31) 의 상면의 거의 전체면을 덮고 있다. 이 하부 전극 (41) 은 하부 전극 접속부 (51) 와 전기적으로 접속되어 있다. 하부 전극 접속부 (51) 는 콘덴서부 (40) 의 상부 전극 (42) 과 접촉하지 않고 하부 전극 (41) 과 접촉하도록, 제 2 전기 절연층 (32) 의 상면으로부터 콘덴서부 (40) 를 상하 방향으로 관통하여 빌드업부 (20) 의 상면에 형성된 그라운드용 도체 (21) 의 그라운드용 랜드 (21a) 에 이르고 있다. 이 하부 전극 접속부 (51) 의 상단측은 배선 패턴 (51a) 이고, 이 배선 패턴 (51a) 은 제 2 전기 절연층 (32) 의 상면에 형성되고, 실장면 (60) 에 형성된 그라운드용 패드 (62) 와 전기적으로 접속되어 있다. 이와 같이, 하 부 전극 (41) 은 하부 전극 접속부 (51) 를 통하여 그라운드용 도체 (21) 및 그라운드용 패드 (62) 에 접속되어 있다.
여기에서, 하부 전극 접속부 (51) 는 반드시 그라운드용 패드 (62) 와 동수로 형성할 필요는 없다. 그 이유는 그라운드용 패드 (62) 끼리를 상부 전극 (42) 보다 상방의 도체층에서 서로 전기적으로 접속해 두면, 그라운드용 패드 (62) 에 접속되는 하부 전극 접속부 (51) 가 적어도 1 개 존재하는 것만으로, 모든 그라운드용 패드 (62) 가 그 하부 전극 접속부 (51) 를 통하여 그라운드용 도체 (21) 에 전기적으로 접속되기 때문이다. 이렇게 함으로써, 상부 전극 (42) 에 있어서의 구멍 (하부 전극 접속부 (51) 가 상부 전극 (42) 에 접촉하지 않고 상부 전극 (42) 을 관통하기 위한 구멍) 의 수가 줄어들기 때문에, 상부 전극 (42) 의 면적을 크게 할 수 있다.
콘덴서부 (40) 중 상부 전극 (42) 은 구리박제의 베타 패턴이고, 부분적으로 에칭 등으로 제거되어 있지만, 하부 전극 (41) 과 거의 동등한 면적이 되도록 형성되어 있다. 이 상부 전극 (42) 은 상부 전극 접속부 (52) 와 전기적으로 접속되어 있다. 이 상부 전극 접속부 (52) 는 상부 전극 접속부 제 1 부 내지 제 3 부 (52a ∼ 52c) 에 의해 구성되어 있다. 그리고, 상부 전극 접속부 제 1 부 (52a) 는 콘덴서부 (40) 의 하부 전극 (41) 에도 상부 전극 (42) 에도 접촉하지 않도록 제 2 전기 절연층 (32) 의 상면으로부터 콘덴서부 (40) 를 상하 방향으로 관통하여 빌드업부 (20) 의 상면에 형성된 전원용 도체 (22) 의 전원용 랜드 (22a) 에 이르도록 형성되어 있다. 또, 상부 전극 접속부 제 2 부 (52b) 는 제 2 전 기 절연층 (32) 의 상면으로부터 콘덴서부 (40) 의 상부 전극 (42) 에 이르도록 형성되어 있다. 또한, 상부 전극 접속부 제 3 부 (52c) 는 제 2 전기 절연층 (32) 의 상면에서 상부 전극 접속부 제 1 부 (52a) 와 상부 전극 접속부 제 2 부 (52b) 를 전기적으로 접속하도록 형성되어 있다. 여기에서는, 상부 전극 접속부 제 3 부 (52c) 는 배선 패턴으로서 형성되어 있다. 또, 상부 전극 접속부 (52) 는 상부 전극 접속부 제 3 부 (52c) 가 실장면 (60) 에 형성된 전원용 패드 (64) 와 전기적으로 접속되고, 상부 전극 접속부 제 1 부 (52a) 의 하단이 빌드업부 (20) 에 형성된 전원용 도체 (22) 와 전기적으로 접속되어 있다. 이와 같이, 상부 전극 (42) 은 상부 전극 접속부 (52) 를 통하여 전원용 도체 (22) 와 전원용 패드 (64) 에 접속되어 있다.
여기에서, 상부 전극 접속부 제 1 부 (52a) 는 반드시 전원용 패드 (64) 와 동수로 형성할 필요는 없다. 그 이유는 전원용 패드 (64) 끼리를 상부 전극 (42) 보다 상방의 도체층에서 서로 전기적으로 접속해 두면, 전원용 패드 (64) 에 접속되는 상부 전극 접속부 제 1 부 (52a) 가 적어도 1 개 존재하는 것만으로, 모든 전원용 패드 (64) 가 그 상부 전극 접속부 제 1 부 (52a) 를 통하여 전원용 도체 (22) 에 전기적으로 접속되기 때문이다. 이렇게 함으로써, 하부 전극 (41) 및 상부 전극 (42) 에 있어서의 구멍 (상부 전극 접속부 제 1 부 (52a) 가 양 전극 (41, 42) 에 접촉하지 않고 양 전극 (41, 42) 을 관통하기 위한 구멍) 의 수가 줄어들기 때문에, 양 전극 (41, 42) 의 면적을 크게 할 수 있다.
콘덴서부 (40) 중 고유전체층 (43) 은 고유전체 재료를 고온 (예를 들어 600 ∼ 950℃) 에서 소성한 세라믹스제이고, 구체적으로는 BaTiO3, SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 고유전체 재료를 0.1 ∼ 10㎛ 의 박막상으로 한 후 소성하여 세라믹스로 한 것이다. 이 고유전체층 (43) 은 하부 전극 접속부 (51) 와는 접촉하고 있지만, 상부 전극 접속부 (52) 와는 접촉하고 있지 않다.
그라운드용 패드 (62) 는 실장면 (60) 에 노출되도록 형성되고, 제 2 전기 절연층 (32) 의 상면에 형성된 절연층 (33) 내에서 상하 방향으로 연장되는 비어홀 (61) 과 전기적으로 접속되어 있다. 이 그라운드용 패드 (62) 는 반도체 소자 (70) 의 이면에 형성된 그라운드용 단자 (72) 와 땜납 범프 (76) 를 통하여 전기적으로 접속된다. 또, 비어홀 (61) 은 하부 전극 접속부 (51) 와 그라운드용 패드 (62) 를 층간 접속하도록 형성되어 있다.
전원용 패드 (64) 는 실장면 (60) 에 노출되도록 형성되고, 제 2 전기 절연층 (32) 의 상면에 형성된 절연층 (33) 내에서 상하 방향으로 연장되는 비어홀 (63) 과 전기적으로 접속되어 있다. 이 전원용 패드 (64) 는 반도체 소자 (70) 의 이면에 형성된 전원용 단자 (74) 와 땜납 범프 (78) 를 통하여 전기적으로 접속된다. 또, 비어홀 (63) 은 상부 전극 접속부 (52) 와 전원용 패드 (64) 를 층간 접속하도록 형성되어 있다.
또한, 실장면 (60) 에 솔더 레지스트층을 형성하고, 그라운드용 패드 (62) 나 전원용 패드 (64) 는 이 솔더 레지스트층으로부터 외부로 노출되도록 구성해도 된다.
다음으로, 이와 같이 구성된 프린트 배선판 (10) 의 사용예에 대해 설명한다. 먼저, 이면에 다수의 땜납 범프 (76, 78) 가 배열된 반도체 소자 (70) 를 프린트 배선판 (10) 의 실장면 (60) 에 탑재한다. 이 때, 반도체 소자 (70) 의 그라운드용 단자 (72), 전원용 단자 (74), 시그널용 단자 (도시 생략) 가 각각 실장면 (60) 의 그라운드용 패드 (62), 전원용 패드 (64), 시그널용 패드 (도시 생략) 와 대응하도록 탑재한다. 이어서, 리플로우에 의해 각 단자를 땜납 범프를 통하여 각 패드에 접합한다. 그 후, 프린트 배선판 (10) 을 마더보드 등의 다른 프린트 배선판에 접합한다. 이 때, 미리 프린트 배선판 (10) 의 이면에 형성된 패드에 땜납 범프를 형성해 두고, 다른 프린트 배선판 상의 대응하는 패드와 접촉시킨 상태에서 리플로우에 의해 접합한다.
여기에서, 반도체 소자 (70) 의 전원용 단자 (74) 에는 빌드업부 (20) 의 전원용 도체 (22) 로부터 상부 전극 접속부 (52), 비어홀 (63), 전원용 패드 (64) 및 땜납 범프 (78) 를 통하여 전원이 공급된다. 또, 콘덴서부 (40) 의 상부 전극 (42) 에는 상부 전극 접속부 (52) 로부터 전하가 공급된다. 한편, 반도체 소자 (70) 의 그라운드용 단자 (72) 는 땜납 범프 (76), 그라운드용 패드 (62), 비어홀 (61), 하부 전극 접속부 (51) 및 빌드업부 (20) 의 그라운드용 도체 (21) 를 통하여 접지된다. 또, 콘덴서부 (40) 의 하부 전극 (41) 도 하부 전극 접속부 (51) 를 통하여 접지된다. 따라서, 콘덴서부 (40) 의 상부 전극 (42) 에는 정의 전하가 축적되고, 하부 전극 (41) 에는 부의 전하가 축적된다. 그리고, 콘덴서부 (40) 의 전기 용량 (C) 은 C = εS/d (ε: 고유전체층 (43) 의 유전율, S : 전극 면적, d : 전극간 거리) 로 표시되는데, 본 실시 형태에서는 고유전체층 (43) 의 유전율 (ε) 이 티탄산 바륨 등의 세라믹스이기 때문에 크고, 전극 면적 (S) 은 양 전극 (41, 42) 이 베타 패턴이고, 배선판의 판면의 거의 전체면을 차지할 만큼 크고, 전극간 거리 (d) 가 1㎛ 로 작으므로, 전기 용량 (C) 은 충분히 큰 값이 된다. 또한, 콘덴서부 (40) 는 반도체 소자 (70) 의 거의 바로 아래에 내장되어 있기 때문에, 콘덴서부 (40) 와 반도체 소자 (70) 의 배선의 주회 거리는 칩 콘덴서 (통상 실장면 (60) 중 반도체 소자 (70) 근처에 배치된다) 와 반도체 소자 (70) 의 배선의 주회 거리에 비해 짧아진다.
다음으로, 본 실시 형태의 프린트 배선판 (10) 의 제조예에 대해, 도 2 ∼ 도 19 에 기초하여 설명한다. 도 2 ∼ 도 19 는 콘덴서부의 제작 순서를 나타내는 설명도이다. 여기에서는, 도 4 에 나타내는 바와 같이 편면에 빌드업부 (20) 가 형성된 코어 기판을 이용하는데, 빌드업부 (20) 의 제작 순서는 주지되어 있기 때문에 (예를 들어 2000 년 6 월 20 일 일간 공업 신문사 발행의 「빌드업 다층 프린트 배선판 기술」 (타카기 키요시 저) 참조), 여기에서는 그 제작 순서의 설명을 생략하고, 콘덴서부의 제작 순서를 중심으로 설명한다.
먼저, 도 2 에 나타내는 바와 같이, 고유전체층 (430) 이 2 장의 구리박 (410, 420) 사이에 끼워진 고유전체 커패시터 시트 (400) 를 준비하였다. 이 고유전체 커패시터 시트 (400) 는 다음과 같이 하여 제작하였다. 즉, 두께 30 ∼ 100㎛ 의 구리박 (410) 에, BaTiO3, SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 고유전체 재료를 롤 코터, 독터 블레이드 등의 인쇄기를 이용하여, 두께 0.1 ∼ 10㎛ (여기에서는 1㎛) 의 박막상으로 인쇄하여 미소성층으로 하였다. 인쇄 후, 이 미소성층을 진공중 또는 N2 가스 등의 비산화 분위기에서 600 ∼ 950℃ 의 온도 범위에서 소성하여 고유전체층 (430) 으로 하였다. 그 후, 스퍼터 등의 진공 증착 장치를 이용하여 고유전체층 (430) 상에 구리층을 형성하고, 추가로 이 구리층 상에 전해 도금 등으로 구리를 10㎛ 정도 더함으로써, 구리박 (420) 을 형성하였다.
다음으로, 고유전체 커패시터 시트 (400) 의 제작 순서의 다른 예에 대해 이하에 설명한다.
(1) 건조 질소 중에 있어서, 농도 1.0 몰/리터가 되도록 칭량한 디에톡시바륨과 비테트라이소프로폭시드티탄을, 탈수한 메탄올과 2-메톡시에탄올의 혼합 용매 (체적비 3 : 2) 에 용해하고, 실온의 질소 분위기 하에서 3 일간 교반하여 바륨과 티탄의 알콕시드 전구체 조성물 용액을 조제하였다. 이어서, 이 전구체 조성물 용액을 0℃ 로 유지하면서 교반하고, 미리 탈탄산한 물을 0.5 마이크로리터/분의 속도로 질소 기류 중에서 분무하여 가수 분해하였다.
(2) 이와 같이 하여 제작된 졸-겔 용액을, 0.2 미크론의 필터를 통과시켜 석출물 등을 여과하였다.
(3) 상기 (2) 에서 제작한 여과액을 두께 30 ∼ 100㎛ 의 구리박 (410) (나중에 하부 전극 (41) 이 된다) 상에 1500rpm 으로 1 분간 스핀코트하였다. 용액을 스핀코트한 기판을 150℃ 로 유지된 핫 플레이트 상에 3 분간 두어 건조시켰다. 그 후 기판을 850℃ 로 유지된 전기로 중에 삽입하여 15 분간 소성을 실시하였다. 여기에서, 1 회의 스핀코트/건조/소성으로 얻어지는 막두께가 0.03㎛ 가 되도록 졸-겔액의 점도를 조정하였다. 또한, 하부 전극 (141) 으로는 구리 외에, 니켈, 백금, 금, 은 등을 이용할 수도 있다.
(4) 스핀코트/건조/소성을 40 회 반복하여 1.2㎛ 의 고유전체층 (430) 을 얻었다.
(5) 그 후, 스퍼터 등의 진공 증착 장치를 이용하여 고유전체층 (430) 상에 구리층을 형성하고, 추가로 이 구리층 상에 전해 도금 등으로 구리를 10㎛ 정도 더함으로써, 구리박 (420) (나중에 상부 전극 (42) 을 이룬다) 을 형성하였다. 이와 같이 하여 고유전체 커패시터 시트 (400) 를 얻었다. 유전 특성은 INPEDANCE/GAIN PHASE ANALYZER (휴렛팩커드사 제조, 품명 : 4194A) 를 이용하고, 주파수 1kHz, 온도 25℃, OSC 레벨 1V 라는 조건에서 측정한 결과, 그 비유전율은 1,850 이었다. 또한, 진공 증착은 구리 이외에 백금, 금 등의 금속층을 형성해도 되고, 전해 도금도 구리 이외에 니켈, 주석 등의 금속층을 형성해도 된다. 또, 고유전체층을 티탄산 바륨으로 했지만, 다른 졸-겔 용액을 이용함으로써, 고유전체층을 티탄산 스트론튬 (SrTiO3), 산화 탄탈 (TaO3, Ta2O5), 티탄산 지르콘산납 (PZT), 티탄산 지르콘산 란탄납 (PLZT), 티탄산 지르콘산 니오브납 (PNZT), 티탄산 지르콘산 칼슘납 (PCZT) 및 티탄산 지르콘산 스트론튬납 (PSZT) 중 어느 하나로 하는 것도 가능하다.
또한, 고유전체 커패시터 시트 (400) 의 그 외의 제작 방법으로서 이하의 방법도 있다. 즉, 티탄산 바륨 분말 (후지 티탄 공업 주식회사 제조, HPBT 시리즈) 을, 티탄산 바륨 분말의 전체 중량에 대해서 폴리비닐알코올 5 중량부, 순수 50 중량부 및 용제계 가소제로서 프탈산 디옥틸 또는 프탈산 디부틸 1 중량부의 비율로 혼합된 바인더 용액에 분산시키고, 이것을 롤 코터, 독터 블레이드, α 코터 등의 인쇄기를 이용하여, 두께 30 ∼ 100㎛ 의 구리박 (410) (나중에 하부 전극 (41) 이 된다) 에, 두께 5 ∼ 7㎛ 정도의 박막상으로 인쇄하고, 60℃ 에서 1 시간, 80℃ 에서 3 시간, 100℃ 에서 1 시간, 120℃ 에서 1 시간, 150℃ 에서 3 시간 건조시켜 미소성층으로 한다. BaTiO3 이외에 SrTiO3, TaO3, Ta2O5, PZT, PLZT, PNZT, PCZT, PSZT 로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 페이스트를 롤 코터, 독터 블레이드 등의 인쇄기를 이용하여, 두께 0.1 ∼ 10㎛ 의 박막상으로 인쇄, 건조시켜 미소성층으로 해도 된다. 인쇄 후, 이 미소성층을 600 ∼ 950℃ 의 온도 범위에서 소성하여 고유전체층 (430) 으로 한다. 그 후, 스퍼터 등의 진공 증착 장치를 이용하여 고유전체층 (430) 상에 구리층을 형성하고, 추가로 이 구리층 상에 전해 도금 등으로 구리를 10㎛ 정도 더함으로써, 구리박 (420) (나중에 상부 전극 (42) 을 이룬다) 을 형성 한다. 또한, 진공 증착은 구리 이외에 백금, 금 등의 금속층을 형성해도 되고, 전해 도금도 구리 이외에 니켈, 주석 등의 금속층을 형성해도 된다. 그 밖에, 티탄산 바륨을 타겟으로 한 스퍼터법이라도 가능하다.
이와 같이 하여 얻어진 고유전체 커패시터 시트 (400) 의 편측의 구리박 (410) 을 에칭에 의해 박막화하여 두께 20 ∼ 50㎛ 로 하고, 에칭 후의 구리박 (410) 의 표면 (하면) 을 조화 (粗化) 하였다 (도 3 참조).
이어서, 빌드업부 (20) 가 형성된 코어 기판 (도시 생략) 을 준비하고, 빌드업부 (20) 의 상면 전체를 덮도록 B 스테이지 (미경화) 의 열경화성 수지 시트 (310) 를 적층한 후, 상기 고유전체 커패시터 시트 (400) (51㎜ × 51㎜) 중 표면 조화를 실시한 구리박 (410) 을 열경화성 수지 시트 (310) 상에 접착하고, 그 후 열경화성 수지 시트 (310) 를 완전하게 열경화시켰다 (도 4 참조). 또한, 빌드업부 (20) 는 절연층 (23) 내에서 상하 방향으로 연장 형성된 그라운드용 도체 (21) 및 전원용 도체 (22) 와, 빌드업부 (20) 의 상면에 형성되고 그라운드용 도체 (21) 에 전기적으로 접속된 그라운드용 랜드 (21a) 와, 빌드업부 (20) 의 상면에 형성되고 전원용 도체 (22) 에 전기적으로 접속된 전원용 랜드 (22a) 를 구비한 것으로 하였다.
이어서, 구리박 (420) 을 에칭에 의해 박막화하여 두께 20 ∼ 30㎛ 로 하고 (도 5 참조), 이 구리박 (420) 상에 감광 레지스트인 드라이 필름을 라미네이트한 후 패턴 마스크를 통해 노광, 현상함으로써 패턴화된 레지스트 (312) 를 형성하였다 (도 6 참조). 이 패턴화는 빌드업부 (20) 의 그라운드용 도체 (21) 의 바로 위에 해당되는 부분과 전원용 도체 (22) 의 바로 위에 해당되는 부분이 제거되도록 실시하고, 그 결과, 그라운드용 랜드 (21a) 의 바로 위에 레지스트 개구부 (312-1) 가 형성되고, 전원용 랜드 (22a) 의 바로 위에 레지스트 개구부 (312-2) 가 형성되었다. 그 후, 레지스트 개구부 (312-1, 312-2) 내의 구리박 (420) 을 에칭에 의해 제거하였다 (도 7 참조). 이 에칭은 외부에 노출되어 있는 구리박 (420) 만이 제거되고, 바로 아래의 고유전체층 (430) 은 제거되지 않도록, 에천트로서 황산과 과산화 수소의 혼합액을 사용하였다. 또한, 여기에서도, 감광 레지스트로서 드라이 필름을 이용했지만, 액상 레지스트를 이용해도 된다.
이어서, 레지스트 (312) 를 제거하고 (도 8 참조), 다시 감광 레지스트인 드라이 필름을 라미네이트한 후 패턴 마스크를 통해 노광, 현상함으로써 패턴화된 레지스트 (314) 를 형성하였다 (도 9 참조). 이 패턴화는 외부에 노출되어 있던 고유전체층 (430) 중, 내주 영역 (Ain) 을 드라이 필름으로 덮지 않도록 하고, 외주 영역 (Aex) 을 드라이 필름으로 덮도록 실시하고, 그 결과, 그라운드용 랜드 (21a) 의 바로 위에 레지스트 개구부 (314-1) 가 형성되고, 전원용 랜드 (22a) 의 바로 위에 레지스트 개구부 (314-2) 가 형성되었다. 그 후, 레지스트 개구부 (314-1, 314-2) 내의 고유전체층 (430) 을 에칭에 의해 제거하였다 (도 10 참조). 이 에칭은 고유전체층 (430) 만이 제거되고, 바로 아래의 구리박 (410) 은 제거되지 않도록 에천트로서 염산을 사용하였다. 이어서, 레지스트 개구부 (314-1, 314-2) 내의 구리박 (410) 을 에칭에 의해 제거하였다 (도 11 참조). 이 에칭은 에천트로서 염화 구리 에천트를 사용하였다. 또한, 여기에서도, 감광 레지 스트로서 드라이 필름을 이용했지만, 액상 레지스트를 이용해도 된다. 또, 도 9 에 있어서의 레지스트 개구부 (314-1, 314-2) 내의 고유전체층 (430) 과 구리박 (410) 을 동시에 에칭해도 된다.
그 후, 레지스트 (314) 를 제거하였다 (도 12 참조). 이에 의해, 고유전체 커패시터 시트 (400) 에는 그라운드용 도체 (21) 및 전원용 도체 (22) 의 바로 위에 각각 시트 관통 구멍 (401, 402) 이 형성된 것이 된다. 이 중, 그라운드용 도체 (21) 의 바로 위의 시트 관통 구멍 (401) 은 구리박 (410) 과 고유전체층 (430) 을 관통하는 부분은 직경이 작고, 구리박 (420) 을 관통하는 부분은 직경이 크게 형성되고, 전원용 도체 (22) 의 바로 위의 시트 관통 구멍 (402) 은 구리박 (410) 과 고유전체층 (430) 을 관통하는 부분은 직경이 크고, 구리박 (420) 을 관통하는 부분은 직경이 한층 크게 형성되어 있다 (하부 전극 접속부 (51) 의 직경 < 상부 전극 접속부 제 1 부 (52a) 의 직경).
이어서, 제작 도중의 기판의 상면 전체를 덮도록 B 스테이지 (미경화) 의 열경화성 수지 시트 (320) (예를 들어 아지노모토사 제조의 ABF-45SH) 를 적층한 후 완전하게 열경화시켰다 (도 13 참조). 그리고, 이 열경화성 수지 시트 (320) 의 표면의 소정 위치에 탄산 가스 레이저나 UV 레이저, YAG 레이저, 엑시머 레이저 등에 의해 구멍을 뚫었다 (도 14 참조). 여기에서는, 하부 전극 접속용 구멍 (501), 상부 전극 접속용 제 1 구멍 (502) 및 상부 전극 접속용 제 2 구멍 (503) 을 뚫었다. 구체적으로는, 그라운드용 도체 (21) 의 바로 위에 하부 전극 접속용 구멍 (501) 을, 구리박 (420) 이 이 구멍 (501) 의 내벽에 노출되지 않고 구리 박 (410) 이 이 구멍 (501) 의 내벽에 노출되도록, 그라운드용 랜드 (21a) 에 이를 때까지 뚫어 형성하였다. 이 때, 미리 시트 관통 구멍 (401) 에 대해 구리박 (420) 을 통과하는 부분의 구멍 직경을, 구리박 (410) 을 통과하는 부분의 구멍 직경보다 크게 형성해 두었기 때문에, 하부 전극 접속용 구멍 (501) 의 내벽에 구리박 (420) 을 노출시키지 않고 구리박 (410) 을 노출시키는 것을 용이하게 할 수 있었다. 또, 전원용 도체 (22) 의 바로 위에 상부 전극 접속용 제 1 구멍 (502) 을, 구리박 (410, 420) 모두 이 구멍 (502) 의 내벽에 노출되지 않도록, 전원용 랜드 (22a) 까지 뚫어 형성하였다. 이 때, 미리 시트 관통 구멍 (402) 의 구멍 직경을 크게 형성해 두었기 때문에, 상부 전극 접속용 제 1 구멍 (502) 의 내벽에 구리박 (410, 420) 모두를 노출시키지 않는 것을 용이하게 할 수 있었다. 또한, 구리박 (420) 의 바로 위에 상부 전극 접속용 제 2 구멍 (503) 을 구리박 (420) 에 이를 때까지 뚫어 형성하였다. 이와 같이 하여 구멍을 뚫은 후, 각 구멍 (501 ∼ 503) 내의 스미어 등을 제거하기 위해 데스미어 처리를 실시하였다. 또한, 데스미어 처리에 의해 열경화성 수지 시트 (320) 의 표면이 조화되었다.
또, 하부 전극 접속부 (51), 상부 전극 접속부 제 1 부 (52a) 의 수는 도 6 에 있어서의 레지스트 개구부 (312-1, 312-2) 의 수에 따라 조정할 수 있다. 예를 들어, 레지스트 개구부 (312-1, 312-2) 의 수를 IC 칩 (70) 의 단자 총수보다 적게 하면, 하부 전극 (41) 이나 상부 전극 (42) 에 뚫리는 구멍이 적어지므로, 그 만큼 각 전극의 면적이 커지고, 콘덴서부 (40) 의 용량이 커진다. 또, 하부 전극 (41) 의 면적이나 상부 전극 (42) 의 면적, 하부 전극 접속부 (51) 와 구리박 (420) 의 스페이스, 상부 전극 접속부 제 1 부 (52a) 와 구리박 (410, 420) 의 스페이스는 레지스트 개구부 (312-1, 312-2, 314-1, 314-2) 의 크기에 따라 조정할 수 있다. 이 레지스트 개구부 (312-1, 312-2, 314-1, 314-2) 의 크기는 하부 전극 (41) 이나 상부 전극 (42) 에 뚫리는 구멍의 사이즈와 동일하다고 볼 수 있으므로, 각 전극의 크기, 나아가서는 콘덴서부 (40) 의 용량을 조정하는 인자로 볼 수 있다.
이어서, 열경화성 수지 시트 (320) 중 외부에 노출되어 있는 부분 (각 구멍 (501 ∼ 503) 의 내벽을 포함한다) 에 무전해 도금 촉매를 부여한 후, 무전해 구리 도금 수용액 중에 침지함으로써, 두께 0.6 ∼ 3.0㎛ 의 무전해 구리 도금막 (505) 을 형성하였다 (도 15 참조). 다음으로, 이 무전해 구리 도금막 (505) 의 전체면에 감광 레지스트인 드라이 필름을 라미네이트한 후 패턴 마스크를 통해 노광, 현상함으로써 패턴화된 레지스트 (506) 를 형성하였다 (도 16 참조). 그리고, 무전해 구리 도금막 (505) 중 외부에 노출되어 있는 부분 (각 구멍 (501 ∼ 503) 의 내벽을 포함한다) 에 전해 구리 도금막 (507) 을 형성하고 (도 17 참조), 그 후 패턴화된 레지스트 (506) 를 제거하고 (도 18 참조), 무전해 구리 도금막 (505) 중 표면에 노출되어 있는 부분을 에칭에 의해 제거하였다 (도 19 참조). 이에 의해, 각 구멍 (501 ∼ 503) 이 구리에 의해 충전됨과 함께 열경화성 수지 시트 (320) 중 노출되어 있던 부분에 구리 배선 패턴이 형성되었다.
또한, 도 19 에 있어서, 열경화성 수지 시트 (310, 320) (예를 들어 아지노모토사 제조의 ABF-45SH) 가 각각 제 1 전기 절연층 (31) 및 제 2 전기 절연층 (32) 에 상당하고, 고유전체 커패시터 시트 (400) 의 구리박 (410), 구리박 (420) 및 고유전체층 (430) 이 각각 콘덴서부 (40) 의 하부 전극 (41), 상부 전극 (42) 및 고유전체층 (43) 에 상당하고, 하부 전극 접속용 구멍 (501) 내에 충전된 구리 및 그것에 접속된 제 2 전기 절연층 (32) 상의 구리 배선 패턴이 각각 하부 전극 접속부 (51) 및 배선 패턴 (51a) 에 상당하고, 상부 전극 접속용 제 1 구멍 (502) 내에 충전된 구리, 상부 전극 접속용 제 2 구멍 (503) 내에 충전된 구리 및 이들을 접속하는 제 2 전기 절연층 (32) 상의 구리 배선 패턴이 각각 상부 전극 접속부 제 1 부 내지 제 3 부 (52a ∼ 52c) 에 상당한다.
이상 상세하게 기술한 프린트 배선판 (10) 에 의하면, 빌드업해 가는 흐름 중에서, 2 장의 구리박 (410, 420) 으로 고유전체층 (430) 을 사이에 끼운 구조를 가지며, 나중에 콘덴서부 (40) 가 되는 고유전체 커패시터 시트 (400) 에 의해 배선판의 판면의 거의 전체면을 덮은 후에도, 하부 전극 접속부 (51) 나 상부 전극 접속부 (52) 를 형성할 수 있다.
또, 일반적으로 프린트 배선판은 200℃ 이하의 온도 조건에서 빌드업되는 경우가 많기 때문에, 빌드업해 가는 흐름 중에서 고유전체 재료를 고온 (예를 들어 600 ∼ 950℃) 에서 소성하여 세라믹스로 하는 것은 곤란하므로, 상기 기술한 실시 형태와 같이, 별도 미리 소성이 끝난 고유전체층 (430) 을 2 장의 구리박 (410, 420) 으로 사이에 끼운 구조의 고유전체 커패시터 시트 (400) 를 이용하여 콘덴서부 (40) 를 형성하는 것이 바람직하다.
또한, 상부 전극 접속부 (52) 는 반도체 소자 (70) 의 전원용 단자 (74) 와 전기적으로 접속되고, 하부 전극 접속부 (51) 는 반도체 소자 (70) 의 그라운드용 단자 (72) 와 전기적으로 접속되기 때문에, 반도체 소자 (70) 의 온 오프의 주파수가 수GHz ∼ 수십GHz 로 높아 전위의 순간 저하가 일어나기 쉬운 상황 하라도 충분한 디커플링 효과를 나타낸다.
또한, 콘덴서부 (40) 의 고유전체층 (43) 이 유전율이 큰 티탄산 바륨 등을 소성하여 제작한 것, 콘덴서부 (40) 의 상부 전극 (42) 이나 하부 전극 (41) 은 베타 패턴으로서 판면의 거의 전체면을 덮을 만큼 면적이 큰 것, 양 전극 (41, 42) 의 간격이 0.1 ∼ 10㎛ 로 작은 점에서, 콘덴서부 (40) 의 전기 용량이 커지고, 충분한 디커플링 효과를 얻기 쉬워진다.
그리고 또, 반도체 소자 (70) 의 주위에 칩 콘덴서를 배치하는 경우에 비해, 콘덴서부 (40) 는 반도체 소자 (70) 의 거의 바로 아래에 배치되어 있으므로, 배선의 주회 거리를 짧게 할 수 있고, 노이즈의 발생을 억제할 수 있다.
또한, 본 발명은 상기 기술한 실시 형태에 조금도 한정되지는 않고, 본 발명의 기술적 범위에 속하는 한 여러 가지의 양태로 실시할 수 있음은 말할 필요도 없다.
예를 들어, 상기 기술한 실시 형태에서는, 고유전체 커패시터 시트 (400) 를 이용하여 콘덴서부 (40) 를 형성하는 것으로 했지만, 고유전체 커패시터 시트 (400) 를 이용하는 대신에, 빌드업부 (20) 의 상면에 형성한 제 1 전기 절연층 (31) 상에, 금속박과 세라믹스제의 고유전체층과 금속박을 이 순서로 모두 전체면을 덮도록 적층한 후, 상기 기술한 실시 형태와 동일하게 하여 상부 전극 접속부 (52) 나 하부 전극 접속부 (51) 를 형성해도 된다. 이 경우에도, 빌드업의 흐름 중에서 콘덴서부 (40) 를 형성할 수 있다.
또, 상기 기술한 실시 형태에서는, 콘덴서부 (40) 의 하부 전극 (41) 을 반도체 소자 (70) 의 그라운드용 단자 (72) 나 빌드업부 (20) 의 그라운드용 도체 (21) 에 접속하고, 상부 전극 (42) 을 전원용 단자 (74) 나 전원용 도체 (22) 에 접속했지만, 반대로 하부 전극 (41) 을 전원용 단자 (74) 나 전원용 도체 (22) 와 접속하고, 상부 전극 (42) 을 그라운드용 단자 (72) 나 그라운드용 도체 (21) 와 접속해도 된다.
또한, 상기 기술한 실시 형태에서는, 콘덴서부 (40) 를 내장하는 프린트 배선판 (10) 에 대해 설명했지만, 내장된 콘덴서부 (40) 외에, 실장면 (60) 에 칩 콘덴서를 실장하도록 해도 된다. 이렇게 하면, 콘덴서부 (40) 만으로는 전기 용량이 불충분한 경우 등에 실장면 (60) 에 실장한 칩 콘덴서에 의해 보충할 수 있다. 이 때, 칩 콘덴서의 플러스 단자를 콘덴서부 (40) 의 전원용 전극에, 칩 콘덴서의 마이너스 단자를 콘덴서부의 그라운드용 전극에 접속하면, 칩 콘덴서로부터 IC 칩에 이르는 경로의 임피던스가 작아지기 때문에, 전력 손실이 적어져 바람직하다.
(실시예 1 ∼ 9)
상기 기술한 실시 형태에 준하여 표 1 에 나타내는 실시예를 제작하였다. 구체적으로는, 도 6 에 나타낸 공정에 있어서, 그라운드용 패드 (62) 의 수와 레 지스트 개구부 (312-1) (하부 전극 접속부 (51)) 의 수의 비가 1 : 0.1, 전원용 패드 (64) 의 수와 레지스트 개구부 (312-2) (상부 전극 접속부 제 1 부 (52a)) 의 수의 비도 1 : 0.1 이 되도록 형성하였다. 또한, 도 6, 도 9 에 나타낸 개구부 (312-1, 312-2, 314-1, 314-2) 의 크기를 조정하여, 하부 전극 (41) 과 상부 전극 (42) 이 대향하는 면적을 3.22 × 10-5㎡ ∼ 1.83 × 10-3㎡ 로 조정하였다. 그 결과, 콘덴서부의 용량은 0.44 × 10-6F ∼ 25 × 10-6F 가 되었다. 이 경우, 1 개의 하부 전극 접속부 (51) 에는 IC 칩 (70) 의 복수의 그라운드용 단자 (72) 가 전기적으로 접속하고, 1 개의 상부 전극 접속부 제 1 부 (52a) 에는 IC 칩 (70) 의 복수의 전원용 단자 (74) 가 전기적으로 접속하게 된다.
(실시예 10)
상기 기술한 실시 형태에 있어서, 고유전체 커패시터 시트 (400) 의 사이즈를 49.5㎜ × 43㎜ 로 하고, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 1, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 1 이 되도록 형성하였다. 또한, 그라운드용 패드 (62) 의 수 및 전원용 패드 (64) 의 수는 각각 11000 개로 하였다. 또, 각 개구부 (312-1, 312-2) 의 크기를 300 ∼ 400㎛φ 의 범위가 되도록 하였다. 이 결과, 콘덴서부의 용량은 0.18 × 10-6F 가 되었다.
(실시예 11)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.7, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.7 이 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 8.8 × 10-6F 가 되었다
(실시예 12)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.5, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.5 가 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 15 × 10-6F 가 되었다.
(실시예 13)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.1, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.1 이 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 26 × 10-6F 가 되었다.
(실시예 14)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.05, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.05 가 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 27.5 × 10-6F 가 되었다.
(실시예 15)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.03, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.03 이 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 28 × 10-6F 가 되었다.
(실시예 16)
실시예 10 에 있어서, 그라운드용 패드 (62) 의 수와 하부 전극 접속부 (51) 의 수의 비가 1 : 0.01, 전원용 패드 (64) 의 수와 상부 전극 접속부 제 1 부 (52a) 의 수의 비도 1 : 0.01 이 되도록 형성하였다. 이 결과, 콘덴서부의 용량은 29 × 10-6F 가 되었다.
(실시예 17)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 1 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 0.03㎛ 가 되었다.
(실시예 18)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 4 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 0.12㎛ 가 되었다.
(실시예 19)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 15 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 0.45㎛ 가 되었다.
(실시예 20)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 200 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 6㎛ 가 되었다.
(실시예 21)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 330 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 9.9㎛ 가 되었다.
(실시예 22)
실시예 6 에 준하여 제작하였다. 구체적으로는, 고유전체 커패시터 시트 (400) 의 제작에 있어서, 스핀코트/건조/소성의 반복 횟수를 500 회로 하였다. 그 결과, 고유전체층 (430) 의 두께는 15㎛ 가 되었다.
(실시예 23)
실시예 1 의 프린트 배선판의 표면에 칩 콘덴서를 실시하고, 칩 콘덴서와 IC 칩의 그라운드용 단자, 전원용 단자간의 접속은 프린트 배선판에 내장한 콘덴서부 (40) 를 개재시켜 실시하였다.
(비교예)
비교예의 고유전체 커패시터 시트는 실시 형태 중에 기재한 고유전체 커패시터 시트의 다른 형태 제작 순서에 기초하여 제작하였다. 단, 소성하지 않고 건조시킨 후의 미소성층 상에 전극을 형성하였다. 그 결과, 다이 바로 아래의 정전 용량은 0.001μF 미만이 되었다.
(평가 시험 1)
실시예 1 ∼ 16, 23 과 비교예의 프린트 배선판에 이하의 IC 칩을 실장하고, 동시 스위칭을 100 회 반복하여 펄스·패턴·제너레이터/에러·디텍터 (아드반테스트사 제조, 상품명 : D3186/3286) 를 이용하여 오동작의 유무를 확인하였다. 오동작이 없는 경우를 양품 「○」, 오동작이 있는 경우를 불량 「×」 이라고 하였다.
① 클록 주파수 : 1.3GHz, FSB : 400MHz
② 클록 주파수 : 2.4GHz, FSB : 533MHz
③ 클록 주파수 : 3.0GHz, FSB : 800MHz
④ 클록 주파수 : 3.73GHz, FSB : 1066MHz
상기 ① 의 IC 칩을 실장한 각 실시예 및 비교예의 평가 결과의 비교로부터, 세라믹제의 유전체층으로 이루어지는 콘덴서부를 내장함으로써, 오동작이 잘 발생하지 않게 되는 것을 알 수 있다. 또, 상기 ② ∼ ④ 의 IC 칩을 실장한 평가 결과로부터, 콘덴서 용량이 클수록 오동작이 잘 생기지 않고, 0.8μF 이상이면, 3.0GHz 이상의 고주파의 IC 칩을 탑재해도 오동작이 발생하지 않는 것을 알았다.
또, 각 실시예의 프린트 배선판에는 IC 칩의 전압을 측정할 수 있는 회로를 프린트 배선판에 형성하고, 동시 스위칭시의 IC 칩의 전압 강하를 측정하였다. 그리고, IC 칩의 구동 주파수마다 콘덴서부의 용량과 IC 칩의 전압 강하의 관계를 시뮬레이션하였다. 이 결과를 도 20 에 나타낸다. 횡축은 콘덴서부의 콘덴서 용량, 종축은 각 구동 전압에 있어서의 전압 강하량 (%) 이다. 이 시뮬레이션 결과로부터, 전압 강하량이 10% 를 초과하면 오동작이 발생할 가능성이 있다는 것이 시사되었다.
(평가 시험 2)
실시예 4, 17 ∼ 22 의 프린트 배선판을 -55℃ × 5 분, 125℃ × 5 분을 1 사이클로 하여 1000 사이클 반복하였다. IC 칩 실장면과는 반대측의 단자로부터, IC 를 개재시키고, 다시 IC 칩 실장면과는 반대측의 단자 (상기 반대측의 단자와는 다른 단자) 와 연결되어 있는 특정 회로의 접속 저항을 히트 사이클 시험전, 500 사이클째, 1000 사이클째에 측정하고, 하기 식의 저항 변화율을 구하였다. 그리고, 저항 변화율이 ±10% 이내라면 합격 「○」, ±10% 를 초과하면 불량 「×」 이라고 하고, 표 1 에 그 결과를 정리하였다.
저항 변화율 = [(히트 사이클 후의 접속 저항 - 히트 사이클 전의 접속 저항) / 히트 사이클 전의 접속 저항] × 100 (%)
이 시험 결과로부터, 콘덴서부의 고유전체층의 두께가 너무 얇아도 너무 두꺼워도 접속 신뢰성이 저하되기 쉬운 것을 알 수 있다. 그 이유는 확실하지 않지만, 고유전체층이 너무 얇으면 (즉 0.03㎛ 이하가 되면), 프린트 배선판의 열수축에 의해 세라믹제의 고유전체층에 크랙이 생기고, 프린트 배선판의 배선이 단선 된 것이 아닐까 추찰하고 있다. 한편, 콘덴서부의 고유전체층이 너무 두꺼우면 (즉 9.9㎛ 를 초과하면), 세라믹제의 고유전체층과 상부 전극·하부 전극은 열팽창 계수가 상이하므로, 프린트 배선판의 수평 방향에서 고유전체층과 상부 전극·하부 전극의 수축·팽창량의 차이가 커지고, 콘덴서부와 프린트 배선판 사이에서 박리가 발생하여 프린트 배선판의 배선이 단선된 것이 아닐까 추찰하고 있다.
(평가 시험 3)
실시예 10 ∼ 16 의 프린트 배선판에 평가 시험 2 와 동일한 히트 사이클 시험을 500 사이클, 1000 사이클 실시하였다. 히트 사이클 후, IC 칩 (클록 주파수 : 3.73GHz, FSB : 1066MHz) 을 실장하고, 평가 시험 1 과 동일하게 오동작의 유무를 확인하였다. 그 결과를 표 1 에 나타낸다.
이 시험 결과로부터, 패드수에 대한 전극 접속부수의 비 즉 전극 접속부수/패드수가 너무 작아도 너무 커도 오동작이 발생하기 쉬운 것을 알 수 있다. 그 이유는 확실하지 않지만, 이 비가 너무 작으면 (즉 0.03 미만이 되면), 전극 접속부 (하부 전극 접속부 (51) 나 상부 전극 접속부 제 1 부 (52a)) 의 수가 너무 적으므로 그들의 전기적인 접속 상태가 열화된 경우 그 영향을 다른 전극 접속부에서 다 커버하지 못해 오동작이 잘 발생하게 된 것이 아닐까 추찰하고 있다. 한편, 이 비가 너무 크면 (즉 0.7 을 초과하면), 하부 전극 (41) 이나 상부 전극 (42) 에는 각 전극 접속부가 비접촉 상태에서 통과하는 개소가 증가하고, 그 개소에 충전된 수지와 고유전체층 (43) 의 열팽창 차이에 의해 세라믹제의 무른 고유전체층 (43) 의 수축·팽창이 일어나기 쉬워지고, 그 결과 고유전체층 (43) 에 크랙이 생 긴 것이 아닐까 추찰하고 있다.
Figure 112006094188167-PCT00001
본 발명은 2004 년 6 월 25 일에 출원된 일본 특허 출원 2004-188855호를 우선권 주장의 기초로 하고 있고, 그 내용의 모두가 편입된다.
본 발명의 프린트 배선판은 IC 칩 등의 반도체 소자를 탑재하기 위해 사용되는 것이며, 예를 들어 전기 관련 산업이나 통신 관련 산업 등에 이용된다.

Claims (13)

  1. 세라믹스제의 고유전체층을 상부 전극 및 하부 전극으로 사이에 끼운 구조의 콘덴서부를 내장하여 반도체 소자를 실장하는 프린트 배선판으로서,
    상기 콘덴서부의 상부 전극에도 하부 전극에도 접촉하지 않고 그 콘덴서부를 상하 방향으로 관통하여 그 콘덴서부보다 상방에 형성된 도체층을 거쳐 상기 콘덴서부의 상부 전극과 전기적으로 접속된 상부 전극 접속부와,
    상기 콘덴서부의 상부 전극과 접촉하지 않고 하부 전극과 접촉하도록 그 콘덴서부를 상하 방향으로 관통하는 하부 전극 접속부
    를 구비한 프린트 배선판.
  2. 제 1 항에 있어서,
    상기 콘덴서부는 상기 고유전체층을 상기 상부 전극 및 상기 하부 전극으로 사이에 끼운 구조로 별도 제작되고, 판면 전체를 덮는 크기의 고유전체 커패시터 시트를 이용하여 형성되어 있는 프린트 배선판.
  3. 제 1 항에 있어서,
    상기 상부 전극 접속부는 상기 반도체 소자의 전원용 단자 또는 그라운드용 단자와 접속되고, 상기 하부 전극 접속부는 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자와 접속되는 프린트 배선판.
  4. 제 3 항에 있어서,
    상기 상부 전극 접속부는 상기 콘덴서부를 상하 방향으로 관통하는 부분의 하단이 전원용 도체 또는 그라운드용 도체에 접속되고, 상기 하부 전극 접속부는 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자와 접속됨과 함께 상기 콘덴서부를 상하 방향으로 관통하는 부분의 하단이 그라운드용 도체 또는 전원용 단자에 접속되는 프린트 배선판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 고유전체층은 티탄산 바륨 (BaTiO3), 티탄산 스트론튬 (SrTiO3), 산화 탄탈 (TaO3, Ta2O5), 티탄산 지르콘산납 (PZT), 티탄산 지르콘산 란탄납 (PLZT), 티탄산 지르콘산 니오브납 (PNZT), 티탄산 지르콘산 칼슘납 (PCZT) 및 티탄산 지르콘산 스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제작한 것인 프린트 배선판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 상부 전극 및 상기 하부 전극은 베타 패턴으로서 형성되어 있는 프린트 배선판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 콘덴서부는 상기 상부 전극 및 상기 하부 전극 사이의 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리로 설정되어 있는 프린트 배선판.
  8. 프린트 배선판의 제조 방법으로서,
    (a) 세라믹스제의 고유전체층을 2 장의 금속박으로 사이에 끼운 구조로 별도 제작된 고유전체 커패시터 시트를 제 1 전기 절연층 상에 접착하는 공정과,
    (b) 상기 고유전체 커패시터 시트를 상하 방향으로 관통하는 상부 전극용 시트 관통 구멍 및 하부 전극용 시트 관통 구멍을 형성하는 공정과,
    (c) 상기 양 시트 관통 구멍을 충전하고 또한 상기 고유전체 커패시터 시트의 상면을 덮는 제 2 전기 절연층을 형성하는 공정과,
    (d) 상기 제 2 전기 절연층으로부터 상기 상부 전극까지 뚫린 상부 전극 접속용 제 1 구멍, 상기 제 2 전기 절연층 중 상기 상부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층까지 뚫리고, 상기 상부 전극, 상기 고유전체층 및 상기 하부 전극의 모두가 내벽에 노출되어 있지 않은 상부 전극 접속용 제 2 구멍, 및 상기 제 2 전기 절연층 중 상기 하부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층까지 뚫리고, 상기 상부 전극이 내벽에 노출되지 않고 상기 하부 전극이 내벽에 노출되는 하부 전극 접속용 구멍을 형성하는 공정과,
    (e) 도체 재료로 상기 상부 전극 접속용 제 1 구멍 및 상기 상부 전극 접속용 제 2 구멍을 충전한 후 양자를 상기 제 2 절연층의 상방에서 접속하여 상부 전 극 접속부로 함과 함께 도체 재료로 상기 하부 전극 접속용 구멍을 충전하여 하부 전극 접속부로 하는 공정
    을 포함하는 프린트 배선판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 (b) 의 공정에서는, 상기 하부 전극용 시트 관통 구멍을 형성할 때, 상기 상부 전극을 통과하는 부분의 구멍 직경이 상기 하부 전극을 통과하는 부분의 구멍 직경보다 커지도록 형성하는 프린트 배선판의 제조 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 (d) 의 공정에서는, 상기 상부 전극 접속용 제 2 구멍을, 상기 제 2 전기 절연층 중 상기 상부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층 내의 전원용 도체 또는 그라운드용 도체까지 뚫고, 상기 하부 전극 접속용 구멍을, 상기 제 2 전기 절연층 중 상기 하부 전극용 시트 관통 구멍의 바로 위로부터 상기 제 1 전기 절연층 내의 그라운드용 단자 또는 전원용 도체까지 뚫는 프린트 배선판의 제조 방법.
  11. 제 10 항에 있어서,
    상기 (e) 의 공정 후, 상기 상부 전극 접속부를 상기 프린트 배선판에 실장되는 반도체 소자의 전원용 단자 또는 그라운드용 단자에 접속하고, 상기 하부 전 극 접속부를 상기 반도체 소자의 그라운드용 단자 또는 전원용 단자에 접속하는 프린트 배선판의 제조 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 고유전체층은 티탄산 바륨 (BaTiO3), 티탄산 스트론튬 (SrTiO3), 산화 탄탈 (TaO3, Ta2O5), 티탄산 지르콘산납 (PZT), 티탄산 지르콘산 란탄납 (PLZT), 티탄산 지르콘산 니오브납 (PNZT), 티탄산 지르콘산 칼슘납 (PCZT) 및 티탄산 지르콘산 스트론튬납 (PSZT) 으로 이루어지는 군에서 선택된 1 종 또는 2 종 이상의 금속 산화물을 함유하여 이루어지는 원료를 소성하여 제작한 것인 프린트 배선판의 제조 방법.
  13. 제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 콘덴서부는 상기 상부 전극 및 상기 하부 전극 사이의 거리가 10㎛ 이하로서 실질적으로 단락되지 않는 거리로 설정되어 있는 프린트 배선판의 제조 방법.
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