[go: up one dir, main page]

KR20070000459A - Method for improving heat dissipation in encapsulated electronic components - Google Patents

Method for improving heat dissipation in encapsulated electronic components Download PDF

Info

Publication number
KR20070000459A
KR20070000459A KR1020067015444A KR20067015444A KR20070000459A KR 20070000459 A KR20070000459 A KR 20070000459A KR 1020067015444 A KR1020067015444 A KR 1020067015444A KR 20067015444 A KR20067015444 A KR 20067015444A KR 20070000459 A KR20070000459 A KR 20070000459A
Authority
KR
South Korea
Prior art keywords
carrier
die
laminate
layer
electrically conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020067015444A
Other languages
Korean (ko)
Other versions
KR100825108B1 (en
KR20060136429A (en
Inventor
파시 티카
에드가르 쉬미트함머
하보 하인쩨
라이너 벨쩌
헤르베르트 찌덱
앙스가르 샤우펠레
주하 엘래
Original Assignee
노키아 코포레이션
에프코스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 노키아 코포레이션, 에프코스 아게 filed Critical 노키아 코포레이션
Publication of KR20070000459A publication Critical patent/KR20070000459A/en
Publication of KR20060136429A publication Critical patent/KR20060136429A/en
Application granted granted Critical
Publication of KR100825108B1 publication Critical patent/KR100825108B1/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1078—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a foil covering the non-active sides of the SAW device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02007—Details of bulk acoustic wave devices
    • H03H9/02086—Means for compensation or elimination of undesirable effects
    • H03H9/02102—Means for compensation or elimination of undesirable effects of temperature influence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic elements; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders or supports
    • H03H9/10—Mounting in enclosures
    • H03H9/1064—Mounting in enclosures for surface acoustic wave [SAW] devices
    • H03H9/1085—Mounting in enclosures for surface acoustic wave [SAW] devices the enclosure being defined by a non-uniform sealing mass covering the non-active sides of the SAW device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/02—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks
    • H03H2003/025—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of piezoelectric or electrostrictive resonators or networks the resonators or networks comprising an acoustic mirror

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Acoustics & Sound (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

보통 칩-사이즈 SAW 패키지로 지칭되는 캡슐화된 전자 패키지에서 열 소산을 개선하기 위한 방법이 제공된다. 상기 패키지는 다이상에 제조된 하나 이상의 탄성파 소자들을 포함하고, 상기 다이는 전기적으로 도전성을 지닌 범프들에 의해 분리된 전기적으로 비-도전성 캐리어상에 배치된다. 상기 패키지의 상부는 라미네이트 및 밀봉층에 의해 덮여져 있다. 상기 라미네이트의 일부를 제거한 후 상기 패키지상에 열 전도 물질층을 배치함으로써 그리고 상기 캐리어를 관통하는 하나 이상의 열 전도 경로들을 제공함으로써 열 소산이 개선될 수 있다.A method is provided for improving heat dissipation in an encapsulated electronic package, commonly referred to as a chip-size SAW package. The package includes one or more acoustic wave elements fabricated on a die, wherein the die is disposed on an electrically non-conductive carrier separated by electrically conductive bumps. The top of the package is covered by a laminate and a sealing layer. Heat dissipation can be improved by removing a portion of the laminate and then placing a layer of thermally conductive material on the package and by providing one or more thermally conductive paths through the carrier.

Description

캡슐화된 전자 요소들에서 열 소산을 개선하기 위한 방법{Method for improving heat dissipation in encapsulated electronic components}Method for improving heat dissipation in encapsulated electronic components

본 발명은 일반적으로 캡슐화된 전자 요소들에 관한 것으로, 특히 칩-사이즈 표면 탄성파(SAW) 패키지에 관한 것이다.The present invention relates generally to encapsulated electronic elements, and more particularly to a chip-size surface acoustic wave (SAW) package.

벌크 탄성파(BAW) 소자는 일반적으로 전극 역할을 하는 두개의 전기적으로 도전성이 있는 층들 사이에 끼워져 있는 압전층을 포함하는 것으로 알려져 있다. 무선 주파수(RF) 신호가 상기 소자를 가로질러 인가되는 경우, 그것은 상기 압전층에서 기계적인 파동을 생성한다. (상기 RF 신호에 의해 생성된) 상기 기계적/음향파의 파장이 상기 압전층의 두께의 약 두배인 경우 기본적인 공진이 발생한다. BAW 소자의 공진 주파수가 다른 요인들에 의존할지라도, 상기 압전층의 두께는 상기 공진 주파수를 결정하는데 주된 요인이다. 상기 압전층의 두께가 감소할수록, 상기 공진 주파수는 증가한다. BAW 소자들은 전통적으로 수정으로 된 시트들상에 제조되었다. 일반적으로, 상기 제조 방법을 사용하여 높은 공진 주파수를 가진 소자를 획득하는 것은 어렵다. 패시브(passive) 기판 물질들상에 박막 층들을 증착하여 BAW 소자들을 제조시, 공진 주파수는 0.5-10 GHz 범위까지 확장될 수 있다. 이러한 유형의 BAW 소자들은 일반적으로 박막 벌크 탄성파 공진기들 또는 FBARs로 지칭된다. 주로 두가지 유형의 FBARs이 존재하는데, BAW 공진기들 및 적층된 수정 필터들(SCFs)이 존재한다. 이들 두가지 유형의 소자들 간의 차이점은 주로 그들의 구조에 존재한다. SCF는 보통 두개 이상의 압전층들 및 3개 이상의 전극들을 구비하는데, 몇몇 전극들은 접지되어 있다. FBARs들은 보통 통과 대역 또는 저지 대역 필터들을 생성하기 위하여 조합하여 사용된다. 하나의 직렬 FBAR와 하나의 병렬 FBAR의 조합은 소위 사다리꼴 필터의 하나의 섹션을 형성한다. 사다리꼴 필터들에 관한 설명은 예를 들어 엘라(Ella)(미국 특허 번호 6,081,171)에서 발견될 수 있다. 엘라에 개시된 바와 같이, FBAR-기반 소자는 일반적으로 패시베이션 층들로 지칭되는 하나 이상의 보호층들을 가질 수 있다. 전형적인 FBAR-기반 소자가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, FBAR 소자(1)는 기판(2), 하부 전극(4), 압전층(6), 상부 전극(8), 튜닝층(20) 및 패시베이션 층(10)을 포함한다. 상기 FBAR 소자(1)는 음향 미러(12)를 부가적으로 포함할 수 있는데, 상기 음향 미러(12)는 낮은 음향 임피던스를 지닌 두개의 층들(14 및 18) 사이에 끼워져 있는 높은 음향 임피던스를 지닌 층(16)을 포함한다. 상기 미러는 보통 높은 임피던스와 낮은 임피던스 층들의 쌍들로 구성되는데(짝수개의 층들) 항상 그런 것은 아니다. 몇몇 미러들은 SiO2, W, SiO2, W와 같은 순서로 배열된 층들의 두개의 쌍들로 구성된다. 상기 미러 대신에, FBAR 소자는 SiO2로 된 하나 이상의 멤브레인 층들 및 희생층을 부가적으로 포함할 수 있다. 상기 기판(2)은 실리콘(Si), 2산화 규소(SiO2), 갈륨 비소(GaAs), 유리 또는 세라믹 물질들로부터 형성될 수 있다. 상기 하부 전극(4)과 상부 전극(8)은 금(Au), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 니켈(Ni), 니오븀(Nb), 은(Ag), 탄탈(Ta), 코발트(Co), 알루미늄(Al), 티타늄(Ti) 또는 다른 전기적으로 도전성을 지닌 물질들로부터 형성될 수 있다. 상기 압전층(6)은 산화 아연(ZnS), 황화 아연(ZnS), 질화 알루미늄(AlN), 탄탈산 리튬(LiTaO3) 또는 소위 납 란탄 지르콘산 티탄산 계열의 다른 멤버들로부터 형성될 수 있다. 상기 패시베이션 층은 SiO2, Si3N4 또는 폴리이미드로부터 형성될 수 있다. 상기 낮은 음향 임피던스 층들(14 및 18)은 Si, SiO2, 폴리-실리콘, Al 또는 폴리머로부터 형성될 수 있다. 상기 높은 음향 임피던스 층(16)은 Au, Mo 또는 텅스텐(W)으로부터 형성될 수 있고, 몇몇 경우에, 다수의 층 쌍들을 형성하기 위하여 AIN과 같은 유전체로부터 형성될 수 있다. 전형적으로 FBAR 사다리꼴 필터들은 직렬 공진기들이 요망하거나 설계된 각 필터들의 중심 주파수와 대략 동일하거나 부근인 주파수에서 직렬 공진을 야기하도록 설계된다. 유사하게, 분기 또는 병렬 공진기들은 상기 직렬 FBAR 공진으로부터 약간 오프셋된 주파수에서 병렬 공진을 야기한다. 상기 직렬 공진기들은 보통 상기 중심 주파수에서 전송시 그들의 최대 피크를 가지도록 설계되어, 신호들은 상기 직렬 공진기들을 통해 전송된다. 대조적으로, 병렬 공진기들은 신호들이 접지에 단락되지 않도록 전송시 그들의 최소값을 가지도록 설계된다. FBARs는 상기 소자내에서 사용된 다른 물질들 및 층들의 유형과 같은 다른 인자들에 부가하여, 상기 소자들을 제조하는데 사용된 압전 물질들의 압전 계수의 함수인 양만큼 상이한 주파수들에서 병렬 공진과 직렬 공진을 야기한다. 특히, FBAR 사다리꼴 필터들은 상기 공진기들의 압전층들을 형성하는데 사용된 물질들의 유형들과 상기 소자내의 다양한 층들의 두께의 함수인 대역폭들을 지닌 통과 대역들을 초래한다.Bulk acoustic wave (BAW) devices are generally known to include piezoelectric layers sandwiched between two electrically conductive layers that serve as electrodes. When a radio frequency (RF) signal is applied across the device, it creates a mechanical wave in the piezoelectric layer. Basic resonance occurs when the wavelength of the mechanical / acoustic wave (generated by the RF signal) is about twice the thickness of the piezoelectric layer. Although the resonant frequency of the BAW element depends on other factors, the thickness of the piezoelectric layer is a major factor in determining the resonant frequency. As the thickness of the piezoelectric layer decreases, the resonance frequency increases. BAW devices have traditionally been fabricated on quartz sheets. In general, it is difficult to obtain a device having a high resonance frequency using the above manufacturing method. In fabricating BAW devices by depositing thin film layers on passive substrate materials, the resonant frequency can be extended to a range of 0.5-10 GHz. BAW devices of this type are generally referred to as thin film bulk acoustic wave resonators or FBARs. There are mainly two types of FBARs, BAW resonators and stacked quartz filters (SCFs). The difference between these two types of devices is mainly in their structure. SCFs usually have two or more piezoelectric layers and three or more electrodes, some of which are grounded. FBARs are commonly used in combination to create passband or stopband filters. The combination of one series FBAR and one parallel FBAR forms one section of a so-called trapezoidal filter. A description of trapezoidal filters can be found, for example, in Ella (US Pat. No. 6,081,171). As disclosed in Ella, an FBAR-based device may have one or more protective layers, generally referred to as passivation layers. A typical FBAR-based device is shown in FIG. As shown in FIG. 1, the FBAR device 1 includes a substrate 2, a lower electrode 4, a piezoelectric layer 6, an upper electrode 8, a tuning layer 20 and a passivation layer 10. do. The FBAR element 1 may additionally comprise an acoustic mirror 12, which has a high acoustic impedance sandwiched between two layers 14 and 18 with low acoustic impedance. Layer 16. The mirror is usually composed of pairs of high and low impedance layers (even layers), but not always. Some mirrors consist of two pairs of layers arranged in the same order as SiO2, W, SiO2, W. Instead of the mirror, the FBAR device may additionally comprise one or more membrane layers and a sacrificial layer of SiO 2. The substrate 2 may be formed from silicon (Si), silicon dioxide (SiO 2), gallium arsenide (GaAs), glass or ceramic materials. The lower electrode 4 and the upper electrode 8 include gold (Au), molybdenum (Mo), tungsten (W), copper (Cu), nickel (Ni), niobium (Nb), silver (Ag), and tantalum ( Ta), cobalt (Co), aluminum (Al), titanium (Ti) or other electrically conductive materials. The piezoelectric layer 6 may be formed from zinc oxide (ZnS), zinc sulfide (ZnS), aluminum nitride (AlN), lithium tantalate (LiTaO 3 ), or other members of the so-called lead lanthanum zirconate titanic acid series. The passivation layer may be formed from SiO 2, Si 3 N 4 or polyimide. The low acoustic impedance layers 14 and 18 may be formed from Si, SiO 2, poly-silicon, Al or a polymer. The high acoustic impedance layer 16 may be formed from Au, Mo or tungsten (W), and in some cases may be formed from a dielectric such as AIN to form multiple layer pairs. Typically FBAR trapezoidal filters are designed so that the series resonators cause series resonance at a frequency that is approximately equal to or near the center frequency of each filter desired or designed. Similarly, branched or parallel resonators cause parallel resonance at a frequency slightly offset from the series FBAR resonance. The series resonators are usually designed to have their maximum peak when transmitted at the center frequency, so that signals are transmitted through the series resonators. In contrast, parallel resonators are designed to have their minimum in transmission so that signals are not shorted to ground. FBARs, in addition to other factors, such as the type of layers and other materials used in the device, may be parallel and series resonant at different frequencies by an amount that is a function of the piezoelectric coefficient of the piezoelectric materials used to manufacture the device. Cause. In particular, FBAR trapezoidal filters result in passbands with bandwidths that are a function of the types of materials used to form the piezoelectric layers of the resonators and the thickness of the various layers in the device.

플립-칩 기술은 캡슐화된 패키지에서 FBAR 필터들을 조립하는데 사용되었다. 플립-칩은 다이를 패키지 캐리어에 전기적으로 연결하는 방법을 기술하는 용어이다. 다이는 기본적으로 도 2에 도시된 바와 같이, 상부에 제조된 FBAR 필터들과 같이, 하나 이상의 능동 요소들을 지닌 기판이다. 도시된 바와 같이, 상기 다이(30)는 기판(2) 및 두개의 능동 요소들 또는 칩들(1)을 포함한다. 상기 기판은 보통 실리콘 웨이퍼의 일부이다. 상기 패키지 캐리어는 저온 동시 소성 세라믹(LTCC) 또는 고온 동시 소성 세라믹(HTCC)으로 형성된 회로 기판이다. 플립-칩 패키지를 형성하는 프로세스에서, 상기 다이는 면이 아래로 향하게 배치되어, 상기 칩들(1)은 패키지 캐리어를 마주보고 있다. 상기 다이와 상기 패키지 캐리어 간의 전기 접점들은 상기 다이와 상기 패키지 캐리어에 본딩된 복수의 와이어들에 의해 구현된다. 더 일반적으로, 전기적으로 도전성을 지닌 "범프들(bumps)"이 상기 다이와 상기 패키지 캐리어 사이에 배치된다.Flip-chip technology has been used to assemble FBAR filters in an encapsulated package. Flip-chip is a term describing a method of electrically connecting a die to a package carrier. The die is basically a substrate with one or more active elements, such as FBAR filters fabricated on top, as shown in FIG. As shown, the die 30 comprises a substrate 2 and two active elements or chips 1. The substrate is usually part of a silicon wafer. The package carrier is a circuit board formed of low temperature cofired ceramic (LTCC) or high temperature cofired ceramic (HTCC). In the process of forming a flip-chip package, the die is placed face down, so that the chips 1 face the package carrier. Electrical contacts between the die and the package carrier are implemented by a plurality of wires bonded to the die and the package carrier. More generally, electrically conductive "bumps" are disposed between the die and the package carrier.

상기 플립-칩 프로세스가 도 3a 내지 도 3d에 도시되어 있다. 도 3a에 도시된 바와 같이, 복수의 다이들(30)이 복수의 범프들(52)에 의해 전기적으로 연결된, 패키지 캐리어(50)상에 장착된다. 도 3b에 도시된 바와 같이, 이웃하는 다이들 사이의 영역과 전체 다이(30)를 덮는, 라미네이션 물질(40) 층이 상기 패키지의 상부에 증착된다. 상기 라미네이트(40)는 전형적으로 에스판덱스(Espandex)(상표명) 비점착 폴리이미드와 같은, 폴리이미드로 형성된다. 상기 라미네이트(40)가 상기 칩들(1)과 상기 다이(30)에 기계적인 보호를 제공할 수 있는 반면에, 그것은 밀봉적이지 않다. 시간이 경과하면, 수증기가 상기 라미네이트(40)에 침투하여 상기 칩들에 손상을 야기할 수 있다. 따라서, 상기 패키지를 오염에 대해 밀봉적으로 밀봉하기 위하여 다른 물질이 사용된다. 이러한 이유로, 이웃하는 다이들(30) 사이의 영역을 덮는 상기 라미네이트(40)의 일부는 도 3c에 도시된 바와 같이, 상기 패키지 캐리어(50)의 몇몇 섹션들을 노출시키도록 제거된다. 도 3d에 도시된 바와 같이, 밀봉층(42)이 상기 라미네이트(40)의 상부 및 상기 패키지 캐리어(50)의 섹션들 상에 인가된다. 상기 밀봉층(42)은 보통 구리 등으로 형성된다. 후속적으로 상기 패키지 캐리어는 도 4에 도시된 바와 같이, 개별 패키지들(60)로 절단된다.The flip-chip process is shown in FIGS. 3A-3D. As shown in FIG. 3A, a plurality of dies 30 are mounted on a package carrier 50, electrically connected by a plurality of bumps 52. As shown in FIG. 3B, a layer of lamination material 40 is deposited on top of the package, covering the region between neighboring dies and the entire die 30. The laminate 40 is typically formed of polyimide, such as Espanedex ™ non-tacky polyimide. While the laminate 40 may provide mechanical protection to the chips 1 and the die 30, it is not sealable. Over time, water vapor may penetrate the laminate 40 and cause damage to the chips. Thus, other materials are used to seal the package sealingly against contamination. For this reason, a portion of the laminate 40 covering the area between neighboring dies 30 is removed to expose some sections of the package carrier 50, as shown in FIG. 3C. As shown in FIG. 3D, a sealing layer 42 is applied on top of the laminate 40 and on sections of the package carrier 50. The sealing layer 42 is usually formed of copper or the like. Subsequently the package carrier is cut into individual packages 60, as shown in FIG. 4.

개별 패키지(60)가 도 4에 도시되어 있다. 상기 패키지는 일반적으로 칩-사이즈 SAW 패키지(CSSP)로 지칭된다. 도면에 도시된 바와 같이, 상기 패키지 내부의 칩들(1)은 복수의 범프들(52) 및 상호연결 비아들(54)을 통해 외부 전기 회로(70)에 전기적으로 연결된다. 상기 회로(70)는 또한 표면-장착 소자(SMD) 패드로 알려져 있고, 상기 상호연결 비아들(54)은 스루-접점들로 지칭된다.The individual package 60 is shown in FIG. 4. The package is generally referred to as a chip-size SAW package (CSSP). As shown in the figure, chips 1 within the package are electrically connected to an external electrical circuit 70 through a plurality of bumps 52 and interconnect vias 54. The circuit 70 is also known as a surface-mount device (SMD) pad and the interconnect vias 54 are referred to as through-contacts.

전형적인 FBAR 필터들에 있어서, 특히 높은 전력 레벨들 하에서, 상기 필터 칩 내부의 내부 열 분포가 문제가 될 수 있다. 균일하지 않은 내부 열 분포는 상기 FBAR 필터 또는 듀플렉서에서 최고 사용가능한 전력 레벨을 제한한다. 특히, 상기 FBAR 필터들 및 듀플렉서들이 캡슐화된 패키지상에 배치되는 경우, 열 소산(heat dissipation)이 주된 관심사이다. 전력 내구성을 증강시키기 위하여 이러한 패키지에서 열 소산을 개선하는 것이 유리하고 바람직하다.In typical FBAR filters, especially under high power levels, the internal heat distribution inside the filter chip can be a problem. Uneven internal heat distribution limits the highest usable power level in the FBAR filter or duplexer. In particular, heat dissipation is of primary concern when the FBAR filters and duplexers are placed in an encapsulated package. It is advantageous and desirable to improve heat dissipation in such packages to enhance power endurance.

도 1은 박막 벌크 탄성파 공진기를 도시한 개략도이다.1 is a schematic diagram illustrating a thin film bulk acoustic wave resonator.

도 2는 다이를 도시한 개략도이다.2 is a schematic diagram illustrating a die.

도 3a는 플립-칩 패키징 프로세스에서 캐리어상에 장착되는 복수의 다이들을 도시한 개략도이다.3A is a schematic diagram illustrating a plurality of dies mounted on a carrier in a flip-chip packaging process.

도 3b는 상기 캐리어의 상부 및 그위에 장착된 다이들에 인가되는 라미네이트를 도시한 개략도이다.3B is a schematic diagram illustrating a laminate applied to the top of the carrier and dies mounted thereon.

도 3c는 제거되는 라미네이트의 일부를 도시한 개략도이다.3C is a schematic diagram showing a portion of the laminate being removed.

도 3d는 상기 라미네이트의 상부에 인가되는 밀봉층을 도시한 개략도이다.3D is a schematic diagram showing a sealing layer applied on top of the laminate.

도 4는 개별 칩-사이즈 SAW 패키지(CSSP)를 도시한 개략도이다.4 is a schematic diagram illustrating an individual chip-size SAW package (CSSP).

도 5는 본 발명에 따라, 제거되는 CSSP의 상부의 라미네이트를 도시한 개략도이다.5 is a schematic diagram illustrating a laminate on top of a CSSP to be removed, in accordance with the present invention.

도 6a는 플립-칩 패키징 프로세스동안 제거되는 CSSP들의 상부의 라미네이트를 도시한 개략도이다.6A is a schematic diagram illustrating a laminate on top of CSSPs removed during the flip-chip packaging process.

도 6b는 플립-칩 패키징 프로세스동안 다른 단계에서 제거되는 CSSP들의 상부의 라미네이트를 도시한 개략도이다.6B is a schematic diagram illustrating a laminate on top of CSSPs removed at another step during the flip-chip packaging process.

도 7은 본 발명에 따라, 열 소산을 개선하기 위하여 변경된 CSSP의 상부에 증착된 밀봉 물질의 두꺼운 층을 도시한 개략도이다.7 is a schematic diagram illustrating a thick layer of sealing material deposited on top of a modified CSSP to improve heat dissipation, in accordance with the present invention.

도 8은 본 발명에 따라, CSSP의 캐리어에 제공된 열 경로들을 도시한 개략도이다.8 is a schematic diagram illustrating thermal paths provided to a carrier of a CSSP, in accordance with the present invention.

도 9는 본 발명의 다른 실시예를 도시한 개략도이다.9 is a schematic diagram showing another embodiment of the present invention.

도 10은 열 소산을 추가로 개선하기 위하여 밀봉 물질의 상부에 배치된 열 전도층을 도시한 개략도이다.10 is a schematic diagram illustrating a heat conducting layer disposed on top of a sealing material to further improve heat dissipation.

도 11은 본 발명에 따라, 음향 미러와 기판 사이에 배치된 열 전도 유전층을 지닌 FBAR 소자를 도시한 개략도이다.11 is a schematic diagram illustrating an FBAR device having a thermally conductive dielectric layer disposed between an acoustic mirror and a substrate, in accordance with the present invention.

본 발명의 주된 목적은 캡슐화된 전자 패키지에서 열 소산을 개선하는 것으로서, 상기 패키지는 전기적으로 도전성이 없는 캐리어상에 배치된, 다이상에 제조된 하나 이상의 전자 요소들을 포함한다. 상기 다이는 상기 다이와 상기 캐리어의 상부면 사이의 복수의 전기적으로 도전성이 있는 범프들을 통해 그리고 상기 상부면을 상기 캐리어의 하부면에 연결하는 복수의 상호연결 비아들을 통해 외부 회로에 전기적으로 연결된다. 상기 패키지의 상부에서, 상기 다이의 배면을 덮는 밀봉 금속층 및 라미네이트는 내부의 전자 요소들을 캡슐화하는데 사용된다. 상기 목적은 다음에 의해 달성될 수 있다.It is a primary object of the present invention to improve heat dissipation in an encapsulated electronic package, the package comprising one or more electronic elements fabricated on a die, disposed on an electrically nonconductive carrier. The die is electrically connected to an external circuit through a plurality of electrically conductive bumps between the die and the top surface of the carrier and through a plurality of interconnecting vias connecting the top surface to the bottom surface of the carrier. At the top of the package, a sealing metal layer and laminate covering the back of the die is used to encapsulate the electronic elements therein. This object can be achieved by:

1) 상기 패키지의 상부를 덮는 라미네이트의 일부를 감소시키거나 제거하는 것,1) reducing or removing a portion of the laminate covering the top of the package,

2) 상기 패키지의 상부에 열 전도 물질층을 증착하는 것, 상기 열 전도 물질은 또한 상기 밀봉의 일부로서 사용된다,2) depositing a layer of heat conducting material on top of the package, the heat conducting material also being used as part of the seal,

3) 상기 캐리어의 상부면상의 밀봉층을 상기 캐리어의 하부면상의 열 전도성이 있는 요소들에 열적으로(thermally) 연결하는, 상기 캐리어를 관통하는 하나 이상의 열 경로들을 제공하는 것.3) providing one or more thermal paths through the carrier thermally connecting a sealing layer on the upper surface of the carrier to thermally conductive elements on the lower surface of the carrier.

따라서, 본 발명의 제1 태양은 캡슐화된 전자 소자에서 열 소산을 개선하기 위한 방법을 제공하는데, 상기 캡슐화된 소자는,Accordingly, a first aspect of the invention provides a method for improving heat dissipation in an encapsulated electronic device, the encapsulated device comprising:

제1면 및 대향하는 제2면을 구비하는 캐리어;A carrier having a first side and an opposing second side;

상기 캐리어의 제1면상에 배치된 복수의 전기적으로 도전성이 있는 범프들;A plurality of electrically conductive bumps disposed on the first surface of the carrier;

상기 캐리어의 제2면상에 배치된 복수의 전기적으로 도전성이 있는 세그먼트들;A plurality of electrically conductive segments disposed on the second surface of the carrier;

상기 범프들을 상기 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하기 위하여, 상기 캐리어의 제1면 및 제2면 사이에 제공된, 복수의 전기적으로 도전성이 있는 경로들;A plurality of electrically conductive paths provided between the first and second surfaces of the carrier for electrically connecting the bumps to the electrically conductive segments;

상기 전기적으로 도전성이 있는 경로들 및 범프들을 통해 상기 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결된, 상기 범프들의 상부에 배치된 다이;A die disposed on top of the bumps, electrically connected to the electrically conductive segments via the electrically conductive paths and bumps;

상기 다이의 상부 및 상기 캐리어의 제1면의 적어도 일부분에 제공된 라미네이트; 및A laminate provided on top of the die and at least a portion of the first side of the carrier; And

상기 라미네이트 및 상기 캐리어의 제1면의 다른 부분을 덮는 밀봉층을 포함한다. 상기 방법은,A sealing layer covering the laminate and another portion of the first surface of the carrier. The method,

클리어된 영역을 제공하기 위하여 상기 다이의 상부에서 상기 라미네이트의 일부를 제거하는 단계; 및Removing a portion of the laminate on top of the die to provide a cleared area; And

열 전도층을 통해 상기 캡슐화된 소자의 열 소산을 개선하기 위하여, 상기 클리어된 영역상에 열 전도층을 제공하는 단계를 포함한다.Providing a thermally conductive layer on the cleared area to improve heat dissipation of the encapsulated device through the thermally conductive layer.

상기 방법은, 상기 캐리어의 제1면상의 밀봉층을 상기 캐리어의 제2면에 열적으로 연결하는, 상기 캐리어를 관통하는 적어도 하나의 열 전도 경로를 제공하는 단계를 더 포함한다.The method further includes providing at least one heat conduction path through the carrier that thermally connects a sealing layer on the first face of the carrier to the second face of the carrier.

상기 열 전도층은 금속층 및 추가 밀봉층을 포함할 수 있다.The heat conducting layer may comprise a metal layer and an additional sealing layer.

상기 열 전도층은 나머지 라미네이트 부분의 적어도 일부를 덮도록 상기 클리어된 영역 외부로 확장될 수 있다.The thermally conductive layer can extend out of the cleared area to cover at least a portion of the remaining laminate portion.

본 발명에 의하면, 상기 다이는 박막 벌크 탄성파 공진기(FBAR) 소자들을 포함하여, 하나 이상의 탄성파 소자들을 포함한다. 상기 FBAR 소자는 음향 미러 및 기판을 포함할 수 있고, 상기 음향 미러와 상기 기판 사이에 배치된 질화 알루미늄과 같은, 열 전도 유전층을 포함할 수 있다.According to the invention, the die comprises one or more acoustic wave elements, including thin film bulk acoustic wave resonator (FBAR) elements. The FBAR device may include an acoustic mirror and a substrate, and may include a thermally conductive dielectric layer, such as aluminum nitride, disposed between the acoustic mirror and the substrate.

본 발명의 제2 태양은,The second aspect of the present invention,

제1면 및 대향하는 제2면을 구비하는 캐리어;A carrier having a first side and an opposing second side;

상기 캐리어의 제1면상에 배치된 복수의 전기적으로 도전성이 있는 범프들;A plurality of electrically conductive bumps disposed on the first surface of the carrier;

상기 캐리어의 제2면상에 배치된 복수의 전기적으로 도전성이 있는 세그먼트들;A plurality of electrically conductive segments disposed on the second surface of the carrier;

상기 범프들을 상기 제2면상의 상기 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하기 위하여, 상기 캐리어의 제1면 및 제2면 사이에 제공된, 복수의 전기적으로 도전성이 있는 경로들;A plurality of electrically conductive paths provided between the first and second surfaces of the carrier for electrically connecting the bumps to the electrically conductive segments on the second surface;

제1면 및 제2면을 구비하는 다이로서, 상기 다이는 상기 범프들의 상부에 배치되고, 상기 전기적으로 도전성이 있는 경로들 및 범프들을 통해 상기 다이의 제1면을 상기 캐리어의 제2면상의 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하며, 상기 다이의 제2면은 내부 영역 및 상기 내부 영역을 둘러싸는 외부 영역을 구비하는 다이;A die having a first side and a second side, the die being disposed on top of the bumps and passing the first side of the die on the second side of the carrier through the electrically conductive paths and bumps; A die electrically connected to electrically conductive segments, the second side of the die having an inner region and an outer region surrounding the inner region;

상기 다이의 제2면의 외부 영역 및 상기 캐리어의 제1면의 적어도 일부분에 적어도 제공되는 라미네이트; 및A laminate provided at least in an outer region of the second side of the die and at least a portion of the first side of the carrier; And

상기 라미네이트, 상기 다이의 제2면의 내부 영역 및 상기 캐리어의 제1면의 다른 부분을 덮는 밀봉층으로서, 열 전도층을 포함하는 밀봉층을 포함하는 캡슐화된 전자 소자를 제공한다.A sealing layer covering the laminate, an inner region of the second side of the die and another portion of the first side of the carrier, the encapsulated electronic device comprising a sealing layer comprising a heat conducting layer.

상기 다이의 제2면의 내부 영역을 덮는 상기 밀봉층은 상기 라미네이트를 덮는 밀봉층보다 더 두껍다.The sealing layer covering the inner region of the second side of the die is thicker than the sealing layer covering the laminate.

상기 라미네이트는 상기 다이의 제2면과 상기 밀봉층 사이의 내부 영역에 또한 제공될 수 있고, 상기 내부 영역상에 제공된 상기 라미네이트는 상기 제2면의 외부 영역을 덮는 라미네이트보다 더 얇다.The laminate may also be provided in an inner region between the second side of the die and the sealing layer, wherein the laminate provided on the inner region is thinner than a laminate covering the outer region of the second side.

상기 소자는 상기 캐리어의 제1면상의 밀봉층을 상기 캐리어의 제2면에 열적으로 전도하는, 상기 캐리어를 관통하는 적어도 하나의 열 전도 경로를 더 포함할 수 있다.The device may further comprise at least one heat conduction path through the carrier, thermally conducting a sealing layer on the first face of the carrier to the second face of the carrier.

본 발명은 도 5 내지 도 10과 함께 취해지는 상세한 설명을 읽을 때 명백해질 것이다.The invention will become apparent upon reading the detailed description taken in conjunction with FIGS.

도 4에 도시된 칩-사이즈 SAW 패키지(CSSP)와 같은, 캡슐화된 패키지에서, 캡슐화된 패키지 내부에서 생성된 열은 라미네이트(40)와 밀봉층(42)을 통해 부분적으로 소산될 수 있고, 부분적으로 캐리어(50) 및 상호연결 비아들(54)을 통해 소산될 수 있다. 상기 라미네이트(40)는 보통 폴리이미드로 형성된다. 전형적인 CSSP에서, 상기 라미네이트는 상기 패키지내의 전자 요소들에 대한 적합한 기계적인 보호를 제공하기 위하여 약 40㎛ 두께를 가진다. 상기 밀봉층(42)은 보통 약 10㎛인, 구리의 매우 얇은 코팅이다. 상기 밀봉층 자체는 적합한 기계적인 보호를 제공하기에 충분하지 않다. 더욱이, 라미네이트가 없는 경우, 상기 얇은 구리층은 상기 다이(30)와 상기 패키지 캐리어(50)의 상부면 사이의 갭을 밀봉하기 위하여 상기 패키지의 상부에 직접 증착될 수 없다. 상기 라미네이트(40)는 상기 다이(30)로부터 상기 캐리어(50)의 상부면으로의 유연한 전이를 제공한다. 하지만, 상기 라미네이트(40)는 빈약한 열 전도체이고, CSSP에서의 층 구조는 열 제거에 효과적이지 않다.In an encapsulated package, such as the chip-size SAW package (CSSP) shown in FIG. 4, the heat generated inside the encapsulated package can be partially dissipated through the laminate 40 and the sealing layer 42, and partially Can be dissipated through the carrier 50 and interconnect vias 54. The laminate 40 is usually formed of polyimide. In a typical CSSP, the laminate is about 40 μm thick to provide suitable mechanical protection for the electronic elements in the package. The sealing layer 42 is a very thin coating of copper, usually about 10 μm. The sealing layer itself is not sufficient to provide suitable mechanical protection. Moreover, in the absence of a laminate, the thin copper layer cannot be deposited directly on top of the package to seal the gap between the die 30 and the top surface of the package carrier 50. The laminate 40 provides a flexible transition from the die 30 to the top surface of the carrier 50. However, the laminate 40 is a poor thermal conductor, and the layer structure in the CSSP is not effective at removing heat.

본 발명에 의하면, 열 제거는 패키지(60)의 상부에서 상기 라미네이트(40)의 영역을 감소시키거나 제거함으로써 개선될 수 있다. 상기 라미네이트(40)가 부분적으로 제거되거나 감소된 후, 클리어된 영역(44)이 상기 패키지(60)의 상부에 생성된다. 상기 라미네이트(40)는 많은 다른 방법들로 제거될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 레이저 절단 기계가 개별 패키지들(60)에서 라미네이트의 일부를 제거하는데 사용될 수 있다.According to the present invention, heat removal can be improved by reducing or eliminating the area of the laminate 40 on top of the package 60. After the laminate 40 is partially removed or reduced, a cleared area 44 is created on top of the package 60. The laminate 40 can be removed in many different ways. For example, as shown in FIG. 5, a laser cutting machine can be used to remove a portion of the laminate in the individual packages 60.

대안적으로, 상기 밀봉층(42)이 상기 라미네이트(40)의 상부에 증착되기 전에(도 3c), 상기 패키지들(60)의 상부에 있는 라미네이트의 일부는 도 6a에 도시된 바와 같이, 상기 패키지들 사이의 라미네이트 영역들과 함께 제거될 수 있다. 상기 밀봉층(42)이 상기 플립-칩 패키징 프로세스에서 상기 라미네이트(40)의 상부에 증착될 때, 상기 밀봉층(42)의 일부는 상기 클리어된 섹션(44)을 채운다. 이와 같이, 상기 밀봉층(42)은 상기 다이(30)와 직접 접촉하거나, 그것은 라미네이트 물질의 얇은 층에 의해 상기 다이(30)로부터 분리된다.Alternatively, before the sealing layer 42 is deposited on top of the laminate 40 (FIG. 3C), a portion of the laminate on top of the packages 60 may be removed as shown in FIG. 6A. It can be removed together with the laminate areas between the packages. When the sealing layer 42 is deposited on top of the laminate 40 in the flip-chip packaging process, a portion of the sealing layer 42 fills the cleared section 44. As such, the sealing layer 42 is in direct contact with the die 30 or it is separated from the die 30 by a thin layer of laminate material.

도 6b에 도시된 바와 같이, 상기 밀봉층(42)이 상기 라미네이트(40)의 상부에 증착된 후, 상기 밀봉층의 일부와 함께 상기 패키지들(60)의 상부에서 상기 라미네이트 영역들을 제거하는 것이 또한 가능하다.As shown in FIG. 6B, after the sealing layer 42 is deposited on top of the laminate 40, removing the laminate regions on top of the packages 60 with a portion of the sealing layer. It is also possible.

상기 밀봉층의 열 제거 기능을 증강시키기 위하여, 도 7에 도시된 바와 같이, 상기 클리어된 섹션(44)의 상부에 더 두꺼운 밀봉층(42')을 증착하는 것이 가능하다. 상기 패키지의 상부에 있는 상기 밀봉층의 두께는 예를 들어 100㎛일 수 있다.In order to enhance the heat removal function of the sealing layer, it is possible to deposit a thicker sealing layer 42 'on top of the cleared section 44, as shown in FIG. The thickness of the sealing layer on the top of the package may be 100 μm, for example.

상기 패키지(60)에서의 열 소산은 도 8에 도시된 바와 같이, 복수의 열 비아들(80)을 제공함으로써 또한 추가로 개선될 수 있다. 상기 열 비아들(80)은 상기 캐리어의 상부면상의 상기 밀봉층(42)으로부터 상기 캐리어(50)의 하부면까지 열 경로들을 제공한다. 상기 하부면상에서, 상기 열 경로들은 예를 들어, 표면 장착 소자(SMD)에 있는 접지면에 연결될 수 있다.Heat dissipation in the package 60 may also be further improved by providing a plurality of thermal vias 80, as shown in FIG. 8. The thermal vias 80 provide thermal paths from the sealing layer 42 on the upper surface of the carrier to the lower surface of the carrier 50. On the bottom surface, the thermal paths can be connected to a ground plane in, for example, a surface mount element SMD.

상기 라미네이트(40)를 덮는 상기 밀봉 부분(42)과 상기 다이(30) 위의 클리어된 영역(44)을 덮는 밀봉 부분(42')(도 5, 도 6b, 도 7 및 도 8을 참조하라)은 동일한 물질로 형성될 수 있어서, 상기 클리어된 영역(44)이 형성된 후(도 6a를 참조하라) 그들이 동시에 증착될 수 있다는 것은 주목되어야 한다. 대안적으로, 상기 부분(42)과 상기 부분(42')은 다를 수 있다. 상기 밀봉 부분(42')은 또한 상기 부분(42)과 중첩될 수 있거나 도 9에 도시된 바와 같이 심지어 전체 패키지(60')를 덮을 수 있다. 더욱이, 도 10에 도시된 바와 같이, 기밀성이 있거나 없는, 부가적인 열 전도층(43)이 열 소산을 추가로 개선하기 위하여 상기 밀봉 부분(42')의 상부에 배치될 수 있다. 게다가, 상기 클리어된 영역(44)은, 나머지 부분이 충분히 얇아서 열 장벽으로서 동작하지 않는 한, 반드시 상기 라미네이트 물질이 없는 것은 아니다.See the sealing portion 42 'covering the laminate 40 and the sealing portion 42' covering the cleared area 44 above the die 30 (FIGS. 5, 6B, 7 and 8). It can be noted that can be formed of the same material so that they can be deposited simultaneously after the cleared area 44 is formed (see FIG. 6A). Alternatively, the portion 42 and the portion 42 'may be different. The sealing portion 42 ′ may also overlap the portion 42 or may even cover the entire package 60 ′ as shown in FIG. 9. Furthermore, as shown in FIG. 10, an additional heat conducting layer 43, with or without airtightness, may be disposed on top of the sealing portion 42 ′ to further improve heat dissipation. In addition, the cleared area 44 is not necessarily free of the laminate material, unless the remainder is thin enough to operate as a thermal barrier.

도 11에 도시된 바와 같이, 음향 미러와 FBAR 소자(1')내의 기판 사이에 열 분산층(45)을 배치함으로써 상기 CSSP내에서 열 분산을 추가로 개선하는 것이 가능하다. 상기 층(45)은 질화 알루미늄(AIN) 또는 어떤 양호한 열 전도 유전체로 형성될 수 있다.As shown in Fig. 11, it is possible to further improve heat dissipation in the CSSP by disposing a heat dissipation layer 45 between the acoustic mirror and the substrate in the FBAR element 1 '. The layer 45 may be formed of aluminum nitride (AIN) or any good heat conducting dielectric.

따라서, 본 발명이 본 발명의 바람직한 실시예에 관해 설명되었을지라도, 본 발명의 형태 및 상세에 있어서의 상기한 변경과 다른 다양한 변경들, 생략들 및 변형들이 본 발명의 범위를 벗어나지 않고 행해질 수 있다는 것은 당업자에 의해 이해될 것이다.Thus, although the invention has been described in terms of preferred embodiments of the invention, it is to be understood that various changes, omissions and modifications other than those described above in form and detail of the invention can be made without departing from the scope of the invention. It will be understood by those skilled in the art.

Claims (17)

캡슐화된 전자 소자에서 열 소산을 개선하기 위한 방법에 있어서,A method for improving heat dissipation in an encapsulated electronic device, 상기 캡슐화된 소자는,The encapsulated device, 제1면 및 대향하는 제2면을 구비하는 캐리어;A carrier having a first side and an opposing second side; 상기 캐리어의 제1면상에 배치된 복수의 전기적으로 도전성이 있는 범프들;A plurality of electrically conductive bumps disposed on the first surface of the carrier; 상기 캐리어의 제2면상에 배치된 복수의 전기적으로 도전성이 있는 세그먼트들;A plurality of electrically conductive segments disposed on the second surface of the carrier; 상기 범프들을 상기 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하기 위하여, 상기 캐리어의 제1면 및 제2면 사이에 제공된, 복수의 전기적으로 도전성이 있는 경로들;A plurality of electrically conductive paths provided between the first and second surfaces of the carrier for electrically connecting the bumps to the electrically conductive segments; 상기 전기적으로 도전성이 있는 경로들 및 범프들을 통해 상기 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결된, 상기 범프들의 상부에 배치된 다이;A die disposed on top of the bumps, electrically connected to the electrically conductive segments via the electrically conductive paths and bumps; 상기 다이의 상부 및 상기 캐리어의 제1면의 적어도 일부분에 제공된 라미네이트; 및A laminate provided on top of the die and at least a portion of the first side of the carrier; And 상기 라미네이트 및 상기 캐리어의 제1면의 다른 부분을 덮는 밀봉층을 포함하고,A sealing layer covering the laminate and another portion of the first side of the carrier, 상기 방법은,The method, 클리어된 영역을 제공하기 위하여 상기 다이의 상부에서 상기 라미네이트의 일부를 제거하는 단계; 및Removing a portion of the laminate on top of the die to provide a cleared area; And 열 전도층을 통해 상기 캡슐화된 소자의 열 소산을 개선하기 위하여, 상기 클리어된 영역상에 열 전도층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.Providing a heat conducting layer on the cleared area to improve heat dissipation of the encapsulated device through a heat conducting layer. 제1항에 있어서, 상기 열 전도층은 금속층을 포함하는 것을 특징으로 하는 방법.The method of claim 1 wherein the heat conducting layer comprises a metal layer. 제2항에 있어서, 상기 캐리어의 제1면상의 밀봉층을 상기 캐리어의 제2면에 열적으로(thermally) 연결하는, 상기 캐리어를 관통하는 적어도 하나의 열 전도 경로를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.3. The method of claim 2, further comprising providing at least one heat conduction path through the carrier thermally connecting a sealing layer on the first face of the carrier to the second face of the carrier. Characterized in that the method. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 열 전도층은 추가 밀봉층을 포함하는 것을 특징으로 하는 방법.4. The method of any one of claims 1 to 3, wherein the heat conducting layer comprises an additional sealing layer. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 열 전도층은 상기 나머지 라미네이트 부분의 적어도 일부를 덮도록 상기 클리어된 영역 외부로 또한 확장되는 것을 특징으로 하는 방법.5. The method of claim 1, wherein the thermally conductive layer also extends outside the cleared region to cover at least a portion of the remaining laminate portion. 6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 다이는 하나 이상의 탄성파 소자들을 포함하는 것을 특징으로 하는 방법.6. The method of any one of the preceding claims, wherein the die comprises one or more acoustic wave elements. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 다이는 하나 이상의 박막 벌크 탄성파 공진기(FBAR) 소자들을 포함하는 것을 특징으로 하는 방법.6. The method of any of claims 1 to 5, wherein the die comprises one or more thin film bulk acoustic wave resonator (FBAR) elements. 제7항에 있어서, 상기 FBAR 소자들은 음향 미러 및 기판을 포함하고, 상기 방법은 상기 음향 미러와 상기 기판 사이에 열 전도 유전층을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.8. The method of claim 7, wherein the FBAR elements comprise an acoustic mirror and a substrate, and the method further comprises providing a thermally conductive dielectric layer between the acoustic mirror and the substrate. 제1면 및 대향하는 제2면을 구비하는 캐리어;A carrier having a first side and an opposing second side; 상기 캐리어의 제1면상에 배치된 복수의 전기적으로 도전성이 있는 범프들;A plurality of electrically conductive bumps disposed on the first surface of the carrier; 상기 캐리어의 제2면상에 배치된 복수의 전기적으로 도전성이 있는 세그먼트들;A plurality of electrically conductive segments disposed on the second surface of the carrier; 상기 범프들을 상기 제2면상의 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하기 위하여, 상기 캐리어의 제1면 및 제2면 사이에 제공된, 복수의 전기적으로 도전성이 있는 경로들;A plurality of electrically conductive paths provided between the first and second surfaces of the carrier for electrically connecting the bumps to electrically conductive segments on the second surface; 제1면 및 제2면을 구비하는 다이로서, 상기 다이는 상기 범프들의 상부에 배치되고, 상기 전기적으로 도전성이 있는 경로들 및 범프들을 통해 상기 다이의 제1면을 상기 캐리어의 제2면상의 전기적으로 도전성이 있는 세그먼트들에 전기적으로 연결하며, 상기 다이의 제2면은 내부 영역 및 상기 내부 영역을 둘러싸는 외부 영역을 구비하는 다이;A die having a first side and a second side, the die being disposed on top of the bumps and passing the first side of the die on the second side of the carrier through the electrically conductive paths and bumps; A die electrically connected to electrically conductive segments, the second side of the die having an inner region and an outer region surrounding the inner region; 상기 다이의 제2면의 외부 영역 및 상기 캐리어의 제1면의 적어도 일부분에 적어도 제공되는 라미네이트; 및A laminate provided at least in an outer region of the second side of the die and at least a portion of the first side of the carrier; And 상기 라미네이트, 상기 다이의 제2면의 내부 영역 및 상기 캐리어의 제1면의 다른 부분을 덮는 밀봉층으로서, 열 전도층을 포함하는 밀봉층을 포함하는 것을 특징으로 하는 캡슐화된 전자 소자.An encapsulation layer covering the laminate, an inner region of the second side of the die and another portion of the first side of the carrier, the encapsulation layer comprising a heat conducting layer. 제9항에 있어서, 상기 다이의 제2면의 내부 영역을 덮는 상기 밀봉층은 상기 라미네이트를 덮는 밀봉층보다 더 두꺼운 것을 특징으로 하는 캡슐화된 전자 소자.10. The encapsulated electronic device of claim 9, wherein the sealing layer covering the inner region of the second side of the die is thicker than the sealing layer covering the laminate. 제9항에 있어서, 상기 라미네이트는 상기 다이의 제2면과 상기 밀봉층 사이의 내부 영역에 또한 제공되고, 상기 내부 영역상에 제공된 라미네이트는 상기 제2면의 외부 영역을 덮는 라미네이트보다 더 얇은 것을 특징으로 하는 캡슐화된 전자 소자.10. The method of claim 9, wherein the laminate is further provided in an interior region between the second side of the die and the sealing layer, wherein the laminate provided on the interior region is thinner than a laminate covering the exterior region of the second surface. An encapsulated electronic device. 제9항에 있어서, 상기 열 전도층은 금속층을 포함하는 것을 특징으로 하는 캡슐화된 전자 소자.10. The encapsulated electronic device of claim 9, wherein the heat conducting layer comprises a metal layer. 제9항에 있어서, 상기 캐리어의 제1면상의 밀봉층을 상기 캐리어의 제2면에 열적으로(thermally) 전도하는, 상기 캐리어를 관통하는 적어도 하나의 열 전도 경로를 더 포함하는 것을 특징으로 하는 전자 소자.10. The method of claim 9, further comprising at least one heat conduction path through the carrier thermally conducting a sealing layer on the first face of the carrier to the second face of the carrier. Electronic devices. 제9항에 있어서, 상기 다이는 하나 이상의 탄성파 요소들을 포함하는 것을 특징으로 하는 전자 소자.The electronic device of claim 9 wherein the die comprises one or more acoustic wave elements. 제9항에 있어서, 상기 다이는 하나 이상의 FBAR 소자들을 포함하는 것을 특징으로 하는 전자 소자.10. The electronic device of claim 9, wherein the die comprises one or more FBAR devices. 제15항에 있어서, 상기 FBAR 소자들은 음향파 미러 및 기판을 포함하고, 열 전도 유전층이 상기 음향파 미러와 상기 기판 사이에 배치되는 것을 특징으로 하는 전자 소자.16. The electronic device of claim 15, wherein the FBAR elements comprise an acoustic wave mirror and a substrate, and a thermally conductive dielectric layer is disposed between the acoustic wave mirror and the substrate. 제16항에 있어서, 상기 열 전도 유전층은 질화 알루미늄 층을 포함하는 것을 특징으로 하는 전자 소자.17. The electronic device of claim 16, wherein the thermally conductive dielectric layer comprises an aluminum nitride layer.
KR1020067015444A 2004-01-30 2004-10-15 Method for Improving Heat Dissipation in Encapsulated Electronic Elements Expired - Fee Related KR100825108B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/769,460 US6992400B2 (en) 2004-01-30 2004-01-30 Encapsulated electronics device with improved heat dissipation
US10/769,460 2004-01-30

Publications (3)

Publication Number Publication Date
KR20070000459A true KR20070000459A (en) 2007-01-02
KR20060136429A KR20060136429A (en) 2007-01-02
KR100825108B1 KR100825108B1 (en) 2008-04-25

Family

ID=34808137

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067015444A Expired - Fee Related KR100825108B1 (en) 2004-01-30 2004-10-15 Method for Improving Heat Dissipation in Encapsulated Electronic Elements

Country Status (6)

Country Link
US (1) US6992400B2 (en)
EP (1) EP1766679B1 (en)
JP (1) JP2007535230A (en)
KR (1) KR100825108B1 (en)
CN (1) CN101421920B (en)
WO (1) WO2005081618A2 (en)

Families Citing this family (104)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004031397A1 (en) * 2004-06-29 2006-01-26 Epcos Ag duplexer
DE102004035812A1 (en) * 2004-07-23 2006-03-16 Epcos Ag Resonant bulk acoustic wave resonator
DE102004037818B4 (en) * 2004-08-04 2022-02-17 Snaptrack, Inc. Filter arrangement with two bulk acoustic wave resonators
JP2007129391A (en) * 2005-11-02 2007-05-24 Matsushita Electric Ind Co Ltd Acoustic resonator and filter
JP4835238B2 (en) * 2006-04-06 2011-12-14 ソニー株式会社 RESONATOR, RESONATOR MANUFACTURING METHOD, AND COMMUNICATION DEVICE
DE102006035874B3 (en) * 2006-08-01 2008-02-07 Epcos Ag High frequency filter, has series resonators operated with acoustic volume waves and parallel resonators, which exhibit acoustically active region and transition region, respectively
DE102007020656B4 (en) 2007-04-30 2009-05-07 Infineon Technologies Ag Semiconductor chip workpiece, semiconductor device, and method of manufacturing a semiconductor chip workpiece
US7687895B2 (en) * 2007-04-30 2010-03-30 Infineon Technologies Ag Workpiece with semiconductor chips and molding, semiconductor device and method for producing a workpiece with semiconductors chips
JP5265163B2 (en) * 2007-09-27 2013-08-14 富士フイルム株式会社 Piezoelectric device and liquid discharge head
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
DE102008003820B4 (en) * 2008-01-10 2013-01-17 Epcos Ag front-end circuit
US8350367B2 (en) * 2008-02-05 2013-01-08 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8022511B2 (en) 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US7989928B2 (en) * 2008-02-05 2011-08-02 Advanced Semiconductor Engineering Inc. Semiconductor device packages with electromagnetic interference shielding
US8212339B2 (en) * 2008-02-05 2012-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
EP2094028B8 (en) * 2008-02-22 2017-03-29 TDK Corporation Miniature microphone assembly with solder sealing ring
DE102008029378B4 (en) * 2008-06-20 2010-04-15 Siemens Aktiengesellschaft Arrangement of a piezoacoustic resonator on an acoustic mirror of a substrate, method for producing the arrangement and use of the arrangement
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US20100110656A1 (en) 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8110902B2 (en) * 2009-02-19 2012-02-07 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8212340B2 (en) 2009-07-13 2012-07-03 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
US8368185B2 (en) * 2009-11-19 2013-02-05 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8030750B2 (en) * 2009-11-19 2011-10-04 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8378466B2 (en) * 2009-11-19 2013-02-19 Advanced Semiconductor Engineering, Inc. Wafer-level semiconductor device packages with electromagnetic interference shielding
TWI497679B (en) * 2009-11-27 2015-08-21 日月光半導體製造股份有限公司 Semiconductor package and method of manufacturing same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
TWI411075B (en) 2010-03-22 2013-10-01 日月光半導體製造股份有限公司 Semiconductor package and method of manufacturing same
TWI540698B (en) 2010-08-02 2016-07-01 日月光半導體製造股份有限公司 Semiconductor package and method of manufacturing same
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
DE102010055649B4 (en) * 2010-12-22 2015-07-16 Epcos Ag Duplexer and method of making a duplexer
JP2012182395A (en) * 2011-03-02 2012-09-20 Taiyo Yuden Co Ltd Electronic device
CN103444080B (en) * 2011-04-01 2016-07-27 瑞萨电子株式会社 Semiconductor device, manufacturing method thereof, and portable telephone
JP5743251B2 (en) * 2011-05-06 2015-07-01 ▲華▼▲為▼▲終▼端有限公司 Composite materials and electronic devices
JP6119950B2 (en) * 2011-12-02 2017-04-26 ナガセケムテックス株式会社 Hollow structure electronic components
US8704341B2 (en) 2012-05-15 2014-04-22 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal dissipation structures and EMI shielding
US8653634B2 (en) 2012-06-11 2014-02-18 Advanced Semiconductor Engineering, Inc. EMI-shielded semiconductor devices and methods of making
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
JP5576542B1 (en) * 2013-08-09 2014-08-20 太陽誘電株式会社 Circuit module and method for manufacturing circuit module
CN103928409B (en) * 2014-03-17 2017-01-04 江苏省宜兴电子器件总厂 A kind of integrated circuit back-off weldering air-tight packaging structure
EP2996143B1 (en) 2014-09-12 2018-12-26 Qorvo US, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9530709B2 (en) 2014-11-03 2016-12-27 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
DE102014117238B4 (en) * 2014-11-25 2017-11-02 Snaptrack, Inc. Self-heating BAW resonator, RF filter with BAW resonator, duplexer with RF filter and method of manufacture
WO2016088681A1 (en) * 2014-12-04 2016-06-09 株式会社村田製作所 Electronic component and method for manufacturing same
US9374059B1 (en) * 2015-01-06 2016-06-21 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Film bulk acoustic resonator filter
KR101730335B1 (en) * 2015-01-27 2017-04-27 주하이 어드밴스드 칩 캐리어스 앤드 일렉트로닉 서브스트레이트 솔루션즈 테크놀러지즈 컴퍼니 리미티드 Method for fabricating film bulk acoustic resonator filters
US10242957B2 (en) * 2015-02-27 2019-03-26 Qualcomm Incorporated Compartment shielding in flip-chip (FC) module
US9613831B2 (en) * 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
DE102015111307A1 (en) 2015-07-13 2017-01-19 Epcos Ag Component with improved heat dissipation
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
KR102117468B1 (en) 2015-09-11 2020-06-01 삼성전기주식회사 Acoustic wave resonator and filter including the same
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
US10079196B2 (en) 2016-07-18 2018-09-18 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10486965B2 (en) 2016-08-12 2019-11-26 Qorvo Us, Inc. Wafer-level package with enhanced performance
CN109844937B (en) 2016-08-12 2023-06-27 Qorvo美国公司 Wafer-level packaging with enhanced performance
JP7037544B2 (en) 2016-08-12 2022-03-16 コーボ ユーエス，インコーポレイティド Wafer level package with improved performance
CN106130469A (en) * 2016-08-31 2016-11-16 济南晶恒电子有限责任公司 Encapsulated member stagewise photovoltaic bypass diode (led) module
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
JP2018074051A (en) * 2016-11-01 2018-05-10 太陽誘電株式会社 Electronic component and manufacturing method thereof
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
JP6467689B2 (en) * 2017-03-13 2019-02-13 ナガセケムテックス株式会社 Hollow structure electronic components
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
DE102017129160B3 (en) * 2017-12-07 2019-01-31 RF360 Europe GmbH Electro-acoustic resonator component and method for its production
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US12165951B2 (en) 2018-07-02 2024-12-10 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
DE102018117870B4 (en) * 2018-07-24 2020-07-16 RF360 Europe GmbH Acoustic wave device
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
CN111181520B (en) * 2018-11-09 2023-03-24 恒劲科技股份有限公司 Surface acoustic wave filter packaging structure and manufacturing method thereof
CN111193488B (en) * 2018-11-14 2024-01-26 天津大学 Heat radiation structure, bulk acoustic wave resonator with heat radiation structure, filter and electronic equipment
CN111193486B (en) * 2018-11-14 2025-05-13 天津大学 Heat dissipation structure, bulk acoustic wave resonator with heat dissipation structure, filter and electronic device
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
CN111342807B (en) * 2018-12-18 2023-12-15 天津大学 Filters and electronic devices with increased via area
CN111342797B (en) * 2018-12-18 2025-10-17 天津大学 Piezoelectric filter and electronic device having the same
JP6757787B2 (en) * 2018-12-25 2020-09-23 ナガセケムテックス株式会社 Hollow structure electronic components
CN113632209A (en) 2019-01-23 2021-11-09 Qorvo美国公司 RF semiconductor device and method of manufacturing the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN111010110A (en) * 2019-03-12 2020-04-14 天津大学 Distance-considered thin-film-packaged MEMS device assembly and electronic equipment
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN111245385B (en) * 2019-12-04 2025-03-14 天津大学 Chip packaging module, packaging method and electronic device having the module
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
WO2022126016A2 (en) 2020-12-11 2022-06-16 Qorvo Us, Inc. Multi-level 3d stacked package and methods of forming the same
CN112865736B (en) * 2021-01-20 2023-08-15 广东省科学院半导体研究所 SAW filter chip packaging structure, preparation method thereof and electronic equipment
WO2022186857A1 (en) 2021-03-05 2022-09-09 Qorvo Us, Inc. Selective etching process for si-ge and doped epitaxial silicon

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990028493A (en) * 1995-06-30 1999-04-15 니시무로 타이죠 Electronic component and manufacturing method
DE19548046C2 (en) * 1995-12-21 1998-01-15 Siemens Matsushita Components Method for producing contacts of electrical components suitable for flip-chip assembly
WO1997045955A1 (en) * 1996-05-24 1997-12-04 Siemens Matsushita Components Gmbh & Co. Kg Electronic component, in particular a component using acoustical surface acoustic waves
US6081171A (en) * 1998-04-08 2000-06-27 Nokia Mobile Phones Limited Monolithic filters utilizing thin film bulk acoustic wave devices and minimum passive components for controlling the shape and width of a passband response
DE19822794C1 (en) * 1998-05-20 2000-03-09 Siemens Matsushita Components Multiple uses for electronic components, in particular surface acoustic wave components
JP2000156435A (en) * 1998-06-22 2000-06-06 Fujitsu Ltd Semiconductor device and manufacturing method thereof
FR2799883B1 (en) * 1999-10-15 2003-05-30 Thomson Csf METHOD OF ENCAPSULATING ELECTRONIC COMPONENTS
DE10016867A1 (en) * 2000-04-05 2001-10-18 Epcos Ag Component with labeling
US6509813B2 (en) * 2001-01-16 2003-01-21 Nokia Mobile Phones Ltd. Bulk acoustic wave resonator with a conductive mirror
DE10136743B4 (en) 2001-07-27 2013-02-14 Epcos Ag Method for the hermetic encapsulation of a component
CN100557967C (en) 2001-09-28 2009-11-04 埃普科斯股份有限公司 Method for encapsulating an electrical component and surface wave component encapsulated thereby
JP4173308B2 (en) * 2002-01-09 2008-10-29 アルプス電気株式会社 SAW filter

Also Published As

Publication number Publication date
US6992400B2 (en) 2006-01-31
WO2005081618A3 (en) 2009-04-09
JP2007535230A (en) 2007-11-29
EP1766679B1 (en) 2019-05-01
KR100825108B1 (en) 2008-04-25
EP1766679A4 (en) 2010-02-24
CN101421920A (en) 2009-04-29
CN101421920B (en) 2011-08-10
US20050167854A1 (en) 2005-08-04
WO2005081618A2 (en) 2005-09-09
EP1766679A2 (en) 2007-03-28

Similar Documents

Publication Publication Date Title
KR100825108B1 (en) Method for Improving Heat Dissipation in Encapsulated Electronic Elements
KR20060136429A (en) Method for improving heat dissipation in encapsulated electronic components
KR100486627B1 (en) Semiconductor package
US7307369B2 (en) Surface acoustic wave device, surface acoustic wave apparatus, and communications equipment
US7609129B2 (en) Surface acoustic wave device, surface acoustic wave apparatus, and communications equipment
CN114553170A (en) Transverse excitation film bulk acoustic resonator with low thermal impedance
US20070115079A1 (en) Piezoelectric filter
CN111262541B (en) Bulk acoustic wave resonator and its packaging method, filter, and electronic equipment
US12407326B2 (en) Stacked die transversely-excited film bulk acoustic resonator (XBAR) filters
KR100719123B1 (en) Muffie band filter module and its manufacturing method
JP4518877B2 (en) Surface acoustic wave device
KR20170031431A (en) Acoustic wave resonator and filter including the same
JP4454410B2 (en) Surface acoustic wave device, method of manufacturing the same, and communication device
JP4467403B2 (en) Surface acoustic wave element and communication apparatus
JP4458954B2 (en) Surface acoustic wave device, method of manufacturing the same, and communication device
KR102867529B1 (en) BAW package and method for manufacturing BAW package
KR102896615B1 (en) Acoustic wave filter package and method for manufacturing acoustic wave filter package
JP5111307B2 (en) Resonator, filter, duplexer, and method of manufacturing resonator
JP2006014099A (en) Surface acoustic wave device, method of manufacturing the same, and communication device
JP4514571B2 (en) Surface acoustic wave device, method of manufacturing the same, and communication device
JP2024179587A (en) Acoustic Wave Devices, Filters, Multiplexers, and Electronic Components
CN118176664A (en) Stacked-die Laterally Excited Film Bulk Acoustic Resonator (XBAR) Filters
JP2006014098A (en) Surface acoustic wave device, method of manufacturing the same, and communication device

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20120322

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20130419

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20130419

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301