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KR20060133547A - 멀티 칩 시스템 및 이 시스템을 테스트하는 방법 - Google Patents

멀티 칩 시스템 및 이 시스템을 테스트하는 방법 Download PDF

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KR20060133547A
KR20060133547A KR1020067014002A KR20067014002A KR20060133547A KR 20060133547 A KR20060133547 A KR 20060133547A KR 1020067014002 A KR1020067014002 A KR 1020067014002A KR 20067014002 A KR20067014002 A KR 20067014002A KR 20060133547 A KR20060133547 A KR 20060133547A
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jtag
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tdo
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세이크 부왈다
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

멀티-칩 패키지 내의 칩 간에는 테스 통신 경로가 제공된다. 외부적으로 액세스가능한 JTAG 입력 및 출력 핀은 멀티-칩 패키지 내의 제 1 칩에 제공되고, 이러한 제 1 칩은 이들 JTAG 핀 상에서 수신된 신호가 멀티-칩 패키지 내의 다른 칩으로 라우팅되도록 구성된다. 제 1 칩에 제공된 제어 신호는 각 칩으로의 JTAG 신호의 라우팅을 제어한다.

Description

멀티 칩 시스템 및 이 시스템을 테스트하는 방법{JTAG TEST ARCHITECTURE FOR MULTI-CHIP PACK}
본 발명은 전자 회로 및 테스팅에 관한 것으로, 특히 멀티-칩 패키지(MCP)의 JTAG 테스팅을 용이하게 하는 아키텍쳐에 관한 것이다.
IEEE 표준 1149.1의 표준 테스트 액세스 포트 및 경계 스캔 아키텍쳐는 생산 단계에서 디지털 풀 스캔(digital full scan) 및 경계 스캔 테스트를 통해 집적 회로의 작동에 대해 검증하는 기법을 지정한다. 이러한 표준은 또한 JTAG 표준으로 지칭되며, 그에 대응하는 테스트 절차는 JTAG 테스팅으로 지칭된다. 이러한 표준에 따르면, 경계 스캔 셀(BSC)은 집적 회로(IC)의 모든 기능 입/출력(I/O) 신호에 대해 삽입되고, 스캔 멀티플렉서는 IC의 플립-플롭에 삽입된다. 테스트 액세스 포트(TAP) 제어기는 세 개의 제어 입력(TDI, TMS, TCK)과 리셋 입력(TRST)을 수신하고, 출력(TDO)을 제공하도록 구성된다. TAP 제어기는 일련의 사전정의된 테스트 쉘(shell)에 따라 제어 입력을 수신하고 주어진 테스트 패턴을 입력 경계 스캔 셀 및 플립-플롭에 로딩하며, IC 내의 논리 장치를 활성화하여 출력 경계 스캔 셀 및 플립-플롭에서 결과 신호를 생성하여 이들 결과 신호를 출력한다. 이들 결과 신호는 주어진 테스트 패턴에 대응하는 사전결정된 무결함 출력 세트와 비교된다. 즉, 결과 신호가 사전결정된 무결함 출력과 매칭되지 않는 경우, IC는 결함이 있다.
전자 시스템이 복잡해짐에 따라, 주어진 기능을 수행하기 위해 다수의 집적 회로가 필요하게 된다. 이러한 복잡한 기능을 수행하는데 필요한 회로의 효율적인 패키징을 용이하게 하기 위해, 멀티-칩 패키지(MCP)가 개발되었는데, 이 MCP에서는, 단일 패키지가 다수의 집적 회로를 포함하도록 구성된다. MCP는 통상적으로 예를 들어 무선 통신을 위한 시스템 온 칩(System on Chip; SoC) 솔루션용으로 사용된다. 블루투스(BT) 무선 접속을 위한 MCP는 예를 들어 블루투스 기저대역 프로세싱을 다루는 주로 디지털식인 다이와, 디지털 제어 하에서 무선 주파수(RF) 변조 및 복조 기능을 다루는 주로 아날로그식인 다이를 포함할 수 있다.
IEEE 1149.1 표준을 준수하기 위해, 디지털 회로를 포함하는 멀티-칩 패키지 내의 각 칩은 이러한 표준에 따라 완전히 테스트가능해야 한다. 그러나, MCP에 대한 외부 액세스가능 핀의 개수가 제한되고, 부가적인 핀을 수용하기 위한 MCP 크기의 증가는 MCP의 전체 비용에 직접적인 영향을 준다. 앞서 설명한 블루투스 MCP의 예에서, MCP 내의 두 개의 칩 각각에 대해 다섯 개의 핀을 사용하는 것은 이 분야에서의 경쟁으로 인해 경제적으로 실행불가능하다.
본 발명의 목적은 멀티-칩 패키지 내에서 JTAG 테스팅을 용이하게 하는 아키텍쳐를 제공하는 것이다. 본 발명의 또 다른 목적은 멀티-칩 패키지 내에서 JTAG 테스팅을 용이하게 하면서 이 멀티-칩 패키지에 대해 필요한 외부 액세스가능 핀의 개수를 최소화하는 아키텍처를 제공하는 것이다.
이들 목적 및 그 밖의 목적은 멀티-칩 패키지 내의 칩 사이의 테스트 통신 경로를 제공함으로써 달성된다. 외부 액세스 가능 JTAG 입력 및 출력 핀은 멀티-칩 패키지 내의 제 1 칩에 제공되고, 이러한 제 1 칩은 이들 JTAG 핀 상에서 수신된 신호가 멀티 칩 패키지 내의 다른 칩으로 라우팅될 수 있도록 구성된다.
이하에서는 도면을 참조하여 본 발명의 예시적인 실시예를 설명할 것이며, 이들 실시예에서 위에서 언급한 특징과 장점, 및 그 밖의 특징 및 장점이 설명될 것이다.
도면은 예시적일 뿐이며 본 발명의 범주를 제한하지는 않는다.
도 1은 본 발명에 따라 멀티-칩 패키지 내의 다수의 집적 회로에 대한 JTAG 테스팅을 위한 테스트 아키텍쳐를 도시하는 도면.
도 1은 본 발명에 따른, 멀티-칩 패키지 내의 두 개의 집적 회로(100,200)에 대한 JTAG 테스팅의 테스트 아키텍쳐에 대한 예시적인 블록도이다. 당업자라면 본 발명의 개념을 이해하는데 필요한 구성요소만이 예시되어 있고, 집적 회 로(100,200)는 다수의 다른 회로 및 시스템을 포함할 것이며, 다수의 다른 상호접속부(201)가 전형적으로 이들 집적 회로 사이에 존재할 것이라는 것을 이해할 것이다.
종래의 5개의 JTAG 입력 및 출력 핀(TMS, TDI, TCK, TRST, TDO)은 제 1 집적 회로(IC)(100) 내의 테스트 액세스 포트(TAP1)(110)에 동작가능하게 결합되어 있는 것으로 도시되어 있다. TAP1(110)은 종래의 테스트 액세스 포트 제어기에 대응하는데, 이 제어기는 테스트 동안 IC(100)를 제어하고 테스트 패턴을 IC(100)의 내부 장치에 로딩하며, IC(100) 밖으로 결과 신호를 언로딩하여, 사전결정된 무결함 출력 신호와 비교하도록 구성된다. 도 1에는 JTAG 테스팅 동안 IC(200) 내의 TAP1(100)과 IC(200) 내의 TAP2(210)에 의해 제어 및 스캐닝되는 종래의 입력(172) 및 출력(171) 경계 스캔 셀이 도시되어 있다. TAP1(110)이 테스팅 동안 로딩하도록 구성되는 IC(100)의 다른 장치 중 하나는 레지스터 Test_D2(140)이며, 이는 JTAT 입력 및 출력 핀으로부터 제 2 IC(200)로의 신호 라우팅을 제어하도록 구성된 레지스터이다.
IC(100) 내의 레지스터 Test_D2(140)는 IC(200)로 라우팅되는 세 개의 입력 세트 중 하나를 선택하는 멀티플렉서(150)를 제어한다. 제 1 테스트 모드에서, 세 개의 일반적인 입/출력(I/O) 신호(102)가 멀티플렉서(150)를 통해 제 2 IC(200)의 제어 로직(220)에 결합된다. 이들 일반적인 I/O 신호(102)를 통해 전송된 명령에 기초하여, 제어 로직(220)은 Tenab 레지스터(230)를 통해 IC(200)의 테스트 액세스 포트(TAP2)(210)를 인에이블링한다. TAP2(210)이 인에이블링된 경우, IC(100)의 TAP1(110)는 제 2 테스트 모드에서 Test_D2 레지스터(140)를 배치하고 그에 따라 멀티플렉서(150)를 배치하게 되는데, JATG 입력 핀(TMS, TCK, TDI)으로부터의 신호는 IC(200)의 TAP2(210)에 결합된다. 그 후, JTAG 제어 입력(TMS, TCK, TDI)은, TAP2(210)가 JTAG 입력 핀(TMS, TCK, TDI)에 직접 연결된 것처럼 IC(100)를 경유하여 IC(200)의 TAP2(210)에 결합되고, IC(200)의 테스팅은 JTAG 표준에 따라 수행될 수 있다.
IC(200)의 출력 신호(sig0)는 mux(240)에서 테스트 출력 신호(tdo)와 멀티플렉싱된다. IC(200)가 JTAG 테스팅에 대해 인에이블링된 경우, 테스트 출력 신호(tdo)는 mux(240)를 통해 IC(100)에 결합되고, TAP1(110)는 이러한 출력 신호(tdo)를 IC(100)로부터의 JTAG 출력 핀(TDO)에 결합하도록 구성된다.
JTAG 리셋 핀(TRST)은 IC(100)를 통해 IC(200)에 연속적으로 결합되고, IC(200) 내의 Tenab 레지스터(230)를 리셋함으로써 IC(200)의 테스팅을 디스에이블링하도록 구성된다. IC(100)로부터 IC(200)로 JTAG 신호를 상기와 같이 결합하게 되면 멀티-칩 패키지에 대한 임의의 부가적인 외부 액세스가능 핀을 필요로 하지 않으면서 IC(200)의 완벽한 JTAG-부합 테스팅이 가능해진다는 것을 주지해야 한다. 또한 이러한 아키텍쳐를 통해, 단지 상이한 테스트 모드 인에이블링 명령 시퀀스를 제공하여 필요로 하는 부가적인 칩 각각을 인에이블링함으로써 멀티-칩 패키지에 대한 하나의 외부 액세스가능 JTAG 핀 세트에 의해 둘 이상의 칩이 제어가능해진다.
JTAG 리셋은 또한 멀티플렉서(150)를 디폴트 상태로 만드는 Test_D2 레지스 터(140)의 리셋을 수행하는데, 선택에 따라, IC(100)로부터의 내부 신호(103)는 IC(100)에 결합된다. 이러한 식으로, 멀티플렉서(150)로부터 IC(100) 및 IC(200)를 결합하는 세 개의 라인은 오직 테스트 목적으로만 전용되지는 않는다. 즉, IC(100) 및 IC(200)가 테스트 모드에 있는 경우, 기능 신호가 이들 세 개의 라인을 통해 통신될 수 있다. 유사한 방식으로, 테스트 모드 인에이블링 시퀀스를 제공하는데 사용되는 세 개의 일반적인 I/O 신호(102)는 일반적으로 통상의 동작 동안 다른 기능을 갖는 임의의 세 개의 입력 핀일 수 있다. 이러한 실시예에서, Tenab 레지스터(230)를 설정하는 일반적인 I/O 신호(102)로부터의 명령 시퀀스는 입력 신호(103) 및 선택된 I/O 신호(102)가 통상의 동작 동안 생성할 수 없는 시퀀스로서 정의될 수 있다. 이러한 고유한 테스트 모드 인에이블링 시퀀스의 사용은 테스트 모드를 인에이블링 또는 사전 인에비블링하는 다른 기법과 마찬가지로 당업계에서는 일반적으로 알려져 있다.
세 개의 라인 중 하나가 IC(100, 200) 각각에서 쌍방향 포트(160,260)를 포함하는 것으로 도시되어 있어, IC(200)에서 IC(100)로 또한 IC(100)에서 IC(200)로의 통신용으로 사용될 수 있다는 것으로 도시되어 있다. 모든 JTAG 입력 및 출력 라인은 쌍방향 동작용으로 유사하게 구성될 수 있다.
앞서 설명한 내용은 단지 본 발명의 원리를 설명할 뿐이다. 따라서, 당업자라면, 본 명세서에서 분명하게 설명되고 도시되어 있지 않지만, 본 발명의 원리를 구현하며 따라서 본 발명의 사상 및 범주 내에 속하는 다양한 구조물을 고안할 수 있을 것이다. 예를 들어, IC(100) 및 IC(200) 간의 기능적 인터페이스가 프로세서 에 의해 제어되는 경우, 이 프로세서는 IC(200)를 JTAG 테스트 모드로 두도록 구성되어, 공통 I/O 신호(102)를 통해 테스트 모드 인에이블링 시퀀스가 필요 없게 된다. 유사한 방식으로, 이 프로세서 인터페이스는 IC(100)의 JTAG 핀으로부터 IC(200)의 TAP2로 신호를 통신하도록 구성될 수 있다. 이들 및 다른 시스템 구성 및 최적화 특징은 당업자에게는 본 개시물을 통해 분명해질 것이며, 후속하는 청구항의 범주 내에 포함된다.

Claims (20)

  1. 멀티-칩 시스템에 있어서,
    외부적으로 액세스가능한 테스트 핀(TMS,TCK,TDI,TDO,TRST)에 결합된 제 1 집적 회로(100)와,
    상기 제 1 집적 회로(100)에 결합된 제 2 집적 회로(200)를 포함하되,
    상기 제 1 집적 회로(100)는 상기 테스트 핀(TMS,TCK,TDI,TDO,TRST)으로부터 상기 제 2 집적 회로(200)로 테스트 신호를 통신하도록 상기 제 2 집적 회로(200)에 통신 경로를 제공하도록 구성되는
    멀티-칩 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 집적 회로(100) 및 상기 제 2 집적 회로(200)를 포함하도록 구성된 멀티-칩 패키지를 더 포함하는 멀티-칩 시스템.
  3. 제 1 항에 있어서,
    상기 통신 경로는,
    상기 시스템이 테스트 모드에 있는 경우 상기 테스트 신호 중 적어도 하나 를, 상기 시스템이 동작 모드에 있는 경우 다른 신호(103)를 통신하도록 구성된 멀티플렉서(150)를 포함하는
    멀티-칩 시스템.
  4. 제 3 항에 있어서,
    상기 멀티플렉서(150)는 상기 제 2 집적 회로(200)를 인에이블링하여 상기 테스트 신호를 수신하도록 구성되는 명령 시퀀스(102)를 통신하도록 더 구성되는 멀티-칩 시스템.
  5. 제 1 항에 있어서,
    상기 테스트 핀(TMS,TCK,TDI,TDO,TRST)은 JTAG 테스트 핀(TMS,TCK,TDI,TDO,TRST)에 대응하는 멀티-칩 시스템.
  6. 제 1 항에 있어서,
    상기 제 1 집적 회로(100)는 제 1 JTAG 테스트 액세스 포트(110)를 포함하고,
    상기 제 2 집적 회로(200)는 제 2 JTAG 테스트 액세스 포트(210)를 포함하 며,
    상기 테스트 핀(TMS,TCK,TDI,TDO,TRST)은 상기 제 1 JTAG 테스트 액세스 포트(110)에 결합된 JTAG 테스트 핀(TMS,TCK,TDI,TDO,TRST)에 대응하며,
    상기 통신 경로는 상기 JTAG 테스트 핀(TMS,TCK,TDI,TDO,TRST) 상의 상기 테스트 신호를 상기 제 2 JTAG 테스트 액세스 포트(210)에 결합하는
    멀티-칩 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 집적 회로(100)는 프로세서를 포함하고,
    상기 통신 경로는 상기 프로세서와 상기 제 2 집적 회로(200) 간의 인터페이스에 대응하는 멀티-칩 시스템.
  8. 제 1 항에 있어서,
    상기 통신 경로는 상기 제 1 집적 회로(100)와 상기 제 2 집적 회로(200) 사이에 적어도 하나의 쌍방향 경로(160,260)를 포함하는 멀티-칩 시스템.
  9. 제 1 항에 있어서,
    상기 제 2 집적 회로(200)는,
    상기 제 1 집적 회로(100)로부터 통신된 명령 시퀀스를 디코딩하고,
    상기 명령 시퀀스에 기초하여, 상기 제 2 집적 회로(200)를, 상기 테스트 신호를 수신하는 테스트 모드로 두는 제어 로직(220)을 포함하는
    멀티-칩 시스템.
  10. 제 1 항에 있어서,
    상기 제 2 집적 회로(200)는 스캔 테스트 셀을 포함하고,
    상기 테스트 신호는 상기 스캔 테스트 셀에 테스트 패턴을 적용하고 그 결과적인 스캔 테스트 출력 신호를 상기 테스트 핀(TMS,TCK,TDI,TDO,TRST)의 적어도 하나(TDO)에 제공하도록 구성되는
    멀티-칩 시스템.
  11. 제 1 항에 있어서,
    상기 제 2 집적 회로(200)는 경계 스캔 셀(171,172)을 포함하고,
    상기 테스트 신호는 상기 경계 테스트 셀(171,172)에 테스트 패턴을 적용하고 그 결과적인 경계 테스트 출력 신호를 상기 테스트 핀(TMS,TCK,TDI,TDO,TRST)의 적어도 하나(TDO)에 제공하도록 구성되는
    멀티-칩 시스템.
  12. 멀티-칩 시스템을 테스트하는 방법에 있어서,
    제 1 집적 회로(100)를 제 1 테스트 모드로 두는 단계와,
    제 2 집적 회로(200)를 제 2 테스트 모드로 두는 단계와,
    외부적으로 액세스가능한 테스트 핀(TMS,TCK,TDI,TDO,TRST)을 통해 상기 제 1 집적 회로(100)에 테스트 신호를 통신하는 단계와,
    상기 제 1 집적 회로(100)에서 상기 제 2 집적 회로(200)로 상기 테스트 신호를 통신하는 단계를 포함하는
    멀티-칩 시스템 테스트 방법.
  13. 제 12 항에 있어서,
    상기 제 2 집적 회로(200)를 상기 제 2 테스트 모드로 두는 단계는 상기 제 1 집적 회로(100)로부터 상기 제 2 집적 회로(200)로 테스트 모드 인에이블링 명령 시퀀스를 통신하는 단계를 포함하는 멀티-칩 시스템 테스트 방법.
  14. 제 13 항에 있어서,
    상기 제 2 집적 회로를 상기 제 2 테스트 모드로 두는 단계는 상기 제 1 집적 회로로부터 상기 제 2 집적 회로로 테스트 모드 인에이블링 명령 시퀀스를 라우팅하도록 상기 멀티플렉서를 인에이블링하는 단계를 포함하는 멀티-칩 시스템 테스트 방법.
  15. 제 12 항에 있어서,
    상기 제 1 집적 회로(100)로부터 상기 테스트 신호를 통신하는 단계는 상기 제 1 집적 회로(100) 내의 멀티플렉서(150)를 인에이블링하여 상기 외부적으로 액세스가능한 테스트 핀(TMS,TCK,TDI,TDO,TRST)으로부터의 상기 테스트 신호 중 적어도 하나를 상기 제 2 집적 회로(200)에 라우팅하는 단계를 포함하는 멀티-칩 시스템 테스트 방법.
  16. 제 15 항에 있어서,
    상기 테스트 모드 인에이블링 명령 시퀀스는 상기 제 1 집적 회로에 결합된 외부적으로 액세스가능한 다른 핀으로부터 제공되는 멀티-칩 시스템 테스트 방법.
  17. 제 15 항에 있어서,
    상기 제 1 집적 회로 및 상기 제 2 집적 회로를 동작 모드로 두는 단계와,
    상기 제 2 집적 회로로 다른 신호를 라우팅하도록 상기 멀티플렉서를 인에이블링하는 단계를 더 포함하는
    멀티-칩 시스템 테스트 방법.
  18. 제 12 항에 있어서,
    상기 테스트 핀은 JTAG 테스트 핀에 대응하는 멀티-칩 시스템 테스트 방법.
  19. 제 18 항에 있어서,
    상기 JTAG 테스트 핀 중 적어도 하나로부터 상기 제 2 집적 회로 내의 스캔 테스트 셀로 테스트 패턴을 적용하는 단계와,
    결과적인 테스트 출력 신호를 상기 제 2 집적 회로로부터 상기 JTAG 테스트 핀의 적어도 하나의 다른 핀으로 제공하는 단계를 더 포함하는
    멀티-칩 시스템 테스트 방법.
  20. 제 18 항에 있어서,
    상기 JTAG 테스트 핀 중 적어도 하나로부터 상기 제 2 집적 회로 내의 경계 테스트 셀로 테스트 패턴을 적용하는 단계와,
    결과적인 테스트 출력 신호를 상기 제 2 집적 회로로부터 상기 JTAG 테스트 핀의 적어도 하나의 다른 핀으로 제공하는 단계를 더 포함하는
    멀티-칩 시스템 테스트 방법.
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