KR20060096547A

KR20060096547A - Formation method of flash memory device

Info

Publication number: KR20060096547A
Application number: KR1020050017156A
Authority: KR
Inventors: 손현수
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2006-09-13

Abstract

본 발명은 플래쉬 메모리 소자의 형성방법에 관한 것으로, 유전율이 낮은 산화막을 사용하여 스페이서를 형성함으로써, 셀간 디스터번스(disturbance)와 스트레스를 감소 시킨다. 그리고 스트레스에 의한 소자의 열화를 해결하기 위해 베리어(barrier) 역할을 할 수 있는 베리어 질화막을 게이트와 산화막 사이에 얇게 증착하고, 소오스/드레인 형성을 위한 임플란트 공정 이후 상기 스페이서를 완전히 제거함으로써 소오스 콘택 면적을 넓혀 소자의 특성을 향상시킨다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a flash memory device, and forms a spacer using an oxide film having a low dielectric constant, thereby reducing intercell disturbance and stress. In order to solve the deterioration of the device caused by stress, a barrier nitride layer, which can act as a barrier, is deposited thinly between the gate and the oxide layer, and the source contact area is completely removed after the implant process for source / drain formation. This improves the device characteristics.

스페이서 산화막, 산화막, 베리어 질화막 Spacer oxide film, oxide film, barrier nitride film

Description

Method of forming a flash memory device

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 형성방법을 설명하기 위해 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a flash memory device according to an embodiment of the present invention.

도 2는 시간에 따른 ER(Etch Rate)의 변화를 나타낸 그래프이다.2 is a graph showing a change in etching rate (ER) with time.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 제1폴리실리콘막 106 : 유전체막104: first polysilicon film 106: dielectric film

108 : 제2폴리실리콘막 110 : 텅스텐 실리사이드막108: second polysilicon film 110: tungsten silicide film

112 : 게이트 114 : 베리어 질화막112: gate 114: barrier nitride film

116 : 산화막 118 : 스페이서 산화막116: oxide film 118: spacer oxide film

본 발명은 플래쉬 메모리 소자의 형성방법에 관한 것으로, 셀(Cell)간 디스 터번스(disturbance)와 스트레스를 감소시킬 수 있고, 소오스 콘택 마진을 확보하여 칩 사이즈를 줄일 수 있는 플래쉬 메모리 소자의 형성방법에 관한 것이다.The present invention relates to a method of forming a flash memory device, and to reduce the disparity and stress between cells, and to secure a chip contact margin by securing a source contact margin. It is about.

종래 기술에 따른 플래쉬 메모리 소자의 형성방법은 반도체 기판 상부에 터널 산화막, 플로팅 게이트, 층간 유전막, 컨트롤 게이트가 적층된 구조의 게이트를 형성하고, HVN(High Voltage NMOS Transistor) LDD 주입 공정을 진행한 후 버퍼 산화막과 질화막을 증착한다. In the method of forming a flash memory device according to the related art, a gate having a structure in which a tunnel oxide layer, a floating gate, an interlayer dielectric layer, and a control gate are stacked is formed on a semiconductor substrate, and a HVN (High Voltage NMOS Transistor) LDD implantation process is performed. A buffer oxide film and a nitride film are deposited.

이어서, 질화막을 식각하여 게이트 측벽에 스페이서를 형성한 후 N+ 소오스/드레인 이온 주입을 통해 HVN Tr을 형성한다.Subsequently, the nitride layer is etched to form spacers on the sidewalls of the gate, and then HVN Tr is formed through N + source / drain ion implantation.

이어서, 반도체 기판 전면에 SAC 버퍼 산화막, SAC 질화막과 층간절연막을 증착한 후, 식각하여 소오스 콘택을 형성한다.Subsequently, a SAC buffer oxide film, a SAC nitride film, and an interlayer insulating film are deposited on the entire surface of the semiconductor substrate, and then etched to form a source contact.

따라서, 종래 기술에 따라 플래쉬 메모리 소자를 형성하게 되면 큰 유전율을 가지는 게이트 스페이서 질화막이 셀 사이에 위치하게 되어 플래쉬 메모리 구동시 디스터번스가 나빠지게 되며, 게이트 스페이서 질화막에 의한 스트레스 발생으로 소자의 신뢰성이 열화되게 된다. 또한, 게이트 측벽에 스페이서가 남아 있는 상태에서 SAC 버퍼 산화막과 SAC 질화막을 추가로 형성함으로 소오스 콘택 면적이 줄어들게 되고, 이로 인하여 소오스 콘택 저항이 증가하여 소자의 특성을 저하시킨다.Therefore, when the flash memory device is formed according to the related art, the gate spacer nitride film having a large dielectric constant is positioned between the cells, so that the disturbance is deteriorated when the flash memory is driven, and the reliability of the device is deteriorated due to the stress generated by the gate spacer nitride film. Will be. In addition, the SAC buffer oxide film and the SAC nitride film are additionally formed while spacers remain on the sidewalls of the gate, thereby reducing the source contact area, thereby increasing the source contact resistance, thereby degrading device characteristics.

상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 셀간 디스터번스와 스트레스를 감소시키며, 소오스 콘택 면적을 넓혀 소자의 특성을 향상시키는데 있다.An object of the present invention devised to solve the above problems is to reduce inter-cell disturbance and stress, and to broaden the source contact area to improve device characteristics.

본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 형성방법은, 반도체 기판상에 다수의 게이트들을 형성하는 단계와, 상기 게이트들을 포함한 반도체 기판 전표면상에 베리어 질화막과 산화막을 형성하는 단계와, 상기 산화막을 식각하여 상기 게이트 측벽에 스페이서 산화막을 형성하는 단계와, 반도체 기판 전면에 소오스/드레인 이온 주입 공정을 실시하는 단계와, 상기 스페이서 산화막을 완전히 제거하는 단계를 포함하는 플래쉬 메모리 소자의 형성방법을 제공한다.A method of forming a flash memory device according to an embodiment of the present invention may include forming a plurality of gates on a semiconductor substrate, forming a barrier nitride film and an oxide film on an entire surface of the semiconductor substrate including the gates, and forming the oxide film. Forming a spacer oxide film on the sidewalls of the gate by etching the oxide, performing a source / drain ion implantation process on the entire surface of the semiconductor substrate, and completely removing the spacer oxide film. do.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.1A to 1D are cross-sectional views of devices sequentially illustrated to explain a method of forming a flash memory device according to an embodiment of the present invention.

도 1a에 도시된 바와 같이, 반도체 기판(100)상에 터널 산화막(102), 제1폴리실리콘막(104), 유전체막(106), 제2폴리실리콘막(108)및 텅스텐 실리사이드막(110)을 순차적으로 형성한 후, 반도체 기판(100) 상부에 하드 마스크(미도시)를 형성한다. 사진 식각 공정으로 상기 하드 마스크를 패터닝하고, 패터닝된 하드 마스크를 이용하여 텅스텐 실리사이드막(110), 제2폴리실리콘막(108), 유전체막(106) 및 제1폴리실리콘막(104)을 순차적으로 식각하여 셀(Cell) 영역 및 주변(Peri) 영역에 다수의 게이트(112)를 형성한다. 게이트(112) 형성 후 HVN DDD 주입과 HVN LDD 주입 공정을 한다. As shown in FIG. 1A, a tunnel oxide film 102, a first polysilicon film 104, a dielectric film 106, a second polysilicon film 108, and a tungsten silicide film 110 are formed on a semiconductor substrate 100. ) Is formed sequentially, and then a hard mask (not shown) is formed on the semiconductor substrate 100. The hard mask is patterned by a photolithography process, and the tungsten silicide layer 110, the second polysilicon layer 108, the dielectric layer 106, and the first polysilicon layer 104 are sequentially formed using the patterned hard mask. Etching to form a plurality of gates 112 in the cell region and the peripheral region. After the gate 112 is formed, HVN DDD implantation and HVN LDD implantation processes are performed.

이어서, 게이트(112)를 포함한 반도체 기판(100) 전표면상에 베리어(Barrier) 질화막(114)을 형성한 후 LP-TEOS 산화막(116)을 형성한다. 이때, 베리어 질화막(114)을 두껍게 형성하면 스트레스가 커지고, 베리어 질화막(114)을 사용하지 않으면 습식 식각시 셀에 데미지(damage)가 발생하기 때문에 베리어 질화막(114)을 얇게 형성하여 스트레스를 최소화 시키고, 습식 식각시 셀을 보호 한다.Subsequently, a barrier nitride film 114 is formed on the entire surface of the semiconductor substrate 100 including the gate 112, and then an LP-TEOS oxide film 116 is formed. In this case, when the barrier nitride film 114 is thickly formed, the stress increases, and when the barrier nitride film 114 is not used, damage occurs in the cell during wet etching, thereby minimizing the stress by forming the barrier nitride film 114 thin. , Protect the cell during wet etching.

도 1b에 도시된 바와 같이, 산화막(116)을 게이트(112) 측벽과 반도체 기판(100) 상에만 남도록 스페이서 식각을 한다. 스페이서 식각 후, 반도체 기판(100)상에 잔류되는 산화막(116)의 두께가 50Å 내지 150Å정도 되도록 스페이서 식각 공정을 진행한다.As shown in FIG. 1B, spacer etching is performed such that the oxide layer 116 remains only on the sidewalls of the gate 112 and the semiconductor substrate 100. After the spacer etching, the spacer etching process is performed such that the thickness of the oxide film 116 remaining on the semiconductor substrate 100 is about 50 kPa to about 150 kPa.

도 1c에 도시된 바와 같이, HF(High Frequency)를 이용한 습식 식각으로 반도체 기판(100)상에 있는 산화막(116)을 제거하여 게이트(112) 측벽에 스페이서 산화막(118)을 형성한다.As illustrated in FIG. 1C, a spacer oxide layer 118 is formed on the sidewall of the gate 112 by removing the oxide layer 116 on the semiconductor substrate 100 by wet etching using high frequency (HF).

도 1d에 도시된 바와 같이, 게이트(112) 및 스페이서 산화막(118)을 마스크로 소오스/드레인 이온 주입 공정을 하고, HF를 이용한 습식 방식으로 스페이서 산화막(118)을 완전히 제거한다. 도면에는 도시되어 있지는 않지만, 반도체 기판(100) 표면상에 SAC 버퍼 산화막과 SAC 질화막을 형성한 후 반도체 기판(100) 전면에 층간 절연막을 형성한다. 소오스 콘택 마스크를 이용하여 SAC(Self-Aligned Contact) 식각으로 층간 절연막, SAC 질화막과 SAC 버퍼 산화막을 식각하여 소오스 콘택홀을 형성한 후, 소오스 콘택홀을 매립하기 위해 폴리실리콘막을 형성하고 CMP(Chemical Mechanical Polishing)공정을 실시하여 소오스 콘택을 형성한다.As shown in FIG. 1D, a source / drain ion implantation process is performed using the gate 112 and the spacer oxide layer 118 as a mask, and the spacer oxide layer 118 is completely removed in a wet manner using HF. Although not shown, a SAC buffer oxide film and a SAC nitride film are formed on the surface of the semiconductor substrate 100, and then an interlayer insulating film is formed on the entire surface of the semiconductor substrate 100. The source contact hole is formed by etching the interlayer insulating film, the SAC nitride film, and the SAC buffer oxide film by SAC (Self-Aligned Contact) etching using a source contact mask, and then a polysilicon film is formed to fill the source contact hole and CMP (Chemical) Mechanical polishing is performed to form a source contact.

도 2는 본 발명에서 스페이서를 LP-TEOS를 재료로 형성한 이유를 설명하기 위한 그래프로, A, B, C는 각각 LP 질화막, 열 산화막, LP-TOES의 시간에 따른 식각율(ER)을 나타내고 있다.2 is a graph for explaining the reason why the spacer is formed of the material LP-TEOS in the present invention, A, B, C is the etch rate (ER) according to the time of LP nitride film, thermal oxide film, LP-TOES, respectively It is shown.

도 2의 내용에 따르면, LP-TEOS(C)의 시간에 따른 식각율이 열 산화막(B)과 LP 질화막(A)의 식각율에 비해 좋은 결과를 나타냄을 확인 할 수 있다. 이에, 본 발명에서는 스페이서 산화막(118)을 LP-TEOS(C)로 형성하였다. According to the contents of FIG. 2, it can be seen that the etching rate according to time of the LP-TEOS (C) shows a good result compared with the etching rates of the thermal oxide film B and the LP nitride film A. FIG. Thus, in the present invention, the spacer oxide film 118 is formed of LP-TEOS (C).

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같이 본 발명에 의하면, 질화막 보다 유전율이 작은 산화막을 재료로 스페이서를 형성함으로써, 소자의 디스터번스와 스트레스를 감소시켜 소자의 특성을 향상시킬 수 있다. 그리고 스페이서 산화막을 완전히 제거하여 소오스 콘택 면적을 증가시킬 수 있다. 따라서, 소오스 콘택 플러그(PLUG)의 저항을 줄일 수 있고, 콘택 마진을 확보하여 보다 작은 사이즈의 칩을 제조할 수 있는 효과가 있다.As described above, according to the present invention, by forming a spacer using an oxide film having a smaller dielectric constant than the nitride film, the device characteristics can be improved by reducing the disturbance and stress of the device. In addition, the spacer oxide layer may be completely removed to increase the source contact area. Accordingly, the resistance of the source contact plug PLUG may be reduced, and a contact margin may be secured to manufacture a chip having a smaller size.

Claims

(a) forming a plurality of gates on the semiconductor substrate;

(b) forming a barrier nitride film and an oxide film on the entire surface of the semiconductor substrate including the gates;

(c) etching the oxide film to form a spacer oxide film on sidewalls of the gates;

(d) performing a source / drain ion implantation process on the entire surface of the semiconductor substrate; And

(e) completely removing the spacer oxide film.

The method of claim 1, wherein the barrier nitride layer has a thickness of about 30 μs to about 50 μs.

The method of claim 1, wherein the oxide film is formed of LP-TEOS.

The method of claim 1, wherein the step (c) comprises: etching the oxide layer so as to remain only on the gate sidewall and the semiconductor substrate;

And etching the oxide film so as to completely remove the oxide film remaining on the semiconductor substrate, thereby forming the spacer oxide film on the sidewall of the gate.

The method of claim 4, wherein the spacer etching process is performed such that the thickness of the oxide film remaining on the semiconductor substrate after the spacer etching is 50 kPa to 150 kPa.

The method of claim 4, wherein the spacer oxide film completely removes the oxide film remaining on the semiconductor substrate by a wet method using HF.