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KR20060093637A - 영상 촬상 장치 - Google Patents

영상 촬상 장치 Download PDF

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Publication number
KR20060093637A
KR20060093637A KR1020050044173A KR20050044173A KR20060093637A KR 20060093637 A KR20060093637 A KR 20060093637A KR 1020050044173 A KR1020050044173 A KR 1020050044173A KR 20050044173 A KR20050044173 A KR 20050044173A KR 20060093637 A KR20060093637 A KR 20060093637A
Authority
KR
South Korea
Prior art keywords
block
analog
array
well region
type
Prior art date
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Withdrawn
Application number
KR1020050044173A
Other languages
English (en)
Inventor
이강복
노재섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US11/347,177 priority Critical patent/US20060186315A1/en
Priority to DE102006008886A priority patent/DE102006008886A1/de
Priority to JP2006044238A priority patent/JP2006238444A/ja
Publication of KR20060093637A publication Critical patent/KR20060093637A/ko
Withdrawn legal-status Critical Current

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  • Multimedia (AREA)
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  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

여기에 제공되는 영상 촬상 장치는 입력 광을 전기적인 디지털 신호로 변환하도록 구성된 영상 칩을 포함한다. 상기 영상 칩은 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함한다. 상기 어레이, 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록은 단일의 모오스 공정에 의해서 제조된다.

Description

영상 촬상 장치{IMAGE PICKUP DEVICE}
도 1은 관련 기술에 따른 영상 촬상 장치를 개략적으로 보여주는 블록도;
도 2는 본 발명의 제 1 실시예에 따른 영상 촬상 장치를 보여주는 블록도;
도 3은 도 2에 도시된 액티브 픽셀 센서 어레이의 주변 블록들을 보여주는 회로도;
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 영상 촬상 장치의 동작을 개략적으로 설명하기 위한 타이밍도;
도 5a 및 도 5b는 도 2에 도시된 액티브 픽셀 센서 어레이의 액티브 픽셀 센서를 보여주는 회로도;
도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 영상 칩의 구조를 보여주는 단면도; 그리고
도 7은 본 발명의 제 2 실시예에 따른 영상 촬상 장치를 보여주는 블록도이다.
* 도면의 주요 부분에 대한 부호 설명 *
200 : 영상 칩 201 : 액티브 픽셀 센서 어레이
202 : 수직 스캔너 및 드라이버 블록 203 : CDS 블록
204 : ADC 블록 205 : 램프 제어 블록
206 : 래치 블록 207 : 수평 스캔너 블록
208 : 출력 버퍼 블록 400 : 영상 처리 칩
401 : 타이밍 발생기 402 : 영상 신호 처리기
1000, 1000a : 영상 촬상 장치
본 발명은 영상 촬상 장치에 관한 것으로, 좀 더 구체적으로는 2-칩 구조를 갖는 영상 촬상 장치(image pickup device)에 관한 것이다.
오늘날, 전하 결합 소자 (charge-coupled device: CCD) 영상 센서 및 상보형 금속-산화막-반도체(CMOS) 영상 센서를 포함한 다양한 형태의 영상 센서들이 사용되고 있다. 영상 촬상 장치의 일 예로서, 일반적으로, CMOS 영상 센서는 액티브 픽셀 센서 어레이와 선택된 행의 액티브 픽셀 센서들의 출력을 샘플/홀드 하기 위한 일련의 상관 더블 샘플링(correlated double-sampling: CDS) 회로들을 이용하고 있다. CMOS 영상 센서는 종종 CMOS APS 센서 또는 CMOS 액티브 픽셀 영상 센서라 불린다. CMOS 영상 센서는 CCD 영상 센서에 대해서 몇 가지 이점들을 갖는다. 예를 들면, CCD 영상 센서들은 복잡한 제조공정의 요구 및 상대적으로 높은 비용으로 인해 CMOS 공정 주변 회로와 함께 쉽게 집적될 수 없다. 하지만, CMOS 영상 센서를 동작시키는 데 필요한 주변 회로와 동일한 CMOS 공정 기술로 CMOS 영상 센서들이 형성되기 때문에, IC 제조 공정들을 이용하여 그러한 센서들을 단일의 시스템-온- 칩으로 집적하는 것이 더욱 쉽다. CMOS 영상 센서들을 이용함에 있어서, 제어 로직 및 타이밍 회로, 영상 처리 회로, 그리고 아날로그-디지털 변환기와 같은 신호 처리 회로를 단일의 센서 칩 내에 모두 집적하는 것이 가능하다. 따라서, CCD 영상 센서들과 비교하여 볼 때, CMOS 영상 센서들은 CMOS IC 제조 공정들을 사용하여 낮은 비용으로 제조될 수 있다.
제어 로직 및 타이밍 회로, 영상 처리 회로, 그리고 아날로그-디지털 변환기와 같은 신호 처리 회로가 단일의 센서 칩 내에 모두 제조됨에 따라 제조 비용이 절감될 수 있는 반면에, CMOS 영상 센서는 감도를 향상시키는 데 많은 제약을 받는다. 잘 알려진 바와 같이, CCD 영상 센서의 경우, CMOS 공정 기술을 사용하여 제조되는 주변 회로와 별도로 전하 결합 소자가 제조되기 때문에, 감도를 향상시키기 위한 전하 결합 소자만을 위한 다양한 공정들이 행해진다. CMOS 공정 기술을 사용하여 제조되는 주변 회로와 별도로 전하 결합 소자가 제조되기 때문에, 감도 향상을 위해 행해지는 공정들은 주변 회로의 성능에 영향을 미치지 않는다. 반면에, CMOS 영상 센서의 경우, CCD 영상 센서와 달리, 액티브 픽셀 센서 어레이가 CMOS 공정 기술을 이용한 주변 회로와 함께 제조되기 때문에, 감소 향상을 위한 CMOS 영상 센서만을 위한 별도의 공정들을 행하는 것이 어렵다. 왜냐하면, 감소 향상을 위한 별도의 공정으로 인해 주변 회로의 성능이 영향을 받기 때문이다. 결과적으로, 액티브 픽셀 센서 어레이의 성능 향상을 위한 추가적인 공정의 수행으로 인해 주변 회로의 특성이 변화될 수 있다. 이는 액티브 픽셀 센서 어레이의 특성 개선을 위한 공정이 제약을 받음을 의미한다.
따라서, 주변 회로( 제어 로직 및 타이밍 회로, 영상 처리 회로, 아날로그-디지털 변환기, 등)의 특성에 영향을 주지 않고 액티브 픽셀 센서 어레이의 특성 개선을 위한 공정 유연성(flexibility)을 확보할 수 있는 새로운 영상 촬상 구조가 요구되고 있다.
본 발명의 목적은 액티브 픽셀 센서 어레이의 공정 유연성을 확보할 수 있는 영상 촬상 장치를 제공하는 것이다.
본 발명의 다른 목적은 제어 및 데이터 신호들이 디지털 인터페이스 방식에 따라 칩들 사이에서 전송되는 2-칩 구조를 갖는 영상 촬상 장치를 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 영상 촬상 장치는 입력 광을 전기적인 디지털 신호로 변환하도록 구성된 영상 칩을 포함하며, 상기 영상 칩은 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하되, 상기 어레이, 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록은 단일의 모오스 공정에 의해서 제조된다.
예시적인 실시예에 있어서, 상기 램프 제어 블록은 상기 램프 전압을 출력하 기 위한 출력 단자를 바이어스 전압으로 충전하도록 구성된 리세트 회로와; 가변 가능한 게이트 전압을 발생하도록 구성된 기울기 제어 회로와; 그리고 상기 출력 단자에 연결되면, 상기 가변 가능한 게이트 전압에 응답하여 상기 램프 전압을 발생하는 램프 전압 발생 회로를 포함한다.
예시적인 실시예에 있어서, 상기 리세트 회로, 상기 제어 회로, 그리고 상기 램프 전압 발생 회로는 NMOS 트랜지스터들로 구성된다.
예시적인 실시예에 있어서, 상기 램프 전압은 시간이 경과함에 따라 점차적으로 증가된다.
예시적인 실시예에 있어서, 상기 램프 전압은 시간이 경과함에 따라 점차적으로 낮아진다.
예시적인 실시예에 있어서, 상기 어레이는 기판에 형성된 제 1 P형 웰 영역에 형성되고, 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록은 상기 기판에 형성된 제 2 P형 웰 영역에 형성된다.
예시적인 실시예에 있어서, 상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 NMOS 트랜지스터들이 형성된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 NMOS 트랜지스터들이 형성되며, 상기 기판에는 웰없이 PMOS 트랜지스터가 직접 형성된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 PMOS 트랜지스터는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록 중 적어도 하나에 사용된다.
예시적인 실시예에 있어서, 디지털 인터페이스 방식으로 상기 영상 칩과 통신하도록 구성된 영상 처리 칩이 더 제공된다.
예시적인 실시예에 있어서, 상기 영상 처리 칩은 타이밍 발생기와; 상기 타이밍 발생기에 의해서 제어되며, 상기 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과; 상기 타이밍 발생기에 의해서 제어되며, 상기 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고 상기 타이밍 발생기에 의해서 제어되며, 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 포함한다.
예시적인 실시예에 있어서, 상기 영상 처리 칩은 상기 영상 칩에 공급될 디 지털 제어 신호들을 발생하도록 구성된 타이밍 발생기를 포함한다.
예시적인 실시예에 있어서, 상기 영상 칩은 상기 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과; 상기 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록이 더 제공된다. 상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 타이밍 발생기로부터의 상기 디지털 제어 신호들에 의해서 제어된다.
본 발명의 다른 실시예에 따르면, 영상 촬상 장치는 타이밍 발생기 및 영상 신호 처리기를 포함하는 영상 처리 칩과; 그리고 상기 영상 처리 칩의 제어에 응답하여 동작하며, 입력 광을 전기적인 디지털 신호로 변환하고 상기 변환된 디지털 신호를 상기 영상 처리 칩으로 출력하는 영상 칩을 포함하며, 상기 영상 칩은 단일의 모오스 공정에 의해서 제조된 트랜지스터들로 구성되고, 상기 영상 칩과 상기 영상 처리 칩은 디지털 인터페이스 방식으로 통신한다.
예시적인 실시예에 있어서, 상기 영상 칩은 액티브 픽셀 센서 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과; 제 1 제어 신호들에 응답하여 동작하며, 상기 액티브 픽셀 센서 어레이로부터 출력되는 아날로그 데이터를 샘플링하고 샘플링된 아날로그 데이터를 디지털 데이터로 변환하는 상관 더블 샘플링 및 아날로그/디지털 변환 블록과; 제 2 제어 신호들에 응답하여 동작하며, 상기 상관 더블 샘플링 및 아날로그/디지털 변환 블록의 샘플링 동작을 제어하도록 구성된 램프 제어 블록과; 제 3 제어 신호에 응답하여 동작하며, 상기 상관 더블 샘플링 및 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 제 4 제어 신호에 응답하여 동작하며, 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록과; 그리고 상기 래치 블록으로부터 출력된 디지털 데이터를 상기 영상 처리 칩으로 출력하는 출력 버퍼 블록을 포함한다.
예시적인 실시예에 있어서, 상기 제 1 내지 제 4 제어 신호들은 상기 영상 처리 칩의 타이밍 발생기로부터 출력되는 디지털 신호들이다.
예시적인 실시예에 있어서, 상기 영상 칩을 구성하는 모든 트랜지스터들은 PMOS 트랜지스터로 구성된다.
예시적인 실시예에 있어서, 상기 영상 칩을 구성하는 모든 트랜지스터들은 NMOS 트랜지스터로 구성된다.
예시적인 실시예에 있어서, 상기 영상 칩을 구성하는 트랜지스터들 중 일부는 PMOS 트랜지스터로 구성되고, 나머지는 NMOS 트랜지스터로 구성되되, 상기 PMOS 및 NMOS 트랜지스터들은 단일의 모오스 공정에 의해서 제조된다.
예시적인 실시예에 있어서, 상기 램프 제어 블록은 상기 램프 전압을 출력하기 위한 출력 단자를 바이어스 전압으로 충전하도록 구성된 리세트 회로와; 가변 가능한 게이트 전압을 발생하도록 구성된 기울기 제어 회로와; 그리고 상기 출력 단자에 연결되면, 상기 가변 가능한 게이트 전압에 응답하여 상기 램프 전압을 발생하는 램프 전압 발생 회로를 포함한다.
예시적인 실시예에 있어서, 상기 리세트 회로, 상기 제어 회로, 상기 램프 전압 발생 회로는 NMOS 트랜지스터들로 구성된다.
예시적인 실시예에 있어서, 상기기 램프 전압은 시간이 경과함에 따라 점차적으로 증가된다.
예시적인 실시예에 있어서, 상기 램프 전압은 시간이 경과함에 따라 점차적으로 낮아지는 영상 촬상 장치.
예시적인 실시예에 있어서, 상기 어레이는 기판에 형성된 제 1 P형 웰 영역에 형성되고, 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록은 상기 기판에 형성된 제 2 P형 웰 영역에 형성된다.
예시적인 실시예에 있어서, 상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록을 위한 NMOS 트랜지스터들이 형성된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록을 위한 NMOS 트랜지스터들이 형성되며, 상기 기판에는 웰없이 PMOS 트랜지스터가 직접 형성된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 PMOS 트랜지스터는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록 중 적어도 하나에 사용된다.
본 발명의 다른 특징에 따르면, 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하는 영상 촬상 장치가 제공된다. 영상 촬상 장치는 기판과; 상기 기판에 형성된 제 1 웰 영역과; 그리고 상기 제 1 웰 영역과 동일한 도전형을 가지며, 상기 기판에 형성된 제 2 웰 영역을 포함하며, 상기 제 1 웰 영역에는 상기 어레이의 액티브 픽셀 센서들이 형성되고, 상기 제 2 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 트랜지스터들이 형성되며, 상기 액티브 픽셀 센서들 및 상기 트랜지스터들은 단일의 MOS 공정에 의해서 제조된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기 판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 액티브 픽셀 센서들은 3-트랜지스터 구조 및 4-트랜지스터 구조 중 어느 하나로 형성된다.
예시적인 실시예에 있어서, 상기 영상 촬상 장치는 상기 어레이를 구동하도록 구성된 수직 스캔너 및 드라이버 블록과; 상기 아날로그-디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 더 포함한다.
예시적인 실시예에 있어서, 상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 제 2 웰 영역에 형성된다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 웰 영역들에는 PMOS 트랜지스터들이 형성된다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 웰 영역들에는 NMOS 트랜지스터들이 형성된다.
본 발명의 또 다른 특징에 따르면, 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하는 영상 촬상 장치가 제공된다. 영상 촬상 장치는 기판과; 상기 기판에 형성된 제 1 웰 영역과; 그리고 상기 제 1 웰 영역과 동일한 도전형을 가지며, 상기 기판에 형성된 제 2 웰 영역을 포함하며, 상기 제 1 웰 영역에는 상기 어레이의 액티브 픽셀 센서들이 형성되고, 상기 제 2 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 제 1 트랜지스터들이 형성되고, 상기 액티브 픽셀 센서들 및 상기 제 1 트랜지스터들은 단일의 MOS 공정에 의해서 제조되고, 상기 기판에는 웰없이 상기 제 1 트랜지스터들과 다른 형태의 제 2 트랜지스터들이 직접 형성된다.
예시적인 실시예에 있어서, 상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함한다.
예시적인 실시예에 있어서, 상기 액티브 픽셀 센서들은 3-트랜지스터 구조 및 4-트랜지스터 구조 중 어느 하나로 형성된다.
예시적인 실시예에 있어서, 상기 영상 촬상 장치는 상기 어레이를 구동하도록 구성된 수직 스캔너 및 드라이버 블록과; 상기 아날로그-디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 더 포함한다.
예시적인 실시예에 있어서, 상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 제 2 웰 영역에 형성된다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그 것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 영상 촬상 장치로서 CMOS 영상 센서가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 관련 기술에 따른 영상 촬상 장치를 개략적으로 보여주는 블록도이다. 도 1에 도시된 영상 촬상 장치는 미합중국 공개특허 제2004-0095495호 (2004.5.4일자 공개됨)에 "SOLID STATE IMAGING DEVICE AND EQUIPMENT USING THE SAME"라는 제목으로 게재되어 있다. 도 1에 도시된 영상 촬상 장치는 2개의 칩들 즉, 영상 칩(또는 영상 반도체 칩)(101)과 영상 처리 칩(또는 영상 처리 반도체 칩)(106)을 포함한다. 영상 칩(101)은 영상 처리 칩(106) 상에 놓여있다. 영상 칩(101)은 빛을 전기적인 신호로 변환하기 위한 센서(102), 센서(102)를 구동하기 위한 수직 및 수평 스캔 회로들(103, 104), 그리고 센서(102)의 신호를 증폭하기 위한 증폭기(105)를 포함한다. 영상 처리 칩(106)은 타이밍 발생기(107), 이득 제어 증폭기(GCA)(108), 아날로그/디지털 변환기(ADC)(109), 그리고 영상 처리 회로(110)를 포함한다. 타이밍 발생기(107)는 영상 칩(101)을 구동하기 위한 신호를 발생하고, 이득 제어 증폭기(108)는 영상 칩(101)으로부터 출력되는 신호의 크기를 제어한다. 아날로그/디지털 변환기(109)는 이득 제어 증폭기(108)로부터 출력되는 아날로그 신호를 디지털 신호로 변환한다. 영상 처리 회로(110)는 디지털 신호로 변환된 영상 칩(101)의 신호로부터 휘도 신호 및 색 신호를 발생한다.
관련 기술에 따른 영상 촬상 장치에 있어서, 영상 칩(101)을 구성하는 회로들의 모든 트랜지스터들은 동일한 전기적인 도전체 즉, NMOS 또는 PMOS 트랜지스터로 구성된다. 영상 처리 칩(106)을 구성하는 회로들의 트랜지스터들은 CMOS 형태이며, CMOS 형태는 배경 분야에서 설명된 로직 회로에 사용되고 NMOS 및 PMOS 트랜지스터들의 조합에 의해서 달성된다. 관련 기술에 따른 영상 촬상 장치는 영상 칩(101)을 구성하는 회로들의 모든 트랜지스터들을 동일한 전기적인 도전체로 구성함으로써 센서 특성 개선을 위한 공정 유연성을 높일 수 있다는 장점이 있다.
하지만, 관련 기술에 따른 영상 촬상 장치의 경우, 도 1에 도시된 바와 같이, 영상 칩(101)과 영상 처리 칩(106) 사이의 인터페이스는 아날로그 방식으로 행해진다. 구체적으로는, 센서(102)의 열들은 스캔 회로(104)를 통해 미리 정해진 단위로 순차적으로 선택되고, 선택된 열(들)의 전기적인 신호(즉, 빛의 세기에 대응하는 아날로그 신호)는 증폭기(105)로 전달된다. 영상 칩(101) 내의 증폭기(105)의 아날로그 출력 신호는 본딩 배선(미 도시됨)을 통해 영상 처리 칩(106)의 이득 제어 증폭기(103)로 전달된다. 아날로그/디지털 변환기(109)는 이득 제어 증폭기(108)로부터 출력되는 아날로그 신호를 디지털 신호로 변환한다. 따라서, 영상 칩(101)의 증폭기(105)와 영상 처리 칩(106)의 이득 제어 증폭기(103) 사이의 인터페이스가 아날로그 방식으로 행해진다. 칩 간 인터페이스가 아날로그 방식으로 행해 지기 때문에, 증폭기(105)로부터 출력되는 아날로그 신호는 잡음 및 왜곡에 영향을 받기 쉽다. 또한, 센서(102)에서 아날로그/디지털 변환기(109)까지의 신호 전달 경로가 단일의 칩 내에 존재하는 것이 아니라 상이한 칩들에 걸쳐 존재한다. 이는, 선택된 행의 액티브 픽셀 센서들의 모든 출력 신호들을 영상 촬상 장치의 외부로 출력하는 데 필요한 시간이 정해져 있다는 점을 고려하여 볼 때, 영상 처리 칩(109) 내에 있는 아날로그/디지털 변환기(109)가 높은 동작 주파수를 요구함을 의미한다.
도 2는 본 발명에 따른 영상 촬상 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 영상 촬상 장치(1000)는 2개의 칩들 즉, 영상 칩(200)과 영상 처리 칩(400)으로 구성되는 2-칩 구조를 갖는다. 본 발명의 영상 촬상 장치(1000)는 칩 간 신호 전송이 디지털 인터페이스 방식에 따라 행해지도록 구성된다. 디지털 인터페이스 방식에 따라 신호 전송이 행해지기 때문에, 영상 칩(200)의 출력 신호는 잡음과 왜곡에 매우 강한 특성을 갖는다.
도 2에 도시된 바와 같이, 영상 칩(200)은 액티브 픽셀 센서(APS) 어레이(201)를 구동하기 위한 수직 스캔너 및 드라이버 블록(202), APS 어레이(201)로부터 출력되는 신호를 샘플링하기 위한 상관 더블 샘플링 블록(203) (도면에는, "CDS"로 표기됨), 램프 제어 블록(205)에 의해서 제어되고 상관 더블 샘플링 블록(203)의 출력을 디지털 신호로 변환하기 아날로그/디지털 블록(204) (도면에는, "ADC"로 표기됨), 아날로그/디지털 블록(204)의 출력을 래치하기 위한 래치 블록(206), 래치 블록(206)을 구동하기 위한 수직 스캔너 블록(207), 그리고 래치 블록 (206)으로부터 출력되는 디지털 신호를 외부로 출력하기 위한 출력 버퍼 블록(208)을 포함한다. 이 실시예에 있어서, 출력 버퍼 블록(208)은 래치 블록(206)이 충분한 구동 능력을 갖도록 설계됨에 따라 제거될 수 있다.
본 발명의 영상 촬상 장치(1000)에 따르면, 영상 칩(200)을 구성하는 블록들의 모든 트랜지스터들은 동일한 전기적인 도전체 즉, NMOS 또는 PMOS 트랜지스터로 구성된다. 이는 APS 어레이(201)의 특성 개선을 위한 공정 유연성이 증대됨을 의미한다. 본 발명에 따른 영상 촬상 장치(1000)는 동일한 칩 내에서 샘플링 및 아날로그-디지털 변환 동작들을 수행하도록 구성된다. 즉, 상관 더블 샘플링 및 아날로그/디지털 블록들(203, 204)은 APS 어레이(201)에서 출력되는 아날로그 신호들을 동시에 샘플링하고, 샘플링된 아날로그 신호들을 동시에 디지털 신호들로 변환한다. 상관 더블 샘플링 및 아날로그/디지털 블록들(203, 204)로부터 출력되는 디지털 신호들은 래치 블록(206) 및 출력 버퍼 블록(208)을 통해 영상 처리 칩(400)으로 전달된다. 병렬 처리를 통해 샘플링 및 변환 동작들이 수행되기 때문에, 상관 더블 샘플링 및 아날로그/디지탈 변환 블록들(203, 204)이 상대적으로 낮은 동작 주파수에서 동작 가능하다.
영상 처리 칩(400)은 타이밍 발생기(401)와 영상 신호 처리기(402)를 포함한다. 타이밍 발생기(401)는 영상 칩(200)을 구동하기 위한 신호를 발생하고, 영상 신호 처리기(402)는 영상 칩(200)으로부터 출력되는 디지털 신호로부터 휘도 신호 및 색 신호를 발생한다. 영상 처리 칩(400)을 구성하는 회로들의 트랜지스터들은 CMOS 형태이며, CMOS 형태는 배경 분야에서 설명된 로직 회로에 사용되고 NMOS 및 PMOS의 조합에 의해서 달성된다. 이에 반해서, 영상 처리 칩(400)을 구성하는 회로들의 트랜지스터들이 CMOS 형태에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 3은 도 2에 도시된 영상 칩(200)의 바람직한 실시 예를 보여주는 회로도이다. 도 3을 참조하면, 영상 칩(200)은 영상 처리 칩(400)으로부터 제공되는 디지털 제어 신호들(SH1, SH2, RAMP_RST_CLK, RAMP_SLOPE_CTRL, SCAN_CLK, COUNTER)에 의해서 제어되며, 입력 광에 대응하는 디지털 데이터 신호를 출력한다. 즉, 영상 칩(200)과 영상 처리 칩(400)은 아날로그 인터페이스 방식이 아니라 디지털 인터페이스 방식으로 통신하며, 그 결과 영상 칩(200)에서 출력되는 디지털 데이터 신호는 잡음 및 왜곡에 강한 특성을 갖는다. 도 3에서 알 수 있듯이, 상관 더블 샘플링 및 아날로그/디지털 블록들(203, 204)은 APS 어레이(201)에서 출력되는 아날로그 신호들을 동시에 샘플링하고, 샘플링된 아날로그 신호들을 동시에 디지털 신호들로 변환한다. 상관 더블 샘플링 및 아날로그/디지털 블록들(203, 204)로부터 출력되는 디지털 신호들은 래치 블록(206) 및 출력 버퍼 블록(208)을 통해 영상 처리 칩(400)으로 전달된다. 본 발명에 따른 영상 촬상 장치(1000)의 경우, APS 어레이(201)에서 출력 버퍼 블록(208)까지 신호 전송 경로가 동일한 칩(즉, 영상 칩(200)) 내에서 형성되어 있고, APS 어레이(201)에서 출력되는 아날로그 신호들이 동시에 디지털 신호들로 변환된다. 이는, 도 1에 도시된 영상 촬상 장치와 비교하여 볼 때, 상관 더블 샘플링 및 아날로그/디지털 변환 블록들(203, 204)이 상대적으로 낮은 동작 주파수에서 동작함을 의미한다.
도 3에 도시된 바와 같이, 램프 제어 블록(205)은 리세트부(205a), 램프전압 발생부(205b), 그리고 기울기 제어부(205c)를 포함한다.
리세트부(205a)는 제어 신호(RAMP_RST_CLK)에 응답하여 램프 전압 출력 단자(Vramp)를 바이어스 전압(Vbias)으로 프리챠지한다. 리세트부(205a)는 바이어스 전압(Vbias)과 램프 전압 출력 단자(Vramp) 사이에 연결되고 제어 신호(RAMP_RST_CLK)에 의해서 제어되는 NMOS 트랜지스터(301)로 구성된다. 램프전압 발생부(205b)는 설정된 기울기 값에 따라 램프 전압 출력 단자(Vramp)의 전압을 방전시킴으로써 램프 전압(Vramp)을 발생한다. 램프전압 발생부(205b)는 출력 단자(Vramp)와 접지 전압 사이에 연결되고 기울기 제어부(205c)에 의해서 제어되는 NMOS 트랜지스터(302)와, 출력 단자(Vramp)와 접지 전압 사이에 연결된 커패시터(303)로 구성된다. 기울기 제어부(205c)는 제어 신호(RAMP_SLOPE_CTRL)에 따라 게이트 전압을 조절함으로써 램프 전압(Vramp)의 기울기(특히, 방전 기울기/속도)를 제어한다. NMOS 트랜지스터(302)의 게이트 전압이 높으면 높을수록, 램프 전압(Vramp)의 기울기는 급격해진다. NMOS 트랜지스터(302)의 게이트 전압이 낮으면 낮을수록, 램프 전압(Vramp)의 기울기는 완만해진다. 기울기 제어부(205c)는 저항기들(304, 305, 306)과 NMOS 트랜지스터들(307, 308, 309, 310)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. NMOS 트랜지스터(302)의 게이트 전압은 트랜지스터들(307, 308, 309)의 선택적인 동작에 따라 설정되는 저항기들(304, 305, 306)의 저항값에 의해서 결정된다.
이 실시예에 있어서, 램프 전압(Vramp)이 바이어스 전압(Vbias)에서부터 점 차적으로 낮아지도록 램프 제어 블록이 구현되었다. 하지만, 램프 전압(Vramp)이 점차적으로 높아지도록 램프 제어 블록을 구현하는 것이 가능함은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명된 바와 같이, 리세트부(205a), 램프전압 발생부(205b), 그리고 기울기 제어부(205c)의 트랜지스터들은 NMOS 트랜지스터로 구성된다. 이는 단일의 MOS 공정으로 영상 칩(200)이 형성됨을 의미한다. 여기서, 단일의 MOS 공정이라 함은 NMOS/PMOS 트랜지스터를 형성하기 위한 공정을 사용하여 영상 칩(200)이 형성되는 것을 나타낸다. 하지만, 리세트부(205a), 램프전압 발생부(205b), 그리고 기울기 제어부(205c)의 트랜지스터들의 일부는 PMOS 트랜지스터로 구성될 수 있다. 이 경우, PMOS 트랜지스터는 PMOS 트랜지스터를 위한 웰이 별도로 형성되지 않은 상태에서 기판에 직접 형성되며, 이는 이후 상세히 설명될 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 도 3에 도시된 영상 촬상 장치의 동작을 개략적으로 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 영상 촬상 장치의 동작이 참조 도면들에 의거하여 개략적으로 설명될 것이다.
수직 스캔너 및 드라이버 블록(202)에 의해서 임의의 행이 선택되고, 상관 더블 샘플링 블록(203)은 선택된 행의 센서들에 연결된 열들의 전압들을 샘플링한다. 제어 신호(RAMP_RST_CLK)가 활성화되어 있는 동안, 램프 전압 출력 단자(Vramp)는 리세트부(205a)의 NMOS 트랜지스터(301)를 통해 바이어스 전압(Vbias)으로 충전된다. 이때, 기울기 제어부(205c)의 NMOS 트랜지스터들(307, 308, 309)은 미리 정해진 게이트 전압(NMOS 트랜지스터(302)의 게이트 전압)이 생성되도록 선택 적으로 제어될 것이다. 일단 선택된 행의 센서들에 연결된 열들의 전압들이 샘플링되면, 도 4에 도시된 바와 같이, 타이밍 발생기(401)에서 카운터 인에이블 신호(CNT_EN)가 하이로 활성화되고 제어 신호(RAMP_RST_CLK)는 로우로 비활성화된다. 이에 따라, 램프 전압(Vramp)은 NMOS 트랜지스터(302)를 통해 방전되기 시작하고, ADC 블록(204)은 CDS 블록(203)의 출력들(V0∼Vn-1)을 디지털 신호로 변환한다. 예를 들면, ADC 블록(204)의 비교기(204a)는 CDS 블록(203)의 출력 전압(V0)과 램프 전압(Vramp)을 비교한다. 앞서 설명된 바와 같이, 램프 전압(Vramp)이 일정 기울기를 갖고 낮아짐에 따라, 도 4에 도시된 바와 같이, 감소되는 램프 전압(Vramp)은 특정 시간에 출력 전압(V0)과 일치하게 된다. 이때, 비교기(204a)의 출력(C0)은 로우 레벨에서 하이 레벨로(또는 하이 레벨에서 로우 레벨로) 천이한다. 램프 전압(Vramp)이 감소되기 시작하면, 카운터 클록(COUNTER)이 영상 처리 칩(400)에서 래치 블록(206)으로 공급되기 시작한다. 각 열의 래치들은 쉬프트 레지스터로서 동작하며, 카운터 클록(COUNTER)에 동기되어 ADC 블록(204)의 각 비교기의 출력(Ci)을 래치한다. APS 블록(201)에서 출력된 아날로그 신호는 앞서 언급된 동작에 따라 n-비트 디지털 신호로 변환된다.
도 5a 및 도 5b는 도 2에 도시된 액티브 픽셀 센서 어레이의 액티브 픽셀 센서를 보여주는 회로도이다. 도 5a에 도시된 바와 같이, 액티브 픽셀 센서(APS)는 4-TR 구조 즉, 포토다이오드(PD)와 4개의 NMOS 트랜지스터들로 구성된다. 또는, 도 5b에 도시된 바와 같이, 액티브 픽셀 센서(APS)는 3-TR 구조 즉, 포토다이오드(PD)와 3개의 NMOS 트랜지스터들로 구성된다. 액티브 픽셀 센서의 구조가 여기에 개시 된 예들에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 6은 본 발명의 바람직한 실시예에 따른 도 2에 도시된 영상 칩의 구조를 보여주는 단면도이다. 설명에 앞서, 도 6에 도시된 APS 구조는 4-TR 구조이다. 하지만, APS 구조가 4-TR 구조에 국한되지 않음은 자명하다. 앞서 언급된 바와 같이, 본 발명에 따른 영상 칩(200)은 단일의 MOS 공정 즉, PMOS 또는 NMOS 제조 공정만을 이용하는 제조 공정을 통해 형성된다. 바람직하게, 본 발명에 따른 영상 칩(200)은 단일의 MOS 공정 즉, NMOS 제조 공정만을 이용하는 제조 공정을 통해 형성된다. 영상 칩(200)은 크게 APS 어레이를 포함한 APS 영역(330a)과 APS 어레이를 제외한 나머지 블록들을 포함한 주변 영역(330b)으로 구분된다. APS 영역(330a)에는 도 5a에 도시된 바와 같은 액티브 픽셀 센서들이 형성되며, 액티브 픽셀 센서들은 기판(331)에 형성된 P형 웰(332) 내에 형성된다. P형 웰(332)에는 포토다이오드(N-PD)와 NMOS 트랜지스터(TR1)가 형성된다. P형 웰(332) 내에는 P형 웰(333)이 형성되어 있다. P형 웰(333)에는 액티브 픽셀 센서의 나머지 NMOS 트랜지스터들(TR2-TR4)이 형성된다. 기판(331)에는 주변 회로를 구성하는 NMOS 트랜지스터들을 형성하기 위한 P형 웰들이 형성된다. 도 6에는 단지 하나의 P형 웰(334)이 형성되어 있다. P형 웰(334)은 APS 영역의 P형 웰(333)과 동시에 형성된다. P형 웰(334)에는 주변 회로용 NMOS 트랜지스터가 형성된다.
이상의 설명에서 알 수 있듯이, APS 및 주변 영역들(330a, 330b)은 단일의 MOS 공정을 통해 형성된다. 즉, 본 발명에 따른 영상 촬상 장치의 경우, APS 및 주변 영역들(330a, 330b)의 NMOS 트랜지스터들을 형성하기 위한 P형 웰만이 사용된 다.
이 실시예에 있어서, 기판(331)은 P형 반도체 기판, N형 반도체 기판, P형/N형 반도체 기판에 형성된 N-에피층, 등을 포함한다. N형 반도체 기판 또는 N-에피층의 경우, 도 6에 도시된 바와 같이, N웰 공정을 별도로 수행하지 않고 기판(331)에 직접 PMOS 트랜지스터가 형성될 수 있다. 이 PMOS 트랜지스터는 주변 영역을 구성하는 블록들에 선택적으로 사용될 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 영상 촬상 장치를 보여주는 블록도이다. 도 7에 있어서, 도 2에 도시된 구성 요소들과 동일한 기능을 갖는 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다.
도 7을 참조하면, 본 발명의 제 2 실시예에 따른 영상 촬상 장치(1000a)는 도 2에 도시된 것과 마찬가지로 칩 간 인터페이스는 아날로그 방식이 아니라 디지털 방식으로 행해진다. 영상 칩(200)은 액티브 픽셀 센서(APS) 어레이(201), APS 어레이(201)로부터 출력되는 신호를 샘플링하기 위한 상관 더블 샘플링 블록(203) (도면에는, "CDS"로 표기됨), 그리고 램프 제어 블록(205)에 의해서 제어되고 상관 더블 샘플링 블록(203)의 출력을 디지털 신호로 변환하기 아날로그/디지털 블록(204) (도면에는, "ADC"로 표기됨)로 구성된다. 이에 반해서, 영상 처리 칩(400)은 타이밍 발생기(401), 영상 신호 처리기(402), 타이밍 발생기(401)에 의해서 제어되며 APS 어레이(201)를 구동하기 위한 수직 스캔너 및 드라이버 블록(202) (도면에는, "VSD"로 표기됨), 타이밍 발생기(401)에 의해서 제어되며 아날로그/디지털 블록(204)의 출력을 래치하기 위한 래치 블록(206), 그리고 타이밍 발생기(401)에 의 해서 제어되며 래치 블록(206)을 구동하기 위한 수직 스캔너 블록(207) (도면에는, "HS"로 표기됨)을 포함한다.
이 실시예에 있어서, 영상 칩(200)은 PMOS 또는 NMOS 제조 공정과 같은 단일의 MOS 공정을 통해 제조된다. 비록 단일의 MOS 공정에 의해서 영상 칩(200)이 제도되더라도, 도 6에 도시된 바와 같이, 영상 칩(200)에는 추가적인 웰의 구현없이 PMOS 트랜지스터가 구현될 수 있다.
도 7에 도시된 영상 처리 장치(1000a)는 앞서 설명된 기능 블록들의 배치 차이점을 제외하면 도 2에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략된다. 따라서, 도 7에 도시된 영상 처리 장치(1000a)는 도 2에 도시된 것과 동일한 효과를 갖는다.
영상 칩(200)과 영상 처리 칩(400)은 다양한 방식으로 서로 연결될 수 있다. 예를 들면, 한 가지 방안은 하나의 PCB 기판 또는 리드프레임 기판에 2개의 칩들을 올려 놓고 골드 와이어 본딩 기술을 이용하여 2개의 칩들을 연결함으로써 하나의 칩으로 만드는 것이다. 다른 방안은 영상 칩(200)과 영상 처리 칩(400)을 스택킹(stacking)시키는 기술로 칩에 비아를 형성하고 그 밑에 단자로서 볼을 형성하는 기술, 두 개의 칩을 스택시키고 와이어 본딩하는 기술 등 여러 가지 인터컨넥선 기술을 사용할 수 있다.
도 1에 도시된 관련 기술에 따른 영상 촬상 장치의 영상 칩 및 영상 처리 칩은 잡음 및 왜곡을 최소화하기 위해서 적층 구조로 구성된다. 이에 반해서, 본 발명의 영상 촬상 장치의 영상 칩 및 영상 처리 칩이 디지털 인터페이스 방식에 따라 통신하기 때문에, 본 발명의 영상 촬상 장치는 칩 구조에 제한 없이 자유롭게 설계될 수 있다. 이는 영상 칩 및 영상 처리 칩을 구성하는 기능 블록들의 레이아웃이 스택 구조와 같은 칩 구조에 제한 없이 행해짐을 의미한다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
상술한 바와 같이, 동일한 전기적인 도전체를 사용하여 영상 칩을 제조함으로써 액티브 픽셀 센서 특성 개선을 위한 공정 유연성을 증대시킬 수 있다. 또한, 영상 칩과 영상 처리 칩 간 신호 전송을 디지털 인터페이스 방식으로 수행함으로써 영상 칩으로부터 잡음 및 왜곡에 강한 데이터 신호를 얻을 수 있다.

Claims (43)

  1. 입력 광을 전기적인 디지털 신호로 변환하도록 구성된 영상 칩을 포함하며,
    상기 영상 칩은 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하되, 상기 어레이, 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록은 단일의 모오스 공정에 의해서 제조되는 영상 촬상 장치.
  2. 제 1 항에 있어서,
    상기 램프 제어 블록은
    상기 램프 전압을 출력하기 위한 출력 단자를 바이어스 전압으로 충전하도록 구성된 리세트 회로와;
    가변 가능한 게이트 전압을 발생하도록 구성된 기울기 제어 회로와; 그리고
    상기 출력 단자에 연결되면, 상기 가변 가능한 게이트 전압에 응답하여 상기 램프 전압을 발생하는 램프 전압 발생 회로를 포함하는 영상 촬상 장치.
  3. 제 2 항에 있어서,
    상기 리세트 회로, 상기 제어 회로, 그리고 상기 램프 전압 발생 회로는 NMOS 트랜지스터들로 구성되는 영상 촬상 장치.
  4. 제 2 항에 있어서,
    상기 램프 전압은 시간이 경과함에 따라 점차적으로 증가되는 영상 촬상 장치.
  5. 제 2 항에 있어서,
    상기 램프 전압은 시간이 경과함에 따라 점차적으로 낮아지는 영상 촬상 장치.
  6. 제 1 항에 있어서,
    상기 어레이는 기판에 형성된 제 1 P형 웰 영역에 형성되고, 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록은 상기 기판에 형성된 제 2 P형 웰 영역에 형성되는 영상 촬상 장치.
  7. 제 6 항에 있어서,
    상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 NMOS 트랜지스터들이 형성되는 영상 촬상 장치.
  8. 제 7 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  9. 제 6 항에 있어서,
    상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 NMOS 트랜지스터들이 형성되며, 상기 기판에는 웰없이 PMOS 트랜지스터가 직접 형성되는 영상 촬상 장치.
  10. 제 9 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  11. 제 10 항에 있어서,
    상기 PMOS 트랜지스터는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록 중 적어도 하나에 사용되는 영상 촬상 장치.
  12. 제 1 항에 있어서,
    디지털 인터페이스 방식으로 상기 영상 칩과 통신하도록 구성된 영상 처리 칩을 더 포함하는 영상 촬상 장치.
  13. 제 12 항에 있어서,
    상기 영상 처리 칩은
    타이밍 발생기와;
    상기 타이밍 발생기에 의해서 제어되며, 상기 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과;
    상기 타이밍 발생기에 의해서 제어되며, 상기 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고
    상기 타이밍 발생기에 의해서 제어되며, 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 포함하는 영상 촬상 장치.
  14. 제 12 항에 있어서,
    상기 영상 처리 칩은 상기 영상 칩에 공급될 디지털 제어 신호들을 발생하도록 구성된 타이밍 발생기를 포함하는 영상 촬상 장치.
  15. 제 14 항에 있어서,
    상기 영상 칩은 상기 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과; 상기 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 더 포함하며,
    상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 타이밍 발생기로부터의 상기 디지털 제어 신호들에 의해서 제어되는 영상 촬상 장치.
  16. 타이밍 발생기 및 영상 신호 처리기를 포함하는 영상 처리 칩과; 그리고
    상기 영상 처리 칩의 제어에 응답하여 동작하며, 입력 광을 전기적인 디지털 신호로 변환하고 상기 변환된 디지털 신호를 상기 영상 처리 칩으로 출력하는 영상 칩을 포함하며,
    상기 영상 칩은 단일의 모오스 공정에 의해서 제조된 트랜지스터들로 구성되고, 상기 영상 칩과 상기 영상 처리 칩은 디지털 인터페이스 방식으로 통신하는 영상 촬상 장치.
  17. 제 16 항에 있어서,
    상기 영상 칩은
    액티브 픽셀 센서 어레이를 구동하도록 구성되는 수직 스캔너 및 드라이버 블록과;
    제 1 제어 신호들에 응답하여 동작하며, 상기 액티브 픽셀 센서 어레이로부터 출력되는 아날로그 데이터를 샘플링하고 샘플링된 아날로그 데이터를 디지털 데이터로 변환하는 상관 더블 샘플링 및 아날로그/디지털 변환 블록과;
    제 2 제어 신호들에 응답하여 동작하며, 상기 상관 더블 샘플링 및 아날로그/디지털 변환 블록의 샘플링 동작을 제어하도록 구성된 램프 제어 블록과;
    제 3 제어 신호에 응답하여 동작하며, 상기 상관 더블 샘플링 및 아날로그/디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과;
    제 4 제어 신호에 응답하여 동작하며, 상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록과; 그리고
    상기 래치 블록으로부터 출력된 디지털 데이터를 상기 영상 처리 칩으로 출력하는 출력 버퍼 블록을 포함하는 영상 촬상 장치.
  18. 제 17 항에 있어서,
    상기 제 1 내지 제 4 제어 신호들은 상기 영상 처리 칩의 타이밍 발생기로부터 출력되는 디지털 신호들인 영상 촬상 장치.
  19. 제 16 항에 있어서,
    상기 영상 칩을 구성하는 모든 트랜지스터들은 PMOS 트랜지스터로 구성되는 영상 촬상 장치.
  20. 제 16 항에 있어서,
    상기 영상 칩을 구성하는 모든 트랜지스터들은 NMOS 트랜지스터로 구성되는 영상 촬상 장치.
  21. 제 16 항에 있어서,
    상기 영상 칩을 구성하는 트랜지스터들 중 일부는 PMOS 트랜지스터로 구성되고, 나머지는 NMOS 트랜지스터로 구성되되, 상기 PMOS 및 NMOS 트랜지스터들은 단일의 모오스 공정에 의해서 제조되는 영상 촬상 장치.
  22. 제 17 항에 있어서,
    상기 램프 제어 블록은
    상기 램프 전압을 출력하기 위한 출력 단자를 바이어스 전압으로 충전하도록 구성된 리세트 회로와;
    가변 가능한 게이트 전압을 발생하도록 구성된 기울기 제어 회로와; 그리고
    상기 출력 단자에 연결되면, 상기 가변 가능한 게이트 전압에 응답하여 상기 램프 전압을 발생하는 램프 전압 발생 회로를 포함하는 영상 촬상 장치.
  23. 제 22 항에 있어서,
    상기 리세트 회로, 상기 제어 회로, 상기 램프 전압 발생 회로는 NMOS 트랜지스터들로 구성되는 영상 촬상 장치.
  24. 제 22 항에 있어서,
    상기기 램프 전압은 시간이 경과함에 따라 점차적으로 증가되는 영상 촬상 장치.
  25. 제 22 항에 있어서,
    상기 램프 전압은 시간이 경과함에 따라 점차적으로 낮아지는 영상 촬상 장치.
  26. 제 17 항에 있어서,
    상기 어레이는 기판에 형성된 제 1 P형 웰 영역에 형성되고, 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록은 상기 기판에 형성된 제 2 P형 웰 영역에 형성되는 영상 촬상 장치.
  27. 제 26 항에 있어서,
    상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록을 위한 NMOS 트랜지스터들이 형성되는 영상 촬상 장치.
  28. 제 27 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  29. 제 26 항에 있어서,
    상기 제 1 P형 웰 영역에는 상기 어레이의 액티브 픽셀 센서들을 위한 NMOS 트랜지스터들이 형성되고, 상기 제 2 P형 웰 영역에는 상기 상관 더블 샘플링 및 아날로그-디지털 변환 블록, 상기 램프 제어 블록, 상기 수직 스캔너 및 드라이버 블록, 상기 수평 스캔너 블럭, 그리고 상기 래치 블록을 위한 NMOS 트랜지스터들이 형성되며, 상기 기판에는 웰없이 PMOS 트랜지스터가 직접 형성되는 영상 촬상 장치.
  30. 제 29 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  31. 제 30 항에 있어서,
    상기 PMOS 트랜지스터는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록 중 적어도 하나에 사용되는 영상 촬상 장치.
  32. 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하는 영상 촬상 장치에 있어서:
    기판과; 상기 기판에 형성된 제 1 웰 영역과; 그리고 상기 제 1 웰 영역과 동일한 도전형을 가지며, 상기 기판에 형성된 제 2 웰 영역을 포함하며,
    상기 제 1 웰 영역에는 상기 어레이의 액티브 픽셀 센서들이 형성되고, 상기 제 2 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 트랜지스터들이 형성되며, 상기 액티브 픽셀 센서들 및 상기 트랜지스터들은 단일의 MOS 공정에 의해서 제조되는 영상 촬상 장치.
  33. 제 32 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  34. 제 32 항에 있어서,
    상기 액티브 픽셀 센서들은 3-트랜지스터 구조 및 4-트랜지스터 구조 중 어느 하나로 형성되는 영상 촬상 장치.
  35. 제 32 항에 있어서,
    상기 영상 촬상 장치는
    상기 어레이를 구동하도록 구성된 수직 스캔너 및 드라이버 블록과;
    상기 아날로그-디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고
    상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 더 포함하는 영상 촬상 장치.
  36. 제 35 항에 있어서,
    상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 제 2 웰 영역에 형성되는 영상 촬상 장치.
  37. 제 32 항에 있어서,
    상기 제 1 및 제 2 웰 영역들에는 PMOS 트랜지스터들이 형성되는 영상 촬상 장치.
  38. 제 32 항에 있어서,
    상기 제 1 및 제 2 웰 영역들에는 NMOS 트랜지스터들이 형성되는 영상 촬상 장치.
  39. 액티브 픽셀 센서들의 어레이, 상기 어레이로부터의 출력을 샘플링하기 위한 상관 더블 샘플링 블록, 램프 전압을 발생하기 위한 램프 제어 블럭, 그리고 상기 램프 전압에 따라 상기 상관 더블 샘플링 블록의 출력을 디지털 신호로 변환하기 위한 아날로그-디지털 변환 블록을 포함하는 영상 촬상 장치에 있어서:
    기판과; 상기 기판에 형성된 제 1 웰 영역과; 그리고 상기 제 1 웰 영역과 동일한 도전형을 가지며, 상기 기판에 형성된 제 2 웰 영역을 포함하며,
    상기 제 1 웰 영역에는 상기 어레이의 액티브 픽셀 센서들이 형성되고, 상기 제 2 웰 영역에는 상기 상관 더블 샘플링 블록, 상기 아날로그-디지털 변환 블록, 그리고 상기 램프 제어 블록을 위한 제 1 트랜지스터들이 형성되고, 상기 액티브 픽셀 센서들 및 상기 제 1 트랜지스터들은 단일의 MOS 공정에 의해서 제조되고, 상기 기판에는 웰없이 상기 제 1 트랜지스터들과 다른 형태의 제 2 트랜지스터들이 직접 형성되는 영상 촬상 장치.
  40. 제 39 항에 있어서,
    상기 기판은, P형 반도체 기판, N형 반도체 기판, 그리고 상기 P형 또는 N형 반도체 기판에 형성된 N형 에피층 중 어느 하나를 포함하는 영상 촬상 장치.
  41. 제 39 항에 있어서,
    상기 액티브 픽셀 센서들은 3-트랜지스터 구조 및 4-트랜지스터 구조 중 어느 하나로 형성되는 영상 촬상 장치.
  42. 제 39 항에 있어서,
    상기 영상 촬상 장치는
    상기 어레이를 구동하도록 구성된 수직 스캔너 및 드라이버 블록과;
    상기 아날로그-디지털 변환 블록에서 출력되는 디지털 데이터를 래치하도록 구성된 래치 블록과; 그리고
    상기 래치 블록을 구동하도록 구성된 수평 스캔너 블록을 더 포함하는 영상 촬상 장치.
  43. 제 42 항에 있어서,
    상기 수직 스캔너 및 드라이버 블록, 상기 래치 블록, 그리고 상기 수평 스캔너 블록은 상기 제 2 웰 영역에 형성되는 영상 촬상 장치.
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