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KR20060068404A - 적층형 칩 커패시터 - Google Patents

적층형 칩 커패시터 Download PDF

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KR20060068404A
KR20060068404A KR1020040107086A KR20040107086A KR20060068404A KR 20060068404 A KR20060068404 A KR 20060068404A KR 1020040107086 A KR1020040107086 A KR 1020040107086A KR 20040107086 A KR20040107086 A KR 20040107086A KR 20060068404 A KR20060068404 A KR 20060068404A
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internal electrode
stacked chip
capacitor
electrode
external terminal
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황경남
이병화
박상수
박민철
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삼성전기주식회사
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Abstract

보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 가진다.
적층형 칩 커패시터, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multi-layer Chip Capacitor}
도 1a는 종래의 적층형 칩 커패시터의 내부 전극을 나타내는 평면도이다.
도 1b는 종래의 적층형 칩 커패시터에서 채용되는 다수의 유전체층과 내부 전극 형상을 나타내는 분해 사시도이다.
도 1c는 종래의 적층형 칩 커패시터의 개략 사시도이다.
도 2a는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 및 제2 내부 전극을 나타내는 평면도이다.
도 2b는 도 2a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터의 일례를 나타내는 개략 사시도이다.
도 2c는 도 2a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터의 다른 예를 나타내는 개략 사시도이다.
도 3a는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 및 제2 내부 전극을 나타내는 평면도이다.
도 3b는 도 3a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 4a는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 및 제2 내부 전극을 나타내는 평면도이다.
도 4b는 도 4a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 5a는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 및 제2 내부 전극을 나타내는 평면도이다.
도 5b는 도 5a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 6a는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극 및 제2 내부 전극을 나타내는 평면도이다.
도 6b는 도 6a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터를 나타내는 개략 사시도이다.
도 7 내지 도 12는 본 발명의 여러가지 실시형태의 적층형 칩 커패시터를 나타내는 개략 사시도이다.
<도면의 주요부분에 대한 부호의 설명>
12, 13: 유전체층 102: 제1 내부 전극
103: 제2 내부 전극 52, 53a, 53b: 리드부
152, 153: 외부 단자 전극 101: 커패시터 본체
본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 고주파 회로에 사용하기 에 적합하도록 저감된 등가직렬 인덕턴스(ESL)을 구현할 수 있는 적층형 칩 커패시터에 관한 것이다.
일반적으로 적층형 칩 커패시터(MLCC)는 세라믹 재질의 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 칩 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다. 특히,적층형 칩 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 사용되고 있다.
디커플링 커패시터로 사용되는 적층형 칩 커패시터는, 급격한 전류 변동의 억제와 전원회로의 안정화를 위해서, 보다 낮은 등가직렬 인덕턴스 값을 가져야한다. 등가직렬 인덕턴스는 커패시터의 기생 인덕턴스로 작용하기 때문이다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다.
종래, 적층형 칩 커패시터의 ESL를 저감시키는 방안으로서, 미국특허 제5,880,925호에는 (+)극성의 내부 전극과 (-)극성의 내부 전극의 리드 구조를 서로 인접하여 깍지낀 형태의 배열(interdigitated arragement)로 배치시키는 방안이 제안되고 있다. 이러한 종래 실시형태의 일례로서, 도 1a 내지 도 1c에는 다른 극성을 갖는 제1 내부 전극 및 제2 내부 전극의 인접한 리드가 서로 교대로 배열된 적층형 칩 커패시터가 나타나 있다.
도 1a는 종래의 적층형 칩 커패시터의 내부 전극의 평면도이고, 도 1b는 도 1a의 내부 전극이 형성된 유전체층들의 분해 사시도이고, 도 1c는 종래의 적층형 칩 커패시터의 개략 사시도이다. 도 1a를 참조하면, 흔히 세라믹 재질로 구성되는 유전체층(12, 13) 각각에 제1 내부 전극(22) 또는 제2 내부 전극(23)이 형성되어 있다. 제1 내부 전극(22) 및 제2 내부 전극(23)의 대향하는 두변에는 각각 리드(32, 33)가 형성되어 있다. 도 1b에 도시된 바와 같이, 제1 내부 전극(22) 및 제2 내부 전극(23)이 형성되어 있는 유전체층(12, 13)은 서로 교대로 적층되어 커패시터 본체를 형성한다. 도 1c에 도시된 바와 같이, 이 커패시터 본체(11)를 가압 및 소성 처리하고, 추가적으로 각 리드(32, 33)에 연결된 외부 단자 전극(16, 17)을 형성하여 적층형 칩 커패시터(10)를 완성한다.
여기서, 제1 내부 전극(22)의 리드(32)는 제2 내부 전극(23)의 리드(33)와 인접하여 깍지낀 배열로 배치되기 때문에, 인접한 내부 전극(22, 23)에서 전류 방향이 화살표로 표시된 바와 같이(도 1b 참조) 서로 반대방향이 된다. 따라서, 고주파 전류에 의하여 발생하는 자속이 부분적으로 서로 상쇄되어 결국 적층형 칩 커패시터가 갖는 ESL이 감소하게 된다.
그러나, 상기한 종래의 적층형 칩 커패시터에서는 ESL을 충분히 감소시키기가 어렵다. 즉, 리드가 교대로 배치되어 있으므로, 서로 반대되는 인덕턴스성분이 부분적일 수 밖에 없다. 또한, 내부 전극을 외부 단자 전극과 연결시키기 위한 각각의 리드의 폭이 좁기 때문에, 리드 자체에 의해 ESL이 크게 증가한다. 그 외에도, 외부 단자 전극의 좁은 폭도 ESL을 증가시키는 원인으로 작용한다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 기생 인덕턴스인 ESL을 증가시키는 원인으로 작용하는 리드 구조 또는 외부 단자 전극의 구조를 변경하여, 기생 인덕턴스를 더욱 저감시킬 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 가진다. 이 경우, 상기 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 갖는 상기 내부 전극은 상기 유전체층의 1개 변만을 향해 일체로 연장된 리드부를 더 가질 수 있다.
본 발명의 바람직한 실시형태에 따르면, 외부 단자 전극중 적어도 하나는 상기 커패시터 본체의 측면, 상부면 및 하부면 상에 형성되어 있다. 따라서, 이 경우, 상기 커패시터 본체의 측면뿐만 아니라 상부면 및 하부면 상에도 형성된 상기 외부 단자 전극은 매우 넓은 폭을 갖게 된다. 또한, 다른 방안으로서, 상기 외부 단자 전극은 모두 상기 커패시터 본체의 측면 상에만 형성되어 있을 수 있다.
본 발명의 구체적인 실시형태에서는, 상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 3개의 변을 향해 일체로 연장된 리드부를 가진다. 이와 같이 상기 내부 전극이 상기 유전체층의 인접한 3개의 변을 향해 일체로 연장된 리드부를 구비함으로써, 상기 리드부의 폭은 더욱 넓어지게 된다.
또한, 본 발명에 따르면, 상기 제1 내부 전극 또는 상기 제2 내부 전극은 서로 다른 2개 이상의 영역으로 분할될 수도 있다. 예를 들어, 상기 제1 내부 전극 및 제2 내부 전극은 각각 2개의 영역으로 분할될 수 있다. 다른 예로서, 상기 제1 내부 전극 및 제2 내부 전극은 각각 4개의 영역으로 분할될 수도 있다.
본 발명의 일 실시형태에 따르면, 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 동일 극성을 갖는 상기 외부 단자 전극이 상기 각 측면마다 동일한 갯수로 형성될 수 있다. 또한, 상기 커패시터 본체의 4개 측면 상에 동일 극성을 갖는 외부 단자 전극이 형성될 수 있다. 다른 실시형태에 따르면, 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 동일 극성을 갖는 외부 단자 전극이 상기 각 측면마다 다른 갯수로 형성될 수 있다. 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 형성된 동일 극성의 외부 단자 전극은 서로 동일한 형태일 수도 있 고, 서로 다른 형태일 수도 있다.
본 발명의 적층형 칩 커패시터에 따르면, 종래에 비하여 감소된 ESL을 구현할 수 있다. 이를 위하여, 제1 내부 전극과 제2 내부 전극 중 적어도 하나는, 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 가진다. 이에 따라, 상기 리드부는 매우 넓은 폭을 갖게 되어, 좁은 폭의 리드부만을 갖는 종래 기술에 비하여 현저히 감소된 ESL 값을 갖게 된다. 또한, 커패시터 본체의 측면뿐만 아니라 상부면과 하부면 상에 외부 전극을 형성시킴으로써, ESL값을 더욱 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 2a는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극을 나타내는 평면도이다. 도 2a를 참조하면, 2개의 유전체층(12, 13) 상에 각각 제1 내부 전극(102)과 제2 내부 전극(103)이 형성되어 있다. 상기 2개의 유전체층(12, 13)은, 적층형 칩 커패시터의 본체를 구성하는 복수의 유전체들 중 인접한 2개의 유전체층으로 이해될 수 있다. 적층형 칩 커패시터의 본체의 전체 구조를 형성하기 위해서는, 상기 2개의 유전체층(12,13)이 교대로 여러 번 반복하여 적층된다.
도 2a에 도시된 바와 같이, 제1 내부 전극(102)의 리드부(52)는 제2 내부 전극(103)의 리드부(53a, 53b)와 인접하여 교대로 배치되어 있다. 제1 내부 전극(103)은 유전체층(12)의 1변을 향해 일체로 연장된 리드부(52)를 가진다. 이에 반하여, 제2 내부 전극(103)은, 유전체층(12)의 1변을 향해 연장된 리드부(53b)를 가질 뿐만 아니라, 유전체층(13)의 인접한 3개의 변(A, B, C)을 향해 일체로 연장된 리드부(53a)를 가진다. 따라서, 제2 내부 전극(103)의 상기 리드부(53a)는 매우 넓은 폭을 갖게된다. 이와 같이 리드부(32a)의 폭이 넓게 되면, 리드부로 인한 기생 인덕턴스는 보다 낮아지게 된다.
도 2b는 도 2a의 내부 전극을 사용하여 제조된 적층형 칩 커패시터(100)의 개략 시도이다. 도 2b에 도시된 바와 같이, 내부 전극이 형성된 유전체층(12, 13)가 적층되어 커패시터 본체(101)를 이루며, 이 커패시터 본체(101)의 외면에는 외부 단자 전극들(152, 153)이 형성되어 있다. 도 2a의 제1 내부 전극(102)의 리드부(52)는 일 극성을 나타내는 외부 단자 전극(152)와 연결되고, 제2 내부 전극(103)의 리드부(53a, 53b)는 다른 극성을 나타내는 외부 단자 전극(152)과 연결된다. 이 경우, 리드부(53a, 53b)를 통해 제2 내부 전극(103)과 연결된 외부 단자 전극(153) 는 커패시터 본체(101)의 측면뿐만 아니라 상부면 및 하부면 상에도 형성되어 있다. 이에 따라, 외부 단자 전극(153)의 전체적인 폭은 매우 넓어지게 된다. 이에 따라, 기생 인덕턴스인 ESL이 더욱 낮아지게 된다.
그러나, 다른 방안으로서, 상기 제2 내부 전극(103)과 연결된 외부 단자 전극(153)을 커패시터 본체(101)의 측면 상에만 형성시킬 수도 있다. 그렇다 하더라도, 리드부(53a, 53b)의 폭이 매우 넓기 때문에, 종래에 비하여 ESL의 개선 효과를 얻을 수 있다. 이와 같이, 제2 내부 전극(103)과 연결된 외부 단자 전극이 커패시터 본체(101)의 측면 상에만 형성된 일례가 도 2c에 도시되어 있다. 도 2c를 참조하면, 커패시터(200)의 본체(201)의 상부면 및 하부면에는 외부 단자 전극이 실질적으로 형성되어 있지 않다. 즉, 본체의 측면 상에만, 외부 단자 전극들(252, 253)이 형성되어 있다.
도 3a에는, 본 발명의 다른 실시형태에 따른 제1 내부 전극과 제2 내부 전극이 도시되어 있다. 이 경우에는, 각각의 내부 전극이 2개의 영역으로 분할되어 있다. 즉, 제1 내부 전극과 제2 내부 전극은 각각 좌측 영역(302a, 303a)과 우측 영역(302b, 303b)로 분할되어 있다. 본 실시형태의 경우에도, 제2 내부 전극(303a, 303b)은 인접한 3개의 변(D, E, F)을 향해 일체로 연장된 리드부(63a, 63b)를 구비한다. 참조번호 62a, 62b는 각각 제1 내부 전극의 좌측 영역 및 우측 영역에 형성된 리드부를 나타낸다.
도 3b는 도 3a의 내부 전극을 사용하여 제조된 적층형 커패시터(300)를 나타 내는 개략 사시도이다. 이 경우에도, 제2 내부 전극(303a, 303b)에 연결된 외부 단자 전극(363)은 커패시터 본체(301)의 측면, 상부면 및 하부면 상에 형성되어 있다. 참조번호 362는 제1 내부 전극(302a, 302b)와 연결된 외부 단자 전극을 나타낸다.
도 4a에는, 본 발명의 또 다른 실시형태에 따른 제1 내부 전극과 제2 내부 전극이 도시되어 있다. 이 경우에도, 각각의 내부 전극이 2개의 영역으로 분할되어 있다. 다만, 각각의 내부 전극은 가로로 분할되어 있다. 즉, 제1 내부 전극 및 제2 내부 전극은 각각 상부 영역(402a, 403a)과 하부 영역(402b, 403b)로 분할되어 있다. 본 실시형태의 경우는, 제2 내부 전극(403a, 403b)은 인접한 2개의 변(G, H)을 향해 일체로 연장된 리드부(73a, 73b)를 구비한다. 참조번호 72a, 72b는 각각 제1 내부 전극의 상부 영역 및 하부 영역에 형성된 리드부를 나타낸다.
도 4b는 도 4a의 내부 전극을 사용하여 제조된 적층형 커패시터(400)를 나타내는 개략 사시도이다. 이 경우에도, 제2 내부 전극(403a, 403b)에 연결된 외부 단자 전극(473)은 커패시터 본체의 측면, 상부면 및 하부면 상에 형성되어 있다. 참조번호 472는 제1 내부 전극(402a, 402b)과 연결된 외부 단자 전극을 나타낸다.
도 5a에는, 본 발명의 또 다른 실시형태에 따른 제1 내부 전극과 제2 내부 전극이 도시되어 있다. 이 경우에는, 각각의 내부 전극이 4개의 영역으로 분할되어 있다. 즉, 제1 내부 전극(502) 및 제2 내부 전극(503)은 각각 상하 및 좌우 영역 분할되어 있다. 본 실시형태의 경우는, 제2 내부 전극(503)은 인접한 2개의 변을 향해 일체로 연장된 리드부(83)를 구비한다. 참조번호 82는 각각 제1 내부 전극(502)에 형성된 리드부를 나타낸다.
도 5b는 도 5a의 내부 전극을 사용하여 제조된 적층형 커패시터(500)를 나타내는 개략 사시도이다. 이 경우에도, 제2 내부 전극(503)에 연결된 외부 단자 전극(583)은 커패시터 본체의 측면, 상부면 및 하부면 상에 형성되어 있다. 참조번호 582는 제1 내부 전극(502)과 연결된 외부 단자 전극을 나타낸다.
도 6a에는, 본 발명의 또 다른 실시형태에 따른 제1 내부 전극과 제2 내부 전극이 도시되어 있다. 이 경우에는, 제1 내부 전극(602)이 서로 대향하는 2변에 리드부(92a)를 가질 뿐만 아니라, 다른 대향하는 2변에도 각 변마다 1개씩의 리드부(92b)를 가진다. 참조번호 93a, 93b는 제2 내부 전극(603)이 갖는 리드부를 나타낸다. 제2 내부 전극(603)은 인접하는 2변을 향해 연장된 리드부(93a)를 갖는다.
도 6b는 도 6a의 내부 전극을 사용하여 제조된 적층형 커패시터(600)를 나타내는 개략 사시도이다. 이 경우에도, 제2 내부 전극(603)에 연결된 외부 단자 전극(693)은 커패시터 본체의 측면, 상부면 및 하부면 상에 형성되어 있다. 제1 내부 전극(602)과 연결된 외부 단자 전극(692)은, 커패시터 본체의 서로 대향하는 2측면에 각 면마다 2개씩 있고, 다른 서로 대향하는 나머지 2면에도 각 면마다 1개씩 있다.
도 7 내지 도 12은 본 발명의 다양한 실시형태에 따른 적층형 칩 커패시터(700, 800, 900, 910, 920, 930)를 나타내는 개략도이다. 도 7 내지 도10을 참조하면, 제1 내부 전극과 연결된 외부 단자 전극(752, 852, 952, 962)이 커패시터 본체의 측면 상에 다양한 수로 형성되어 있다. 또한, 도 11 및 도 12에 도시된 바와 같이, 제1 내부 전극과 연결된 외부 단자 전극(972, 982)은 커패시터 본체의 서로 대향하는 측면(L, M) 상에 서로 다른 형태 또는 서로 다른 갯수로 형성될 수 있다. 참조번호, 753, 853, 953, 963, 973, 983은 제2 내부 전극과 연결된 외부 단자 전극을 나타낸다.
전술한 실시형태에서는, 제2 내부 전극만이, 유전체층의 인접한 2 개이상의 변을 향해 일체로 연장된 리드부를 구비하였다. 그러나, 다른 방안으로서, 제1 내부 전극만이, 또는 제1 내부 전극 및 제2 내부 전극 모두가, 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 구비할 수도 있다.
본 발명자는 본 발명에 따른 적층형 칩 커패시터의 특성 향상을 확인하기 위해, 종래예에 따른 적층형 칩 커패시터와 본 발명의 일 실시예에 따른 적층형 칩 커패시터의 ESL 특성을 비교하는 모의 실험을 실시하였다. 상기 실험에 사용된 종래예의 커패시터로는, 도 1a 내지 도 1c에 도시된 바와 같은 구성을 갖는 커패시터를 사용하였다. 실시예의 커패시터로는, 도 2a 및 도 2b에 도시된 바와 같은 구성을 갖는 커패시터를 사용하였다. 따라서, 상기 실시예의 커패시터에서는, 커패시터 본체의 측면뿐만 아니라 상부면과 하부면 상에도 외부 전극이 형성되어 있으며, 제2 내부 전극은 유전체층의 인접한 3개의 변을 향해 일체로 연장된 리드부를 가진다(도 2a 참조).
상기 종래예의 커패시터의 사이즈와 실시예의 커패시터의 사이즈는 모두 2.0mm × 1.25mm이며, 양 커패시터의 높이는 1 mm 정도로 정하였다. 종래예 및 실시예에서, 커패시터에 사용된 세라믹 유전체층의 상대 유전율은 2400이고, 유전 손실은 0.002이었다. 종래예 및 실시예 양자 모두에서, 내부 전극으로 니켈(Ni) 전극을 사용하였고, 외부 전극으로는 은(Ag) 전극을 사용하였다. 내부 전극의 도전율은 1.45×107 siemens/m 이었고, 외부 전극의 도전율은 4.83×107 siemens/m 이었다.
상기 종래예의 커패시터와 실시예의 커패시터에 대해, 커패시턴스와 ESL을 측정하여 아래의 표 1에 기재된 바와 같은 결과를 얻었다.
종래예 실시예
커패시턴스 45.5 nF 46.0 nF
ESL 50.9 pH 32.2 pH
상기 표 1에 기재된 바와 같이, 실시예의 적층형 칩 커패시터의 커패시턴스는, 종래예의 적층형 칩 커패시터의 커패시턴스 값과 거의 동일하였다. 그러나, 실시예의 적층형 칩 커패시터의 ESL 특성은, 종래예의 적층형 칩 커패시터의 ESL 특성에 비하여 크게 향상되었다. 상기 표 1에 나타난 바와 같이, 실시예의 적층형 칩 커패시터는 종래예의 적층형 칩 커패시터에 비하여 약 36.7%의 ESL 감소효과를 나 타내고 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 제1 내부 전극과 제2 내부 전극 중 적어도 하나는, 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 구비함으로써, 보다 저감된 ESL을 갖는 적층형 칩 커패시터를 구현할 수 있게 된다. 또한, 커패시터 본체의 상부면 및 하부면 상에도 형성되어 있는 외부 단자 전극을 구비함으로써, ESL을 더욱 저감시킬 수 있게 된다.

Claims (11)

  1. 복수의 유전체층이 적층되어 형성된 커패시터 본체;
    상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극;
    상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며,
    상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  2. 제1항에 있어서,
    외부 단자 전극중 적어도 하나는 상기 커패시터 본체의 측면, 상부면 및 하부면 상에 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  3. 제1항에 있어서,
    상기 외부 단자 전극은 모두 상기 커패시터 본체의 측면 상에만 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  4. 제1항에 있어서,
    상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 3개의 변을 향해 일체로 연장된 리드부를 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  5. 제1항에 있어서,
    상기 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 구비하는 상기 내부 전극은 상기 유전체층의 1개 변만을 향해 일체로 연장된 리드부를 더 구비하는 것을 특징으로 하는 적층형 칩 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극 또는 상기 제2 내부 전극은 서로 다른 2개 이상의 영역으로 분할되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  7. 제1항에 있어서,
    상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 동일 극성을 갖는 상기 외부 단자 전극이 상기 각 측면마다 동일한 갯수로 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  8. 제1항에 있어서,
    상기 커패시터 본체의 4개 측면에 동일 극성을 갖는 외부 단자 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  9. 제1항에 있어서,
    상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 동일 극성을 갖는 외부 단자 전극이 상기 각 측면마다 다른 갯수로 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
  10. 제1항에 있어서,
    상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 형성된 동일 극성의 외부 단자 전극은 서로 동일한 형태인 것을 특징으로 하는 적층형 칩 커패시터.
  11. 제1항에 있어서,
    상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 형성된 동일 극성의 외부 단자 전극은 서로 다른 형태인 것을 특징으로 하는 적층형 칩 커패시터.
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