KR20060066389A - NAND flash memory device and manufacturing method thereof - Google Patents
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Abstract
본 발명은 난드 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 소오스 셀렉트 트랜지스터의 공통 소오스 쪽 가장자리와 드레인 셀렉트 트랜지스터의 드레인 접합 쪽 가장자리에 불순물을 추가로 주입하여 낮은 문턱 전압에 의해 누설 전류가 발생되는 것을 방지할 수 있다. 또한, 문턱 전압을 조절하기 위해 주입되는 불순물의 농도를 감소시키거나 불순물 주입을 생략할 수 있으므로, N타입 접합부와 P웰 간의 전기장을 감소시켜 GIDL(Gate Induces Drain Leakage) 특성을 개선하고 프로그램 특성을 향상시킬 수 있다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a NAND flash memory device and a method of fabricating the same, and further, by introducing impurities into the common source side edge of the source select transistor and the drain junction side edge of the drain select transistor to prevent leakage current caused by a low threshold voltage. You can prevent it. In addition, it is possible to reduce the concentration of impurity implanted or control the impurity implantation to adjust the threshold voltage, thereby reducing the electric field between the N-type junction and the P well, thereby improving GIDL (Gate Induces Drain Leakage) characteristics and improving the program characteristics. Can be improved.
플래시 메모리, 셀렉트 트랜지스터, 누설 전류, 셀프 부스팅, 보론, GIDLFlash Memory, Select Transistors, Leakage Current, Self Boosting, Boron, GIDL
Description
도 1은 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a string structure of a NAND flash memory device.
도 2는 본 발명의 실시예에 따른 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 단면도이다. 2 is a cross-sectional view illustrating a string structure of a NAND flash memory device according to an exemplary embodiment of the present invention.
도 3은 도 2의 불순물 영역을 형성하는 방법을 설명하기 위한 소자의 단면도이다.
3 is a cross-sectional view of an element for describing a method of forming an impurity region of FIG. 2.
본 발명은 난드 플래시 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 프로그램 동작 시 발생하는 간섭(Disturb) 특성을 개선할 수 있는 난드 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a NAND flash memory device and a method for manufacturing the same, and more particularly, to a NAND flash memory device and a method for manufacturing the same, which can improve the interference characteristics generated during a program operation.
도 1은 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a string structure of a NAND flash memory device.
도 1을 참조하면, 난드 플래시 메모리의 셀 어레이는 스트링을 기본 구조로 하며, 스트링은 공통 소오스(CS)를 갖는 소오스 셀렉트 트랜지스터(SST), 비트라인과 연결되는 드레인(Drain)을 갖는 드레인 셀렉트 트랜지스터(DST)와, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 형성된 플래시 메모리 셀들(C1 내지 Cn)로 이루어진다. 여기서, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에는 16개 또는 32개의 플래시 메모리 셀들(C1 내지 Cn)이 직렬로 형성되며, 각각의 플래시 메모리 셀들(C1 내지 Cn)은 접합부를 공유한다. Referring to FIG. 1, a cell array of a NAND flash memory has a string-based structure, and the string has a source select transistor SST having a common source CS and a drain select transistor having a drain connected to a bit line. And the flash memory cells C1 to Cn formed in series between the DST and the source select transistor SST and the drain select transistor DST. Here, 16 or 32 flash memory cells C1 to Cn are formed in series between the source select transistor SST and the drain select transistor DST, and each of the flash memory cells C1 to Cn shares a junction. do.
상기의 구조를 갖는 플래시 메모리 소자는 셀렉트 트랜지스터의 누설 전류가 커지게 되면 소자의 불량이 발생하게 된다. 여기서, 셀렉트 트랜지스터의 누설 전류는 낮은 문턱 전압에 의해 발생된다. 이러한 누설 전류는 프로그램 동작 시 프로그램되지 않는 셀에서 발생되는 셀프 부스팅 현상을 감소시켜 프로그램 동작의 오류가 발생될 수 있다. In the flash memory device having the above structure, when the leakage current of the select transistor increases, the device defect occurs. Here, the leakage current of the select transistor is generated by the low threshold voltage. This leakage current may reduce the self-boosting phenomenon generated in the cell that is not programmed during the program operation, thereby causing an error in the program operation.
따라서, 셀렉트 트랜지스터의 낮은 문턱 전압에 의해 누설 전류가 발생되는 것을 방지하기 위하여, 셀들의 문턱 전압을 조절하기 위한 이온주입 공정 후 셀렉트 트랜지스터 영역에 문턱 전압 조절용 불순물인 보론을 추가로 주입한다. Therefore, in order to prevent leakage current from being generated by the low threshold voltage of the select transistor, boron, which is a threshold voltage adjustment impurity, is additionally injected into the select transistor region after the ion implantation process for adjusting the threshold voltage of the cells.
보론의 추가 주입을 통해 셀렉트 트랜지스터의 낮은 문턱 전압에 의한 누설 전류는 감소하지만, 셀렉트 트랜지스터의 정션과 P웰간의 전기장이 증가하여 GIDL(Gate Induces Drain Leakage)이 증가하게 된다. 이에 따라, 프로그램 동작 시 셀프 부스팅이 감소하게 되어 불량이 발생될 수 있다.
The additional injection of boron reduces the leakage current due to the low threshold voltage of the select transistor, but increases the electric field between the junction of the select transistor and the P well, resulting in increased gate induce drain drain (GIDL). As a result, self-boosting may be reduced during the program operation, thereby causing a defect.
이에 대하여, 본 발명이 제시하는 난드 플래시 메모리 소자 및 그 제조 방법은 소오스 셀렉트 트랜지스터의 공통 소오스 쪽 가장자리와 드레인 셀렉트 트랜지스터의 드레인 접합 쪽 가장자리에 불순물을 추가로 주입하여 낮은 문턱 전압에 의해 누설 전류가 발생되는 것을 방지할 수 있다. 또한, 문턱 전압을 조절하기 위해 주입되는 불순물의 농도를 감소시키거나 불순물 주입을 생략할 수 있으므로, N타입 접합부와 P웰 간의 전기장을 감소시켜 GIDL(Gate Induces Drain Leakage) 특성을 개선하고 프로그램 특성을 향상시킬 수 있다.
In contrast, in the NAND flash memory device and a method of fabricating the same, an impurity is additionally injected into the common source side edge of the source select transistor and the drain junction side edge of the drain select transistor to generate a leakage current due to a low threshold voltage. Can be prevented. In addition, it is possible to reduce the concentration of impurity implanted or control the impurity implantation to adjust the threshold voltage, thereby reducing the electric field between the N-type junction and the P well, thereby improving GIDL (Gate Induces Drain Leakage) characteristics and improving the program characteristics. Can be improved.
본 발명의 실시예에 따른 난드 플래시 메모리 소자는 반도체 기판 상에 형성된 소오스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터와, 소오스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터 사이에 형성된 다수의 메모리 셀과, 소오스 셀렉트 트랜지스터의 공통 소오스 쪽 가장자리와 드레인 셀렉트 트랜지스터의 드레인 접합 쪽 가장자리에 형성되며 공통 소오스와 반대 타입의 불순물이 주입된 불순물 영역을 포함한다. A NAND flash memory device according to an embodiment of the present invention includes a source select transistor and a drain select transistor formed on a semiconductor substrate, a plurality of memory cells formed between the source select transistor and the drain select transistor, and a common source side edge of the source select transistor. And an impurity region formed at the edge of the drain junction side of the drain select transistor and implanted with impurities of a type opposite to that of the common source.
상기에서, 불순물 영역은 P타입이다.
In the above, the impurity region is P type.
본 발명의 실시예에 따른 난드 플래시 메모리 소자의 제조 방법은 소오스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터 및 다수의 셀들이 형성된 반도체 기판이 제공되는 단계, 및 소오스 셀렉트 트랜지스터의 공통 소오스 쪽 가장자리와 드레인 셀렉트 트랜지스터의 드레인 접합 쪽 가장자리에 경사 이온주입으로 3가 불순물을 주입하여 불순물 영역을 형성하는 단계를 포함한다. A method of manufacturing a NAND flash memory device according to an exemplary embodiment of the present invention may include providing a source select transistor, a drain select transistor, and a semiconductor substrate on which a plurality of cells are formed, and a drain of the drain select transistor and a common source side edge of the source select transistor. And implanting trivalent impurities into the junction side edges by gradient ion implantation to form impurity regions.
상기에서, 3가 불순물로 보론 또는 BF2가 주입될 수 있다.
In the above, boron or BF 2 may be injected into the trivalent impurity.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
도 2는 본 발명의 실시예에 따른 NAND 플래시 메모리 소자의 스트링 구조를 설명하기 위한 단면도이다. 2 is a cross-sectional view illustrating a string structure of a NAND flash memory device according to an exemplary embodiment of the present invention.
도 2를 참조하면, 기본 스트링은 공통 소오스(CS)를 갖는 소오스 셀렉트 트랜지스터(SST), 비트라인과 연결되는 드레인(Drain)을 갖는 드레인 셀렉트 트랜지스터(DST)와, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 형성된 플래시 메모리 셀들(C1 내지 Cn)을 포함한다. 여기서, 소오스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST) 사이에는 16개 또는 32개의 플래시 메모리 셀들(C1 내지 Cn)이 직렬로 형성되며, 각각의 플래시 메모리 셀들(C1 내지 Cn)은 접합부를 공유한다. Referring to FIG. 2, the base string includes a source select transistor SST having a common source CS, a drain select transistor DST having a drain connected to a bit line, a source select transistor SST, and a drain. Flash memory cells C1 to Cn formed in series between the select transistors DST are included. Here, 16 or 32 flash memory cells C1 to Cn are formed in series between the source select transistor SST and the drain select transistor DST, and each of the flash memory cells C1 to Cn shares a junction. do.
상기에서, 공통 소오스(CS), 드레인 접합(Drain) 및 각각의 셀 사이에 형성된 접합부(J)는 N타입 불순물이 주입되어 형성된다.In the above, the common source CS, the drain junction, and the junction J formed between each cell are formed by implanting N-type impurities.
한편, 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(CS) 쪽 가장자리와 드레인 셀렉트 트랜지스터(DST)의 드레인 접합(Drain) 쪽 가장자리에 불순물을 추가로 주입하여 낮은 문턱 전압에 의해 누설 전류가 발생되는 것을 방지하기 위한 불순물 영역(IJ)을 형성한다. 이때, 불순물로 3가 불순물을 주입할 수 있으며, 구체적으로 보론이나 BF2을 주입할 수 있다. Meanwhile, impurities are further injected into the common source CS side edge of the source select transistor SST and the drain junction edge of the drain select transistor DST to prevent leakage current from being generated by a low threshold voltage. An impurity region IJ is formed for this purpose. In this case, trivalent impurities may be injected as impurities, and in particular, boron or BF 2 may be injected.
이렇게 3가의 불순물을 주입하여 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(CS) 쪽 가장자리와 드레인 셀렉트 트랜지스터(DST)의 드레인 접합(Drain) 쪽 가장자리에 불순물 영역(IJ)을 형성하면, 셀렉트 트랜지스터(SST 및 DST)의 낮은 문턱 전압에서의 누설 전류를 방지할 수 있다. When the impurity region IJ is formed at the edge of the common source CS side of the source select transistor SST and the drain junction edge of the drain select transistor DST in this way, the select transistor SST is formed. And leakage current at the low threshold voltage of DST).
또한, 낮은 문턱 전압에서의 누설 전류가 방지되므로, 셀이나 셀렉트 트랜지스터를 형성하기 전에 문턱 전압 조절용으로 주입되는 불순물(예를 들면, 보론)의 농도를 감소시킬 수 있다. 이를 통해, N타입 접합부와 P웰 간의 전기장을 감소시켜 GIDL(Gate Induces Drain Leakage) 특성을 개선하고 셀프 부스팅 레벨의 감소를 방 지하여 프로그램 특성을 향상시킬 수 있다. In addition, since the leakage current at the low threshold voltage is prevented, it is possible to reduce the concentration of impurities (for example, boron) injected for the threshold voltage adjustment before forming the cell or the select transistor. This improves the GIDL (Gate Induces Drain Leakage) characteristics by reducing the electric field between the N-type junction and the P well, and improves the program characteristics by preventing the reduction of the self-boosting level.
상기에서 설명한 불순물 영역은 다음과 같은 방법으로 형성할 수 있다.The impurity region described above can be formed by the following method.
도 3은 도 2의 불순물 영역을 형성하는 방법을 설명하기 위한 소자의 단면도이다. 3 is a cross-sectional view of an element for describing a method of forming an impurity region of FIG. 2.
도 3을 참조하면, 통상의 공정을 통해, 반도체 기판 상에 셀렉트 트랜지스터(DST 및 SST), 메모리 셀(C1 내지 Cn), 공통 소오스(CS), 드레인 접합(Drain) 및 셀 사이에 접합부(J)를 형성한다. 상기의 공정은 이미 널리 공지된 기술이므로 구체적인 설명은 생략하기로 한다. Referring to FIG. 3, through a conventional process, a junction J between a select transistor DST and SST, memory cells C1 to Cn, a common source CS, a drain junction, and a cell is formed on a semiconductor substrate. ). Since the above process is a well known technique, a detailed description thereof will be omitted.
이어서, 불순물 영역(JI)을 형성하기 위하여 이온주입 공정을 실시한다. 이때, 이온주입 공정은 불순물이 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(CS) 쪽 가장자리와 드레인 셀렉트 트랜지스터(DST)의 드레인 접합(Drain) 쪽 가장자리에만 주입되도록 경사 이온주입 방식으로 진행한다. Subsequently, an ion implantation process is performed to form the impurity region JI. In this case, the ion implantation process is performed in a gradient ion implantation method so that impurities are implanted only at the edge of the common source CS of the source select transistor SST and the drain junction of the drain select transistor DST.
소오스 셀렉트 트랜지스터(SST) 사이의 간격과, 드레인 셀렉트 트랜지스터(DST) 사이의 간격은 셀 간격보다 넓다. 따라서, 이온주입 각도를 조절하면 불순물이 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(CS) 쪽 가장자리와 드레인 셀렉트 트랜지스터(DST)의 드레인 접합(Drain) 쪽 가장자리에는 주입되지만, 셀 사이에서는 불순물이 주입되지 않는다. The gap between the source select transistor SST and the gap between the drain select transistor DST is wider than the cell gap. Therefore, when the ion implantation angle is adjusted, impurities are injected into the edge of the common source CS of the source select transistor SST and the drain junction of the drain select transistor DST, but impurities are not injected between the cells. Do not.
이렇게, 불순물이 소오스 셀렉트 트랜지스터(SST)의 공통 소오스(CS) 쪽 가장자리와 드레인 셀렉트 트랜지스터(DST)의 드레인 접합(Drain) 쪽 가장자리에 추가로 주입되기 때문에, 셀렉트 트랜지스터의 문턱 전압을 조절하기 위해 주입되는 불순물의 농도를 감소시키거나 불순물 주입을 생략할 수 있다.
Thus, since impurities are additionally injected into the common source CS side edge of the source select transistor SST and the drain junction edge of the drain select transistor DST, injection is performed to adjust the threshold voltage of the select transistor. It is possible to reduce the concentration of impurity to be made or to omit impurity implantation.
상술한 바와 같이, 본 발명은 소오스 셀렉트 트랜지스터의 공통 소오스 쪽 가장자리와 드레인 셀렉트 트랜지스터의 드레인 접합 쪽 가장자리에 불순물을 추가로 주입하여 낮은 문턱 전압에 의해 누설 전류가 발생되는 것을 방지할 수 있다. 또한, 문턱 전압을 조절하기 위해 주입되는 불순물의 농도를 감소시키거나 불순물 주입을 생략할 수 있으므로, N타입 접합부와 P웰 간의 전기장을 감소시켜 GIDL(Gate Induces Drain Leakage) 특성을 개선하고 프로그램 특성을 향상시킬 수 있다. As described above, the present invention can further inject impurities into the common source side edge of the source select transistor and the drain junction side edge of the drain select transistor to prevent leakage current from being generated by a low threshold voltage. In addition, it is possible to reduce the concentration of impurity implanted or control the impurity implantation to adjust the threshold voltage, thereby reducing the electric field between the N-type junction and the P well, thereby improving GIDL (Gate Induces Drain Leakage) characteristics and improving the program characteristics. Can be improved.
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