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KR20060066922A - Metal wiring formation method of semiconductor device - Google Patents

Metal wiring formation method of semiconductor device Download PDF

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KR20060066922A
KR20060066922A KR1020040105463A KR20040105463A KR20060066922A KR 20060066922 A KR20060066922 A KR 20060066922A KR 1020040105463 A KR1020040105463 A KR 1020040105463A KR 20040105463 A KR20040105463 A KR 20040105463A KR 20060066922 A KR20060066922 A KR 20060066922A
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South Korea
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metal
semiconductor device
insulating film
forming
metal material
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KR1020040105463A
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Korean (ko)
Inventor
조경수
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동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명은 반도체 소자의 금속 배선을 형성한다는 것으로, 이를 위하여 본 발명은, 반도체 소자의 제조 과정에서 폴리머, 수분 등의 발생으로 인해 비아홀 영역이 매립되지 않은 상태에서 금속 배선이 형성되는 종래 방법과는 달리, 하부 금속 배선 상부에 절연막을 형성하고 선택적으로 식각하여 다수의 비아홀을 형성하며, 반도체 소자의 전면에 제 1 확산방지막과 제 1 금속 물질을 순차적으로 증착한 후 절연막 상부가 드러나도록 1 차 평탄화하고, 절연막, 비아홀 영역, 제 1 금속 물질 표면에 제 2 확산방지막 및 제 2 금속 물질을 형성한 후 절연막이 드러나도록 2 차 평탄화하며, 절연막 상부에 비아와 연결된 상부 금속 배선을 형성함으로써, 반도체 소자의 제조 과정에서 크기가 다른 다수의 비아홀 영역을 효과적으로 매립하여 반도체 소자의 신뢰성을 향상시킬 수 있는 것이다.The present invention is to form a metal wiring of the semiconductor device, for this purpose, the present invention is different from the conventional method in which the metal wiring is formed in the state in which the via hole region is not buried due to the generation of polymer, moisture, etc. in the manufacturing process of the semiconductor device Alternatively, an insulating film is formed on the lower metal wiring and selectively etched to form a plurality of via holes, and the first planarization film is first exposed to expose the top of the insulating film after sequentially depositing the first diffusion barrier film and the first metal material on the entire surface of the semiconductor device. The semiconductor device is formed by forming a second diffusion barrier film and a second metal material on the insulating film, the via hole region and the surface of the first metal material, and then second planarizing the exposed insulating film, and forming an upper metal wiring connected to the via on the insulating film. Reliability of semiconductor devices by effectively filling a plurality of via hole regions of different sizes during manufacturing To improve.

제 1 확산방지막, 제 2 확산방지막, 제 1 금속물질, 제 2 금속물질, 비아, 비아홀1st diffusion barrier film, 2nd diffusion barrier film, 1st metal material, 2nd metal material, via, via hole

Description

반도체 소자의 금속 배선 형성 방법{METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE}METHOD FOR FORMING A METAL LINE OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1e는 종래 방법에 따라 반도체 소자의 제조 과정에서 금속 배선을 형성하는 공정순서도,1A to 1E are process flowcharts of forming metal wirings in a manufacturing process of a semiconductor device according to a conventional method;

도 2a 내지 도 2g는 본 발명에 따라 반도체 소자의 제조 과정에서 금속 배선을 형성하는 공정순서도.2A to 2G are process flowcharts of forming metal wirings in a process of manufacturing a semiconductor device in accordance with the present invention.

본 발명은 반도체 소자의 금속 배선을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 비아홀 영역을 매립하여 금속 배선을 형성하는데 적합한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.The present invention relates to a method of forming a metal wiring of a semiconductor device, and more particularly, to a method of forming a metal wiring of a semiconductor device suitable for forming a metal wiring by filling a via hole region in a semiconductor device manufacturing process.

잘 알려진 바와 같이, 반도체 소자가 대용량화 및 고집적화됨에 따라 반도체 소자의 면적은 점진적으로 축소되고 있으며, 그에 따라 반도체 소자내의 금속 배선 및 그 선폭이 감소되고 있는 추세이며, 또한 선폭이 좁아질수록 금속 배선의 두께는 더 얇아지고 작은 접합과 크기가 요구되고 있다.As is well known, the area of semiconductor devices is gradually decreasing as the semiconductor devices have increased in capacity and density, and as a result, metal wirings and their line widths in semiconductor devices are decreasing, and as the line widths become narrower, The thickness is thinner and smaller joints and sizes are required.

그리고, 반도체 소자의 제조 과정에서 상부 및 하부의 금속 배선을 연결하기 위해서는 그들 사이에 비아홀 영역을 형성하고, W 등의 물질을 매립하여 상부 및 하부 금속 배선간을 수직으로 연결하는 비아를 형성하게 된다.In order to connect the upper and lower metal wires in the manufacturing process of the semiconductor device, a via hole region is formed therebetween, and vias are embedded to form vias that vertically connect the upper and lower metal wires. .

한편, 도 1a 내지 도 1e는 종래 방법에 따라 반도체 소자의 제조 과정에서 금속 배선을 형성하는 공정순서도로서, 이들 도면을 참조하여 종래 금속 배선 형성 방법에 대해 설명한다.Meanwhile, FIGS. 1A to 1E are process flowcharts of forming metal wirings in a process of manufacturing a semiconductor device according to a conventional method, with reference to these drawings.

도 1a에 도시한 바와 같이 반도체 소자의 제조 과정에서 반도체 기판(102) 상에 PVD(Physical Vapor Deposition : 물리적 기상 증착)법으로서 이온 빔(ion-beam), 전자 빔(electron-beam) 또는 RF(Radio-Frequency) 스퍼터링(sputtering) 등의 방법을 통해 금속층을 증착한 후에 포토레지스트 패턴(미도시됨)에 따라 금속층을 식각하여 반도체 기판(102) 상에 하부 금속 배선(104)을 형성한다. 여기에서, 금속층은 예를 들어 Al, Cu, Ti, TiN 등의 금속을 사용할 수 있다.As shown in FIG. 1A, an ion beam, an electron beam, or an RF (Physical Vapor Deposition) method is used on a semiconductor substrate 102 in the process of manufacturing a semiconductor device. After depositing the metal layer through a method such as radio-frequency sputtering, the metal layer is etched according to a photoresist pattern (not shown) to form the lower metal wire 104 on the semiconductor substrate 102. Here, the metal layer may be, for example, metal such as Al, Cu, Ti, TiN.

그리고, 도 1b에 도시한 바와 같이 반도체 기판(102)과 하부 금속 배선(104)의 상부 전면에 소정 두께의 절연막(106)을 증착하고, 이를 포토레지스트 패턴(미도시됨)에 따라 식각하여 크기가 각각 다른 비아홀 영역(108a, 108b)을 형성한다. 여기에서, 절연막(106)은 HDP(High Density Plasma) 산화막 등을 사용할 수 있다.As shown in FIG. 1B, an insulating film 106 having a predetermined thickness is deposited on the upper surface of the semiconductor substrate 102 and the lower metal interconnection 104, and then etched according to a photoresist pattern (not shown). Form different via hole regions 108a and 108b, respectively. Here, the insulating film 106 may be a high density plasma (HDP) oxide film or the like.

또한, 도 1c에 도시한 바와 같이 상기 비아홀 영역(108a, 108b)에 의해 오픈된 하부 금속 배선(104)과 절연막(106)의 상부 표면에 제 1 확산방지막(barrier layer, 110)으로서, Ti, TiN 등을 증착하고, 그 위에 금속 물질(112), 예를 들어 W 등을 매립한다.In addition, as shown in FIG. 1C, as a first barrier layer 110 on the upper surface of the lower metal wiring 104 and the insulating film 106 opened by the via hole regions 108a and 108b, Ti, TiN or the like is deposited, and a metal material 112, for example, W, is embedded thereon.

이 후 도 1d에 도시한 바와 같이 절연막(106)의 상부가 드러나도록 화학 기 계적 연마법(CMP : Chemical Mechanical Polishing), 에치백 방법(etch back) 등을 이용하여 제 1 확산방지막(110)까지 식각한다. 이에 따라 비아홀 영역(108a, 108b) 내에 금속 물질(112)이 매립된 비아가 형성된다. 하지만 비아홀 영역 식각시 폴리머(polymer) 성분이나 절연막의 일부 구성가스들의 아웃개싱(out-gassing), 또는 식각 후에 세정 공정에 의해 생성되는 비아 내부의 수분 등으로 인해 도 1c에 도시한 바와 같이 비아홀 영역에 금속 물질(112)이 완전히 매립되지 않는 부분(114)이 생성된다.After that, as shown in FIG. 1D, the upper portion of the insulating film 106 is exposed to the first diffusion barrier 110 by using chemical mechanical polishing (CMP), etch back method, or the like. Etch it. As a result, vias in which the metal material 112 are embedded are formed in the via hole regions 108a and 108b. However, due to the out-gassing of a polymer component or some constituent gases of the insulating layer during the etching of the via hole region, or the moisture inside the via generated by the cleaning process after etching, the via hole region as shown in FIG. A portion 114 is created in which the metal material 112 is not completely embedded.

그리고, 비아홀 영역이 금속물질로 완전히 매립되지 않고 오픈된 부분을 막기 위하여 제 2 확산방지막(116)을 증착한 후에 그 위에 이온 빔, 전자 빔 또는 RF 스퍼터링 등의 방법을 통해 배선용 금속층으로서 예를 들면, Al, Cu, Ti, TiN 등을 증착하고, 식각하여 도 1e에 도시한 바와 같이 금속 배선(118)을 형성한다.The second diffusion barrier 116 is deposited to prevent the via hole region from being completely filled with a metal material, and then deposited thereon as a metal layer for wiring through an ion beam, an electron beam, or RF sputtering. , Al, Cu, Ti, TiN and the like are deposited and etched to form a metal wiring 118 as shown in FIG. 1E.

하지만, 종래 반도체 소자의 금속 배선을 형성하는 방법은 비아홀 영역에 제 2 확산방지막을 형성한 후에 상부 금속 배선용 금속층을 증착할 때 층덮힘이 열악하여 금속층의 증착이 얇아지게 되는 문제가 발생할 수 있으며, 이러한 문제로 인해 비아홀 영역에 연결된 상부 금속 배선이 단락되거나 혹은 금속 배선이 가늘어져 전류가 증가하는 현상이 유발됨으로써 소자의 정상적인 동작 특성을 어렵게 하는 문제가 있었다.However, in the method of forming the metal wiring of the conventional semiconductor device, when the second diffusion barrier layer is formed in the via hole region, when the upper metal wiring metal layer is deposited, the layer covering is poor, so that the deposition of the metal layer may become thin. Due to such a problem, a short circuit of the upper metal wire connected to the via hole region or a thinning of the metal wire causes an increase in current, thereby making it difficult to operate the device normally.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자의 제조 과정에서 비아홀 영역의 크기 차이에 기인하는 비아와 금속 배선 사이의 단락을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is to solve the above problems of the prior art, a method of forming a metal wiring of a semiconductor device that can prevent a short circuit between the via and the metal wiring due to the size difference of the via hole region in the manufacturing process of the semiconductor device. The purpose is to provide.

상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 금속 배선을 형성하는 방법으로서, 하부 금속 배선 상부에 절연막을 형성하고 선택적으로 식각하여 다수의 비아홀을 형성하는 과정과, 상기 반도체 소자의 전면에 제 1 확산방지막과 제 1 금속 물질을 순차적으로 증착한 후 상기 절연막 상부가 드러나도록 1 차 평탄화하는 과정과, 상기 절연막, 상기 비아홀 영역, 상기 제 1 금속 물질 표면에 제 2 확산방지막 및 제 2 금속 물질을 형성한 후 상기 절연막이 드러나도록 2 차 평탄화하는 과정과, 상기 절연막 상부에 상기 비아와 연결된 상부 금속 배선을 형성하는 과정을 포함하는 반도체 소자의 금속 배선 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming a metal wiring of the semiconductor device, forming an insulating film on the lower metal wiring and selectively etching to form a plurality of via holes, and the front surface of the semiconductor device First depositing the diffusion barrier layer and the first metal material sequentially and then planarizing the upper portion of the insulating layer to expose the upper portion of the insulating layer, and forming a second diffusion barrier layer and a second metal material on the surface of the insulating layer, the via hole region, and the first metal material And forming a second metal planarity to expose the insulating layer after forming the upper layer, and forming an upper metal line connected to the via on the insulating layer.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above and other objects and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 핵심 기술요지는, 반도체 소자의 제조 과정에서 폴리머, 수분 등의 발생으로 인해 비아홀 영역이 매립되지 않은 상태에서 금속 배선이 형성되는 종래 방법과는 달리, 하부 금속 배선 상부에 절연막을 형성하고 선택적으로 식각하여 다수의 비아홀을 형성하며, 반도체 소자의 전면에 제 1 확산방지막과 제 1 금속 물 질을 순차적으로 증착한 후 절연막 상부가 드러나도록 1 차 평탄화하고, 절연막, 비아홀 영역, 제 1 금속 물질 표면에 제 2 확산방지막 및 제 2 금속 물질을 형성한 후 절연막이 드러나도록 2 차 평탄화하며, 절연막 상부에 비아와 연결된 상부 금속 배선을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.The core technology of the present invention is to form an insulating film on the lower metal wiring, unlike the conventional method in which the metal wiring is formed without the via hole region being buried due to the generation of polymer, moisture, etc. in the manufacturing process of the semiconductor device. A plurality of via holes are selectively etched to form a plurality of via holes, and the first diffusion barrier film and the first metal material are sequentially deposited on the entire surface of the semiconductor device, and then first planarized to expose the upper part of the insulating film, and the insulating film, the via hole area, and the first metal are exposed. After forming the second diffusion barrier and the second metal material on the surface of the material, the second insulating layer is planarized to expose the insulating film, and the upper metal wiring connected to the via is formed on the insulating film. The bar can be easily achieved.

한편, 도 2a 내지 도 2g는 본 발명에 따라 반도체 소자의 제조 과정에서 금속 배선을 형성하는 공정순서도로서, 이들 도면을 참조하여 본 발명의 금속 배선 형성 방법에 대해 설명한다.2A to 2G are process flowcharts for forming metal wirings in a process of manufacturing a semiconductor device according to the present invention, and the metal wire forming method of the present invention will be described with reference to these drawings.

도 2a에 도시한 바와 같이 반도체 소자의 제조 과정에서 반도체 기판(202) 상에 PVD(Physical Vapor Deposition : 물리적 기상 증착)법으로서 이온 빔(ion-beam), 전자 빔(electron-beam) 또는 RF(Radio-Frequency) 스퍼터링(sputtering) 등의 방법을 통해 금속층을 증착한 후에 포토레지스트 패턴(미도시됨)에 따라 금속층을 식각하여 반도체 기판(202) 상에 하부 금속 배선(204)을 형성한다. 여기에서, 금속층은 예를 들어 Al, Cu, Ti, TiN 등의 금속을 사용할 수 있다.As shown in FIG. 2A, an ion beam, an electron beam, or an RF (Physical Vapor Deposition) method is used on a semiconductor substrate 202 during the fabrication of a semiconductor device. After depositing a metal layer through a method such as radio-frequency sputtering, the metal layer is etched according to a photoresist pattern (not shown) to form a lower metal wire 204 on the semiconductor substrate 202. Here, the metal layer may be, for example, metal such as Al, Cu, Ti, TiN.

그리고, 도 2b에 도시한 바와 같이 반도체 기판(202)과 하부 금속 배선(204)의 상부 전면에 소정 두께의 절연막(206)을 증착하고, 이를 포토레지스트 패턴(미도시됨)에 따라 식각하여 크기가 각각 다른 비아홀 영역(208a, 208b)을 형성한다. 여기에서, 절연막(206)은 HDP(High Density Plasma) 산화막 등을 사용할 수 있다.As illustrated in FIG. 2B, an insulating film 206 having a predetermined thickness is deposited on the upper surface of the semiconductor substrate 202 and the lower metal wiring 204, and then etched according to a photoresist pattern (not shown). Form different via hole regions 208a and 208b, respectively. In this case, the insulating film 206 may be a high density plasma (HDP) oxide film or the like.

또한, 도 2c에 도시한 바와 같이 상기 비아홀 영역(208a, 208b)에 의해 오픈된 하부 금속 배선(204)과 절연막(206)의 상부 표면에 제 1 확산방지막(barrier layer, 210)을 증착하고, 그 위에 제 1 금속 물질(212)을 매립한다. 여기에서, 제 1 확산방지막(216)은 Al 보다 자체 저항이 큰 Ti, Ta, Co 등을 금속 단일층 또는 금속 복합층으로 증착하거나 서로 다른 금속 원소의 혼합으로 구성된 TiSiON 등의 금속 합금층을 이용하여 100 Å - 1500 Å 정도의 두께로 증착하는 것이 바람직하고, 제 1 금속 물질(218)은 예를 들어 W, Cu 등을 이용하여 증착할 수 있다.In addition, as shown in FIG. 2C, a first barrier layer 210 is deposited on the lower metal interconnection 204 opened by the via hole regions 208a and 208b and the upper surface of the insulating layer 206. The first metal material 212 is buried thereon. In this case, the first diffusion barrier 216 is formed by depositing Ti, Ta, Co, etc. having a higher self resistance than Al as a metal single layer or a metal composite layer or using a metal alloy layer such as TiSiON composed of a mixture of different metal elements. It is preferable to deposit at a thickness of about 100 Pa-1500 Pa, and the first metal material 218 can be deposited using, for example, W, Cu, or the like.

이 후 도 2d에 도시한 바와 같이 절연막(206)의 상부가 드러나도록 화학 기계적 연마법(CMP : Chemical Mechanical Polishing), 에치백 방법(etch back) 등을 이용하여 제 1 확산방지막(210)까지 1 차 평탄화(식각)한다. 이에 따라 비아홀 영역(208a, 208b) 내에 제 1 금속 물질(212)이 매립된 비아가 형성된다. 여기에서, 절연막(206)의 상부가 드러나도록 식각한 후에 열처리 공정을 수행할 수도 있으며, 이는 후속 공정의 반응성을 높이기 위함이다.After that, as shown in FIG. 2D, the upper portion of the insulating film 206 is exposed to the first diffusion barrier film 210 by using chemical mechanical polishing (CMP), etch back method, or the like. Differential planarization (etching). As a result, vias in which the first metal material 212 is buried are formed in the via hole regions 208a and 208b. Here, the heat treatment process may be performed after etching the upper portion of the insulating film 206 to be exposed, in order to increase the reactivity of the subsequent process.

그리고, 도 2e에 도시한 바와 같이 비아홀 영역에 제 1 금속 물질(212)이 완전히 매립되지 않은 부분(214)이 드러난 상부 전면에 제 2 확산방지막(216)을 증착하고, 그 위에 제 2 금속 물질(218)을 증착한다. 여기에서, 제 2 확산방지막(216)은 Al 보다 자체 저항이 큰 Ti, Ta, Co 등을 금속 단일층 또는 금속 복합층으로 증착하거나 서로 다른 금속 원소의 혼합으로 구성된 TiSiON 등의 금속 합금층을 이용하여 100 Å - 1500 Å 정도의 두께로 증착하는 것이 바람직하고, 제 2 금속 물질(218)은 예를 들어 W, Cu 등을 이용하여 증착할 수 있다.As shown in FIG. 2E, a second diffusion barrier 216 is deposited on the entire upper surface of the portion 214 where the first metal material 212 is not completely embedded in the via hole region, and the second metal material is deposited thereon. 218 is deposited. Here, the second diffusion barrier 216 is formed by depositing Ti, Ta, Co, etc., which have a higher self resistance than Al, as a metal single layer or a metal composite layer or using a metal alloy layer such as TiSiON composed of a mixture of different metal elements. It is preferable to deposit at a thickness of about 100 Pa-1500 Pa, and the second metal material 218 can be deposited using, for example, W, Cu, or the like.

여기에서, 제 2 확산방지막(216), 제 2 금속 물질(218)을 증착하는 것은 각각 다른 크기의 비아홀 영역(208a, 208b)의 크기 차이에 따라 제 1 확산방지막, 제 1 금속 물질을 증착한 후에 식각할 경우에 좁은 비아홀 영역(208a)은 제 1 금속 물질이 완전히 매립되지만 넓은 비아홀 영역(208b)에는 제 1 금속 물질이 완전히 매립되지 않은 부분(214)이 생성되기 때문에 이를 완전히 매립하기 위함이다.Here, the deposition of the second diffusion barrier 216 and the second metal material 218 may be performed by depositing the first diffusion barrier and the first metal material according to the size difference between the via hole regions 208a and 208b having different sizes. In the later etching, the narrow via hole region 208a is completely filled with the first metal material because the first metal material is completely buried, but the wide via hole region 208b does not completely fill the first metal material. .

또한, 도 2f에 도시한 바와 같이 절연막(206)의 상부가 드러나도록 화학 기계적 연마법, 에치백 방법 등을 이용하여 제 2 확산방지막(210)까지 2 차 평탄화(식각)한 후에, 이온 빔, 전자 빔 또는 RF 스퍼터링 등의 방법을 통해 배선용 금속층, 예를 들어 Al, TiN 등을 증착하고, 이를 포토레지스트 패턴(미도시됨)에 따라 식각하여 도 2g에 도시한 바와 같이 상부 금속 배선(220)을 형성한다.Also, as shown in FIG. 2F, after the second planarization (etching) is performed to the second diffusion barrier film 210 by using a chemical mechanical polishing method, an etch back method, or the like so that the upper portion of the insulating film 206 is exposed, an ion beam, The wiring metal layer, for example, Al, TiN, or the like is deposited by a method such as an electron beam or RF sputtering, and is then etched according to a photoresist pattern (not shown) to form the upper metal wiring 220 as shown in FIG. 2G. To form.

따라서, 반도체 소자의 제조 과정에서 크기가 다른 비아홀 영역을 완전히 매립하는 비아를 형성하여 반도체 소자의 단락을 방지하는 금속 배선을 형성할 수 있다.Therefore, in the manufacturing process of the semiconductor device, vias may be formed to completely fill via hole regions having different sizes, thereby forming a metal wiring to prevent short circuit of the semiconductor device.

한편, 본 발명에서는 크기가 다른 두 개의 비아홀 영역을 매립하는 것으로 설명하였으나, 크기가 다른 두 개 이상의 비아홀 영역을 확산 방지막과 금속 물질을 증착함으로써 두 개 이상의 비아홀 영역을 매립하여 상부 및 하부 금속 배선을 연결하는 비아를 형성할 수 있음도 물론이다.Meanwhile, the present invention has been described as filling two via hole regions of different sizes, but by depositing a diffusion barrier and a metal material in two or more via hole regions of different sizes, the two or more via hole regions are buried to form upper and lower metal wirings. It is of course possible to form vias for connecting.

이상 설명한 것과 같이 본 발명은, 반도체 소자의 제조 과정에서 폴리머, 수분 등의 발생으로 인해 비아홀 영역이 매립되지 않은 상태에서 금속 배선이 형성되는 종래 방법과는 달리, 하부 금속 배선 상부에 절연막을 형성하고 선택적으로 식각하여 다수의 비아홀을 형성하며, 반도체 소자의 전면에 제 1 확산방지막과 제 1 금속 물질을 순차적으로 증착한 후 절연막 상부가 드러나도록 1 차 평탄화하고, 절연막, 비아홀 영역, 제 1 금속 물질 표면에 제 2 확산방지막 및 제 2 금속 물질을 형성한 후 절연막이 드러나도록 2 차 평탄화하며, 절연막 상부에 비아와 연결된 상부 금속 배선을 형성함으로써, 반도체 소자의 제조 과정에서 크기가 다른 다수의 비아홀 영역을 효과적으로 매립하여 반도체 소자의 신뢰성을 향상시킬 수 있다.As described above, the present invention, unlike the conventional method in which the metal wiring is formed in the state in which the via hole region is not buried due to the generation of polymer, moisture, etc. in the manufacturing process of the semiconductor device, A plurality of via holes are selectively etched to form a plurality of via holes, and the first diffusion barrier layer and the first metal material are sequentially deposited on the entire surface of the semiconductor device, and then first planarized to expose the upper part of the insulating film, and the insulating film, the via hole region, and the first metal material are exposed. After forming the second diffusion barrier layer and the second metal material on the surface, the second insulating layer is planarized to expose the insulating layer, and the upper metal wiring connected to the via is formed on the insulating layer, thereby forming a plurality of via hole regions having different sizes in the manufacturing process of the semiconductor device. Can be effectively buried to improve the reliability of the semiconductor device.

Claims (3)

반도체 소자의 금속 배선을 형성하는 방법으로서,As a method of forming a metal wiring of a semiconductor element, 하부 금속 배선 상부에 절연막을 형성하고 선택적으로 식각하여 다수의 비아홀을 형성하는 과정과,Forming a plurality of via holes by forming an insulating film on the lower metal wiring and selectively etching the same; 상기 반도체 소자의 전면에 제 1 확산방지막과 제 1 금속 물질을 순차적으로 증착한 후 상기 절연막 상부가 드러나도록 1 차 평탄화하는 과정과,Sequentially depositing a first diffusion barrier layer and a first metal material on the entire surface of the semiconductor device, and then first planarizing the upper portion of the insulating layer; 상기 절연막, 상기 비아홀 영역, 상기 제 1 금속 물질 표면에 제 2 확산방지막 및 제 2 금속 물질을 형성한 후 상기 절연막이 드러나도록 2 차 평탄화하는 과정과,Forming a second diffusion barrier film and a second metal material on the insulating film, the via hole region, and the first metal material and then planarizing the second insulating film to expose the insulating film; 상기 절연막 상부에 상기 비아와 연결된 상부 금속 배선을 형성하는 과정Forming an upper metal wire connected to the via on the insulating layer 을 포함하는 반도체 소자의 금속 배선 형성 방법.Metal wiring forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 확산방지막은, 금속 단일층, 금속 복합층, 또는 금속 합금층인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.And the first and second diffusion barrier films are a metal single layer, a metal composite layer, or a metal alloy layer. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 금속 물질은, W 또는 Cu인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.The first and second metal materials are W or Cu, wherein the metal wiring forming method of the semiconductor device.
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