KR20060063303A - Method of forming a ST-type isolation layer for a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 STI형 소자분리막 형성방법에 관한 것으로, 반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 상기 패드 질화막을 선택적으로 식각하여 패드 질화막의 패턴을 형성하는 단계와, 상기 패드 질화막 패턴을 하드 마스크로 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계와, 상기 트렌치를 매립하는 제1 고밀도 플라즈마 산화막을 전체 표면 상부에 형성하는 단계와, 상기 패드 질화막 패턴을 연마방지막으로 상기 제1 고밀도 플라즈마 산화막에 화학적 기계적 연마공정을 수행하여 소자분리막을 형성하는 단계와, 상기 패드 질화막 패턴을 제거하는 단계와, 상기 결과물 상부에 제2 고밀도 플라즈마 산화막을 형성하는 단계와, 상기 결과물을 HF 용액으로 세정하여 활성영역에 형성된 제2 고밀도 플라즈마 산화막을 제거하는 단계를 포함하는 반도체 소자의 STI형 소자분리막 형성방법을 개시한다.The present invention relates to a method for forming an STI device isolation film of a semiconductor device, the method comprising sequentially forming a pad oxide film and a pad nitride film on a semiconductor substrate, and selectively etching the pad nitride film to form a pattern of the pad nitride film; Etching the pad oxide layer and a semiconductor substrate having a predetermined thickness by using the pad nitride layer pattern as a hard mask to form a trench in a predetermined region as an isolation region; and forming a first high density plasma oxide layer filling the trench on the entire surface And forming a device isolation layer by performing a chemical mechanical polishing process on the first high density plasma oxide layer using the pad nitride layer pattern as an anti-polishing layer, removing the pad nitride layer pattern, and a second layer on the resultant. Forming a high density plasma oxide film, and the result A method of forming an STI type device isolation film for a semiconductor device, the method comprising: cleaning a with a HF solution to remove a second high density plasma oxide film formed in an active region.
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 STI형 소자분리막의 형성방법을 도시하는 공정 단면도.1A to 1F are cross-sectional views showing a method of forming an STI type isolation film for a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 STI형 소자분리막의 형성방법을 도시하는 공정 단면도.2A to 2E are cross-sectional views illustrating a method of forming an STI type isolation film for a semiconductor device according to the present invention.
도 3은 본 발명에 따른 고밀도 플라즈마 산화막 증착 장비에 의한 스퍼터링 공정 진행시 입사 이온각에 따른 스퍼터링 수율을 나타내는 그래프.Figure 3 is a graph showing the sputtering yield according to the incident ion angle during the sputtering process by the high density plasma oxide film deposition apparatus according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10, 110 : 반도체 기판 12, 112 : 패드 산화막10, 110:
14, 114 : 패드 질화막 16, 116 : 열 산화막14, 114:
18, 118 : 고밀도 플라즈마 산화막 20, 120 : 소자분리막18, 118: high density
22, 122 : 터널 산화막 24, 124 : 부유 게이트22, 122:
28, 128 : 질화막 스페이서 130 : 고밀도 플라즈마 산화막28, 128: nitride film spacer 130: high density plasma oxide film
본 발명은 반도체 소자의 STI형 소자분리막 형성방법에 관한 것으로, 더욱 상세하게는 얕은 트렌치 소자분리(Shallow Trench Isolation; 이하 "STI"라 칭함) 공정에 의해 형성되는 소자분리막 상부의 가장자리에 모트(moat)가 발생하는 것을 억제하고, 후속 공정으로 부유 게이트에 질화막 스페이서를 형성할 때에 상기 소자분리막 상부의 가장자리 측벽에 질화막 잔유물(stringer)이 발생하는 것을 억제할 수 있는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an STI type isolation layer of a semiconductor device, and more particularly, to a moat at an edge of an upper portion of an isolation layer formed by a shallow trench isolation (STI) process. ) And suppresses the occurrence of nitride film stringers on the edge sidewalls of the device isolation film when the nitride film spacer is formed in the floating gate in a subsequent process.
일반적으로 반도체 기판 상에는 트랜지스터 및 캐패시터 등을 형성하기 위하여, 반도체 기판에 전기적으로 통전이 가능한 활성영역과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역을 형성한다.In general, in order to form transistors, capacitors, and the like on the semiconductor substrate, an isolation region for forming a transistor and a capacitor is formed to prevent the device from being electrically energized with the active region that is electrically energized.
이와 같이 소자를 분리시키기 위한 공정에는 열 산화 방법을 사용하여 반도체 기판 상에 형성된 두꺼운 산화막을 선택적으로 성장시켜 소자분리영역을 형성하는 로코스(Local Oxidation of Silicon; LOCOS) 공정이 있다.As such, there is a local oxide of silicon (LOCOS) process for forming a device isolation region by selectively growing a thick oxide film formed on a semiconductor substrate using a thermal oxidation method.
그러나 반도체 소자가 고집적화 됨에 따라 로코스 공정으로는 소자의 크기 축소와 소자간의 전기적 절연이 어렵기 때문에, 이를 개선하기 위하여 제안된 방법의 하나가 STI 공정이다.However, as semiconductor devices are highly integrated, it is difficult to reduce the size of the device and to electrically insulate the device by the LOCOS process, and thus, one of the proposed methods to improve this is the STI process.
상기한 STI 공정은 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치 내에 절연물질인 산화막을 증착시킨 다음, 화학적 기계적 연마(Chemical Mechanical Polishing; 이하 "CMP"라 칭함) 공정으로 상기 산화막의 불필요한 부분을 식각함으로써 반도체 기판에 소자분리영역을 형성시키는 것이다.In the above STI process, a trench having a predetermined depth is formed in a semiconductor substrate, an oxide film as an insulating material is deposited in the trench, and then chemical mechanical polishing (hereinafter referred to as "CMP") process is unnecessary. By etching the portion, the device isolation region is formed in the semiconductor substrate.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 STI형 소자분리막의 형 성방법을 도시하는 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of forming an STI type isolation film of a semiconductor device according to the prior art.
도 1a를 참조하면, 열 산화(thermal oxidation) 공정을 수행하여 반도체 기판(10) 상부에 패드 산화막(12)을 형성한 다음, 패드 산화막(12) 상부에 트렌치 식각시 하드 마스크로 사용되는 패드 질화막(14)을 형성한다. Referring to FIG. 1A, a
다음, 소자분리마스크(미도시)를 이용한 사진식각공정으로 패드 질화막(14)을 선택적으로 식각하여 패드 질화막(14) 패턴을 형성한 다음, 이 패턴을 하드마스크로 패드 산화막(12) 및 반도체 기판(10)을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성한다.Next, the
다음, 열 산화 공정을 수행하여 상기 트렌치 표면에 열 산화막(16)을 형성하는 것에 의해 라운딩(rounding) 처리한다. 이는 STI 공정이 비등방성 식각을 이용하여 활성영역과 소자분리영역을 분리하는 것이어서, 로코스 공정과는 달리 활성영역의 가장자리가 날카로운 프로파일을 나타내기 때문에 이를 보완하기 위하여 수행하는 것이다. 그러나 "A"로 표시되는 바와 같이, 이러한 라운딩 처리 후에 패드 질화막(14) 패턴과 열 산화막(16) 사이에 틈이 형성된다.Next, a rounding process is performed by forming a
다음, 상기 결과물 전면에 고밀도 플라즈마 산화막(18)을 형성한다. 상기 고밀도 플라즈마 산화막의 증착 조건은 기체 유량이 산소(O2) 240∼260sccm, 헬륨(He) 140∼160sccm, 실란(SiH4) 145∼155sccm이고, 소스 파워(source power)가 4200∼ 4400W이며, 바이어스 파워(bias power)가 1900∼2100W으로, 바람직하게는 산소(O2) 250sccm, 헬륨(He) 150sccm, 실란(SiH4) 150sccm이고, 소스 파워(source power)가 4250W이며, 바이어스 파워(bias power)가 2000W이다. 이때, 상기 "A"로 표시된 틈에 형성되는 고밀도 플라즈마 산화막(18)은 상대적으로 다공성을 갖게 된다.Next, a high density
도 1b를 참조하면, 상기 패드 질화막(14) 패턴을 연마방지막으로 고밀도 플라즈마 산화막(18)에 CMP 공정을 수행하여 소자분리막(20)을 형성한다.Referring to FIG. 1B, the
도 1c를 참조하면, 인산(H3PO4) 용액을 사용하여 패드 질화막(14) 패턴을 제거한다.Referring to FIG. 1C, the
다음, 후속의 터널 산화막 형성 공정에 앞서, 상기 결과물에 대하여 불산(HF) 용액을 사용하여 세정 공정을 수행하는데, 이때 상기 "A"로 표시되는 틈에 형성된 다공성의 고밀도 플라즈마 산화막(18)은 상기 불산 용액에 의해 과다 침식이 일어나기 때문에, 소자분리막(20) 상부의 가장자리에는 "B"로 표시되는 모트가 발생한다.Next, prior to the subsequent tunnel oxide film forming process, a cleaning process is performed on the resultant using a hydrofluoric acid (HF) solution, wherein the porous high density
도 1d를 참조하면, 상기 결과물 전면에 터널 산화막(22)을 형성한 다음, 활성영역에는 터널 산화막(22)의 상부에 부유 게이트(24)를 형성한다.Referring to FIG. 1D, the
도 1e를 참조하면, 상기 결과물 전면에 질화막(26)을 형성한다Referring to FIG. 1E, a
도 1f를 참조하면, 질화막(26)을 전면식각하여 부유 게이트(24)의 측벽에 질화막 스페이서(28)를 형성한다. 이때, 상기 "B"로 표시되는 모트가 발생한 소자분리막(20) 상부의 가장자리 측벽에는 질화막 잔여물(C)이 발생한다.Referring to FIG. 1F, the
상기 질화막 잔여물(C)은 후속 세정 공정시 소자분리영역에서 떨어져 활성영역으로 옮겨가게 되어, 접합(junction), 콘택 등의 형성을 막는 배리어로 작용할 수 있다.The nitride film residue C may move away from the device isolation region to the active region in a subsequent cleaning process, and may act as a barrier to prevent the formation of junctions and contacts.
상기한 바와 같이, 일반적인 STI 공정을 소자분리막을 형성하는 경우 부유 게이트 형성시에 질화막 스페이서를 적용하게 되면, 질화막 잔여물(C)이 발생하여 공정 진행의 이물로 작용하기 때문에 소자의 비정상적인 동작을 일으키는 문제점이 있다.As described above, in the case of forming the device isolation layer in the general STI process, when the nitride spacer is applied at the time of forming the floating gate, the nitride residue C is generated and acts as a foreign material in the process, causing abnormal operation of the device. There is a problem.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 STI 공정에 의해 형성되는 소자분리막 상부의 가장자리에 모트가 발생하는 것을 억제하고, 후속 공정에서 상기 소자분리막 상부의 가장자리 측벽에 질화막 잔유물이 발생하는 것을 억제하고자 소자분리막의 프로파일을 개선할 수 있는 반도체 소자의 STI형 소자분리막의 형성방법을 제공하는 것을 목적으로 한다.The present invention is to solve the problems of the prior art, to suppress the generation of the mott on the edge of the upper portion of the isolation layer formed by the conventional STI process, the nitride film residues on the edge sidewall of the upper portion of the isolation layer in a subsequent process It is an object of the present invention to provide a method of forming an STI type device isolation film of a semiconductor device capable of improving the profile of the device isolation film in order to suppress the occurrence thereof.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 STI형 소자분리막의 형성방법은 Method of forming an STI type device isolation film of a semiconductor device of the present invention for achieving the above object
반도체 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하는 단계;Sequentially forming a pad oxide film and a pad nitride film on the semiconductor substrate;
상기 패드 질화막을 선택적으로 식각하여 패드 질화막의 패턴을 형성하는 단계;Selectively etching the pad nitride layer to form a pattern of the pad nitride layer;
상기 패드 질화막 패턴을 하드 마스크로 패드 산화막 및 소정 두께의 반도체 기판을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성하는 단계; Etching the pad oxide layer and a semiconductor substrate having a predetermined thickness by using the pad nitride layer pattern as a hard mask to form a trench in a region defined as an isolation region;
상기 트렌치를 매립하는 제1 고밀도 플라즈마 산화막을 전체 표면 상부에 형성하는 단계;Forming a first high density plasma oxide film filling the trench over the entire surface;
상기 패드 질화막 패턴을 연마방지막으로 상기 제1 고밀도 플라즈마 산화막에 화학적 기계적 연마공정을 수행하여 소자분리막을 형성하는 단계;Forming a device isolation layer by performing a chemical mechanical polishing process on the first high density plasma oxide layer using the pad nitride layer pattern as an anti-polishing layer;
상기 패드 질화막 패턴을 제거하는 단계;Removing the pad nitride layer pattern;
상기 결과물 상부에 제2 고밀도 플라즈마 산화막을 형성하는 단계; 및Forming a second high density plasma oxide layer on the resultant product; And
상기 결과물을 HF 용액으로 세정하여 활성영역에 형성된 제2 고밀도 플라즈마 산화막을 제거하는 단계를 포함한다.Cleaning the resultant with HF solution to remove the second high density plasma oxide film formed in the active region.
상기 단계를 포함하는 본 발명에 있어서, 상기 제1 고밀도 플라즈마 산화막은 기체 유량이 산소(O2) 240∼260sccm, 헬륨(He) 140∼160sccm, 실란(SiH4) 145∼155sccm이고, 소스 파워(source power)가 4200∼4400W이며, 바이어스 파워(bias power)가 1900∼2100W인 조건에서 고밀도 플라즈마 산화막 증착 장비에 의해 형성되는 것과, 상기 제2 고밀도 플라즈마 산화막은 기체 유량이 산소(O2) 130∼150sccm, 헬륨(He) 240∼260sccm, 실란(SiH4) 90∼100sccm이고, 소스 파워(source power)가 4200∼4400W이며, 바이어스 파워(bias power)가 3400∼3600W인 조건에서 고밀도 플라즈마 산화막 증착 장비에 의해 형성되는 것과, 상기 제2 고밀도 플라즈마 산화막의 두께는 400∼500Å인 것과, 상기 HF 용액은 H2O와 HF를 19 : 1의 부피비로 포함하는 것을 특징으로 한다.In the present invention including the above step, the first high-density plasma oxide film has a gas flow rate of 240 to 260 sccm of oxygen (O 2 ), 140 to 160 sccm of helium (He), and 145 to 155 sccm of silane (SiH 4 ). source power is 4200-4400W, the bias power is formed by the high density plasma oxide film deposition equipment under the condition of 1900-2100W, and the second high density plasma oxide film has a gas flow rate of 130 to oxygen (O 2 ). High density plasma oxide film deposition equipment under conditions of 150 sccm, helium (He) 240-260 sccm, silane (SiH 4 ) 90-100 sccm, source power (4200-4400W) and bias power (3400-3600W) And the thickness of the second high density plasma oxide film are 400 to 500 kPa, and the HF solution is characterized in that it contains H 2 O and HF in a volume ratio of 19: 1.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음 과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 STI형 소자분리막의 형성방법을 도시하는 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming an STI type isolation film for a semiconductor device according to the present invention.
도 2a를 참조하면, 열 산화(thermal oxidation) 공정을 수행하여 반도체 기판(110) 상부에 100∼150Å 두께의 패드 산화막(112)을 형성한 다음, 패드 산화막 (112) 상부에 트렌치 식각시 하드 마스크로 사용되는 패드 질화막(114)을 1400∼ 1500Å의 두께로 형성한다.Referring to FIG. 2A, a
다음, 소자분리마스크(미도시)를 이용한 사진식각공정으로 패드 질화막(114)을 선택적으로 식각하여 패드 질화막(114) 패턴을 형성한 다음, 이 패턴을 하드마스크로 패드 산화막(112) 및 반도체 기판(110)을 식각하여 소자분리영역으로 예정된 부위에 트렌치를 형성한다.Next, the
다음, 열 산화 공정을 수행하여 상기 트렌치 표면에 열 산화막(116)을 형성하여 라운딩(rounding) 처리한다. 이는 STI 공정이 비등방성 식각을 이용하여 활성영역과 소자분리영역을 분리하는 것이어서 로코스 공정과는 달리 활성영역의 가장자리가 샤프한 프로파일을 나타내기 때문에, 이를 보완하기 위한 것이다. 그러나 "A"로 표시되는 바와 같이 이러한 라운딩 처리 후에는 패드 질화막(114)과 열 산화막(116) 사이에는 틈이 형성된다.Next, a thermal oxidation process is performed to form a
다음, 상기 결과물 전면에 5900∼6100Å 두께의 고밀도 플라즈마 산화막 (118)을 형성한다. 고밀도 플라즈마 산화막(118)의 증착 조건은 기체 유량이 산소 240∼260sccm, 헬륨 140∼160sccm, 실란 145∼155sccm이고, 소스 파워가 4200∼ 4400W이며, 바이어스 파워가 1900∼2100W으로, 바람직하게는 산소 250sccm, 헬륨 150sccm, 실란 150sccm이고, 소스 파워가 4250W이며, 바이어스 파워가 2000W이다.Next, a high density
도 2b를 참조하면, 상기 패드 질화막(114) 패턴을 연마방지막으로 고밀도 플라즈마 산화막(118)에 CMP 공정을 수행하여 소자분리막(120)을 형성한다. 이때, CMP 공정은 연마방지막의 역할을 하는 패드 질화막(114) 패턴의 두께가 대략 650Å 정도가 될 때까지 수행하는 것이 바람직하다.Referring to FIG. 2B, the
다음, 인산(H3PO4) 용액을 사용하여 패드 질화막(114) 패턴을 제거한다.Next, the
그 결과, 소자 분리막(120)의 상부 가장자리는 날카롭고 측벽도 거의 90도의 각을 이루게 된다.As a result, the upper edge of the
도 2c를 참조하면, 상기 결과물 상부에 고밀도 플라즈마 산화막(130)을 400∼500Å의 두께로 형성한다. 고밀도 플라즈마 산화막(130)의 증착 조건은 기체 유량이 산소 130∼150sccm, 헬륨 240∼260sccm, 실란 90∼100sccm이고, 소스 파워가 4200∼4400W이며, 바이어스 파워가 3400∼3600W으로, 바람직하게는 산소 140sccm, 헬륨 250sccm, 실란 95sccm이고, 소스 파워가 4250W이며, 바이어스 파워를 3500W으로 하여 400Å의 두께로 형성할 수 있다. 즉, 본 발명에서는 고밀도 플라즈마 산화막(118)을 형성시킬 때와는 달리 고밀도 플라즈마 산화막(130)을 형성함에 있어 산소와 실란의 양을 감소시켜 산화막의 증착 속도는 줄이고, 헬륨 및 바이어스 파워는 높여 스퍼터링 속도는 증가시킨 것이다.Referring to FIG. 2C, a high density
이때, 상기 공정에 의해 소자 분리막(120)의 식각과 고밀도 플라즈마 산화막 (130)의 증착이 동시에 이루어진다.In this case, the etching of the
일반적으로 고밀도 플라즈마 산화막 증착 장비의 특징은 산화실리콘(SiO2)을 증착하는 것과 함께 스퍼터링을 통해 식각이 동시에 이루어지도록 하는 것이다.In general, a feature of the high density plasma oxide film deposition equipment is that the etching is performed at the same time through the sputtering together with the deposition of silicon oxide (SiO 2 ).
도 3의 스퍼터링 공정 진행시 입사 이온각에 따른 스퍼터링 수율을 나타내는 그래프에서 보는 바와 같이, 스퍼터링 속도는 이온의 입사각(θ)에 따라 다르고 45도의 각에서 가장 식각률이 높음을 알 수 있다. 이러한 특징 때문에 STI 공정 수행시 트렌치를 매립하는 매립 산화막 형성을 위해 고밀도 플라즈마 산화막을 사용하고 있다. As shown in the graph showing the sputtering yield according to the incident ion angle during the sputtering process of FIG. 3, it can be seen that the sputtering rate is different depending on the incident angle θ of the ions and has the highest etching rate at an angle of 45 degrees. Because of this feature, a high density plasma oxide film is used to form a buried oxide film filling the trench during the STI process.
전술한 바와 같이, 패드 질화막(114) 패턴을 제거한 후 소자 분리막(120)의 상부 가장자리는 날카롭고 측벽도 거의 90도의 각을 이루는데, 이 상태에서 스퍼터링 속도를 증가시키고, 산화막이 증착 속도는 감소시키는 조건으로 고밀도 플라즈마 산화막(130)을 형성시키면 45도의 각에서 가장 많은 스퍼터링이 일어나기 때문에 도 2c에 도시된 바와 같은 프로파일을 얻을 수 있는 것이다.As described above, after the
다시 말해, 본 발명에서는 상기와 같은 증착 조건으로 고밀도 플라즈마 산화막(130)을 형성시킴으로써 활성영역과 소자분리영역간의 단차가 줄어들 뿐만 아니라, 소자분리막(120) 상부 가장자리의 프로파일이 부드러운 곡선으로 바뀌기 때문에 종래와 같이 모트가 발생하지 않는다.In other words, in the present invention, by forming the high-density
또한, 식각 공정 수행시 식각 장비를 사용할 때에는 반드시 폴리머 제거를 위한 세정이 필요한 데 반하여, 본 발명에서는 고밀도 플라즈마 산화막 증착 장비 를 이용하여 소자 분리막(120)의 식각과 고밀도 플라즈마 산화막(130)의 증착이 동시에 이루어지도록 하기 때문에 추가로 필요한 공정이 없어 간단하면서도 효율적이다.In addition, when the etching apparatus is used to perform the etching process, cleaning is required to remove the polymer, whereas in the present invention, the etching of the
도 2d를 참조하면, 후속 터널 산화막 형성 공정을 수행하기에 앞서 상기 결과물을 20∼30℃의 불산(HF) 용액으로 150∼160초간 세정하여 고밀도 플라즈마 산화막(130)과 패드 산화막(112)을 제거한다. 바람직하게는 400∼500Å 두께의 고밀도 플라즈마 산화막(130)과 패드 산화막(112)을 제거하기 위하여 물(H2O)과 불산 (HF)이 19 : 1의 부피비로 혼합된 25℃의 불산 용액을 사용하여 155초간 세정공정을 수행하는 것이 바람직하다.Referring to FIG. 2D, the resultant is washed with hydrofluoric acid (HF) solution at 20 to 30 ° C. for 150 to 160 seconds to remove the high density
도 2e를 참조하면, 상기 결과물 전면에 터널 산화막(122)을 형성한 다음, 활성영역에는 터널 산화막(122)의 상부에 부유 게이트(124)를 형성한다.Referring to FIG. 2E, the
다음, 상기 결과물 전면에 질화막(미도시)을 형성한 다음, 상기 질화막을 전면식각하여 부유 게이트(124)의 측벽에 질화막 스페이서(128)를 형성한다. Next, a nitride film (not shown) is formed on the entire surface of the resultant, and then the nitride film is etched to form a
그 결과, 소자분리막(120) 상부의 가장자리 측벽에는 질화막 잔여물(C)이 발생하지 않음을 알 수 있다.As a result, it can be seen that the nitride film residue C does not occur on the edge sidewall of the
이상에서 설명한 바와 같이, 본 발명에서는 활성영역과 소자분리영역간의 단차를 줄이고, 소자분리막 상부 가장자리의 프로파일을 바꿈으로 인해 STI 공정에 의해 형성되는 소자분리막 상부의 가장자리에 모트가 발생하는 것을 억제할 수 있 고, 후속 공정에서 상기 소자분리막 상부의 가장자리 측벽에 질화막 잔유물이 발생하는 것을 억제할 수 있다.As described above, in the present invention, it is possible to reduce the step between the active region and the device isolation region, and to suppress the generation of motes on the upper edge of the device isolation layer formed by the STI process by changing the profile of the upper edge of the device isolation layer. In addition, in the subsequent process, it is possible to suppress the occurrence of nitride film residues on the edge sidewall of the upper portion of the device isolation film.
Claims (5)
Priority Applications (1)
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|---|---|---|---|
| KR1020040102438A KR20060063303A (en) | 2004-12-07 | 2004-12-07 | Method of forming a ST-type isolation layer for a semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020040102438A KR20060063303A (en) | 2004-12-07 | 2004-12-07 | Method of forming a ST-type isolation layer for a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
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| KR20060063303A true KR20060063303A (en) | 2006-06-12 |
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ID=37159326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040102438A Ceased KR20060063303A (en) | 2004-12-07 | 2004-12-07 | Method of forming a ST-type isolation layer for a semiconductor device |
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2004
- 2004-12-07 KR KR1020040102438A patent/KR20060063303A/en not_active Ceased
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| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20111214 Patent event code: PE09021S01D |
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Patent event date: 20120718 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20111214 Comment text: Notification of reason for refusal Patent event code: PE06011S01I Patent event date: 20110427 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |