KR20060033768A

KR20060033768A - 카메라의 암호화/복호화 장치 및 그 제어방법

Info

Publication number: KR20060033768A
Application number: KR1020060029435A
Authority: KR
Inventors: 박영진; 장철현; 박종각
Original assignee: 비앤비쏠루션주식회사
Priority date: 2006-03-31
Filing date: 2006-03-31
Publication date: 2006-04-19

Abstract

본 발명은 카메라의 암호화/복호화 장치 및 그 제어방법을 제공하기 위한 것으로, 영상을 촬영하여 암호화하는 암호화 카메라와; 상기 암호화 카메라에서 촬영된 암호화된 영상 데이터를 유무선망을 통해 수신하여 복호화하는 암호화 수신부와; 상기 암호화 수신부에서 복호화된 영상 데이터를 출력하는 출력부를 포함하여 구성함으로서, 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지할 수 있게 되는 것이다.

카메라, CCTV, 암호화, 복호화, 유선망, 무선망, 영상

Description

카메라의 암호화/복호화 장치 및 그 제어방법{Apparatus and control method for encryption and decryption in camera}

도 1은 종래 CCTV 카메라를 통해 촬영한 영상을 전송하는 장치의 블록구성도이다.

도 2는 종래 유선을 통해 CCTV 카메라에서 촬영한 영상을 암호화하는 방식을 보인 블록구성도이다.

도 3은 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치의 블록구성도이다.

도 4는 도 3에서 암호화 카메라의 상세블록도이다.

도 5는 도 4에서 암호화부의 상세블록도이다.

도 6은 도 3에서 암호화 수신부의 상세블록도이다.

도 7은 도 6에서 복호화부의 상세블록도이다.

도 8은 도 3에서 복수개의 암호화 카메라를 사용한 경우의 예를 보인 블록구성도이다.

도 9는 도 5에서 디코더의 입출력 신호의 예를 보인 상세블록도이다.

도 10은 도 5에서 FPGA의 입출력 신호의 예를 보인 상세블록도이다.

도 11은 도 7에서 FPGA의 입출력 신호의 예를 보인 상세블록도이다.

도 12는 도 7에서 인코더의 입출력 신호의 예를 보인 상세블록도이다.

도 13은 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치에서 송신단과 수신단의 구성예를 보인 블록구성도이다.

도 14는 도 13에서 바이패스의 시험을 수행할 경우의 신호흐름을 보인 블록구성도이다.

도 15는 도 13에서 인터페이스부의 시험을 수행할 경우의 신호흐름을 보인 블록구성도이다.

도 16은 도 13에서 암호부/복호부의 시험을 수행할 경우의 신호흐름을 보인 블록구성도이다.

도 17은 도 13에서 송신부와 수신부의 시험을 수행할 경우의 신호흐름을 보인 블록구성도이다.

도 18은 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치의 제어방법을 보인 흐름도이다.

도 19는 도 18에서 암호화 송신부에서의 제어방법을 보인 흐름도이다.

도 20은 도 18에서 암호화 수신부에서의 제어방법을 보인 흐름도이다.

도 21은 도 18에서 암호화/복호화 수행시의 키 관리 예를 보인 개념도이다.

도 22는 도 18에서 암호화/복호화 수행시의 패킷 구성 예를 보인 개념도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 암호화 카메라 102 : CCD

104 : DSP 106 : 송신부

110 : 암호화부 120 : 디코더

130 : FPGA 131 : 수신 인터페이스부

132 : 암호부 133 : 통신처리부

134 : 송신 인터페이스부 135 : 메모리부

136 : 키처리부 137 : I2C

140 : 메모리 141 : RAM

142 : ROM 143 : 제 1 SDRAM

144 : 제 2 SDRAM 150 : DAC

160 : 마이크로프로세서 170 : 초기화부

200 : 유무선망

300 : 암호화 수신부 302 : 수신부

304 : 영상데이터 저장부 310 : 복호화부

320 : ADC 330 : FPGA

331 : 수신 인터페이스부 332 : 복호부

333 : 통신처리부 334 : 송신 인터페이스부

335 : 메모리부 336 : 키처리부

337 : I2C 340 : 메모리

341 : RAM 342 : ROM

343 : 제 1 SDRAM 344 : 제 2 SDRAM

350 : 인코더 360 : 마이크로프로세서

370 : 초기화부

400 : 출력부

본 발명은 카메라의 암호화/복호화 장치 및 그 제어방법에 관한 것으로, 특히 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지하기에 적당하도록 한 카메라의 암호화/복호화 장치 및 그 제어방법에 관한 것이다.

일반적으로 카메라는 영상촬영을 위한 광학기기로서, CCTV(Closed Circuit Television) 카메라, 홈네트워크 카메라, 도로교통 카메라, 디지털 카메라 등이 포함된다.

이에 도시된 바와 같이, 영상을 촬영하는 CCTV 카메라(11)와; 상기 CCTV 카메라(11)에서 촬영된 영상을 유선 또는 무선망(12)을 통해 수신하는 수신부(13)와; 상기 수신부(13)를 통해 수신한 영상을 출력하는 출력부(14)로 구성된다.

이러한 종래기술에서는 CCTV 카메라(11)에서 영상을 촬영한 뒤 유선 또는 무선망(12)을 통해 전송한다. 그러면 수신부(13)에서 이를 수신하여 출력부(14)를 통 해 출력하게 된다.

그러나 이러한 종래기술은 CCTV 카메라(11)에서 수신부(13)까지 영상 데이터의 암/복호화 없이 영상 통신을 수행하기 때문에 영상 데이터의 통신시 보안을 유지하기 어려운 문제점이 있었다.

이에 도시된 바와 같이, 영상을 촬영하는 CCTV 카메라(21)와; 상기 CCTV 카메라(21)에서 촬영된 영상 데이터를 유선으로 입력받아 암호화하는 암호화부(22)와; 상기 암호화부(22)에서 암호화된 영상 데이터를 유선을 통해 입력받아 복호화하는 복호화부(24)와; 상기 복호화부(24)를 통해 복호화된 영상 데이터를 유선을 통해 입력받아 출력하는 출력부(25)로 구성된다.

이러한 종래기술에서는 CCTV 카메라(21)에서 영상을 촬영한 뒤 유선으로 암호화 장비인 암호화부(22)로 전송하여 암호화부(22)에서 암호화를 수행한다. 그리고 다시 유선을 통해 수신부인 복호화부(24)로 전송하여 영상 데이터를 복호화하고, 복호화된 영상 데이터를 출력부(25)를 통해 출력시키게 된다.

그러나 이러한 종래기술은 CCTV 카메라(11)와는 별도로 구성된 암호화 장비인 암호화부(22)에서 영상 데이터를 암호화하고, 이를 유선을 통해 복호화부(24)로 전송하여 복호화하기 때문에 불편한 문제점이 있었고, 무선망을 사용하지 못하는 한계도 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 제안된 것으로, 본 발명의 목적은 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지할 수 있는 카메라의 암호화/복호화 장치 및 그 제어방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치는,

영상을 촬영하여 암호화하는 암호화 카메라와; 상기 암호화 카메라에서 촬영된 암호화된 영상 데이터를 유무선망을 통해 수신하여 복호화하는 암호화 수신부와; 상기 암호화 수신부에서 복호화된 영상 데이터를 출력하는 출력부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치의 제어방법은,

암호화 카메라의 CCD에서 촬영된 영상 데이터를 출력하면, 출력된 상기 CCD의 영상 데이터를 암호화하고, 암호화된 영상 데이터를 송신하는 제 1 단계와; 상기 제 1 단계 후 암호화 수신부에서는 송신된 암호화된 데이터를 유무선망을 통해 수신하고, 수신된 암호화된 영상 데이터를 복호화하며, 복호화된 데이터를 출력하는 제 2 단계를 포함하여 수행함을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명, 카메라의 암호화/복호화 장치 및 그 제어방법의 기술적 사상에 따른 일실시예를 도면을 참조하여 설명하면 다음과 같다.

이에 도시된 바와 같이, 영상을 촬영하여 암호화하는 암호화 카메라(100)와; 상기 암호화 카메라(100)에서 촬영된 암호화된 영상 데이터를 유무선망(200)을 통해 수신하여 복호화하는 암호화 수신부(300)와; 상기 암호화 수신부(300)에서 복호화된 영상 데이터를 출력하는 출력부(400)를 포함하여 구성된다.

상기 암호화 카메라(100)는, 도 4에 도시된 바와 같이, 영상을 촬영하는 CCD(102)와; 상기 CCD(102)에서 촬영된 영상을 디지털 신호처리하는 DSP(Digital Signal Processor, 디지털 신호처리 프로세서)(104)와; 상기 DSP(104)에서 디지털 처리된 영상 데이터를 암호화하는 암호화부(110)와; 상기 암호화부(110)에서 암호화된 영상 데이터를 상기 유무선망(200)으로 송신하는 송신부(106)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 암호화 장치는, 도 4에 도시된 바와 같이, 영상을 촬영하는 CCD(102)와; 상기 CCD(102)에서 촬영된 영상을 디지털 신호처리하는 DSP(104)와; 상기 DSP(104)에서 디지털 처리된 영상 데이터를 암호화하는 암호화부(110)와; 상기 암호화부(110)에서 암호화된 영상 데이터를 유무선망(200)으로 송신하는 송신부(106)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 암호화 장치는, 도 5에 도시된 바와 같이, CCD(102)에서 촬영된 영상 데이터를 암호화하도록 FPGA(130)를 포함하여 이루어진 암호화부와; 상기 FPGA(130)와 연결되고, 영상 데이터의 신호변조를 수행하기 위해 디코더(120)와 DAC(150)를 포함하여 이루어진 신호변조부와; 상기 FPGA(130) 또는 상기 신호변조부와 연결되고, 버퍼용의 메모리(140), 마이크로프로세서(160)를 포함하여 이루어진 주변부를 포함하여 구성된다.

상기 암호화부는, 도 5에 도시된 바와 같이, 입력된 아날로그 신호를 디코딩(Decoding)하여 디지털 신호로 변환시키는 디코더(120)와; 디지털 신호를 입력받거나 또는 상기 디코더(120)에서 변환된 디지털 신호를 입력받아 암호화하는 FPGA(Field Programmable Gate Array, 필드 프로그래머블 게이트 어레이)(130)와; 상기 FPGA(140)와 연결되어 데이터를 저장하는 메모리(140)와; 상기 FPGA(130)에서 출력된 암호화된 디지털 신호를 아날로그 신호로 변환시켜 상기 송신부(106)로 출력하는 DAC(Digital to Analog Converter, 디지털-아날로그 변환기)(150)와; 상기 디코더(120)와 상기 FPGA(130)와 상기 메모리(140)의 동작을 제어하는 마이크로프로세서(160)와; 상기 FPGA(130)의 초기화 동작을 제어하는 초기화부(170)를 포함하여 구성된다.

상기 FPGA(130)는, 도 5 및 도 10에 도시된 바와 같이, 디지털 신호를 입력받거나 또는 상기 디코더(120)에서 디코딩된 디지털 신호를 입력받아 인터페이스하는 수신 인터페이스부(Receive Interface, Rx I/F)(131)와; 상기 수신 인터페이스부(131)를 통해 수신된 영상 데이터를 암호화하는 암호부(132)와; 상기 암호부(132)에서 암호화된 영상 데이터의 송신을 위한 통신 처리를 수행하는 통신처리부(133)와; 상기 통신처리부(133)에서의 처리에 따라 상기 암호부(132)에서 암호화된 영상 데이터를 송신하도록 인터페이스하는 송신 인터페이스부(Transmit Interface, Tx I/F)(134)와; 상기 암호부(132)에서의 암호화에 필요한 데이터를 저장하는 메모리부(135)와; 상기 암호부(132)에서의 암호화에 필요한 키(Key) 처리를 수행하는 키처리부(136)와; 상기 마이크로프로세서(160)와의 통신을 수행하는 I2C(Inter Integrated Circuit)(137)를 포함하여 구성된다.

상기 암호부(132)는, 블로피시 암호화(Blowfish Encryptor)를 수행하는 것을 특징으로 한다.

상기 통신처리부(133)는, 동기(Synchronization, Sync) 생성 기능, 동기(Sync) 인식 기능, 키관련 제어 데이터의 ECC 기능, 패킷 구성 기능, 영상 프레임 구성 기능 중에서 하나 이상을 포함하여 수행하는 것을 특징으로 한다.

상기 통신처리부(133)는, 상기 암호부(132)에서 암호화된 데이터를 패킷화하는 패킷화부(Packetizer)와; 상기 패킷화부에서의 헤더구성시 ECC(Error Correcting Code, 오류 정정 부호) 기능을 제공하는 ECC부를 포함하여 구성된다.

상기 패킷화부는, 도 22에 도시된 바와 같이, 동기 패턴(Sync Pattern), 모듈 ID, 시퀀스 ID(Seq ID), 라인 넘버(Line Number), 필드(Field), 스플릿 넘버(Split Num) 중에서 하나 이상을 포함하여 패킷(Packet)의 헤더(Header)를 구성하는 것을 특징으로 한다.

상기 패킷화부는, 제어 데이터 중에서 동기 패턴을 제외한 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상으로 제어 데이터를 구성하고, 상기 제어 데이터는 ECC(Error Correcting Code, 오류 정정 부호)로 처리한 것을 특징으로 한다.

상기 메모리(140)는, 상기 FPGA(130)와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되는 RAM(Random Access Memory, 임의 접근 기억 장치)(141)과; 상기 FPGA(130)에서 사용할 초기 데이터를 저장하고, 상기 마이크로프로세서(160)에서 사용할 데이터를 저장하는 ROM(Read Only Memory, 읽기 전용 기억 장치)(142)을 포함하여 구성된다.

상기 RAM(141)은, 도 13에 도시된 바와 같이, 상기 FPGA(130)와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되기 위하여 하나 또는 둘 이상의 SDRAM(Synchronous Dynamic Random Access Memory)(143, 144)을 포함하여 구성된다.

상기 마이크로프로세서(160)는, 키분배 기능, 키생성 기능, 키운용 기능, ID(Identification) 주입 기능, 키 제어 기능 중에서 하나 이상의 기능을 포함하여 수행하는 것을 특징으로 한다.

상기 마이크로프로세서(160)는, 도 21에 도시된 바와 같이, 복수개(M)의 상기 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID와 하나 또는 둘 이상의 특정 데이터를 사용하여 키 생성기(Key Generator)에서 키를 입력받아 키를 생성하고 상기 특정 암호화 카메라(100)의 해당 키로 관리하는 것을 특징으로 한다.

상기 마이크로프로세서(160)는, 상기 암호화 카메라(100)의 미리 설정한 개수의 프레임당 하나의 키를 사용하여 키관리를 수행하는 것을 특징으로 한다.

한편 상기 암호화 수신부(300)는, 도 6에 도시된 바와 같이, 상기 암호화 카 메라(100)에서 송신되어 상기 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 복호화하여 출력부(400)로 전송하는 복호화부(310)를 포함하여 구성된다.

상기 암호화 수신부(300)는, 도 6에 도시된 바와 같이, 상기 암호화 카메라(100)에서 송신되어 상기 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 저장하도록 DVR(Digital Video Recorder, 디지털 비디오 레코더) 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부(304)를 포함하여 구성된다.

상기 암호화 수신부(300)는, 도 6에 도시된 바와 같이, 상기 암호화 카메라(100)에서 송신되어 상기 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부(304)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 복호화하여 출력부(400)로 전송하는 복호화부(310)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 복호화 장치는, 도 6에 도시된 바와 같이, 암호화 카메라(100)에서 송신되어 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 복호화하여 출력부(400)로 전송하는 복호화부(310)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 복호화 장치는, 도 6에 도시된 바와 같이, 암호화 카메라(100)에서 송신되어 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부(304)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 복호화 장치는, 도 6에 도시된 바와 같이, 암호화 카메라(100)에서 송신되어 상기 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부(302)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부(304)와; 상기 수신부(302)에서 수신한 암호화된 영상 데이터를 복호화하여 출력부(400)로 전송하는 복호화부(310)를 포함하여 구성된다.

본 발명의 일실시예에 의한 카메라의 복호화 장치는, 도 7에 도시된 바와 같이, 유무선망(200)을 통해 수신한 영상 데이터를 복호화하도록 FPGA(330)를 포함하여 이루어진 복호화부와; 상기 FPGA(330)와 연결되고, 영상 데이터의 신호변조를 수행하기 위해 ADC(Analog to Digital Converter, 아날로그 디지털 변환기)(320)와 인코더(350)를 포함하여 이루어진 신호변조부와; 상기 FPGA(330) 또는 상기 신호변조부와 연결되고, 버퍼용의 메모리(340), 마이크로프로세서(360)를 포함하여 이루어진 주변부를 포함하여 구성된다.

상기 복호화부는, 도 7에 도시된 바와 같이, 입력된 아날로그 신호를 디지털 신호로 변환시키는 ADC(320)와; 디지털 신호를 입력받거나 또는 상기 ADC(320)에서 변환된 디지털 신호를 입력받아 복호화하는 FPGA(330)와; 상기 FPGA(330)와 연결되어 데이터를 저장하는 메모리(340)와; 상기 FPGA(330)에서 출력된 암호화된 디지털 신호를 인코딩(Encoding)하고 아날로그 신호로 변환시켜 상기 출력부(400)로 전송하는 인코더(350)와; 상기 FPGA(330)와 상기 인코더(350)와 상기 메모리(340)의 동작을 제어하는 마이크로프로세서(360)와; 상기 FPGA(330)의 초기화 동작을 제어하는 초기화부(370)를 포함하여 구성된다.

상기 FPGA(330)는, 도 7 및 도 11에 도시된 바와 같이, 디지털 신호를 입력받거나 또는 상기 ADC(320)에서 변환된 디지털 신호를 입력받아 인터페이스하는 수신 인터페이스부(Rx I/F)(331)와; 상기 수신 인터페이스부(331)를 통해 수신된 영상 데이터를 복호화하는 복호부(332)와; 상기 복호부(332)에서 복호화된 영상 데이터의 송신을 위한 통신 처리를 수행하는 통신처리부(333)와; 상기 통신처리부(333)에서의 처리에 따라 상기 복호부(332)에서 복호화된 영상 데이터를 송신하도록 인터페이스하는 송신 인터페이스부(Tx I/F)(334)와; 상기 복호부(332)에서의 복호화에 필요한 데이터를 저장하는 메모리부(335)와; 상기 복호부(332)에서의 복호화에 필요한 키(Key)처리를 수행하는 키처리부(336)와; 상기 마이크로프로세서(360)와의 통신을 수행하는 I2C(337)를 포함하여 구성된다.

상기 복호부(332)는, 블로피시 복호화(Blowfish Decryptor)를 수행하는 것을 특징으로 한다.

상기 통신처리부(333)는, 동기 생성 기능, 동기 인식 기능, 키관련 제어 데이터의 ECC 기능, 패킷 구성 기능, 영상 프레임 구성 기능 중에서 하나 이상을 포함하여 수행하는 것을 특징으로 한다.

상기 통신처리부(333)는, 상기 복호부(332)에서의 복호화시 패킷화된 데이터 를 역패킷화하는 역패킷화부(Depacketizer)와; 상기 역패킷화부에서 헤더구성시 ECC 기능을 제공하는 ECC부를 포함하여 구성된다.

상기 역패킷화부는, 도 22에 도시된 바와 같이, 동기 패턴(Sync Pattern), 모듈 ID, 시퀀스 ID(Seq ID), 라인 넘버(Line Number), 필드(Field), 스플릿 넘버(Split Num) 중에서 하나 이상을 포함하여 헤더(Header)가 구성된 패킷을 역패킷화하는 것을 특징으로 한다.

상기 역패킷화부는, 제어 데이터 중에서 동기 패턴을 제외한 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상으로 제어 데이터를 구성하고, 상기 제어 데이터는 ECC(Error Correcting Code, 오류 정정 부호)로 처리한 것을 특징으로 한다.

상기 메모리(340)는, 상기 FPGA(330)와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되는 RAM(341)과; 상기 FPGA(330)에서 사용할 초기 데이터를 저장하고, 상기 마이크로프로세서(360)에서 사용할 데이터를 저장하는 ROM(342)을 포함하여 구성된다.

상기 RAM(341)은, 도 13에 도시된 바와 같이, 상기 FPGA(330)와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되기 위하여 하나 또는 둘 이상의 SDRAM(343, 344)을 포함하여 구성된다.

상기 마이크로프로세서(360)는, 키분배 기능, 키생성 기능, 키운용 기능, ID 주입 기능, 키 제어 기능 중에서 하나 이상의 기능을 포함하여 수행하는 것을 특징으로 한다.

상기 마이크로프로세서(360)는, 도 21에 도시된 바와 같이, 복수개(M)의 상기 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID와 하나 또는 둘 이상의 특정 데이터를 사용하여 키 생성기(Key Generator)에서 키를 입력받아 키를 생성하고 상기 특정 암호화 카메라(100)의 해당 키로 관리하는 것을 특징으로 한다.

상기 마이크로프로세서(360)는, 상기 암호화 카메라(100)의 미리 설정한 개수의 프레임당 하나의 키를 사용하여 키관리를 수행하는 것을 특징으로 한다.

한편 도 18은 본 발명의 일실시예에 의한 카메라의 암호화/복호화 장치의 제어방법을 보인 흐름도이다.

이에 도시된 바와 같이, 암호화 카메라(100)의 CCD(102)에서 촬영된 영상 데이터를 출력하면, 출력된 상기 CCD(102)의 영상 데이터를 암호화하고, 암호화된 영상 데이터를 송신하는 제 1 단계(ST1 ~ ST3)와; 상기 제 1 단계 후 암호화 수신부(300)에서는 송신된 암호화된 데이터를 유무선망(200)을 통해 수신하고, 수신된 암호화된 영상 데이터를 복호화하며, 복호화된 데이터를 출력하는 제 2 단계(ST4 ~ ST6)를 포함하여 수행한다.

이에 도시된 바와 같이, 상기 제 1 단계는, 키를 생성(N개)하고 루프(Loop)를 설정(Loop=0)하는 제 11 단계(ST11)와; 상기 제 11 단계 후 데이터 수신을 준비하여 영상 데이터가 입력되는지 판별하는 제 12 단계(ST12, ST13)와; 상기 제 12 단계에서 영상 데이터가 입력되면, 루프를 증가(Loop++)시키고, 입력된 영상 데이 터를 병렬 암호화하고, 송신 데이터를 구성한 다음 전송하고, 루프가 미리 설정된 횟수(L번)에 도달했는지 판별하는 제 13 단계(ST14 ~ ST18)와; 상기 제 13 단계에서 루프가 미리 설정된 횟수에 도달(Loop==L번)하지 않았으면 상기 제 12 단계로 리턴하고, 루프가 미리 설정된 횟수에 도달했으면 다음 키(Next Key)를 선택한 다음 루프를 설정(Loop=0)하고 상기 제 12 단계로 리턴하는 제 14 단계(ST19)를 포함하여 수행한다.

본 발명의 일실시예에 의한 카메라의 암호화 장치의 제어방법은, 도 19에 도시된 바와 같이, 키를 생성하고 루프(Loop)를 설정(Loop=0)하는 제 11 단계(ST11)와; 상기 제 11 단계 후 데이터 수신을 준비하여 영상 데이터가 입력되는지 판별하는 제 12 단계(ST12, ST13)와; 상기 제 12 단계에서 영상 데이터가 입력되면, 루프를 증가(Loop++)시키고, 입력된 영상 데이터를 병렬 암호화하고, 송신 데이터를 구성한 다음 전송하고, 루프가 미리 설정된 횟수(L번)에 도달했는지 판별하는 제 13 단계(ST14 ~ ST18)와; 상기 제 13 단계에서 루프가 미리 설정된 횟수에 도달(Loop==L번)하지 않았으면 상기 제 12 단계로 리턴하고, 루프가 미리 설정된 횟수에 도달했으면 다음 키(Next Key)를 선택한 다음 루프를 설정(Loop=0)하고 상기 제 12 단계로 리턴하는 제 14 단계(ST19)를 포함하여 수행한다.

상기 제 13 단계에서 미리 설정된 횟수(L번)는, 하나 또는 둘 이상의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 프레임 번호(Flame Number)에 의해 결정하는 것을 특징으로 한다.

도 20는 도 18에서 암호화 수신부에서의 제어방법을 보인 흐름도이다.

이에 도시된 바와 같이, 상기 제 2 단계는, 키를 생성(MxN개)하고 루프를 설정(Loop=0)하는 제 21 단계(ST21)와; 상기 제 21 단계 후 동기가 검출되는지 판별하는 제 22 단계(ST22)와; 상기 제 22 단계에서 동기가 검출되면, ID를 추출하고 루프를 증가(Loop++)시킨 다음 미리 설정한 특정 번째(M번째) 키를 사용(N개)하여 수신된 영상 데이터를 병렬 복호화하고, 루프가 미리 설정된 횟수(L번)에 도달(Loop=L번)했는지 판별하는 제 23 단계(ST23 ~ ST27)와; 상기 제 23 단계에서 루프가 미리 설정된 횟수(L번)에 도달했으면 다음 키를 준비하고 루프를 설정(Loop=0)하는 제 24 단계(ST28)와; 상기 제 22 단계에서 동기가 검출되지 않거나 또는 상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달하지 않았거나 또는 상기 제 24 단계를 수행했으면, 데이터 수신을 준비한 다음 상기 제 22 단계로 리턴하는 제 25 단계(ST29)를 포함하여 수행한다.

본 발명의 일실시예에 의한 카메라의 암호화 장치의 제어방법은, 도 20에 도시된 바와 같이, 키를 생성(MxN개)하고 루프를 설정(Loop=0)하는 제 21 단계(ST21)와; 상기 제 21 단계 후 동기가 검출되는지 판별하는 제 22 단계(ST22)와; 상기 제 22 단계에서 동기가 검출되면, ID를 추출하고 루프를 증가(Loop++)시킨 다음 미리 설정된 특정 번째(M번째) 키를 사용(N개)하여 수신된 영상 데이터를 병렬 복호화하고, 루프가 미리 설정된 횟수(L번)에 도달(Loop=L번)했는지 판별하는 제 23 단계(ST23 ~ ST27)와; 상기 제 23 단계에서 루프가 미리 설정된 횟수(L번)에 도달했으면 다음 키를 준비하고 루프를 설정(Loop=0)하는 제 24 단계(ST28)와; 상기 제 22 단계에서 동기가 검출되지 않거나 또는 상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달하지 않았거나 또는 상기 제 24 단계를 수행했으면, 데이터 수신을 준비한 다음 상기 제 22 단계로 리턴하는 제 25 단계(ST29)를 포함하여 수행한다.

상기 제 23 단계에서 미리 설정된 횟수(L번)는, 하나 또는 둘 이상의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 프레임 번호(Flame Number)에 의해 설정하는 것을 특징으로 한다.

이와 같이 구성된 본 발명에 의한 카메라의 암호화/복호화 장치 및 그 제어방법의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지하여 송신부와 수신부 간의 통신시 외부의 침입으로부터 신뢰성과 무결성을 유지하고자 한 것이다.

그래서 본 발명은 카메라의 암호화/복호화 장치를 도 3에서와 같이 암호화 카메라(100), 유무선망(200), 암호화 수신부(300), 출력부(400)로 구성할 수 있다.

또한 본 발명은 카메라의 암호화 장치를, 도 4에서와 같이, CCD(102), DSP(104), 암호화부(110), 송신부(106)로 구성할 수 있다. 그리고 CCD(102), DSP(104), 암호화부(110), 송신부(106)에 전원이 각각 공급되도록 전원부를 포함하여 구성할 수 있다.

또한 본 발명은 카메라의 암호화 장치를, 도 15에서와 같이, FPGA(130)가 포함된 암호화부, 디코더(120)와 DAC(150)가 포함된 신호변조부, 메모리(140)와 마이 크로프로세서(160)가 포함된 주변부로 구성할 수 있다.

또한 본 발명은 카메라의 복호화 장치를, 도 6에서와 같이, 수신부(302), 영상데이터 저장부(304), 복호화부(310)로 구성할 수 있다.

또한 본 발명은 카메라의 복호화 장치를, 도 15에서와 같이, FPGA(330)가 포함된 암호화부, ADC(320)와 인코더(350)가 포함된 신호변조부, 메모리(340)와 마이크로프로세서(360)가 포함된 주변부로 구성할 수 있다.

여기서 출력부(400)는 영상 출력 장치 또는 영상 저장 장치로 구성할 수 있다.

그리고 암호 모듈은 크게 인터페이스부, 메모리부, 암호 알고리즘부, 키처리부, 통신처리부 등으로 구성할 수도 있다.

그래서 인터페이스부는 수신/송신 인터페이스, 마이크로프로세서 인터페이스, 메모리 인터페이스, FPGA 초기화 인터페이스 등을 수행하도록 한다.

또한 메모리부는 크게 RAM과 ROM으로 구분할 수 있으며, RAM은 대용량 영상 데이터의 송신/수신 버퍼로 사용할 메모리 공간이고, ROM은 FPGA에서 사용할 초기 데이터이다.

또한 암호 알고리즘부는 암호 알고리즘을 실질적으로 처리하는 부분으로서, 데이터의 암호화 및 복호화를 수행하는 부분이다. 대량의 영상 데이터를 처리하는데 적합하도록 데이터의 병렬 암/복호를 처리하도록 설계한다.

또한 키처리부는 키처리 기능을 수행한다.

또한 통신처리부는 송신단과 수신단 간의 실질적인 통신을 담당하는 부분으 로서, 동기생성 및 인식, 키 관련 제어 데이터의 ECC, 패킷 구성 및 영상 프레임 구성 등의 기능을 수행한다.

이러한 각각의 세부 구성 및 동작에 대해 좀더 상세히 설명하면 다음과 같다.

도 4는 도 3에서 암호화 카메라의 상세블록도이다.

여기서 CCD(102)는 영상을 촬영하는 장치로서, CCTV(Closed Circuit Television) 카메라, 홈네트워크 카메라, 도로교통 카메라, 디지털 카메라 등이 포함될 수 있다.

그리고 DSP(104)는 CCD(102)에서 촬영된 영상 데이터에 대한 디지털 신호처리를 수행한다.

또한 암호화부(110)는 DSP(104)에서 디지털 처리된 영상 데이터를 암호화하는 것으로, 크게 인터페이스 기능, 메모리 기능, 암호 알고리즘 기능, 키 관리 기능, 통신 처리 기능, 전원 제공 기능 등을 수행한다.

또한 송신부(106)는 암호화부(110)에서 암호화된 영상 데이터를 유무선망(200)으로 송신하는 것으로, RF(Radio Frequency, 무선) 모듈을 사용할 수 있다. 그래서 유선망을 이용하여 암호화된 영상 데이터를 송신할 경우에는 동축 케이블(Coax Cable)을 이용하여 전송할 수 있고, 무선망을 이용하여 암호화된 영상 데이터를 송신할 경우에는 RF 모듈을 이용하여 전송할 수 있다.

또한 전원부(도면상에 미도시)는 CCD(102), DSP(104), 암호화부(110), 송신부(106)에 각각 전원을 공급하는 것으로, 1.2V, 3,3.V, 5V 등을 사용할 수 있다.

도 5는 도 4에서 암호화부의 상세블록도이다.

여기서 디코더(120)는 입력된 아날로그 신호를 디코딩하여 디지털 신호로 변환시키는 기능을 수행한다.

또한 FPGA(130)는 직접 디지털 신호를 입력받아 암호화하거나 또는 디코더(120)에서 디코딩된 디지털 신호를 입력받아 암호화한다.

이러한 FPGA(130)를 도 5에서와 같이 구성할 경우에는 수신 인터페이스부(131), 암호부(132), 통신처리부(133), 송신 인터페이스부(134), 메모리부(135), I2C(137)로 구성할 수 있다.

그래서 FPGA(130) 내의 수신 인터페이스부(131)는 직접 디지털 신호를 입력받거나 또는 디코더(120)에서 디코딩된 디지털 신호를 입력받아 인터페이스한다.

또한 FPGA(130) 내의 암호부(132)는 수신 인터페이스부(131)를 통해 수신된 영상 데이터를 암호화한다.

또한 FPGA(130) 내의 통신처리부(133)는 암호부(132)에서 암호화된 영상 데이터의 송신을 위한 통신 처리를 수행한다. 이러한 통신처리부(133)는 동기, 생성 기능, 동기 인식 기능, 키관련 제어 데이터의 ECC 기능, 패킷 구성 기능, 영상 프레임 구성 기능 등을 수행한다. 이를 위해 통신처리부(133)는 패킷화부와 ECC부를 포함하여 구성할 수 있다.

또한 FPGA(130) 내의 송신 인터페이스부(134)는 통신처리부(133)에서의 처리에 따라 암호부(132)에서 암호화된 영상 데이터를 송신하도록 인터페이스한다.

또한 FPGA(130) 내의 메모리부(135)는 암호부(132)에서의 암호화에 필요한 데이터를 저장한다.

또한 FPGA(130) 내의 키처리부(136)는 암호부(132)에서의 암호화에 필요한 키를 처리한다. 이때 마이크로프로세서(160)는 키분배 기능, 키생성 기능, 키운용 기능, ID 주입 기능, 키 제어 기능 등을 수행하게 된다. 이러한 마이크로프로세서(160)는 복수개의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID를 사용하여 키 생성기에서 생성된 N개의 키를 입력받아 특정 암호화 카메라(100)의 해당 키로 관리한다. 이러한 마이크로프로세서(160)에서의 키관리 내용을 받아 FPGA(130) 내의 키처리부(136)는 키를 처리하게 된다. 또한 마이크로프로세서(160)에서 키를 관리하는 기능을 FPGA(130) 내의 키처리부(136)에서 수행하도록 구성할 수도 있다.

또한 FPGA(130) 내의 I2C(137)는 마이크로프로세서(160)와의 통신을 수행한다.

그리고 메모리(140)는 FPGA(140)와 연결되고 마이크로프로세서(160)와 연결되어 데이터를 저장한다. 이러한 메모리는 RAM(141)과 ROM(142)으로 구성할 수 있다. 그래서 RAM(141)은 FPGA(130)와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되도록 하고, ROM(142)은 FPGA(130)에서 사용할 초기 데이터를 저장하도록 한다. 또한 RAM(141)은 도 15에서와 같이 FPGA(130)와 연결하여 대용량 영상 데이터의 송신/수신 버퍼로 사용할 수 있도록 제 1 및 제 2 SDRAM(143, 144)으로 구성할 수 있다. 또한 ROM(142)은 EEPROM(Electrically Erasable and Programmable Read Only Memory)으로 구성하여, 마이크로프로세서(360)에서 FPGA(130)를 제어하 는데 데이터를 사용할 수 있도록 할 수 있다.

또한 DAC(150)는 FPGA(130)에서 출력된 암호화된 디지털 신호를 아날로그 신호로 변환시켜 송신부(106)로 출력한다.

또한 마이크로프로세서(160)는 디코더(120)와 FPGA(130)와 메모리(140)의 동작을 제어한다. 이러한 마이크로프로세서(160)는 FPGA(130) 내의 I2C(137)를 통해 FPGA(130)에 대한 제어를 수행한다.

또한 초기화부(170)는 FPGA(130)의 초기화 동작을 제어한다.

그리고 메모리(140)의 EEPROM으로 구성할 수 있는 ROM(142)과 디코더(120)와 DAC(150)는 고정 어드레스를 사용할 수 있다.

한편 도 6은 도 3에서 암호화 수신부의 상세블록도이다.

그래서 수신부(300)는 암호화 카메라(100)에서 송신되어 유무선망(200)을 통해 수신한 암호화된 영상 데이터를 수신하는 것으로, RF 모듈을 사용할 수 있다. 그래서 유선망을 이용하여 암호화된 영상 데이터를 수신할 경우에는 동축 케이블을 이용하여 전송받을 수 있고, 무선망을 이용하여 암호화된 영상 데이터를 수신할 경우에는 RF 모듈을 이용하여 전송받을 수 있다.

또한 복호화부(310)는 수신부(300)에서 수신한 암호화된 영상 데이터를 복호화하여 출력부(400)로 전송하게 된다.

또한 영상데이터 저장부(304)는 수신부(302)에서 수신한 암호화된 영상 데이터를 저장하게 되는데, 이는 DVR 또는 하드 디스크를 포함한 저장매체로 구성할 수 있다.

그래서 암호화 수신부(300)는 수신부(302)와 영상데이터 저장부(304)로 구성하거나 또는 수신부(302)와 복호화부(310)로 구성하거나 또는 수신부(302)와 영상데이터 저장부(304)와 복호화부(310)로 구성할 수 있다.

도 7은 도 6에서 복호화부의 상세블록도이다.

그래서 ADC(320)는 입력된 아날로그 신호를 디지털 신호로 변환시킨다.

또한 FPGA(330)는 직접 디지털 신호를 입력받아 복호화를 수행하거나 또는 ADC(320)에서 변환된 디지털 신호를 입력받아 복호화를 수행하게 된다. 이러한 FPGA(330)는 도 7에서와 같이 수신 인터페이스부(331), 복호부(332), 통신처리부(333), 송신 인터페이스부(334), 키처리부(336), I2C(337)로 구성할 수 있다.

그래서 수신단에 있는 FPGA(330) 내의 수신 인터페이스부(331)는 직접 디지털 신호를 입력받거나 또는 ADC(320)에서 변환된 디지털 신호를 입력받아 인터페이스한다.

또한 FPGA(330) 내의 복호부(332)는 수신 인터페이스부(331)를 통해 수신된 영상 데이터를 복호화한다.

또한 FPGA(330) 내의 통신처리부(333)는 복호부(332)에서 복호화된 영상 데이터의 송신을 위한 통신 처리를 수행하는 것으로, 역패킷화부와 ECC부를 포함하여 구성할 수 있다.

또한 FPGA(330) 내의 송신 인터페이스부(334)는 통신처리부(333)에서의 처리에 따라 복호부(332)에서 복호화된 영상 데이터를 송신하도록 인터페이스한다.

또한 FPGA(330) 내의 메모리부(335)는 복호부(332)에서의 복호화에 필요한 데이터를 저장한다.

또한 FPGA(330) 내의 키처리부(336)는 복호부(332)에서의 복호화에 필요한 키처리를 수행한다. 이때 마이크로프로세서(360)는 키분배 기능, 키생성 기능, 키운용 기능, ID 주입 기능, 키 제어 기능 등을 수행하게 된다. 이러한 마이크로프로세서(360)는 복수개의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID를 사용하여 키 생성기에서 생성된 N개의 키를 입력받아 특정 암호화 카메라(100)의 해당 키로 관리한다. 이러한 마이크로프로세서(360)에서의 키관리 내용을 받아 FPGA(330) 내의 키처리부(336)는 키를 처리하게 된다. 또한 마이크로프로세서(360)에서 키를 관리하는 기능을 FPGA(330) 내의 키처리부(336)에서 수행하도록 구성할 수도 있다.

또한 FPGA(330) 내의 I2C(337)는 마이크로프로세서(360)와의 통신을 수행한다.

그리고 메모리(340)는 FPGA(340)와 연결되어 데이터를 저장하는 것으로, RAM(341)과 ROM(342)을 포함하여 구성할 수 있다. 또한 ROM(342)은 EEPROM으로 구성할 수 있는데, ROM(342)에 저장된 데이터는 마이크로프로세서(360)의 제어를 받아 마이크로프로세서(360)에서 FPGA(330)를 제어하는데 사용된다.

또한 인코더(350)는 FPGA(330)에서 출력된 암호화된 디지털 신호를 인코딩하여 아날로그 신호로 변환시켜 출력부(400)로 전송한다.

또한 마이크로프로세서(360)는 FPGA(330)와 인코더(350)와 메모리(340)의 동작을 제어한다.

또한 초기화부(370)는 FPGA(330)의 초기화 동작을 제어한다.

또한 전원부(도면상에 미도시)는 ADC(320), FPGA(330), 메모리(340), 인코더(350), 마이크로프로세서(360), 초기화부(370)에 각각 전원을 공급한다.

그래서 암호화 카메라(100)를 #1(Number 1) ~ #4 또는 그 이상으로 한 쌍을 형성하고, #1(Number 1) ~ #4 또는 그 이상으로 다른 한 쌍을 형성하며, 암호화 카메라(100) 내부는 간략하게 CCD(102), 암호화부(110), 송신부(106)로 구성한 예를 보였다. 여기서 송신부(106)는 RF 모듈로서 2.4GHz 용량을 사용한 예를 보였다. 도한 수신부(302)는 AP(Access Point) #1과 #2의 두 개로 구성하고, 두 개의 수신부(302)와 연결된 복호화부(310)를 통해 복호화를 수행한다. 그러면 VCR(Video Cassette Recorder, 비디오 카세트 레코더) 또는 DVR(Digital Video Recorder, 디지털 비디오 레코더) 등으로 구성된 출력부(400)를 통해 암호화 카메라(100)에서 암호화되어 복호화부(310)를 통해 복호화된 영상 데이터를 출력할 수 있게 된다.

이때 암호화부(110)와 복호화부(310)는 아날로그/디지털 혼성(Composite) 입력에 대한 정합을 제공할 수 있도록 하고, 또한 입력 신호와 동일한 신호로 출력되도록 한다. 또한 암호화부(110)와 복호화부(310)를 구성하는 FPGA(130, 330)는 데이터 검증을 위한 마이크로프로세서(160, 360)와의 인터페이스를 제공하도록 한다. 또한 입출력 신호의 정합은 CCIR601/CCIR656 규격을 따르도록 할 수 있다.

이러한 디코더(120)는 CCD(102)로부터 아날로그 혼성(Analog Composite) 데이터를 입력받는다. 또한 디코더(120)는 FPGA(130)로 YCbCr[7:0], HSYNC(Horizontal Synchronization, 수평동기), VSYNC(Vertical Synchronization, 수직동기) 신호를 출력한다. 또한 디코더(120)는 마이크로프로세서(160)로 SDA(Serial Data and Address, 직렬 데이터 및 어드레스), SCL(Serial Clock, 직렬 클럭) 신호를 전달한다.

그래서 디코더(120)는 디코딩(Decoding) 기능을 수행하게 되는데, NTSC(National Television Standards Committee, 미국 텔레비전 표준 위원회) 아날로그 혼성 1Vpp/75ohm의 입력신호와 정합되도록 한다. 또한 베이스밴드 아날로그 비디오(Baseband analog video) 데이터를 디지털 YCbCr(Luminance, Chrominance blue, Chrominance red), 휘도 신호, 색차(=B-Y) 신호, 색차(=R-Y) 신호) 4:2:2 성분(component)의 비디오 데이터로 변환할 수 있도록 한다. 또한 ITU-R(International Telecommunications Union, Radio-Communications sector) BT.601 표준 샘플링(Standard Sampling) 기능, 8비트 ITU-R BT.656 비디오 출력 포맷 기능, I2C 인터페이스(121)에 의한 칩 초기화 가능 등을 수행할 수 있도록 한다.

여기서 I2C는 필립스사가 제안한 통신방식으로, 주로 제어용으로 사용할 수 있다. 그래서 2 라인만 사용하여 병렬로 많은 수의 칩을 컨트롤하게 된다. 이때 2 라인에는 클럭라인(Serial Clock, SCL)과 데이터라인(Serial Data and Address, SDA)이 있다. 클럭라인(SCL)은 동기용 클럭 신호로 사용하고, 데이터라인(SDA)은 어드레스(Address), 데이터(Data), 응답(Acknowledge), 스타트 및 스톱(Start and Stop)으로 사용한다.

그래서 FPGA(130)는, 도 10에서와 같이, 수신 인터페이스부(131), 암호부(132), 통신처리부(133), 송신 인터페이스부(134), 메모리부(135), 키처리부(136), I2C(137) 등으로 구성할 수 있다.

또한 암호부(132)는 블로피시 암호를 수행하고, 통신처리부(133)는 ECC부와 패킷화부를 포함하여 구성할 수 있다.

그리고 FPGA(130)는 디코더(120)로부터 YCbCr[7:0], HSYNC, VSYNC 신호를 전달받는다. 또한 FPGA(130)는 DAC(150)로 YCbCr[7:0], HSYNC, VSYNC 신호를 출력한다.

이러한 구성을 갖는 FPGA(130)는 다음과 같은 기능을 수행할 수 있도록 한다.

- ITU-R BT.656, 8-bit 4:2:2 비디오 포맷 입력신호와 정합 I/F 제공

- ITU-R BT.656, 8-bit 4:2:2 비디오 포맷 출력신호와 정합 I/F 제공

- I2C 인터페이스 제공(모니터링 및 세팅 관련)

- 프레임 발생 블록 제공(내부 디지털 시험)

- 블로피시 데이터 암호화 블록 제공

- 패킷화(RF 전송용 데이터 패킷화) 기능 제공

- ECC(해밍 코드(Hamming code)) 제공

- SDRAM 제어 I/F 기능 제공

- 키 처리 블록 제공

또한 송신단의 DAC(150)는 다음과 같은 기능을 수행하도록 할 수 있다.

- 8Bit D/A 변환 기능

- 최소 80MSPS(Mega Samples Per Second) 기능

- ITU-R BT.656, 8-bit 4:2:2 입력 정합

- I2C 인터페이스로 칩 초기화 가능

그리고 송신단의 마이크로프로세서(160)는 디코더(120), FPGA(130)와 일대 다중 I2C 통신(칩 초기화 및 제어) 기능을 수행한다. 또한 직렬 포트(Serial Port)를 제공하여 데이터 모니터링을 수행할 수 있도록 한다.

한편 수신단의 ADC(320)는 다음과 같은 기능을 수행하도록 할 수 있다.

- NTSC 아날로그 혼성 1Vpp/75ohm의 입력신호와 정합

- ITU-R BT.601 표준 샘플링 기능,

- ITU-R BT.656, 8-bit 4:2:2 비디오 출력 포맷 기능

- I2C 인터페이스에 의한 칩 초기화 가능

그래서 FPGA(330)는, 도 13에서와 같이, 수신 인터페이스부(331), 복호부(332), 통신처리부(333), 송신 인터페이스부(334), 메모리부(335), 키처리부(336), I2C(337) 등으로 구성할 수 있다.

또한 복호부(332)는 블로피시 복호화를 수행하고, 통신처리부(333)는 ECC부와 역패킷화부를 포함하여 구성할 수 있다.

그리고 FPGA(330)는 ADC(320)로부터 YCbCr[7:0], HSYNC, VSYNC 신호를 전달받는다. 또한 FPGA(330)는 인코더(350)로 YCbCr[7:0], HSYNC, VSYNC 신호를 전달한다.

이러한 구성을 갖는 FPGA(330)는 다음과 같은 기능을 수행할 수 있도록 한다.

- ITU-R BT.656, 8-bit 4:2:2 비디오 포맷 입력신호와 정합 I/F 제공

- ITU-R BT.656, 8-bit 4:2:2 비디오 포맷 출력신호와 정합 I/F 제공

- I2C 인터페이스 제공(모니터링 및 세팅 관련)

- 샘플링 제어 제공(내부 디지털 시험)

- 동기 검출 기능 제공

- 블로피시 데이터 복호화 블록 제공

- 역패킷화 기능 제공

- ECC(해밍 코드(Hamming code)) 제공

- SDRAM 제어 I/F 기능 제공

- 비디오 동기 생성기(Generator) 및 제어기(controller) 기능 제공

- 키 처리 블록 제공(4채널 처리)

그래서 인코더(350)는 FPGA(330)로부터 YCbCr[7:0], HSYNC, VSYNC 신호를 전달받는다. 또한 인코더(350)는 VCR/DVR 등으로 이루어진 출력부(400)로 아날로그(Analog) 신호를 출력한다. 또한 인코더(350)는 내부에 구비한 I2C(351)를 통해 마 이크로프로세서(360)로 SDA, SCL 신호를 전달한다.

이러한 인코더(350)는 다음과 같은 기능을 수행하도록 할 수 있다.

- ITU-R BT/601/656 YCbCr to PAL(Phase Alternation Line)/NTSC 비디오 인코더

- ITU-R BT.656, 8-bit 4:2:2 병렬 입력 포맷

- 혼성(CVBS, Composite Video Banking Sync) 출력

- I2C 인터페이스(351)로 칩 초기화 가능

그리고 수신단의 마이크로프로세서(360)는 FPGA(330), 인코더(350)와 일대 다중 I2C 통신(칩 초기화 및 제어) 기능을 수행한다. 또한 직렬 포트를 제공하여 데이터 모니터링을 수행할 수 있도록 한다.

이러한 암호 모듈은 크게 다음과 같은 세 부분으로 구성할 수 있다.

- 암호부 : 데이터를 암호화하는 부분으로서, FPGA(130, 330)로 구성.

- 신호변조부 : 영상 비디오 데이터의 신호변조를 위한 부분으로서, 디코더(120), DAC(150), ADC(320), 인코더(350) 등으로 구성.

- 주변부 : 버퍼용의 메모리(143, 144, 343, 344), 마이크로프로세서(160, 360) 등으로 구성.

그리고 도 13의 송신단(100)에서 메모리(140)의 ROM(142)에는 고정 키 값을 미리 저장하고, FPGA(130)의 초기화 파일을 저장한다. 그러면 마이크로프로세서 (160)에서 ROM(142)에 저장된 N개의 키 값을 읽어 FPGA(130)로 보내준다. 또한 FPGA(130)는 ROM(142)에서 초기화에 필요한 파일을 읽어 초기화를 수행하고, 인터럽트(Interrupt) 방식 등에 의해 마이크로프로세서(160)로 새로운 키 값을 요구한다. 또한 마이크로프로세서(160)는 초기에 DAC(150)의 레지스터 셋팅을 수행한다. 수신단(300)의 동작 또한 송신단(100)에 동작과 유사하게 실행된다.

도 14는 도 13에서 바이패스(Bypass)의 시험을 수행할 경우의 신호흐름을 보인 블록구성도이다.

이때의 시험 항목은 디코더(120), DAC(150), ADC(320), 인코더(350)의 이상 유무를 확인하는 것이다.

그리고 시험의 검증을 위해서는 송신단(100)과 수신단(300)에 각각 모니터를 설치한 다음 육안으로 영상을 비교한다.

이러한 과정을 통해 송신단(100)의 입력단인 디코더(120) 전단에 연결된 모니터와 수신단(300)의 출력단인 인코더(350) 후단에 연결된 모니터를 확인하여 바이패스 정합 시험을 수행할 수 있다.

이때의 시험 항목은 FPGA(130, 330) 내의 인터페이스부(131, 134, 331, 334)의 이상 유무를 점검하는 것이다.

그래서 시험의 검증을 위해서는 송신단(100)과 수신단(300)에 각각 모니터를 설치한 다음 육안으로 영상을 비교한다.

이러한 과정을 통해 송신단(100)의 입력단인 디코더(120) 전단에 연결된 모니터와 수신단(300)의 출력단인 인코더(350) 후단에 연결된 모니터를 확인하여 송/수신 인터페이스부(131, 134, 331, 334)의 이상 유무에 대한 시험을 수행할 수 있다.

이때의 시험 항목은 FPGA(130, 330) 내의 암/복호부(132, 332)의 이상 유무를 점검하는 것이다.

그래서 시험의 검증을 위해서는 송신단(100)과 수신단(300)에 각각 모니터를 설치한 다음 육안으로 영상을 비교한다. 즉, 송신단(100)의 입력단인 디코더(120) 전단에 모니터를 연결하고, 송신단(100)의 마이크로프로세서(160)에 모니터를 연결한다. 그리고 수신단(300)의 출력단인 인코더(350) 후단에 모니터를 연결하고, 수신단(300)의 마이크로프로세서(360)에 모니터를 연결한다.

이에 따라 데이터 검증을 위해 송신단(100)의 FPGA(130) 내에서 시험 패킷을 발생시키면, 수신단(300)의 FPGA(330)에서 데이터를 받아 송신단(100)의 데이터와 비교함으로서 수행할 수 있다. 이러한 데이터 검증을 1 프레임(Frame) 단위로 비교하도록 한다.

이때의 시험 항목은 무선상에서 영상 데이터의 이상 유무를 점검하는 것이 다.

그래서 시험의 검증을 위해서는 송신단(100)과 수신단(300)에 각각 모니터를 설치한 다음 육안으로 영상을 비교한다. 즉, 송신단(100)의 입력단인 디코더(120) 전단에 모니터를 연결하고, 수신단(300)의 출력단인 인코더(350) 후단에 모니터를 연결한다.

그래서 제 1 단계에서는 암호화 카메라(100)의 CCD(102)에서 촬영된 영상 데이터를 암호화부(110)의 FPGA(130)로 출력한다(ST1).

그리고 FPGA(130) 내의 암호부(132)에서는 출력된 CCD(102)의 영상 데이터를 암호화한다(ST2).

이에 따라 암호부(132)에서 암호화된 영상 데이터를 송신부(106)를 통해 유무선망(200)으로 송신하게 된다(ST3).

그러면 제 2 단계에서는 암호화 수신부(300)의 수신부(302)에서 송신된 암호화된 데이터를 유무선망(200)을 통해 수신한다(ST4).

그리고 FPGA(330) 내의 복호부(332)에서 수신된 암호화된 영상 데이터를 복 호화한다(ST5).

이에 따라 인코더(350)는 복호부(332)에서 복호화된 데이터를 출력부(400)로 출력하게 된다(ST6).

도 19는 도 18에서 송신단에서의 제어방법을 보인 흐름도이다.

그래서 마이크로프로세서(160)에서 키를 생성한다. 이때 생성하는 개수는 키 개수인 N개 이다. 그리고 루프를 0으로 설정(Loop=0)으로 설정한다(ST11).

그리고 데이터 수신을 준비한다(ST12).

그래서 CCD(102)에서 촬영된 영상 데이터가 DSP(104)를 거쳐 암호화부(110)에 입력되면(ST13), 루프를 증가(Loop++)시킨 다음(ST14) 암호화부(110) 내의 암호부(132)에서 영상 데이터에 대한 병렬 암호화를 수행한다(ST15).

그리고 송신하고자 하는 데이터를 구성한다(ST16).

이렇게 송신 데이터를 구성한 다음 FPGA(130) 내의 송신 인터페이스부(134)를 통해 DAC(150)로 암호화된 디지털 영상 데이터를 전달하고, DAC(150)는 암호화된 디지털 영상 데이터를 암호화된 아날로그 영상 데이터로 변환시켜 송신부(106)로 전송한다. 그러면 송신부(106)는 유선망 또는 무선망(200)을 통해 암호화된 영상 데이터를 수신단으로 전송하게 된다(ST17).

그리고 루프가 L번 반복되었는지를 판별한다(ST18).

이와 같이 전송을 수행하고, 암호화부(110)에서는 루프가 L번 반복되었는지를 판별한다. 여기서 L은 암호화 카메라(100)의 영상 데이터에 할당한 프레임 넘버이다(ST18).

그래서 루프가 L번 반복되지 않았으면, 키를 재 사용할 수 있기 때문에 ST12 단계로 리턴한다.

그리고 루프가 L번 반복되었으면 다음 키를 선택하고 루프를 0으로 설정(Loop=0)한 다음 ST12 단계로 리턴한다(ST19).

그래서 마이크로프로세서(360)에서 키를 생성한다. 이때 생성하는 개수는 키 개수인 N개와 암호화 카메라의 개수인 M개를 곱한 MxN 개다. 또한 루프를 0으로 설정(Loop=0)한다.(ST21).

그리고 수신부(302)를 통해 수신된 데이터에서 동기가 검출되는지를 판별한다(ST22).

만약 수신된 데이터에서 동기가 검출되면, 수신된 데이터에서 ID를 추출한다(ST23). 만약 수신된 데이터에서 동기가 검출되지 않으면 ST29 단계로 리턴하여 데이터 수신을 준비한다(ST29).

그리고 ID를 추출한 다음 루프를 증가(Loop++)시킨다(ST24).

그런 다음 암호화 카메라(100)의 모듈 ID인 M번째 키를 N 개 사용하게 된다(ST25).

그리고 복호화부(310)의 FPGA(330) 내의 복호부(332)에서 암호화된 영상 데이터를 병렬 복호화하게 된다(ST26).

또한 루프를 L번 반복했는지를 판별한다(ST27). 여기서 L은 암호화 카메라(100)의 영상 데이터에 할당한 프레임 넘버이다.

그래서 루프를 키를 L번 반복하지 않았으면, 키를 재 사용할 수 있기 때문에 ST29 단계로 리턴하여 데이터 수신을 준비한다.

그리고 루프를 키를 L번 반복했으면 다음 키를 선택하고 루프를 0으로 설정(Loop=0)한 다음(ST28) 데이터 수신을 준비한다(ST29).

여기서 N은 키 번호이고, M은 암호화 카메라(100)의 모듈 번호이다. 또한 L은 프레임 번호이다.

그래서 마이크로프로세서(136, 336)는 복수개(M)의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID를 사용하여 키 생성기에서 생성된 하나 또는 둘 이상(N)의 키를 입력받아 특정 암호화 카메라(100)의 해당 키로 관리하게 된다.

이때 마이크로프로세서(136, 336)는 암호화 카메라(100)의 미리 설정한 개수인 L 개의 프레임당 하나의 키를 사용하여 키관리를 수행할 수 있다.

그리고 마이크로프로세서(136, 336)는 복수개의 암호화 카메라(100)에서 특정 암호화 카메라(100)의 암호 모듈 ID와 다른 값들을 추가하여 키 생성기에서 생성된 하나 또는 둘 이상의 키를 입력받아 특정 암호화 카메라(100)의 해당 키로 관리할 수도 있다.

이때 암호화 카메라(100)에서는 키 값을 미리 결정하여 암호화한 다음 영상 데이터를 유선 또는 무선을 통해 암호화 수신부(300)로 전송하고, 암호화 수신부(300)는 키 값을 미리 결정하여 전송받은 영상 데이터를 복호화하게 된다. 그리고 암호화 카메라(100)의 FPGA(130)와 암호화 수신부(300)의 FPGA(330)는 마이크로프로세서(160, 360)의 암호화/복호화 결정 방식에 따라 암호화/복호화를 실행하게 된다. 그래서 블로피시를 사용할 경우, FPGA(130, 330)는 ROM(142, 342)에 저장된 키 값을 받아 마이크로프로세서(160, 360)의 제어에 따라 블로피시 암호화/복호화 동작을 실행하게 된다.

그래서 데이터를 구성할 때 동기 패턴(Sync Pattern), 모듈 ID, 시퀀스 ID(Seq ID), 라인 넘버(Line Number), 필드(Field), 스플릿 넘버(Split Num), 패킷 등으로 데이터가 구성되도록 할 수 있다. 또한 헤더는 동기 패턴, 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버로 구성할 수 있다. 또한 ECC 섹션(ECC Section)은 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버로 구성할 수 있다. 또한 패킷은 암호화 영역(Encryption Section)이다.

여기서 제어 데이터는 절대 깨져서는 안되는 필드(Field)이기 때문에 ECC로 처리한다.

또한 송신단인 암호화 송신부(100)의 송신부(106)와 수신단인 암호화 수신부(300)의 수신부(302) 사이의 동기를 맞추기 위하여 동기패턴(Sync Pattern)을 추가한다. FEC(Forward Error Correction, 순방향 오류 정정)에 대한 사항은 성능 및 AIR(공기) 단의 신뢰성 정도에 따라 고려한다.

또한 모듈 ID(BNB000000X) 중 마지막 4비트만을 제어 데이터에 추가한다.

또한 라인 넘버는 하나의 영상 중 한 줄을 나타낸다.

또한 필드는 홀수(Odd) 또는 짝수(Even)를 의미한다.

또한 스플릿 넘버는 패킷 넘버(Packet Number)를 의미한다.

이때 패킷을 라인을 쪼개는 것을 의미한다. 예를 들면 1 라인은 10 패킷(1 line = 10 packet)으로 설정할 수 있다. 그래서 1 프레임은 480 라인으로 구성할 수 있고, 이는 4800 패킷이 된다. 즉, 다음과 같은 관계가 설정될 수 있다.

1 Frame = 480 Line ( 240 odd + 240 even) = 4800 packet

1 packet = 144 bytes

1 Line = 1440 bytes

이에 따라 암복호화 프로세스를 설명하면 다음과 같다.

즉, 8byte(64bit) 단위로 처리하는 블로피시(Blowfish)를 6개의 PIPE를 이용하여 한번에 8 X 6 (= 48 bytes) 만큼을 복호화할 수 있도록 구현할 수 있다. 또한 48 X 3 (= 144 bytes) 만큼의 사이즈를 1 packet으로 구성할 수 있다. 이와 같이 구성할 경우 실시간 암복호화 기능을 수행할 수 있게 된다.

이처럼 본 발명은 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지하게 되는 것이다.

이상에서 살펴본 바와 같이, 본 발명에 의한 카메라의 암호화/복호화 장치 및 그 제어방법은 카메라에서 촬영된 영상을 실시간으로 암호화하여 전송하고, 수 신부에서 암호화된 영상을 복호화하여 영상 데이터의 통신시 보안을 유지할 수 있는 효과가 있게 된다.

이상에서 본 발명의 바람직한 실시예에 한정하여 설명하였으나, 본 발명은 이에 한정되지 않고 다양한 변화와 변경 및 균등물을 사용할 수 있다. 따라서 본 발명은 상기 실시예를 적절히 변형하여 응용할 수 있고, 이러한 응용도 하기 특허청구범위에 기재된 기술적 사상을 바탕으로 하는 한 본 발명의 권리범위에 속하게 됨은 당연하다 할 것이다.

Claims

영상을 촬영하여 암호화하는 암호화 카메라와;

상기 암호화 카메라에서 촬영된 암호화된 영상 데이터를 유무선망을 통해 수신하여 복호화하는 암호화 수신부와;

상기 암호화 수신부에서 복호화된 영상 데이터를 출력하는 출력부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 1에 있어서, 상기 암호화 카메라는,

영상을 촬영하는 CCD와;

상기 CCD에서 촬영된 영상을 디지털 신호처리하는 DSP와;

상기 DSP에서 디지털 처리된 영상 데이터를 암호화하는 암호화부와;

상기 암호화부에서 암호화된 영상 데이터를 상기 유무선망으로 송신하는 송신부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
영상을 촬영하는 CCD와;

상기 CCD에서 촬영된 영상을 디지털 신호처리하는 DSP와;

상기 DSP에서 디지털 처리된 영상 데이터를 암호화하는 암호화부와;

상기 암호화부에서 암호화된 영상 데이터를 유무선망으로 송신하는 송신부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
CCD에서 촬영된 영상 데이터를 암호화하도록 FPGA를 포함하여 이루어진 암호화부와;

상기 FPGA와 연결되고, 영상 데이터의 신호변조를 수행하기 위해 디코더와 DAC를 포함하여 이루어진 신호변조부와;

상기 FPGA 또는 상기 신호변조부와 연결되고, 버퍼용의 메모리, 마이크로프로세서를 포함하여 이루어진 주변부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 2 내지 청구항 4 중 어느 한 항에 있어서, 상기 암호화부는,

입력된 아날로그 신호를 디코딩하여 디지털 신호로 변환시키는 디코더와;

디지털 신호를 입력받거나 또는 상기 디코더에서 변환된 디지털 신호를 입력받아 암호화하는 FPGA와;

상기 FPGA와 연결되어 데이터를 저장하는 메모리와;

상기 FPGA에서 출력된 암호화된 디지털 신호를 아날로그 신호로 변환시켜 상기 송신부로 출력하는 DAC와;

상기 디코더와 상기 FPGA와 상기 메모리의 동작을 제어하는 마이크로프로세서와;

상기 FPGA의 초기화 동작을 제어하는 초기화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 5에 있어서, 상기 FPGA는,

디지털 신호를 입력받거나 또는 상기 디코더에서 디코딩된 디지털 신호를 입력받아 인터페이스하는 수신 인터페이스부와;

상기 수신 인터페이스부를 통해 수신된 영상 데이터를 암호화하는 암호부와;

상기 암호부에서 암호화된 영상 데이터의 송신을 위한 통신 처리를 수행하는 통신처리부와;

상기 통신처리부에서의 처리에 따라 상기 암호부에서 암호화된 영상 데이터를 송신하도록 인터페이스하는 송신 인터페이스부와;

상기 암호부에서의 암호화에 필요한 데이터를 저장하는 메모리부와;

상기 암호부에서의 암호화에 필요한 키 처리를 수행하는 키처리부와;

상기 마이크로프로세서와의 통신을 수행하는 I2C를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 6에 있어서, 상기 암호부는,

블로피시 암호화를 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 6에 있어서, 상기 통신처리부는,

동기 생성 기능, 동기 인식 기능, 키관련 제어 데이터의 ECC 기능, 패킷 구 성 기능, 영상 프레임 구성 기능 중에서 하나 이상을 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 8에 있어서, 상기 통신처리부는,

상기 암호부에서 암호화된 데이터를 패킷화 하는 패킷화부와;

상기 패킷화부에서 패킷구성시 ECC 기능을 제공하는 ECC부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 9에 있어서, 상기 패킷화부는,

동기 패턴, 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상을 포함하여 패킷의 헤더를 구성하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 10에 있어서, 상기 패킷화부는,

제어 데이터 중에서 동기 패턴을 제외한 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상으로 제어 데이터를 구성하고, 상기 제어 데이터는 ECC로 처리한 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 5에 있어서, 상기 메모리는,

상기 FPGA와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되는 RAM 과;

상기 FPGA에서 사용할 초기 데이터를 저장하고, 상기 마이크로프로세서에서 사용할 데이터를 저장하는 ROM을 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 12에 있어서, 상기 RAM은,

상기 FPGA와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되기 위하여 하나 또는 둘 이상의 SDRAM을 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 5에 있어서, 상기 마이크로프로세서는,

키분배 기능, 키생성 기능, 키운용 기능, ID 주입 기능, 키 제어 기능 중에서 하나 이상의 기능을 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 14에 있어서, 상기 마이크로프로세서는,

복수개의 상기 암호화 카메라에서 특정 암호화 카메라의 암호 모듈 ID와 하나 또는 둘 이상의 특정 데이터를 사용하여 키 생성기에서 키를 입력받아 키를 생성하고 상기 특정 암호화 카메라의 해당 키로 관리하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 14에 있어서, 상기 마이크로프로세서는,

상기 암호화 카메라의 미리 설정한 개수의 프레임당 하나의 키를 사용하여 키관리를 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 1에 있어서, 상기 암호화 수신부는,

상기 암호화 카메라에서 송신되어 상기 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 복호화하여 출력부로 전송하는 복호화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 1에 있어서, 상기 암호화 수신부는,

상기 암호화 카메라에서 송신되어 상기 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 1에 있어서, 상기 암호화 수신부는,

상기 암호화 카메라에서 송신되어 상기 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 복호화하여 출력부로 전송하는 복호화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
암호화 카메라에서 송신되어 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 복호화하여 출력부로 전송하는 복호화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
암호화 카메라에서 송신되어 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
암호화 카메라에서 송신되어 상기 유무선망을 통해 수신한 암호화된 영상 데이터를 수신하는 수신부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 저장하도록 DVR 또는 하드 디스크를 포함한 저장매체로 구성된 영상데이터 저장부와;

상기 수신부에서 수신한 암호화된 영상 데이터를 복호화하여 출력부로 전송하는 복호화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
유무선망을 통해 수신한 영상 데이터를 복호화하도록 FPGA를 포함하여 이루어진 복호화부와;

상기 FPGA와 연결되고, 영상 데이터의 신호변조를 수행하기 위해 ADC와 인코더를 포함하여 이루어진 신호변조부와;

상기 FPGA 또는 상기 신호변조부와 연결되고, 버퍼용의 메모리, 마이크로프로세서를 포함하여 이루어진 주변부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 17, 청구항 19, 청구항 20, 청구항 22 또는 청구항 23 중 어느 한 항에 있어서, 상기 복호화부는,

입력된 아날로그 신호를 디지털 신호로 변환시키는 ADC와;

디지털 신호를 입력받거나 또는 상기 ADC에서 변환된 디지털 신호를 입력받 아 복호화하는 FPGA와;

상기 FPGA와 연결되어 데이터를 저장하는 메모리와;

상기 FPGA에서 출력된 암호화된 디지털 신호를 인코딩하고 아날로그 신호로 변환시켜 상기 출력부로 전송하는 인코더와;

상기 FPGA와 상기 인코더와 상기 메모리의 동작을 제어하는 마이크로프로세서와;

상기 FPGA의 초기화 동작을 제어하는 초기화부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 24에 있어서, 상기 FPGA는,

디지털 신호를 입력받거나 또는 상기 ADC에서 변환된 디지털 신호를 입력받아 인터페이스하는 수신 인터페이스부와;

상기 수신 인터페이스부를 통해 수신된 영상 데이터를 복호화하는 복호부와;

상기 복호부에서 복호화된 영상 데이터의 송신을 위한 통신 처리를 수행하는 통신처리부와;

상기 통신처리부에서의 처리에 따라 상기 복호부에서 복호화된 영상 데이터를 송신하도록 인터페이스하는 송신 인터페이스부와;

상기 복호부에서의 복호화에 필요한 데이터를 저장하는 메모리부와;

상기 복호부에서의 복호화에 필요한 키처리를 수행하는 키처리부와;

상기 마이크로프로세서와의 통신을 수행하는 I2C를 포함하여 구성된 것을 특 징으로 하는 카메라의 암호화/복호화 장치.
청구항 25에 있어서, 상기 복호부는,

블로피시 복호화를 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 25에 있어서, 상기 통신처리부는,

동기 생성 기능, 동기 인식 기능, 키관련 제어 데이터의 ECC 기능, 패킷 구성 기능, 영상 프레임 구성 기능 중에서 하나 이상을 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 27에 있어서, 상기 통신처리부는,

상기 복호부에서의 복호화시 패킷화된 데이터를 역패킷화하는 역패킷화부와;

상기 역패킷화부에서 패킷구성시 ECC 기능을 제공하는 ECC부를 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 28에 있어서, 상기 역패킷화부는,

동기 패턴, 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상을 포함하여 헤더가 구성된 패킷을 역패킷화하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 29에 있어서, 상기 역패킷화부는,

제어 데이터 중에서 동기 패턴을 제외한 모듈 ID, 시퀀스 ID, 라인 넘버, 필드, 스플릿 넘버 중에서 하나 이상으로 제어 데이터를 구성하고, 상기 제어 데이터는 ECC로 처리한 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 24에 있어서, 상기 메모리는,

상기 FPGA와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되는 RAM과;

상기 FPGA에서 사용할 초기 데이터를 저장하고 상기 마이크로프로세서에서 사용할 데이터를 저장하는 ROM을 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 31에 있어서, 상기 RAM은,

상기 FPGA와 연결되어 대용량 영상 데이터의 송신/수신 버퍼로 사용되기 위하여 하나 또는 둘 이상의 SDRAM을 포함하여 구성된 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 24에 있어서, 상기 마이크로프로세서는,

키분배 기능, 키생성 기능, 키운용 기능, ID 주입 기능, 키 제어 기능 중에 서 하나 이상의 기능을 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 33에 있어서, 상기 마이크로프로세서는,

복수개의 상기 암호화 카메라에서 특정 암호화 카메라의 암호 모듈 ID와 하나 또는 둘 이상의 특정 데이터를 사용하여 키 생성기에서 키를 입력받아 키를 생성하고 상기 특정 암호화 카메라의 해당 키로 관리하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
청구항 33에 있어서, 상기 마이크로프로세서는,

상기 암호화 카메라의 미리 설정한 개수의 프레임당 하나의 키를 사용하여 키관리를 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치.
암호화 카메라의 CCD에서 촬영된 영상 데이터를 출력하면, 출력된 상기 CCD의 영상 데이터를 암호화하고, 암호화된 영상 데이터를 송신하는 제 1 단계와;

상기 제 1 단계 후 암호화 수신부에서는 송신된 암호화된 데이터를 유무선망을 통해 수신하고, 수신된 암호화된 영상 데이터를 복호화하며, 복호화된 데이터를 출력하는 제 2 단계를 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
청구항 36에 있어서, 상기 제 1 단계는,

키를 생성하고 루프를 설정하는 제 11 단계와;

상기 제 11 단계 후 데이터 수신을 준비하여 영상 데이터가 입력되는지 판별하는 제 12 단계와;

상기 제 12 단계에서 영상 데이터가 입력되면, 루프를 증가시키고, 입력된 영상 데이터를 병렬 암호화하고, 송신 데이터를 구성한 다음 전송하고, 루프가 미리 설정된 횟수에 도달했는지 판별하는 제 13 단계와;

상기 제 13 단계에서 루프가 미리 설정된 횟수에 도달하지 않았으면 상기 제 12 단계로 리턴하고, 루프가 미리 설정된 횟수에 도달했으면 다음 키를 선택한 다음 루프를 설정하고 상기 제 12 단계로 리턴하는 제 14 단계를 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
키를 생성하고 루프를 설정하는 제 11 단계와;

상기 제 11 단계 후 데이터 수신을 준비하여 영상 데이터가 입력되는지 판별하는 제 12 단계와;

상기 제 12 단계에서 영상 데이터가 입력되면, 루프를 증가시키고, 입력된 영상 데이터를 병렬 암호화하고, 송신 데이터를 구성한 다음 전송하고, 루프가 미리 설정된 횟수에 도달했는지 판별하는 제 13 단계와;

상기 제 13 단계에서 루프가 미리 설정된 횟수에 도달하지 않았으면 상기 제 12 단계로 리턴하고, 루프가 미리 설정된 횟수에 도달했으면 다음 키를 선택한 다 음 루프를 설정하고 상기 제 12 단계로 리턴하는 제 14 단계를 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
청구항 37 또는 청구항 38에 있어서, 상기 제 13 단계에서 미리 설정된 횟수는,

하나 또는 둘 이상의 암호화 카메라에서 특정 암호화 카메라의 프레임 번호에 의해 결정하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
청구항 36에 있어서, 상기 제 2 단계는,

키를 생성하고 루프를 설정하는 제 21 단계와;

상기 제 21 단계 후 동기가 검출되는지 판별하는 제 22 단계와;

상기 제 22 단계에서 동기가 검출되면, ID를 추출하고 루프를 증가시킨 다음 미리 설정한 특정 번째 키를 사용하여 수신된 영상 데이터를 병렬 복호화하고, 루프가 미리 설정된 횟수에 도달했는지 판별하는 제 23 단계와;

상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달했으면 다음 키를 준비하고 루프를 설정하는 제 24 단계와;

상기 제 22 단계에서 동기가 검출되지 않거나 또는 상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달하지 않았거나 또는 상기 제 24 단계를 수행했으면, 데이터 수신을 준비한 다음 상기 제 22 단계로 리턴하는 제 25 단계를 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
키를 생성하고 루프를 설정하는 제 21 단계와;

상기 제 21 단계 후 동기가 검출되는지 판별하는 제 22 단계와;

상기 제 22 단계에서 동기가 검출되면, ID를 추출하고 루프를 증가시킨 다음 미리 설정한 특정 번째 키를 사용하여 수신된 영상 데이터를 병렬 복호화하고, 루프가 미리 설정된 횟수에 도달했는지 판별하는 제 23 단계와;

상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달했으면 다음 키를 준비하고 루프를 설정하는 제 24 단계와;

상기 제 22 단계에서 동기가 검출되지 않거나 또는 상기 제 23 단계에서 루프가 미리 설정된 횟수에 도달하지 않았거나 또는 상기 제 24 단계를 수행했으면, 데이터 수신을 준비한 다음 상기 제 22 단계로 리턴하는 제 25 단계를 포함하여 수행하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.
청구항 40 또는 청구항 41에 있어서, 상기 제 23 단계에서 미리 설정된 횟수는,

하나 또는 둘 이상의 암호화 카메라에서 특정 암호화 카메라의 프레임 번호에 의해 설정하는 것을 특징으로 하는 카메라의 암호화/복호화 장치의 제어방법.