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KR20060032860A - Manufacturing Method of Flash Memory Device - Google Patents

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KR20060032860A
KR20060032860A KR1020040081852A KR20040081852A KR20060032860A KR 20060032860 A KR20060032860 A KR 20060032860A KR 1020040081852 A KR1020040081852 A KR 1020040081852A KR 20040081852 A KR20040081852 A KR 20040081852A KR 20060032860 A KR20060032860 A KR 20060032860A
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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막을 형성한 후 웰 및 문턱 전압 조절 이온 주입 공정을 실시함으로써 공정을 단순화시킬 수 있고, 성능을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법이 제시된다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and in particular, by forming a device isolation layer and then performing a well and threshold voltage control ion implantation process, the process can be simplified and a performance of a NAND type flash memory device can be improved. A manufacturing method is presented.

NAND 플래쉬, 소자 분리막, 웰NAND Flash, Device Separator, Well

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device} Method of manufacturing a flash memory device             

도 1(a) 및 도 1(b)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.1 (a) and 1 (b) are cross-sectional views of devices sequentially shown for explaining a method of manufacturing a flash memory device according to the present invention.

도 2 내지 도 5는 기존의 공정과 본 발명에 따른 공정으로 제조된 플래쉬 메모리 소자의 특성상의 차이점을 비교한 그래프.2 to 5 are graphs comparing the differences in characteristics between the conventional process and the flash memory device manufactured by the process according to the present invention.

도 6은 본 발명에 따라 제조된 플래쉬 메모리 소자의 프로그램 및 소거 사이클 특성을 나타낸 그래프.
6 is a graph showing program and erase cycle characteristics of a flash memory device manufactured according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

11 : 반도체 기판 12 : 터널 산화막11 semiconductor substrate 12 tunnel oxide film

13 : 폴리실리콘막 14 : 하드 마스크막13: polysilicon film 14: hard mask film

15 : 월 산화막 16 : 절연막15 wall oxide film 16 insulating film

17 : 트리플 N웰 18 : P웰
17: Triple N well 18: P well

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 분리막을 형성한 후 웰 및 문턱 전압 조절 이온 주입 공정을 실시함으로써 공정을 단순화시킬 수 있고, 성능을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a flash memory device, and in particular, by forming a device isolation layer and then performing a well and threshold voltage control ion implantation process, the process can be simplified and a performance of a NAND type flash memory device can be improved. It relates to a manufacturing method.

종래의 NAND형 플래쉬 메모리 소자의 제조 방법을 개략적으로 설명하면 다음과 같다.A method of manufacturing a conventional NAND type flash memory device will be briefly described as follows.

셀 영역, 셀렉트 트랜지스터 영역 및 저전압 PMOS 트랜지스터 영역의 반도체 기판에 트리플 N웰을 형성한다. 그리고, 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역의 반도체 기판에 P웰을 형성한 후 문턱 전압 조절 이온 주입 공정을 실시한다. 저전압 PMOS 트랜지스터 영역의 반도체 기판에 N웰을 형성하고, 문턱 전압 조절 이온 주입 공정을 실시한다. 고전압 NMOS 트랜지스터 영역의 반도체 기판에 문턱 전압 조절 이온 주입 공정을 실시한다. 셀 영역 및 셀렉트 트랜지스터 영역의 반도체 기판에 문턱 전압 조절 이온 주입 공정을 실시한다. 고전압 NMOS 트랜지스터 영역의 반도체 기판 상부에 게이트 산화막을 두껍게 형성한다. 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘막 및 하드 마스크막을 형성한 후 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크막, 제 1 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하여 반도체 기판을 노출시킨 후 계속된 식각 공정으로 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치 상부에 월 산화막 및 라이너 산화막을 형성한 후 트렌치가 매립되도록 절연막을 증착하여 소자 분리막을 형성한다. 하드 마스크막을 제거한 후 제 2 폴리실리콘막을 형성한 후 제 2 폴리실리콘막, 제 1 폴리실리콘막 및 터널 산화막을 패터닝하여 플로팅 게이트를 형성한다.
Triple N wells are formed in the semiconductor substrate of the cell region, the select transistor region and the low voltage PMOS transistor region. After the P wells are formed in the semiconductor substrates of the cell region, the select transistor region, and the low voltage NMOS transistor region, a threshold voltage control ion implantation process is performed. An N well is formed in a semiconductor substrate in the low voltage PMOS transistor region, and a threshold voltage controlled ion implantation process is performed. A threshold voltage control ion implantation process is performed on a semiconductor substrate in a high voltage NMOS transistor region. A threshold voltage control ion implantation process is performed on a semiconductor substrate in a cell region and a select transistor region. A thick gate oxide film is formed over the semiconductor substrate in the high voltage NMOS transistor region. After forming the tunnel oxide film, the first polysilicon film, and the hard mask film on the entire structure, the semiconductor substrate is formed by etching predetermined regions of the hard mask film, the first polysilicon film, and the tunnel oxide film by a lithography process and an etching process using an element isolation mask. The semiconductor substrate is etched to a predetermined depth by the subsequent etching process to form a trench. After forming a wall oxide film and a liner oxide film on the trench, an insulating film is deposited to fill the trench to form an isolation layer. After removing the hard mask layer, the second polysilicon layer is formed, and then the second polysilicon layer, the first polysilicon layer, and the tunnel oxide layer are patterned to form a floating gate.

상기와 같이 실시되는 종래의 NAND형 플래쉬 메모리 소자의 제조 방법은 웰 및 이온 주입 공정은 서로 다른 이온 주입 마스크를 이용하여 실시하기 때문에 그 공정이 상당히 복잡함을 알 수 있다. 또한, 웰 및 문턱 전압 조절 이온 주입 공정을 실시한 후 소자 분리막을 형성하기 때문에 열 공정등에 의해 채널 프로파일이 변형되어 소자의 신뢰성을 저하시키게 된다.
In the conventional method for manufacturing a NAND flash memory device, the well and ion implantation processes are performed using different ion implantation masks, and thus, the process is quite complicated. In addition, since the device isolation layer is formed after the well and threshold voltage control ion implantation process, the channel profile is deformed by a thermal process to deteriorate the reliability of the device.

본 발명의 목적은 채널 프로파일이 변형되지 않도록 함으로써 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method of manufacturing a flash memory device that can improve the reliability of the device by not changing the channel profile.

본 발명의 다른 목적은 소자 분리막을 형성한 후 웰 및 문턱 전압 조절 이온 주입 공정을 실시하여 가파른(steep) 채널 프로파일을 형성하도록 함으로써 부 문턱 전압(sub threshold voltage) 특성과 백바이어스 특성을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
Another object of the present invention is to improve the sub-threshold voltage characteristics and the back bias characteristics by forming a steep channel profile by performing a well and threshold voltage control ion implantation process after forming the device isolation layer The present invention provides a method of manufacturing a flash memory device.

본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 다수의 영역이 확정된 반도체 기판 상부에 터널 산화막, 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계; 상기 하드 마스크막, 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치 상부에 월 산화막을 형성하고 절연막을 매립한 후 연마하여 소자 분리막을 형성하는 단계; 상기 하드 마스크막을 제거한 후 상기 반도체 기판의 소정 영역에 제 1 이온 주입 공정을 실시하여 제 1 웰을 형성하는 단계; 상기 반도체 기판의 소정 영역에 제 2 이온 주입 공정을 실시하여 제 2 웰을 형성하는 단계; 상기 반도체 기판의 소정 영역에 제 3 이온 주입 공정을 실시하여 제 3 웰을 형성하는 단계; 및 상기 반도체 기판의 소정 영역에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 포함한다.A method of manufacturing a flash memory device according to the present invention includes: sequentially forming a tunnel oxide film, a polysilicon film, and a hard mask film on a semiconductor substrate on which a plurality of regions are determined; Etching a predetermined region of the hard mask layer, the polysilicon layer, and the tunnel oxide layer, and etching the semiconductor substrate to a predetermined depth to form a trench; Forming a device oxide by forming a monthly oxide layer on the trench, filling the insulating layer, and then polishing the trench; Removing the hard mask layer and performing a first ion implantation process on a predetermined region of the semiconductor substrate to form a first well; Performing a second ion implantation process on a predetermined region of the semiconductor substrate to form a second well; Performing a third ion implantation process on a predetermined region of the semiconductor substrate to form a third well; And performing a threshold voltage controlled ion implantation process on a predetermined region of the semiconductor substrate.

상기 반도체 기판은 셀 영역, 셀렉트 트랜지스터 영역, 저전압 PMOS 트랜지스터 영역, 저전압 NMOS 트랜지스터 영역 및 고전압 NMOS 트랜지스터 영역을 포함하여 다수의 영역이 확정된다.The semiconductor substrate includes a plurality of regions including a cell region, a select transistor region, a low voltage PMOS transistor region, a low voltage NMOS transistor region, and a high voltage NMOS transistor region.

상기 폴리실리콘막은 300Å 정도의 두께로 형성하고, 상기 하드 마스크막은 질화막을 이용하여 800Å 정도의 두께로 형성한다.The polysilicon film is formed to a thickness of about 300 kPa, and the hard mask film is formed to a thickness of about 800 kPa using a nitride film.

상기 제 1 웰은 상기 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 PMOS 트랜지스터 영역의 상기 반도체 기판에 인 이온을 1.4MeV의 에너지로 이온 주입하여 형 성된 트리플 N웰이다.The first well is a triple N well formed by ion implanting phosphorus ions with energy of 1.4 MeV into the semiconductor substrate of the cell region, the select transistor region, and the low voltage PMOS transistor region.

상기 제 2 웰은 상기 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역의 상기 반도체 기판에 붕소 이온을 다단계의 에너지로 주입하여 형성된다.The second well is formed by implanting boron ions into the semiconductor substrate in the cell region, the select transistor region, and the low voltage NMOS transistor region with energy of multiple stages.

상기 다단계의 에너지는 500KeV, 280KeV, 170KeV 및 120KeV로 순차적으로 줄인다.The multi-stage energy is sequentially reduced to 500 KeV, 280 KeV, 170 KeV, and 120 KeV.

상기 제 2 웰을 형성한 후 문턱 전압 이온 주입 공정을 더 실시한다.After forming the second well, a threshold voltage ion implantation process is further performed.

상기 문턱 전압 조절 이온 주입 공정은 BF2 이온을 40KeV 에너지로 주입하여 실시한다.The threshold voltage control ion implantation process is performed by implanting BF 2 ions with 40KeV energy.

상기 제 3 웰은 상기 저전압 PMOS 트랜지스터 영역의 상기 반도체 기판에 인 이온을 다단계의 에너지로 주입하여 형성된 N웰이다.The third well is an N well formed by implanting phosphorus ions into the semiconductor substrate of the low voltage PMOS transistor region at a multi-step energy.

상기 다단계의 에너지는 700KeV, 350KeV 및 250KeV의 에너지로 순차적으로 줄인다.The multi-stage energy is sequentially reduced to energy of 700 KeV, 350 KeV and 250 KeV.

상기 제 3 웰을 형성한 후 문턱 전압 이온 주입 공정을 더 실시한다.After forming the third well, a threshold voltage ion implantation process is further performed.

상기 문턱 전압 조절 이온 주입 공정은 BF2 이온을 40KeV의 에너지로 주입하여 실시한다.The threshold voltage control ion implantation process is performed by implanting BF 2 ions with energy of 40 KeV.

상기 문턱 전압 조절 이온 주입 공정은 상기 고전압 NMOS 트랜지스터 영역의 상기 반도체 기판에 실시한 후 상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 반도체 기판에 실시한다. The threshold voltage adjusting ion implantation process is performed on the semiconductor substrate in the high voltage NMOS transistor region and then on the semiconductor substrate in the cell region and the select transistor region.                     

상기 고전압 NMOS 트랜지스터 영역의 상기 문턱 전압 이온 주입 공정은 붕소 이온을 70KeV의 에너지로 주입하여 실시한다.The threshold voltage ion implantation process of the high voltage NMOS transistor region is performed by implanting boron ions with energy of 70 KeV.

상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 문턱 전압 이온 주입 공정은 BF2 이온을 40KeV 에너지로 주입하여 실시한다.
The threshold voltage ion implantation process of the cell region and the select transistor region is performed by implanting BF 2 ions with 40 KeV energy.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

도 1(a) 및 도 1(b)는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도로서, 셀 영역(Cell) 및 셀렉트 트랜지스터 영역(DSL 및 SSL)만을 도시한 단면도이다.1 (a) and 1 (b) are cross-sectional views of a device for explaining a method of manufacturing a flash memory device according to the present invention, and show only a cell region and a select transistor region DSL and SSL. It is a cross section.

도 1(a)를 참조하면, 반도체 기판(11)에 셀 영역, 셀렉트 트랜지스터 영역, 저전압 NMOS 트랜지스터 영역, 저전압 PMOS 트랜지스터 영역 및 고전압 NMOS 트랜지스터 영역을 확정한다. 그리고, 고전압 NMOS 트랜지스터 영역의 반도체 기판(11) 상부에 게이트 산화막(도시안됨)을 두껍게 형성한다. 전체 구조 상부에 터널 산화막(12), 제 1 폴리실리콘막(13) 및 하드 마스크막(14)을 형성한 후 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크막(14), 제 1 폴리실리콘막(13) 및 터널 산화막(12)의 소정 영역을 식각하여 반도체 기판(11)을 노출시킨 후 계속된 식각 공정으로 반도체 기판(11)을 소정 깊이로 식각하여 트렌치를 형성한다. 여기서, 제 1 폴리실리콘막(13)은 종래보다 얇은 300Å 정도의 두께로 형성하고, 하드 마스크막(14)은 질화막을 이용하여 종래보다 두꺼운 800Å 정도의 두께 로 형성한다. 트렌치 상부에 월 산화막(15) 및 라이너 산화막(도시안됨)을 형성한 후 트렌치가 매립되도록 절연막(16)을 증착하여 소자 분리막을 형성한다.Referring to FIG. 1A, a cell region, a select transistor region, a low voltage NMOS transistor region, a low voltage PMOS transistor region, and a high voltage NMOS transistor region are determined in the semiconductor substrate 11. A thick gate oxide film (not shown) is formed over the semiconductor substrate 11 in the high voltage NMOS transistor region. After the tunnel oxide film 12, the first polysilicon film 13, and the hard mask film 14 are formed on the entire structure, the hard mask film 14 and the first poly film are subjected to a lithography process and an etching process using an element isolation mask. A predetermined region of the silicon film 13 and the tunnel oxide film 12 is etched to expose the semiconductor substrate 11, and then the trench is formed by etching the semiconductor substrate 11 to a predetermined depth by a subsequent etching process. Here, the first polysilicon film 13 is formed to a thickness of about 300 kPa thinner than the conventional, and the hard mask film 14 is formed to a thickness of about 800 kPa thicker than the conventional using a nitride film. After forming the wall oxide layer 15 and the liner oxide layer (not shown) on the trench, the insulating layer 16 is deposited to fill the trench to form an isolation layer.

도 1(b)를 참조하면, 하드 마스크막(14)을 제거한 후 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 PMOS 트랜지스터 영역의 반도체 기판(11)에 인 이온을 1.4MeV의 에너지로 이온 주입하여 트리플 N웰(17)을 형성한다. 그리고, 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역의 반도체 기판(11)에 P웰(18)을 형성한 후 문턱 전압 조절 이온 주입 공정을 실시한다. 여기서, P웰(18)은 동일 이온을 다단계의 에너지로 주입하여 형성하는데, 예를들어 붕소 이온을 500KeV, 280KeV, 170KeV 및 120KeV의 에너지로 주입하여 형성하고, 문턱 전압 조절 이온 주입 공정은 BF2 이온을 40KeV 에너지로 주입하여 실시한다. 그리고, 저전압 PMOS 트랜지스터 영역의 반도체 기판(11)에 N웰(도시안됨)을 형성하고, 문턱 전압 조절 이온 주입 공정을 실시한다. 여기서, N웰(도시안됨)은 동일 이온을 다단계의 에너지로 주입하여 형성하는데, 예를들어 인 이온을 700KeV, 350KeV 및 250KeV의 에너지로 주입하여 형성하고, 문턱 전압 이온 주입 공정은 BF2 이온을 40KeV의 에너지로 주입하여 실시한다. 또한, 고전압 NMOS 트랜지스터 영역의 반도체 기판(11)에 문턱 전압 이온 주입 공정을 실시하는데, 붕소 이온을 70KeV의 에너지로 주입하여 실시한다. 그리고, 셀 영역 및 셀렉트 트랜지스터 영역의 반도체 기판(11)에 문턱 전압 이온 주입 공정을 실시하는데, BF2 이온을 40KeV 에너지로 주입하여 실시한다. 이후 전체 구조 상부에 제 2 폴리실리콘막(도시안됨)을 형성한 후 제 2 폴리실리콘 막(도시안됨), 제 1 폴리실리콘막(13) 및 터널 산화막(12)을 패터닝하여 플로팅 게이트를 형성한다.
Referring to FIG. 1B, after removing the hard mask layer 14, phosphorus ions are implanted into the semiconductor substrate 11 of the cell region, the select transistor region, and the low voltage PMOS transistor region with energy of 1.4 MeV to triple N well. (17) is formed. After the P well 18 is formed in the semiconductor substrate 11 in the cell region, the select transistor region, and the low voltage NMOS transistor region, a threshold voltage control ion implantation process is performed. Here, the P well 18 is formed by implanting the same ions in a multi-step energy, for example, by implanting boron ions with energy of 500KeV, 280KeV, 170KeV and 120KeV, the threshold voltage control ion implantation process is BF 2 This is done by implanting ions with 40 KeV energy. Then, an N well (not shown) is formed in the semiconductor substrate 11 in the low voltage PMOS transistor region, and a threshold voltage regulation ion implantation process is performed. Here, N well (not shown) is formed by implanting the same ions with energy of multiple stages, for example, by forming phosphorous ions with energy of 700KeV, 350KeV and 250KeV, the threshold voltage ion implantation process is a BF 2 ion Inject with 40KeV energy. In addition, a threshold voltage ion implantation process is performed to the semiconductor substrate 11 in the high voltage NMOS transistor region by boron ions implanted with energy of 70 KeV. The threshold voltage ion implantation process is performed on the semiconductor substrate 11 in the cell region and the select transistor region by implanting BF 2 ions with 40 KeV energy. Thereafter, a second polysilicon film (not shown) is formed on the entire structure, and the second polysilicon film (not shown), the first polysilicon film 13, and the tunnel oxide film 12 are patterned to form a floating gate. .

도 2 내지 도 5는 기존의 공정과 본 발명에 따른 공정으로 제조된 플래쉬 메모리 소자의 특성상의 차이점을 비교한 그래프들로서, 도 2는 기존(A)에 비해 본 발명(B)의 채널 프로파일이 더 가파른 것을 나타낸 것이고, 도 3은 기존(A)에 비해 본 발명(B)의 부 문턱 전압(sub threshold voltage)이 더욱 향상됨을 나타낸 것이다. 또한, 도 4는 기존(A)에 비해 본 발명(B)의 백바이어스 특성이 향상됨을 나타낸 것이고, 도 5는 기존(A)에 비해 본 발명(B)의 프로그램 디스터번스 특성이 향상됨을 나타낸 것이다. 한편, 도 6은 본 발명의 프로그램 및 소거 사이클 특성을 나타낸 것이다.
2 to 5 are graphs comparing the differences in the characteristics of the conventional process and the flash memory device manufactured by the process according to the present invention, Figure 2 is a channel profile of the present invention (B) compared to the conventional (A) Figure 3 shows a steep thing, Figure 3 shows that the sub-threshold voltage (sub threshold voltage) of the present invention (B) is further improved compared to the conventional (A). In addition, FIG. 4 shows that the back bias characteristic of the present invention (B) is improved compared to the conventional (A), and FIG. 5 shows that the program disturbance characteristic of the present invention (B) is improved compared to the conventional (A). 6 shows the program and erase cycle characteristics of the present invention.

상술한 바와 같이 본 발명에 의하면 소자 분리막을 형성한 후 웰 및 문턱 전압 조절 이온 주입 공정을 실시함으로써 공정을 단순화시킬 수 있고, 부 문턱 전압, 백 바이어스, 프로그램 디스터번스 및 소거/프로그램 사이클 특성등 전반적인 소자의 성능을 향상시킬 수 있다.As described above, according to the present invention, after the device isolation layer is formed, the process may be simplified by performing the well and threshold voltage control ion implantation process, and the overall device such as negative threshold voltage, back bias, program disturbance, and erase / program cycle characteristics. Can improve the performance.

Claims (15)

다수의 영역이 확정된 반도체 기판 상부에 터널 산화막, 폴리실리콘막 및 하드 마스크막을 순차적으로 형성하는 단계;Sequentially forming a tunnel oxide film, a polysilicon film, and a hard mask film on the semiconductor substrate in which a plurality of regions are determined; 상기 하드 마스크막, 폴리실리콘막 및 터널 산화막의 소정 영역을 식각하고 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;Etching a predetermined region of the hard mask layer, the polysilicon layer, and the tunnel oxide layer, and etching the semiconductor substrate to a predetermined depth to form a trench; 상기 트렌치 상부에 월 산화막을 형성하고 절연막을 매립한 후 연마하여 소자 분리막을 형성하는 단계;Forming a device oxide by forming a monthly oxide layer on the trench, filling the insulating layer, and then polishing the trench; 상기 하드 마스크막을 제거한 후 상기 반도체 기판의 소정 영역에 제 1 이온 주입 공정을 실시하여 제 1 웰을 형성하는 단계;Removing the hard mask layer and performing a first ion implantation process on a predetermined region of the semiconductor substrate to form a first well; 상기 반도체 기판의 소정 영역에 제 2 이온 주입 공정을 실시하여 제 2 웰을 형성하는 단계;Performing a second ion implantation process on a predetermined region of the semiconductor substrate to form a second well; 상기 반도체 기판의 소정 영역에 제 3 이온 주입 공정을 실시하여 제 3 웰을 형성하는 단계; 및Performing a third ion implantation process on a predetermined region of the semiconductor substrate to form a third well; And 상기 반도체 기판의 소정 영역에 문턱 전압 조절 이온 주입 공정을 실시하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.And performing a threshold voltage controlled ion implantation process on a predetermined region of the semiconductor substrate. 제 1 항에 있어서, 상기 반도체 기판은 셀 영역, 셀렉트 트랜지스터 영역, 저전압 PMOS 트랜지스터 영역, 저전압 NMOS 트랜지스터 영역 및 고전압 NMOS 트랜 지스터 영역을 포함하여 다수의 영역이 확정된 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the semiconductor substrate includes a cell region, a select transistor region, a low voltage PMOS transistor region, a low voltage NMOS transistor region, and a high voltage NMOS transistor region. 제 1 항에 있어서, 상기 폴리실리콘막은 300Å 정도의 두께로 형성하고, 상기 하드 마스크막은 질화막을 이용하여 800Å 정도의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the polysilicon film is formed to a thickness of about 300 GPa, and the hard mask film is formed to a thickness of about 800 GPa using a nitride film. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 웰은 상기 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 PMOS 트랜지스터 영역의 상기 반도체 기판에 인 이온을 1.4MeV의 에너지로 이온 주입하여 형성된 트리플 N웰인 플래쉬 메모리 소자의 제조 방법.The flash memory device according to claim 1, wherein the first well is a triple N well formed by ion implanting phosphorus ions with energy of 1.4 MeV into the semiconductor substrate of the cell region, the select transistor region, and the low voltage PMOS transistor region. Method of preparation. 제 1 항 또는 제 2 항에 있어서, 상기 제 2 웰은 상기 셀 영역, 셀렉트 트랜지스터 영역 및 저전압 NMOS 트랜지스터 영역의 상기 반도체 기판에 붕소 이온을 다단계의 에너지로 주입하여 형성된 P웰인 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the second well is a P well formed by injecting boron ions into the semiconductor substrate of the cell region, the select transistor region, and the low voltage NMOS transistor region by using a multi-step energy. . 제 5 항에 있어서, 상기 다단계의 에너지는 500KeV, 280KeV, 170KeV 및 120KeV로 순차적으로 줄이는 플래쉬 메모리 소자의 제조 방법.The method of claim 5, wherein the multi-stage energy is sequentially reduced to 500 KeV, 280 KeV, 170 KeV, and 120 KeV. 제 1 항에 있어서, 상기 제 2 웰을 형성한 후 문턱 전압 이온 주입 공정을 더 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, further comprising performing a threshold voltage ion implantation process after forming the second well. 제 7 항에 있어서, 상기 문턱 전압 조절 이온 주입 공정은 BF2 이온을 40KeV 에너지로 주입하여 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 7, wherein the threshold voltage control ion implantation step is performed by implanting BF 2 ions with 40 KeV energy. 제 1 항 또는 제 2 항에 있어서, 상기 제 3 웰은 상기 저전압 PMOS 트랜지스터 영역의 상기 반도체 기판에 인 이온을 다단계의 에너지로 주입하여 형성된 N웰인 플래쉬 메모리 소자의 제조 방법.3. The method of claim 1, wherein the third well is an N well formed by implanting phosphorus ions into the semiconductor substrate of the low voltage PMOS transistor region at multiple stages of energy. 제 9 항에 있어서, 상기 다단계의 에너지는 700KeV, 350KeV 및 250KeV의 에너지로 순차적으로 줄이는 플래쉬 메모리 소자의 제조 방법.The method of claim 9, wherein the energy of the multi-stage is sequentially reduced to energy of 700 KeV, 350 KeV, and 250 KeV. 제 1 항에 있어서, 상기 제 3 웰을 형성한 후 문턱 전압 이온 주입 공정을 더 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, further comprising performing a threshold voltage ion implantation process after forming the third well. 제 11 항에 있어서, 상기 문턱 전압 조절 이온 주입 공정은 BF2 이온을 40KeV의 에너지로 주입하여 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 11, wherein the threshold voltage regulation ion implantation step is performed by implanting BF 2 ions with an energy of 40 KeV. 제 1 항 또는 제 2 항에 있어서, 상기 문턱 전압 조절 이온 주입 공정은 상기 고전압 NMOS 트랜지스터 영역의 상기 반도체 기판에 실시한 후 상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 반도체 기판에 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 1, wherein the threshold voltage control ion implantation process is performed on the semiconductor substrate in the high voltage NMOS transistor region and then on the semiconductor substrate in the cell region and the select transistor region. . 제 13 항에 있어서, 상기 고전압 NMOS 트랜지스터 영역의 상기 문턱 전압 이온 주입 공정은 붕소 이온을 70KeV의 에너지로 주입하여 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 13, wherein the threshold voltage ion implantation process of the high voltage NMOS transistor region is performed by implanting boron ions with energy of 70 KeV. 제 13 항에 있어서, 상기 셀 영역 및 셀렉트 트랜지스터 영역의 상기 문턱 전압 이온 주입 공정은 BF2 이온을 40KeV 에너지로 주입하여 실시하는 플래쉬 메모리 소자의 제조 방법.The method of claim 13, wherein the threshold voltage ion implantation of the cell region and the select transistor region is performed by implanting BF 2 ions with 40 KeV energy.
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