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KR20060027619A - 멀티 칩 시스템 및 그것의 부트코드 페치 방법 - Google Patents

멀티 칩 시스템 및 그것의 부트코드 페치 방법 Download PDF

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KR20060027619A
KR20060027619A KR1020040076495A KR20040076495A KR20060027619A KR 20060027619 A KR20060027619 A KR 20060027619A KR 1020040076495 A KR1020040076495 A KR 1020040076495A KR 20040076495 A KR20040076495 A KR 20040076495A KR 20060027619 A KR20060027619 A KR 20060027619A
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dram
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flash memory
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조성규
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삼성전자주식회사
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Abstract

본 발명은 멀티 칩 시스템 및 그것의 부트코드 페치 방법에 관한 것이다. 본 발명에 따른 멀티 칩 시스템은 휘발성 메모리 칩, 부트코드를 저장하고 있는 불휘발성 메모리 칩, 그리고 상기 부트코드를 페치하는 호스트를 포함한다. 본 발명은, 상기 호스트가 상기 불휘발성 메모리 칩에서 부트코드를 페치하기 전에, 상기 부트코드를 상기 휘발성 메모리 칩으로 전달(transfer)하고, 상기 휘발성 메모리 칩에서 부트코드를 페치하는 것을 특징으로 한다. 본 발명에 의하면, 종래 불휘발성 메모리 칩에 존재하던 부트램을 제거할 수 있기 때문에 불휘발성 메모리 칩의 면적을 줄일 수 있다.

Description

멀티 칩 시스템 및 그것의 부트코드 페치 방법{MULTI CHIP SYSTEM AND ITS BOOT CODE FETCH METHOD}
도 1은 종래 기술에 따른 멀티 칩 시스템을 보여주는 블록도이다.
도 2는 본 발명에 따른 멀티 칩 시스템의 제 1 실시예를 보여주는 블록도이다.
도 3은 도 2에 도시된 디램 부트 컨트롤러의 동작을 보여주는 순서도이다.
도 4는 본 발명에 따른 멀티 칩 시스템의 제 2 실시예를 보여주는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
10, 20, 30 : 멀티 칩 시스템 11, 12 : 시스템 버스
100 : 호스트 110 : 중앙처리장치
111 : 메모리 컨트롤러 120 : 플래시 메모리 컨트롤러
130 : 디램 컨트롤러 200 : 디램 칩
300, 400, 500 : 낸드 플래시 메모리 칩
310, 410, 510 : 낸드 플래시 메모리
320, 420, 520 : 낸드 플래시 인터페이스부
330 : 부트램 440, 541, 542 : 버퍼 메모리
350, 450, 550 : 부트로더 360, 460, 560 : 호스트 인터페이스부
470, 570 : 디램 부트 컨트롤러 480, 580 : 모드 레지스터
490, 590 : 디램 인터페이스부
본 발명은 멀티 칩 시스템에 관한 것으로, 더욱 상세하게는 휘발성 메모리 칩과 불휘발성 메모리 칩을 포함하는 멀티 칩 시스템 및 그것의 부트코드 페치 방법에 관한 것이다.
멀티 칩 시스템은 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 칩과 PROM, EPROM, EEPROM, 플래시 메모리 등과 같은 불휘발성 메모리 칩으로 이루어진다. 휘발성 메모리 칩은 전원이 차단될 때 저장된 데이터를 잃어버린다. 그러나 불휘발성 메모리 칩은 전원이 차단되어도 저장된 데이터를 보존한다. 따라서 불휘발성 메모리 칩은 전원 공급이 차단될 가능성이 많은 여러 응용분야들(예를 들면, 컴퓨터 시스템 등)에서 BIOS(Basic Input/Output System), 부트코드(Boot Code) 등의 저장 매체로 사용되고 있다.
디램 칩 및 낸드 플래시 메모리 칩을 포함하는 멀티 칩 시스템의 일 예가 도 1에 도시되어 있다. 도 1을 참조하면, 상기 멀티 칩 시스템(10)은 호스트(100), 디램 칩(200), 낸드 플래시 메모리 칩(300), 그리고 시스템 버스(11)를 포함한다. 여기에서, 상기 낸드 플래시 메모리 칩(300)은 삼성전자에서 2003년 9월에 간행한 데 이터 북 (NAND Flash Memory & SmartMedia), 641 페이지에 게시되어 있다.
상기 호스트(100)는 중앙처리장치(110)와 메모리 컨트롤러(111)를 포함한다. 상기 중앙처리장치(CPU)(110)는 초기 파워-업(power-up) 동작 시에 상기 낸드 플래시 메모리 칩(300)에 저장되어 있는 부트코드를 페치(fetch)하여 초기화 동작을 수행한다. 상기 메모리 컨트롤러(111)는 상기 디램 칩(200) 및 상기 낸드 플래시 메모리 칩(300)의 제반 동작을 제어한다. 특히, 상기 메모리 컨트롤러(111)는 상기 낸드 플래시 메모리 칩(300) 내에 있는 호스트 인터페이스부(360)와 인터페이스를 하며, 상기 낸드 플래시 메모리 칩(300)에 각종 제어신호들(예를 들면, nCE, nOE, nWE 등)을 제공한다.
상기 낸드 플래시 메모리 칩(300)은, 낸드 플래시 메모리(310), 낸드 플래시 인터페이스부(320), 부트램(BootRAM)(330), 부트로더(BootLoader)(350), 그리고 호스트 인터페이스부(360)를 포함한다.
상기 낸드 플래시 메모리(310)는 많은 수의 메모리 셀들로 구성되며, 상기 메모리 셀들 중 일부에 부트코드를 저장하고 있다. 상기 낸드 플래시 메모리(310)에 저장되어 있는 부트코드는 상기 낸드 플래시 인터페이스부(320)를 통해 상기 부트램(330)에 전달된다. 상기 부트로더(350)는 상기 낸드 플래시 인터페이스부(320)에 읽기 명령(Flash Read command; FR)을 제공한다. 그리고 상기 부트로더(350)는 상기 부트램(330)에 쓰기 명령(Buffer Write command; BW)을 제공한다. 이때, 상기 낸드 플래시 메모리(310)에 저장되어 있는 부트코드는 상기 부트램(330)에 쓰여진다. 다음에, 상기 부트로더(350)는 상기 부트램(330)에 읽기 명령(Buffer Read; BR)을 제공한다. 이때, 상기 부트램(330)에 저장되어 있는 부트코드는 상기 호스트 인터페이스부(360)를 통해 상기 호스트(100)에 전달된다.
상기 멀티 칩 시스템(10)에서, 상기 호스트(100)는 초기 부팅 동작 시에 상기 낸드 플래시 메모리 칩(300)에 저장되어 있는 부트코드를 페치(fetch)한다. 이때, 부트코드는 지연시간 없이 빠른 시간 내에 상기 호스트(100)에 페치되어야 한다. 따라서, 상기 낸드 플래시 메모리 칩(200)은 그 내부에 동작 속도가 빠른 부트램(330)을 구비하고 있다. 상기 호스트(100)가 부트코드를 페치하기 전에, 상기 부트코드는 상기 부트램(330)에 저장된다. 상기 호스트(100)는 상기 부트램(330)에서 부트코드를 페치하기 때문에 빠른 시간 내에 부팅 동작을 수행할 수 있게 된다.
그러나 상기 부트램(예를 들면, SRAM)(330)은 상기 낸드 플래시 메모리 칩(300)의 면적을 증가시키는 문제점을 가지고 있다. 왜냐하면, 상기 부트램(예를 들면, SRAM)(330)은 상기 낸드 플래시 메모리 칩(300) 내에 존재하므로 낸드 플래시 메모리의 디자인 룰(design rule)에 따라 구현되어야 한다. 따라서 상기 부트램(330)은 SRAM 단품보다 그 면적이 커질 수밖에 밖에 없고, 이는 상기 낸드 플래시 메모리 칩(300)의 면적을 증가시키는 요인이 되고 있다. 특히, 최근에는 모바일 시스템이 점점 복잡해지면서 부트코드의 크기도 점점 증가하고 있는 추세에 있다. 이러한 추세에 따라 상기 부트코드를 저장하기 위한 부트램의 면적 증가는 큰 부담이 되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적 은 불휘발성 메모리 칩에 있는 부트램을 제거하여 불휘발성 메모리 칩의 면적을 줄이는 멀티 칩 시스템을 제공하는데 있다.
본 발명의 또 다른 목적은 불휘발성 메모리 칩에 있는 부트램을 제거할 수 있는 멀티 칩 시스템의 부트코드 페치 방법을 제공하는데 있다.
본 발명에 따른 멀티 칩 시스템은, 휘발성 메모리 칩; 부트코드를 저장하고 있는 불휘발성 메모리 칩; 및 상기 부트코드를 페치하는 호스트를 포함한다. 여기서, 상기 호스트가 상기 부트코드를 페치하기 전에, 상기 불휘발성 메모리 칩은 상기 부트코드를 상기 휘발성 메모리 칩으로 전달한다.
바람직한 실시예에 있어서, 상기 휘발성 메모리 칩은 디램 칩이고, 상기 불휘발성 메모리 칩은 낸드 플래시 메모리 칩인 것을 특징으로 한다. 여기서, 상기 낸드 플래시 메모리 칩은, 상기 부트코드를 저장하는 낸드 플래시 메모리; 상기 낸드 플래시 메모리에서 읽은 부트코드를 저장하는 버퍼 메모리; 상기 디램 칩에 대한 모드 레지스터 셋(MRS) 정보를 저장하는 모드 레지스터; 상기 낸드 플래시 메모리 칩이 상기 디램 칩과 호환되도록 하는 디램 인터페이스부; 및 상기 모드 레지스터 셋 정보에 응답하여, 상기 버퍼 메모리에 저장된 부트코드가 상기 디램 인터페이스부를 통하여 상기 디램 칩으로 전달되도록 제어하는 디램 부트 컨트롤러를 포함하는 것을 특징으로 한다.
본 발명에 따른 멀티 칩 시스템의 부트코드 페치 방법은 다음과 같다. 상기 멀티 칩 시스템은 휘발성 메모리 칩, 부트코드를 저장하고 있는 불휘발성 메모리 칩, 그리고 상기 부트코드를 페치하는 호스트를 포함하며, 상기 멀티 칩 시스템의 부트코드 페치 방법은, a) 상기 부트코드를 상기 휘발성 메모리 칩으로 전달하는 단계; 및 b) 상기 호스트가 상기 휘발성 메모리 칩으로부터 상기 부트코드를 페치하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 휘발성 메모리 칩은 디램 칩인 것을 특징으로 한다. 여기에서, 상기 a) 단계는, 상기 디램 칩에 있는 모드 레지스터를 셋팅하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 휘발성 메모리 칩은 디램 칩이고; 상기 불휘발성 메모리 칩은 버퍼 메모리와 디램 인터페이스부를 포함하는 낸드 플래시 메모리 칩인 것을 특징으로 한다. 여기에서, 상기 a) 단계는, a1) 상기 부트코드를 상기 버퍼 메모리에 저장하는 단계; a2) 상기 디램 칩에 있는 모드 레지스터를 셋팅하는 단계; a3) 상기 버퍼 메모리에 저장된 부트코드를 상기 디램 인터페이스부를 통해 상기 디램 칩으로 전달하는 단계를 포함한다.
본 발명에 따른 멀티 칩 시스템은, 호스트가 부트코드를 페치하기 전에 상기 부트코드를 불휘발성 메모리 칩에서 휘발성 메모리 칩으로 전달(transfer)하는 구성 수단들을 갖는다. 이렇게 하는 이유는, 종래 불휘발성 메모리 칩에 있던 부트램의 기능을 상기 휘발성 메모리 칩이 대신하도록 함으로써 불휘발성 메모리 칩의 면적을 줄이기 위함이다. 즉, 본 발명에 따른 멀티 칩 시스템은 종래 불휘발성 메모리 칩에 있던 부트램을 제거할 수 있기 때문에 불휘발성 메모리 칩의 면적을 크게 줄일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 멀티 칩 시스템을 보여주는 블록도이다. 도 2를 참조하면, 상기 멀티 칩 시스템(20)은 호스트(100), 디램 칩(200), 그리고 낸드 플래시 메모리 칩(400)을 포함한다.
상기 호스트(100)는 중앙처리장치(110), 플래시 메모리 컨트롤러(120), 디램 컨트롤러(130), 그리고 내부 시스템 버스(12)를 포함한다. 상기 중앙처리장치(CPU)(110)는 초기 파워-업(power-up) 동작 시에 부트코드를 페치(fetch)하여 초기화 동작을 수행한다. 상기 플래시 메모리 컨트롤러(120)는 상기 낸드 플래시 메모리 칩(400)의 전반적인 동작을 제어한다. 특히, 상기 플래시 메모리 컨트롤러(120)는 상기 낸드 플래시 메모리 칩(400) 내에 있는 호스트 인터페이스부(460)와 인터페이스를 하며, 상기 낸드 플래시 메모리 칩(400)에 각종 제어신호들(예를 들면, nCE, nOE, nWE 등)을 제공한다. 상기 디램 컨트롤러(130)는 상기 디램 칩(200)의 전반적인 동작을 제어한다. 그리고 상기 디램 컨트롤러(130)는 상기 낸드 플래시 메모리 칩(400)에 있는 디램 인터페이스부(490)와 인터페이스를 하여, 부트코드가 상기 낸드 플래시 메모리 칩(400)에서 상기 디램 칩(200)으로 전달(transfer)되도록 한다.
상기 낸드 플래시 메모리 칩(400)은 낸드 플래시 메모리(410), 낸드 플래시 인터페이스부(420), 버퍼 메모리(440), 부트로더(450), 호스트 인터페이스부(460), 디램 부트 컨트롤러(470), 모드 레지스터(480), 그리고 디램 인터페이스부(490)를 포함한다.
상기 낸드 플래시 메모리(410)는 많은 수의 메모리 셀들로 구성되며, 상기 메모리 셀들 중 일부(411)에 부트코드를 저장하고 있다. 상기 낸드 플래시 메모리(410)에 저장되어 있는 부트코드는 상기 낸드 플래시 인터페이스부(420)를 통해 상기 버퍼 메모리(440)에 전달된다. 도 2를 살펴보면, 종래 낸드 플래시 메모리 칩(도 1 참조)(10)에 있던 부트램(330)이 제거된 것을 볼 수 있다. 도 2에서 종래 부트램이 있던 곳은 점선으로 표시되어 있다. 즉, 종래 부트램에 저장되던 부트코드가 본 발명에서는 상기 버퍼 메모리(440)에 저장된다. 여기에서, 상기 버퍼 메모리(440)는 상기 낸드 플래시 메모리(410)에 저장된 데이터를 임시적으로 저장하기 위한 메모리로서, 일반적으로 SRAM 등으로 구현된다.
초기에 전원이 인가되면, 상기 낸드 플래시 메모리 칩(400) 내에 있는 외부 파워 감지기(external power detector)(도시되지 않음)는 파워 온 리셋신호(Power On Reset signal; POR)를 인에이블한다. 상기 파워 온 리셋신호가 인에이블되면, 상기 부트로더(450)는 상기 낸드 플래시 인터페이스부(420)에 읽기 명령(Flash Read command; FR)을 제공한다. 그 다음에 상기 부트로더(450)는 상기 버퍼 메모리(440)에 쓰기 명령(Buffer Write command; BW)을 제공한다. 이때, 상기 낸드 플래시 메모리(410)에 저장되어 있는 부트코드는 상기 버퍼 메모리(440)에 쓰여진다.
상기 디램 부트 컨트롤러(470)는 상기 버퍼 메모리(440)와 상기 디램 인터페이스부(490)를 제어한다. 상기 디램 부트 컨트롤러(470)는 상기 버퍼 메모리(440) 에 읽기 명령(Buffer Read command; BR)을 제공하고, 상기 디램 인터페이스부(490)에 쓰기 명령(DRAM Write command; DW)을 제공한다. 그리하여 상기 버퍼 메모리(440)에 저장되어 있는 부트코드가 상기 디램 인터페이스부(490)를 통해 상기 디램 칩(200)에 전달(transfer)되도록 한다.
한편, 부트코드가 상기 디램 칩(200)에 전달되기 전에, 상기 디램 부트 컨트롤러(470)는 상기 디램 인터페이스부(490)에 MRS(Mode Register Set) 정보를 제공하여 상기 디램 칩(200)에 있는 모드 레지스터(도시되지 않음)를 셋팅해준다. 여기서, 상기 MRS 정보는 카스 레이턴시(CAS Latency; CL), Burst Length(BL) 등을 포함하는 정보로서, 상기 디램 칩(200)의 다양한 동작 모드를 제어하기 위한 정보이다.
일반적으로, 호스트는 파워-업 후에 모드 레지스터(도시되지 않음)에 카스 레이턴시(CAS Latency; CL), Burst Length(BL) 등의 MRS 정보를 셋팅한다. 그러나 본 발명에서, 부트코드의 전달과정이 호스트에 의한 부트코드 페치 이전에 이루어지기 때문에 호스트에 의한 MRS 셋팅은 이루어지지 않는다. 따라서 부트코드를 전달하기 전에, 디램 칩의 동작 조건을 결정하기 위해서 MRS 셋팅을 해주어야 한다.
다시 도 2를 참조하면, 상기 모드 레지스터(480)는 상기 디램 칩(200)에 대한 MRS 정보를 저장하고 있다. 상기 모드 레지스터(480)에 저장되어 있는 MRS 정보는 내에 퓨즈 또는 본딩 옵션 등으로 형태로 구현된다. 상기 디램 부트 컨트롤러(470)는 상기 모드 레지스터(480)에서 제공되는 MRS 정보에 응답하여 상기 디램 인터페이스부(490)에 MRS 신호를 인가한다.
도 3은 도 2에 도시된 디램 부트 컨트롤러의 동작을 보여주는 순서도이다. 도 2 및 도 3을 참조하여 상기 디램 부트 컨트롤러(470)의 동작을 설명한다.
우선, S310 단계는, 부트코드가 버퍼 메모리(440)에 모두 쓰여졌는가를 확인하는 단계이다. 상기 디램 부트 컨트롤러(470)는 부트로더(450)에 의한 플래시 읽기 명령(FR) 및 버퍼 메모리 쓰기 명령(BW)이 완료되었는지를 확인한다. 상기 버퍼 메모리(440)에 쓰기 동작이 완료되면, S320 단계를 진행한다.
S320 단계는, 디램 칩(200)에 있는 모드 레지스터를 셋팅하는 단계이다. 상기 디램 부트 컨트롤러(470)는 모드 레지스터(480)에서 제공되는 MRS 정보에 응답하여 디램 인터페이스부(490)에 MRS 신호를 제공한다. 상기 MRS 신호에 의해 상기 디램 칩(200)에 있는 모드 레지스터는 셋팅된다.
S330 단계는, 상기 버퍼 메모리(440)에 저장된 부트코드를 읽는 단계이다. 상기 디램 부트 컨트롤러(470)는 상기 버퍼 메모리(440)에 읽기 명령(BR)을 제공한다.
S340 단계는, 상기 버퍼 메모리(440)에서 읽은 부트코드를 상기 디램 칩(200)에 쓰는 단계이다. 상기 디램 부트 컨트롤러(470)는 디램 인터페이스부(490)에 쓰기 명령(DW)을 제공한다.
마지막으로, S350 단계는, 상기 디램 칩(200)에 부트코드가 모두 쓰여졌는가를 확인하는 단계이다. 만약, 부트코드가 상기 디램 칩(200)에 모두 쓰여지지 않았다면, 상기 디램 부트 컨트롤러(470)는 부트코드 읽기 동작(S330) 및 부트코드 쓰기 동작(S340)을 반복 수행한다. 그러나 부트코드가 상기 디램 칩(200)에 모두 쓰 여지면, 상기 디램 부트 컨트롤러(470)의 동작은 종료된다.
다시 도 2를 참조하면, 부트코드의 이동 경로를 확인할 수 있다. 도 2에서 부트코드의 이동 경로는 굵은 실선으로 표시되어 있다. 부트코드는 상기 낸드 플래시 인터페이스부(420)를 거쳐 상기 버퍼 메모리(440)에 저장된다(①, ②). 다음에, 상기 버퍼 메모리(440)에 저장된 부트코드는 상기 디램 인터페이스부(490)를 거쳐 상기 디램 칩(200)에 저장된다(③, ④). 상기 디램 칩(200)에 저장된 부트코드는 상기 디램 컨트롤러(130)를 거쳐 상기 중앙처리장치(110)에 페치된다.
도 4는 본 발명에 따른 멀티 칩 시스템의 다른 실시예를 보여주는 블록도이다. 이 실시예에 따르면, 상기 멀티 칩 시스템(30)은 낸드 플래시 메모리 칩(500) 내에 2개의 버퍼 메모리(541, 542)를 포함한다. 이것은 듀얼 버퍼링(dual buffering)을 하여 부트코드를 디램 칩(200)에 빠르게 전달하기 위함이다.
먼저, 부트로더(550)가 제 1 버퍼 메모리(541)에 쓰기 명령(BW1)을 제공하면, 부트코드는 낸드 플래시 인터페이스부(520)를 거쳐 상기 제 1 버퍼 메모리(541)에 쓰여진다(①,②). 다음에, 상기 부트로더(550)가 상기 제 2 버퍼 메모리(542)에 쓰기 명령(BW2)을 제공하고, 상기 제 1 버퍼 메모리(541)에 읽기 명령(BR1)을 제공한다. 부트코드가 제 2 버퍼 메모리(542)에 쓰여지는 동안에(①',②'), 상기 제 1 버퍼 메모리(541)에 저장된 부트코드는 읽혀져서 상기 디램 칩(200)에 전달된다(③,④). 다음에, 상기 부트로더(550)가 상기 제 2 버퍼 메모리(542)에 읽기 명령(BR2)을 제공하고, 상기 제 1 버퍼 메모리(541)에 쓰기 명령(BW1)을 제공한다. 이때, 상기 제 2 버퍼 메모리(542)에 저장된 부트코드가 읽혀져서 상기 디램 칩(200)에 전달되는 동안에(③',④), 부트코드가 상기 제 1 버퍼 메모리(541)에 쓰여진다(①,②). 이와 같은 듀얼 버퍼링에 의해, 부트코드는 상기 디램 칩(200)으로 빠르게 전달될 수 있다.
상기 멀티 칩 시스템(30)에 의하면, 부트램(도 1 참조)(330)이 제거되어 낸드 플래시 메모리 칩(500)의 면적을 줄일 수 있을 뿐만 아니라, 듀얼 버퍼링 동작에 의해 부트코드 전달 속도를 빠르게 할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 멀티 칩 시스템 및 그것의 부트코드 페치 방법에 의하면, 호스트가 불휘발성 메모리 칩에 있는 부트코드를 페치하기 전에, 상기 부트코드를 휘발성 메모리 칩으로 전달하기 때문에, 상기 불휘발성 메모리 칩에 있던 부트램을 제거할 수 있다. 따라서 본 발명은 불휘발성 메모리 칩에 있는 부트램의 면적 증가로 인한 문제점을 해결할 수 있다.

Claims (18)

  1. 휘발성 메모리 칩, 부트코드를 저장하고 있는 불휘발성 메모리 칩, 그리고 호스트를 포함하는 멀티 칩 시스템의 부트코드 페치 방법에 있어서:
    a) 상기 부트코드를 상기 휘발성 메모리 칩으로 전달하는 단계; 및
    b) 상기 호스트가 상기 휘발성 메모리 칩으로부터 상기 부트코드를 페치하는 단계를 포함하는 부트코드 페치 방법.
  2. 제 1 항에 있어서,
    상기 휘발성 메모리 칩은, 디램 칩인 것을 특징으로 하는 부트코드 페치 방법.
  3. 제 2 항에 있어서,
    상기 a) 단계는, 상기 디램 칩에 있는 모드 레지스터를 셋팅하는 단계를 포함하는 것을 특징으로 하는 부트코드 페치 방법.
  4. 제 3 항에 있어서,
    상기 디램 칩에 있는 모드 레지스터를 셋팅하는 동작은, 상기 불휘발성 메모리 칩에 의해 발생되는 것을 특징으로 하는 부트코드 페치 방법.
  5. 제 1 항에 있어서,
    상기 불휘발성 메모리 칩은, 낸드 플래시 메모리 칩인 것을 특징으로 하는 부트코드 페치 방법.
  6. 제 1 항에 있어서,
    상기 휘발성 메모리 칩은 디램 칩이고;
    상기 불휘발성 메모리 칩은 버퍼 메모리와 디램 인터페이스부를 포함하는 낸드 플래시 메모리 칩인 것을 특징으로 하는 부트코드 페치 방법.
  7. 제 6 항에 있어서,
    상기 a) 단계는,
    a1) 상기 부트코드를 상기 버퍼 메모리에 저장하는 단계;
    a2) 상기 디램 칩에 있는 모드 레지스터를 셋팅하는 단계; 및
    a3) 상기 모드 레지스터를 셋팅한 후에, 상기 버퍼 메모리에 저장된 부트코드를 상기 디램 인터페이스부를 통해 상기 디램 칩으로 전달하는 단계를 포함하는 부트코드 페치 방법.
  8. 제 7 항에 있어서,
    상기 a1) 단계는, 파워-업 시에 파워 온 리셋신호에 응답하여 발생되는 것을 특징으로 하는 부트코드 페치 방법.
  9. 휘발성 메모리 칩;
    부트코드를 저장하고 있는 불휘발성 메모리 칩; 및
    상기 부트코드를 페치하는 호스트를 포함하되,
    상기 호스트가 상기 부트코드를 페치하기 전에, 상기 불휘발성 메모리 칩은 상기 부트코드를 상기 휘발성 메모리 칩으로 전달하는 것을 특징으로 하는 멀티 칩 시스템.
  10. 제 9 항에 있어서,
    상기 휘발성 메모리 칩은, 디램 칩인 것을 특징으로 하는 멀티 칩 시스템.
  11. 제 9 항에 있어서,
    상기 불휘발성 메모리 칩은, 낸드 플래시 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  12. 제 11 항에 있어서,
    상기 낸드 플래시 메모리 칩은,
    상기 부트코드를 저장하는 낸드 플래시 메모리;
    상기 낸드 플래시 메모리에서 읽은 부트코드를 저장하는 버퍼 메모리; 및
    상기 낸드 플래시 메모리 칩이 상기 휘발성 메모리 칩과 호환되도록 하는 인터페이스부를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  13. 제 12 항에 있어서,
    상기 버퍼 메모리는, 복수개이며 듀얼 버퍼링을 수행하는 것을 특징으로 하는 멀티 칩 시스템.
  14. 제 9 항에 있어서,
    상기 휘발성 메모리 칩은 디램 칩이고;
    상기 불휘발성 메모리 칩은 낸드 플래시 메모리 칩인 것을 특징으로 하는 멀티 칩 시스템.
  15. 제 14 항에 있어서,
    상기 낸드 플래시 메모리 칩은,
    상기 부트코드를 저장하는 낸드 플래시 메모리;
    상기 낸드 플래시 메모리에서 읽은 부트코드를 저장하는 버퍼 메모리;
    상기 디램 칩에 대한 모드 레지스터 셋(MRS) 정보를 저장하는 모드 레지스터;
    상기 낸드 플래시 메모리 칩이 상기 디램 칩과 호환되도록 하는 디램 인터페이스부; 및
    상기 모드 레지스터 셋 정보에 응답하여, 상기 버퍼 메모리에 저장된 부트코 드가 상기 디램 인터페이스부를 통하여 상기 디램 칩으로 전달되도록 제어하는 디램 부트 컨트롤러를 포함하는 것을 특징으로 하는 멀티 칩 시스템.
  16. 제 14 항에 있어서,
    상기 버퍼 메모리는, 에스램(SRAM)인 것을 특징으로 하는 멀티 칩 시스템.
  17. 제 15 에 있어서,
    상기 버퍼 메모리는, 복수개이며 듀얼 버퍼링을 하는 것을 특징으로 하는 멀티 칩 시스템.
  18. 제 15 항에 있어서,
    파워-업 시에, 파워 온 리셋신호에 응답하여 상기 낸드 플래시 메모리 저장된 부트코드가 상기 버퍼 메모리에 쓰여지도록 하기 상기 낸드 플래시 메모리 및 상기 버퍼 메모리를 제어하는 부트로더를 더 포함하는 것을 특징으로 하는 멀티 칩 시스템.
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