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KR20050112651A - 플래시 메모리 소자 및 이의 프로그래밍/소거 방법 - Google Patents

플래시 메모리 소자 및 이의 프로그래밍/소거 방법 Download PDF

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KR20050112651A
KR20050112651A KR1020040037788A KR20040037788A KR20050112651A KR 20050112651 A KR20050112651 A KR 20050112651A KR 1020040037788 A KR1020040037788 A KR 1020040037788A KR 20040037788 A KR20040037788 A KR 20040037788A KR 20050112651 A KR20050112651 A KR 20050112651A
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memory device
flash memory
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gate
region
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정진효
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동부아남반도체 주식회사
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    • H10D30/691—IGFETs having charge trapping gate insulators, e.g. MNOS transistors having more than two programming levels

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  • Semiconductor Memories (AREA)

Abstract

본 발명은 PMOS 형태로 소노스(SONOS : polySilicon- Oxide-Nitride-Oxide- Silicon) 구조의 플래시 메모리 소자를 구현한 후 열 전자 주사(Hot Electron Injection) 방식으로 프로그램을 실시하고 소거하여, 내구성(endurance) 특성을 효과적으로 개선시킨 플래시 메모리 소자 및 이의 프로그래밍/소거 방법에 관한 것으로, 본 발명의 플래시 메모리 소자는 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐을 특징으로 한다.

Description

플래시 메모리 소자 및 이의 프로그래밍/소거 방법{Flash Memory Device and Method for Programming/Erasing the Same}
본 발명은 반도체 소자에 관한 것으로 특히, PMOS 형태로 소노스(SONOS : polySilicon-Oxide-Nitride-Oxide-Silicon) 구조의 소자를 구현한 후 열 전자 주사(Hot Electron Injection) 방식으로 프로그램 및 소거를 실시하여, 내구성(endurance) 특성을 효과적으로 개선시킨 플래시 메모리 소자 및 이의 프로그래밍/소거 방법에 관한 것이다.
일반적으로 전원이 공급되지 않아도 데이터가 지워지지 않은 비휘발성 메모리소자(Flash Memory Device, Non-volatile Memory Device)의 대표적인 메모리 소자가 EEPROM(Electrically Erasable and Programmable Read Only Memory)이다.
이와 같은 EEPROM은 전기적으로 고쳐 쓰기가 가능한 비휘발성 메모리 소자로서, 플로팅 게이트(Floating gate)형 셀을 사용하는 구조가 그동안 널리 이용되었다. 최근 고집적화가 급속히 진행됨에 따라, 종래의 플로팅 게이트형 셀의 축소가 매우 절실하게 요구되고 있지만, 프로그램/소거 시 높은 전압이 요구되고 일정 수준이상의 축소는 거의 불가능하였다. 이러한 이유로 플로팅 게이트형 셀을 대처할 비휘발성 메모리 소자로서 SONOS, FeRAM, SET, NROM 등 다방면의 연구가 진행되고 있다. 이 중 상기 SONOS 셀은 적층형 플로팅 게이트형 셀을 대체할 차세대 셀로 가장 주목받고 있다.
이하, 첨부된 도면을 참조하여 종래의 소노스(SONOS) 소자를 설명하면 다음과 같다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도이다.
도 1과 같이, 종래의 소노스(SONOS) 소자는 NMOS 소자로, P형 기판(10)과, 상기 기판(10)의 소정 영역 상부에 터널 산화막(tunnel oxide, 12), 트랩 질화막(trap nitride, 13), 블록 산화막(block oxide, 14) 및 N+형 폴리실리콘 성분의 게이트(15)를 포함하여 이루어진다. 그리고, 상기 게이트(15) 양측 부위에 해당되는 기판(10) 표면에는 N+형의 불순물이 주입된 소오스/드레인(11)이 형성되어 있다.
도 2는 종래의 SONOS 구조의 플래시 메모리 소자의 프로그래밍하는 방법을 나타낸 개략도이다.
도 2와 같이, 종래의 소노스(SONOS) 소자를 프로그램(program)시키는 경우 바이어스(Bias) 조건은 드레인(Drain, 11a)과 게이트(Gate, 15)에 소정의 양전압(Positive Voltage)을 인가하며, 소오스(Source, 11b)와 기판(Body, 10)은 그라운드(ground, GND)시킨다.
상기 게이트(15) 및 드레인(11a)에 인가된 전압들은 소오스(11b)로부터 드레인(11a)에 이르는 채널 영역의 길이를 따라 수직적이고 수평적인 전계를 만들어낸다.
상기 전계에 의해 전자들은 소오스(11b)로부터 밀려서 드레인(11a)을 향해 가속되기 시작한다. 전자들은 채널 길이를 따라 이동하면서 에너지를 얻으며, 몇몇 전자들은 터널 산화막(12)의 포텐셜 장벽을 뛰어넘어서 전하 트랩층으로 들어가기에 충분한 에너지를 얻는 '열적(hot)' 상태가 된다. 이와 같은 현상이 발생할 확률은 드레인(11a) 근처의 채널 영역에서 가장 큰데, 이는 드레인(11a) 근처의 채널 영역은 전자들인 가장 큰 에너지를 얻는 곳이기 때문이다. 열 전자(hot electron)들이 절연성 물질로 이루어진 트랩 질화막(13)으로 주입되기만 하면, 열 전자들은 상기 트랩 질화막(13)에 트랩되어 그 안에 저장되고, 상기 SONOS 구조의 플래시 메모리 소자의 문턱 전압은 높아진다.
상기와 같은 프로그램 방식을 채널 열 전자 주사(Channel Hot Electron Injection) 방식이라 부르며, 이 때, 트랩 질화막(13)이 전자가 포획되는 부위는 A 영역에 해당된다.
이상에서는 종래의 SONOS 구조의 플래시 메모리 소자의 프로그램의 방법으로 채널 열 전자 주사(CHEI : Channel Hot Electron Injection) 방식을 적용하는 바에 대해서 설명하였는데, 이 외에 파울러-노드하임 터널링(Fowler Nordheim Tunneling : 이하, F/N 터널링)의 방식으로 프로그램이 이루어지기도 한다.
현재로서는, 상기 F/N 터널링의 경우 높은 전압이 요구되고 있어, 상술한 채널 열 전자 주사 방식이 더 선호되고 있다.
도 3은 종래의 SONOS 구조의 플래시 메모리 소자의 소거하는 방법을 나타낸 개략도이다.
도 3과 같이, 종래의 소노스(SONOS) 소자를 소거시키는 경우 바이어스 조건은, 드레인(11a)에 소정의 양전압(Positive Voltage)을 인가하고 게이트(15)에는 소정의 음전압(Negative Voltage)을 인가하며 소오스(11b)와 기판(바디, 10)은 그라운드(GND) 또는 플로우팅(floating)시킨다.
상기 바이어스 조건에서는 드레인(11a) 영역과 N+형 폴리 실리콘의 게이트(15)가 오버랩되는 영역에 형성되는 고전계(High Electric Field)에 의해 드레인(11a)인 N+ 불순물 영역 주위에 공핍(depletion)이 형성된다. 이러한 공핍 영역(Depletion Region, C 영역)에서 밴드 투 밴드 터널링(band to band tunneling)에 의해 전자(electron)/정공(hole) 쌍이 생성되고, 이렇게 생성된 전자는 드레인(11a)인 N+ 불순물 영역으로 빠져나가며 정공은 공핍 영역에 형성된 측면 전계(Lateral Electric Field)에 의해 가속되어 열 정공(hot hole)으로 변한다. 이러한 열 정공(hot hole)들이 터널 산화막(12)과 실리콘 기판(10) 사이의 에너지 장벽을 뛰어넘어 트랩 질화막(13)의 가전자대(Valence Band)로 주입되어 트랩 질화막(13) 내에 존재하는 트랩 준위에 트랩핑됨으로써 프로그램시 저장되어 있던 전자들이 상기 열 정공과 반응하여 중성화되며, 이에 따라 메모리 셀은 소거된다. 이러한 소거 동작을 통해 상기 SONOS 구조의 플래시 메모리 소자의 문턱 전압이 낮아지게 된다.
이러한 소거 방식을 열 정공 주사(Hot Hole Injection) 방식이라 부르며, 상기 열 정공(hot hole)이 상기 트랩 질화막(13) 상으로 포획되는 영역은 B 영역에 한정되어, 프로그램시의 열 전자가 포획된 영역에 비해 매우 적은 부위에서 소거가 일어나게 되어, 상기 영역차에 해당되는 부위에는 소거 후에도 전자들이 남는 이상 현상이 발생하게 되는 것이다.
도 4는 종래의 SONOS 구조의 플래시 메모리 소자의 리딩하는 방법을 나타낸 개략도이다.
도 4와 같이, 종래의 소노스(SONOS) 구조의 플래시 메모리 소자를 리딩(reading)하는 경우 바이어스 조건은 게이트(15)에 양의 기준 전압(+Reference Voltage)을 인가하고 소오스(11b)에 일정 양전압을 인가하며 드레인(11a)과 기판(Body, 10)은 그라운드(GND)시킨다.
상기 바이어스 조건에서는 드레인(11a) 부근의 프로그래밍(Programming)/소거(Erasing) 상태에 따라서 전류가 흐르거나 흐르지 않게 되어 현재의 상태가 프로래밍 상태인지 혹은 소거 상태를 리딩해낸다. 이러한 리딩 방식을 리버스 리딩(reverse reading) 방식이라 부른다.
한편, 상술한 프로그래밍(Programming)/소거(Erasing)/리딩(Reading) 방식에서 소오스(11b)/드레인(11a)간의 바이어스 조건을 서로 바꾸어 드레인(11a) 영역과 소오스(11b) 영역 각각에 프로그램과 소거 동작을 시켜 1개의 SONOS 구조의 플래시 메모리 소자를 2비트로 동작시킬 수 있다.
이와 같이, 1개의 소노스 트랜지스터로 2비트로 동작시키는 대표적인 예가 사이푼(Saifun)사의 NROM이라는 소자이다.
도 5는 종래의 SONOS 구조의 플래시 메모리 소자의 소거시 각 층의 에너지 준위 및 전자 및 정공의 이동을 나타낸 도면이다.
도 5와 같이, 종래의 SONOS 구조의 플래시 메모리 소자의 소거(Erasing) 동작시에는 P형 기판(10)으로부터 정공(hole)이 터널 산화막(12)을 터널링(tunneling)하여 트랩 질화막(13)의 가전자대(Valence Band)로 주입된 후 1% 내외 정공들이 트랩 질화막(13)의 트랩 준위에 트랩되며 대부분의 정공(대략 99% 내외)들은 N+형 폴리실리콘인 게이트(15)의 가전자대(Valence Band)로 빠져나가게 되며 소거 동작 전에 트랩 질화막(13)의 트랩 준위에 트랩되어 있던 전자들이 소거 동작시 디트랩(Detrap)된 후 터널 산화막(12)을 터널링하여 P형 기판(10)으로 빠져나감으로써 SONOS 구조의 플래시 메모리 소자의 문턱전압이 감소하게 된다.
상기와 같은, 소거 동작시 소거 동작에 불필요한 또 다른 전자의 흐름이 발생하게 되는데 이것이 바로 n+ 폴리실리콘인 게이트(15)의 전도대(conduction band)에 존재하는 전자들이 블록 산화막(14)을 F/N(Fowler Nordheim) 터널링하여 트랩 질화막(13)의 전도대(conduction band)로 주입되는 것이다. 이를 백 F/N 터널링(Back Fowler Nordheim Tunneling)이라 한다.
이러한 백 F/N 터널링(Back F/N Tunneling)에 의해 트랩 질화막(13)에 주입된 전자의 일부분은 트랩 질화막(13)의 트랩준위에 트랩되어 소거 문턱전압을 새튜레이션(Saturation) 시킬 뿐만 아니라 주입된 대부분의 전자(대략 주입된 전자의 99% 내외)들이 터널 산화막(12)을 터널링하여 P형 기판(10)의 전도대로 빠져나가게 된다.
이와 같이, 백 F/N 터널링한 전자가 상기 터널 산화막(12)을 통해 P형 기판(10)의 전도대로 빠져나가는 과정에서 터널 산화막(12)에 F/N 터널링 스트레스가 과도하게 가해지게 되어 P형 기판(10)과 터널 산화막(12) 사이 또는 터널 산화막(12) 내에 트랩 준위를 형성시킴으로써 소거/프로그래밍 동작을 여러번 반복함에 따라 문턱 전압이 변하는 현상, 즉, 내구성(Endurance) 특성이 매우 나빠지게 된다.
또한, 이러한 백 F/N 터널링한 전자가 대부분 P형 기판(10)으로 흘러들어 가기 때문에 게이트에 음의 전압을 인가할 경우의 ONO(아래에서부터 차례로 Tunnel Oxide-Trap Nitride-Block Oxide) 막질의 브레이크 전압(Breakdown Voltage) 특성, TDDB(Time Dependent Dielectric Breakdown) 특성 등이 양의 전압을 인가할 때보다 훨씬 나빠지게 되어 상대적으로 프로그램 전압보다 낮은 소거 전압을 인가할 수밖에 없다.
상기와 같은 종래의 SONOS 구조의 플래시 메모리 소자는 다음과 같은 문제점이 있다.
이와 같이, 종래의 SONOS 구조의 플래시 메모리 소자는 프로그램시에는 채널 열 전자 주사(Channel Hot Electron Injection) 프로그램 방식을 취하고 소거시에는 열 정공 주사(Hot Hole Injection) 소거 방식을 사용하는데, 채널 열 전자 주사가 이루어지는 부분과 열 정공 주사가 일어나는 부분이 정확하게 일치되지 않아 프로그래밍과 소거를 계속 수행할수록 열 정공 주사로도 상쇄시킬 수 없는 전자들이 소오스 또는 드레인인 N+ 불순물 영역의 에지(edge) 부근에 조금씩 축적됨으로써 프로그램 문턱전압과 소거 문턱전압이 초기 프로그램 문턱 전압과 소거 문턱 전압 값보다 증가되는 문제가 발생한다.
소자의 프로그래밍/소거 동작을 반복 사용시에 문턱 전압이 지속적으로 변하지 않거나, 소정 범위 내에서 변화하여 유지 특성을 가질 때, 내구성(Endurance)을 갖는다고 하는데, 종래의 1 비트 소노스(SONOS) 소자나 2비트 NROM 소자의 경우 이러한 내구성 특성이 매우 나빠 현재 상업화가 되지 못하고 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 PMOS 형태로 소노스(SONOS : polySilicon- Oxide-Nitride-Oxide- Silicon) 구조의 소자를 구현한 후 열 전자 주사(Hot Electron Injection) 방식으로 프로그램 및 소거를 실시하여, 내구성(endurance) 특성을 효과적으로 개선시킨 플래시 메모리 소자 및 이의 프로그래밍/소거 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 플래시 메모리 소자는 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐에 그 특징이 있다.
상기 ONO막은 아래에서부터 차례로 터널 산화막, 트랩 질화막, 블록 산화막이다.
또한, 동일한 목적을 달성하기 위한 본 발명의 플래시 메모리 소자의 프로그래밍 방법은, 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 프로그래밍 방법에 있어서, 상기 게이트에는 양의 전압, 상기 드레인 영역에는 음의 전압을 인가하여 상기 게이트와 드레인간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 열전자를 트랩시켜 이루어짐에 그 특징이 있다.
상기 소오스 영역 및 기판은 그라운딩 또는 플로우팅시킨다.
또한, 동일한 목적을 달성하기 위한 본 발명의 플래시 메모리 소자의 소거 방법은 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 소거 방법에 있어서, 상기 게이트에는 음의 전압을 인가하고, 상기 드레인 영역에는 그라운딩하여 상기 드레인과 게이트간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 트랩된 열전자를 드레인 영역으로 빼주거나 상기 드레인 영역 내의 열 정공을 상기 ONO막에 터널링시킴에 그 특징이 있다.
상기 소오스 영역 및 기판은 그라운딩 또는 플로우팅시킨다.
이하, 첨부된 도면을 참조하여 본 발명의 플래시 메모리 소자 및 이의 프로그래밍/소거 방법을 상세히 설명하면 다음과 같다.
도 6은 본 발명의 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도이다.
도 6과 같이, 본 발명의 소노스(SONOS) 소자는 PMOS 소자로, N형 기판(Nwell, 100)과, 상기 기판(100)의 소정 영역 상부에 형성된 터널 산화막(tunnel oxide, 102), 트랩 질화막(trap nitride, 103), 블록 산화막(block oxide, 104) 및 P+형 폴리실리콘 성분의 게이트(105)를 포함하여 이루어진다. 그리고, 상기 게이트(105) 양측 부위에 해당되는 기판(100) 표면에는 P+형의 불순물이 주입된 소오스/드레인(101)이 형성되어 있다.
이 때, 상기 기판(100)과 게이트(105) 사이의 절연막인 터널 산화막(102), 트랩 질화막(103), 블록 산화막(104)을 통칭하여 ONO막(Oxide-Nitride-Oxide)이라 한다.
도 7은 본 발명의 SONOS 구조의 플래시 메모리 소자에 프로그램하는 방법을 나타낸 개략도이다.
도 7과 같이, 본 발명의 소노스(SONOS) 소자의 프로그램(Programming)은, 바이어스 조건을 다음과 같이 하여 이루어진다.
즉, 게이트(105)에 소정의 양의 전압(Positive Voltage)을 인가하고, 드레인(101a)에는 소정의 음의 전압(Negative Voltage)을 인가하며, 소오스(101b)는 그라운드(GND) 또는 플로우팅(Floating) 시키고 기판(Body, 100)은 그라운드(GND) 또는 플로우팅(Floating)시킨다.
이러한 바이어스 조건에서는 상기 드레인(101a) 부위와 P+형 폴리실리콘 게이트(105)가 오버랩되는 영역(D 영역)에 고전계(high electric filed)가 형성되고, 이에 의해 기판(100) 내의 드레인(101a) 영역(P+ 영역) 부근에 공핍 영역(Depletion Region, E 영역)이 조성된다.
상기 공핍 영역(E 영역)에서 밴드 투 밴드 터널링(band to band tunneling)에 의해 전자(electron)/정공(hole)쌍이 생성되고, 이 때 생성되는 정공(hole)은 P+형의 드레인(101a) 영역으로 빠져나간다. 이 때, 전자(electron)는 공핍 영역(E 영역)에 형성된 측상 전계(lateral electric field)에 의해 가속되어 열 전자(hot electron)로 변하며 상기 열 전자(hot electron)들이 터널 산화막(102)과 실리콘 기판(100)사이의 에너지 장벽을 뛰어넘어 트랩 질화막(103)의 가전자대(Valence Band)로 주입되어 트랩 질화막(103) 내에 존재하는 트랩 준위에 트랩됨으로써 문턱 전압이 낮아지는 프로그램 동작이 수행된다. 이러한 프로그램 방식을 열 전자 주사(Hot Electron Injection) 방식이라 부르며, 종래의 채널 열 전자 주사 방식이 공핍 영역 상에 열 전자 주사가 일어나는 점에 비해 매우 국소적인 영역, 즉, 상기 드레인(101a) 부위와 P+형 폴리실리콘 게이트(105)가 오버랩되는 영역(D 영역)에서 상기 트랩 질화막(103)으로 열 전자 트랩이 일어난다. 이와 같이, 매우 국소적인 영역에서 열 전자 트랩이 가능한 이유는, 상기 게이트(105)와 상기 드레인(101)에 각각 양의 전압, 음의 전압을 인가하여, 둘 사이의 전계를 고전계로 조성하였기 때문이며, 이와 같이 국소적인 부위에 열 전자 트랩이 조성됨으로써, 소거시에 트랩 질화막(103)에 트랩된 전자들은 완전히 드레인(101a)측으로 빼주는 것을 용이하게 된다.
도 8은 본 발명의 SONOS 구조의 플래시 메모리 소자의 소거하는 방법을 나타낸 개략도이다.
도 8과 같이, 본 발명의 SONOS 구조의 플래시 메모리 소자의 소거(Erasing) 방법은 다음과 같은 바이어스 조건을 인가한다.
즉, 상기 게이트(105)에 소정의 음전압(Negative Voltage)을 인가하고 드레인(101a)은 그라운드(GND) 시키며 소오스(101b)는 플로우팅(Floating) 또는 그라운드(GND)를 시키며 기판(Body, 100)은 플로우팅(Floating)시킨다. 이 경우, 드레인(101a)에서 게이트(105)로 전계가 조성되며, 상기 드레인(101a)과 상기 게이트(105)의 오버랩 영역에서 전자 또는 정공의 터널링이 이루어진다.
이러한 바이어스 조건에서는 드레인(101a) 부위와 P+ 폴리실리콘 게이트(105)가 오버랩되는 영역에 형성된 고전계(High Electric Field)가 형성된다. 이러한 고전계에 의해 트랩 질화막(103)에 트랩(trapping)되어 있던 전자(electron)들이 F 영역에서 터널링(tunneling)하여 기판(100) 내의 드레인(101a, P+형의 불순물 영역)으로 빠져나가거나 상기 드레인(101a) 내에 존재하는 정공(hole)들이 터널링하여 트랩 질화막(103) 내에 존재하는 트랩 준위에 트랩되어 문턱전압이 높아지는 소거(Erasing) 동작이 수행된다. 이러한 소거 방식을 터널링 방식이라 부른다.
본 발명의 SONOS 구조의 플래시 메모리 소자는, P+ 형 폴리실리콘 게이트(105)를 사용하기 때문에, 터널링(tunneling) 방식으로 소거를 시키더라도 게이트(105)에서 트랩 질화막(103)으로 주입되는 전자가 존재하지 않기 때문에 소거 문턱 전압이 새튜레이션(saturation)되는 현상이 발생하지 않게 되어 소거(Erasing) 스피드를 증가시킬 수 있을 뿐만 아니라 문턱 전압 윈도우(Threshold Voltage)도 크게 넓힐 수 있다.
도 9는 본 발명의 SONOS 구조의 플래시 메모리 소자의 리딩하는 방법을 나타낸 개략도이다.
도 9와 같이, 본 발명의 소노스(SONOS) 소자를 리딩(Reading)하는 경우 바이어스 조건은 다음과 같이 한다. 즉, 게이트(105)에 음의 기준 전압(-Reference Voltage)을 인가하고 소오스(101b)에 일정 음전압(Negative Voltage)을 인가하며 드레인(101a)과 기판(Body, 100)는 그라운드(GND)시킨다.
상기 바이어스 조건에서 드레인(101a) 부근의 프로그래밍/소거 상태에 따라서 전류가 흐르거나 흐르지 않게 되며, 이러한 전류 흐름을 감지하여 현 상태가 프로그램 중인지 혹은 소거 상태인지를 리딩해낸다. 이러한 리딩 방식을 리버스 리딩(Reverse Reading) 방식이라 부른다.
한편, 본 발명의 프로그램/소거/리딩 방식에서 종래의 방식과 동일하게 소오스(101b)/드레인(101a)간의 바이어스 조건을 서로 바꾸어 드레인(101a) 영역과 소오스(101a) 영역 각각에 프로그래밍(Programming)과 소거(Erasing) 동작을 시켜 1개의 소노스 트랜지스터를 2비트로 동작시킬 수 있다. 즉, 본 발명의 경우도 종래의 소노스 구조처럼 1개의 소노스 트랜지스터로 1비트 또는 2비트로 동작시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
상기와 같은 본 발명의 플래시 메모리 소자 및 이의 프로그래밍/소거 방법은 다음과 같은 효과가 있다.
각각 게이트 및 게이트 양측에 대응되어 기판 상에 형성되는 소오스/드레인 영역을 P+형의 불순물을 주입하여 형성하고, 프로그램시에는 게이트과 드레인간의 오버랩 영역에 고전계를 형성함으로써 공핍 영역에 비해 매우 국소적인 영역에서 트랩 질화막으로의 열 전자 트랩이 발생되게 하는 열 전자 주사 방식을 적용하고, 소거시에는 다시 드레인 영역과 게이트간에 전계를 형성하여 트랩된 열 전자가 기판측으로 빠져나오거나, 전계 형성시 발생된 열 정공을 트랩 질화막측으로 터널링시킴으로써, 프로그램과 소거가 발생하는 부위를 정확하게 일치시켜 전자가 소오스/드레인의 불순물 영역 에지부에 축적되는 문제가 더 이상 발생하기 않게 한다.
따라서, SONOS 구조의 플래시 메모리 소자를 반복적으로 프로그래밍 또는 소거 동작하더라도 문턱 전압 변동을 억제하여 소자의 내구성(Endurance)을 향상시킬 수 있다.
또한, PMOS 형의 SONOS 구조의 플래시 메모리 소자(즉, P+형의 폴리 게이트, P+형의 소오스/드레인 영역)를 사용함으로써 터널링 방식으로 소거를 시키더라도 게이트에서 트랩 질화막로 주입되는 전자가 존재하지 않기 때문에 소거 문턱 전압이 새튜레이션(Saturation)되는 현상이 발생하지 않게 되어 소거 스피드(Erasing speed)를 증가시킬 수 있을 뿐만 아니라 문턱전압 윈도우도 크게 넓힐 수 있다.
도 1은 종래의 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도
도 2는 종래의 SONOS 구조의 플래시 메모리 소자의 프로그래밍 방법을 나타낸 개략도
도 3은 종래의 SONOS 구조의 플래시 메모리 소자의 소거하는 방법을 나타낸 개략도
도 4는 종래의 SONOS 구조의 플래시 메모리 소자의 리딩하는 방법을 나타낸 개략도
도 5는 종래의 SONOS 구조의 플래시 메모리 소자의 소거시 각 층의 에너지 준위 및 전자 및 정공의 이동을 나타낸 도면
도 6은 본 발명의 SONOS 구조의 플래시 메모리 소자를 나타낸 구조 단면도
도 7은 본 발명의 SONOS 구조의 플래시 메모리 소자의 프로그래밍 방법을 나타낸 개략도
도 8은 본 발명의 SONOS 구조의 플래시 메모리 소자의 소거하는 방법을 나타낸 개략도
도 9는 본 발명의 SONOS 구조의 플래시 메모리 소자의 리딩하는 방법을 나타낸 개략도
*도면의 주요 부분에 대한 부호 설명*
100 : 기판 101 : 소오스/드레인
102 : 터널 산화막 103 : 트랩 질화막
104 : 블록 산화막 105 : 게이트

Claims (6)

  1. 반도체 기판;
    상기 반도체 기판 표면에 형성된 ONO막;
    상기 ONO막 상에 형성된 P+형 폴리 게이트; 및
    상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 주입되어 정의된 소오스/드레인 영역을 포함하여 이루어짐을 특징으로 하는 플래시 메모리 소자.
  2. 제 1항에 있어서,
    상기 ONO막은 아래에서부터 차례로 터널 산화막, 트랩 질화막, 블록 산화막인 것을 특징으로 하는 플래시 메모리 소자.
  3. 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 프로그래밍 방법에 있어서,
    상기 게이트에는 양의 전압, 상기 드레인 영역에는 음의 전압을 인가하여 상기 게이트와 드레인간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 열전자를 트랩시켜 이루어짐을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
  4. 제 3항에 있어서,
    상기 소오스 영역 및 기판은 그라운딩 또는 플로우팅시키는 것을 특징으로 하는 플래시 메모리 소자의 프로그래밍 방법.
  5. 반도체 기판과, 상기 반도체 기판 표면에 형성된 ONO막과, 상기 ONO막 상에 형성된 P+형 폴리 게이트 및 상기 폴리 게이트 양측에 상기 반도체 기판 표면에 P+형 불순물이 도핑되어 정의된 소오스/드레인 영역을 구비한 플래시 메모리 소자의 소거 방법에 있어서,
    상기 게이트에는 음의 전압을 인가하고, 상기 드레인 영역에는 그라운딩하여 상기 드레인과 게이트간의 오버랩 영역에 고전계를 형성하여 상기 ONO막에 트랩된 열전자를 드레인 영역으로 빼주거나 상기 드레인 영역 내의 열 정공을 상기 ONO막에 터널링시킴을 특징으로 하는 플래시 메모리 소자의 소거 방법.
  6. 제 5항에 있어서,
    상기 소오스 영역 및 기판은 그라운딩 또는 플로우팅시키는 것을 특징으로 하는 플래시 메모리 소자의 소거 방법.
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