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KR20040086345A - Capacitor-less 1-transistor dram cell and method for producing the same - Google Patents

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KR20040086345A
KR20040086345A KR10-2004-7012087A KR20047012087A KR20040086345A KR 20040086345 A KR20040086345 A KR 20040086345A KR 20047012087 A KR20047012087 A KR 20047012087A KR 20040086345 A KR20040086345 A KR 20040086345A
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dielectric
semiconductor
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빌러요세프
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인피네온 테크놀로지스 아게
인피네온 테크놀로지스 플래시 게엠베하 운트 코 카게
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Abstract

채널 영역(11) 및 소스-드레인 영역(9, 10)은 유전체 트렌치 충진물(4)의 측벽에서 수직으로 정렬된다. 반대 측면 상에서, 반도체 물질은 반도체 물질의 컷아웃에 배열된 게이트 유전체(18) 및 게이트 전극(16)에 의해 경계지어진다. 메모리 셀 어레이는 수직으로 배향된 다수의 스트립형 반도체 영역을 포함하되 소스-드레인 영역은 상단 및 하단에서 주입되고 모든 측면 상의 절연 물질에 내장된 채널 영역은 그 사이에서 플로팅 바디로서 존재한다.The channel region 11 and the source-drain regions 9, 10 are vertically aligned at the sidewalls of the dielectric trench fill 4. On the opposite side, the semiconductor material is bounded by the gate dielectric 18 and the gate electrode 16 arranged in the cutout of the semiconductor material. The memory cell array includes a plurality of strip-like semiconductor regions oriented vertically, with source-drain regions implanted at the top and bottom and channel regions embedded in insulating material on all sides as floating bodies therebetween.

Description

캐패시터없는 1-트랜지스터 ＤＲＡＭ 셀 및 그의 제조 방법과, 1-트랜지스터 ＤＲＡＭ 셀을 포함하는 배열물{CAPACITOR-LESS 1-TRANSISTOR DRAM CELL AND METHOD FOR PRODUCING THE SAME}Capacitor-less 1-TRANSISTOR DRAM CELL AND METHOD FOR PRODUCING THE SAME}

로잔에 있는 과학기술 전문 학교의 S. Okhonin, M. Nagoga, J.M. Sallese 및 P. Fazan(ISS/EPFL 2001, IEEE SOI 회의에서의 예고 및 발표에서)은 SOI 기판의 바디 실리콘 층에 트랜지스터 구조와 같이 메모리 셀이 배열되는, 100 nm 범위 미만의 DRM 셀에 관한 실시예를 제안하였다. 이 개념에서는 각 셀마다 특별히 제공되는 캐패시터를 형성하지 않아도 된다. 소스 영역, 채널 영역 및 드레인 영역을 포함하는 반도체 물질은 이 경우에 전기적 절연 물질로서의 SiO2에 의해 모든 측면이 에워싸여진다. 그러므로, 정의된 전위에 접속되지 않은 채널 영역이 존재하게 되고, 이 채널 영역은 셀의 동작 동안 전하 캐리어가 완전히 또는 적어도 부분적으로고갈되는 구역(zone)(부분적으로 내지 완전히 고갈되는 플로팅 바디)을 형성한다. 게이트 유전체에 의해 채널 영역으로부터 격리된 게이트 전극은 상단측(top side)에 위치한다.S. Okhonin, M. Nagoga, JM Sallese, and P. Fazan (from the ISS / EPFL 2001, notice and presentation at the IEEE SOI Conference) at the Institute of Science and Technology in Lausanne, like transistor structures in the body silicon layer of an SOI substrate An embodiment of a DRM cell below the 100 nm range, in which memory cells are arranged, is proposed. In this concept, it is not necessary to form a capacitor that is specifically provided for each cell. The semiconductor material comprising the source region, the channel region and the drain region is in this case all sides surrounded by SiO 2 as an electrically insulating material. Therefore, there will be a channel region not connected to the defined potential, which forms a zone (floating body which partially or completely depletes) during which the charge carriers are completely or at least partially depleted during operation of the cell. do. The gate electrode isolated from the channel region by the gate dielectric is located on the top side.

이러한 방식으로 형성된 MOS 트랜지스터 구조체는 일 비트를 나타내는 전하를 저장하기에 적절하다. 이 실시예의 단점은 비교적 고비용의 SOI 기판을 사용한다는 것이고, 셀에 요구되는 작은 공간 요구와 구현될 수 있는 게이트 길이 사이에서 절충이 필요하다는 것이다.MOS transistor structures formed in this manner are suitable for storing charge representing one bit. The disadvantage of this embodiment is that it uses a relatively expensive SOI substrate and requires a compromise between the small space requirements of the cell and the gate length that can be implemented.

본 발명은 이하에서 간단히 1-트랜지스터 DRAM 셀로 지칭되는 캐패시터없는 1-트랜지스터 DRAM 셀 및 그와 연관된 제조 방법에 관한 것이다.The present invention relates to a capacitorless 1-transistor DRAM cell, referred to hereinafter simply as a 1-transistor DRAM cell, and a manufacturing method associated therewith.

도 0은 메모리 셀 어레이의 워드 라인 및 비트 라인의 배열을 평면으로 도시하는 도면,0 is a plan view showing an arrangement of word lines and bit lines of a memory cell array;

도 1, 2, 5, 6 및 도 7은 제조 단계의 중간 산물의 단면도,1, 2, 5, 6 and 7 are cross-sectional views of intermediate products of the manufacturing step,

도 3 및 도 4는 제조 방법의 상이한 단계 이후 메모리 셀 어레이의 평면도,3 and 4 are plan views of a memory cell array after different steps of the fabrication method,

도 8은 또 다른 제조 방법의 중간 산물의 단면도.8 is a cross-sectional view of an intermediate product of another manufacturing method.

본 발명의 목적은 비용 효과적인 방식으로 제조될 수 있고 메모리 셀 어레이를 제조하는데 사용될 수 있는 공간 절약형 1-트랜지스터 DRAM 셀을 제공하는 것이다.It is an object of the present invention to provide a space saving 1-transistor DRAM cell that can be manufactured in a cost effective manner and can be used to fabricate a memory cell array.

이 목적은 청구항 1의 특징을 갖는 1-트랜지스터 DRAM 셀, 청구항 4의 특징을 갖는 1-트랜지스터 DRAM 셀을 포함하는 배열물 및 청구항 7의 특징을 갖는 방법에 의해 달성된다. 제각기의 종속항에서 세부 사항이 나열된다.This object is achieved by a one-transistor DRAM cell having the features of claim 1, an arrangement comprising the one-transistor DRAM cell having the features of claim 4 and a method having the features of claim 7. Details are listed in the respective subclaims.

(캐패시터가 없는) 1-트랜지스터 DRAM 셀의 경우, 채널 영역 및 소스 드레인 영역은 유전체 트렌치 충진물의 측벽에서 수직으로 배열된다. 이 트렌치 충진물의 반대편 측면 상에서, 반도체 물질은 게이트 유전체 및 이 게이트 유전체 위에 배열된 게이트 전극에 의해 경계지어진다. 게이트 전극은 반도체 물질의 컷아웃(cutout)에 배열된다.In the case of 1-transistor DRAM cells (without capacitors), the channel region and the source drain region are arranged vertically on the sidewalls of the dielectric trench fill. On the opposite side of this trench fill, the semiconductor material is bounded by a gate dielectric and a gate electrode arranged over the gate dielectric. The gate electrode is arranged at a cutout of the semiconductor material.

이러한 유형의 1-트랜지스터 DRAM 셀을 포함하는 메모리 셀 어레이는 반도체 칩 내에서, 수직으로 배향된 다수의 스트립 유형의 반도체 영역을 포함하되 소스-드레인 영역은 각 경우에 상위 및 하위 부분에서 주입되고 정의된 전위에 접속되지 않은 채널 영역은 그 사이의 중앙 영역에 존재하고 이 채널 영역은 반도체 칩의 상단측의 평면과 동일 평면을 이루는 섹션면(sectional plane)의 모든 측면 상의 절연 물질 내에 내장된다. 이 경우에, 반도체 칩의 상단측의 평면은 제조 동안 사용된 웨이퍼의 상단측에 대해 동일 평면을 이루는 평면으로서 이해될 것이며, 이 상단측은 셀을 제공받고 성장된 층 구조체 또는 인가된 패시베이션의 평면에 대해 적어도 본래는 평면이다.A memory cell array comprising this type of 1-transistor DRAM cell comprises a plurality of vertically oriented strip-type semiconductor regions within a semiconductor chip, with the source-drain regions being in each case implanted and defined in the upper and lower portions. Channel regions not connected to the potentials present are in the central region between which the channel regions are embedded in insulating material on all sides of the sectional plane coplanar with the plane of the upper side of the semiconductor chip. In this case, the plane of the top side of the semiconductor chip will be understood as a plane coplanar with the top side of the wafer used during fabrication, which top side is in the plane of the layer structure or applied passivation where the cell is provided and grown. At least inherently planar.

1-트랜지스터 DRAM 셀 및 바람직한 제조 방법의 예가 도 0 내지 도 8을 참조하여 보다 자세히 설명된다.Examples of one-transistor DRAM cells and preferred fabrication methods are described in more detail with reference to FIGS.

워드 라인(WLj-1, WLj, WLj+1) 및 이 워드 라인 위를 횡으로 진행하도록 라우팅되는 비트 라인(BLi,BLi+1)의 배향은 도 0에서 메모리 셀 어레이의 평면도로 예시되어 있다. 파선은 두 개의 단면의 위치(A 및 B)를 부가적으로 도시하고, 이들 위치는 이하에서 설명하게 될 도 5 및 도 6의 단면의 위치에 대응한다. 도 0의 예시에 따른 교차점 DRAM 아키텍쳐는 셀 당 4F2의 영역을 필요로 한다.The orientation of the word lines WL j-1 , WL j , WL j + 1 and the bit lines BL i , BL i + 1 routed transversely over this word line are shown in FIG. 0. Illustrated as The dashed lines additionally show the positions A and B of the two cross sections, which correspond to the positions of the cross sections of Figs. Cross-point DRAM architecture according to the example of FIG. 0 requires an area of 4F 2 per cell.

셀의 구조는 바람직한 제조 방법을 참조하여 이하에서 설명된다. 제조 프로세스는 바람직하게 반도체 기법으로부터 본래 알려져 있는 방법으로 시작한다. 도 1에 예시된 단면에 따르면, 먼저 패드 산화물(2)로서의 층 및 패드 질화물(3)로서의 층이 반도체 바디(1) 또는 기판 상에 통상적인 방식으로 적용된다. 그런 다음 서로 평행하게 배향된 트렌치들이 적절한 포토마스크에 의해 STI(shallow trench isolation) 방식으로 제조된다. 그렇게 하기 위해, 반도체 물질은 마스크 개구부 영역에서 에칭된다.The structure of the cell is described below with reference to a preferred manufacturing method. The manufacturing process preferably begins with a method originally known from semiconductor technology. According to the cross section illustrated in FIG. 1, first a layer as pad oxide 2 and a layer as pad nitride 3 are applied in a conventional manner on semiconductor body 1 or substrate. The trenches oriented parallel to each other are then fabricated in a shallow trench isolation (STI) manner with a suitable photomask. To do so, the semiconductor material is etched in the mask opening region.

트렌치는 산화물 또는 다른 유전체 물질(4)로 채워진다. 적절하다면, 예를 들어 CMP(chemical mechanical polishing)와 같이 평탄화를 위한 적절한 조치가 이어진다. 바람직하게는 구동 주변부(driving periphery)의 CMOS 구성요소에 대한 p형 웰 및 n형 웰도 제조된다. 그것은 붕소 및 인을 제각각 주입하고 그 주입물을 어닐링하는 통상적인 방법으로 이루어진다.The trench is filled with oxide or other dielectric material 4. If appropriate, appropriate measures for planarization are followed, for example chemical mechanical polishing (CMP). Preferably, p-type and n-type wells for the CMOS components of the driving periphery are also fabricated. It consists of conventional methods of injecting boron and phosphorus respectively and annealing the implant.

트렌치 내의 유전체 물질(4)은 트렌치의 상위 영역에서 제거되어, 도전층(5)은 각각의 경우에 트렌치의 상단까지 제공될 수 있다. 각각의 경우에 트렌치 내에서 스트립 형태로 진행하는 이들 도전층(5)은 반도체 바디(1) 또는 기판의 반도체 물질과 측면으로 접촉한다. 뒤이은 단계를 수행하기 위하여 도전층(5)용으로 폴리실리콘을 사용하는 것이 바람직하다. 이 폴리실리콘 층의 상단은 다소 산화되면 이에 따라우 그와 연관된 층 부분(6)의 부피는 증가한다. 산화물 마스크는 이러한 방식으로 형성된다. 그런 다음 패드질화물 층(3)의 질화물은 제거된다. 포토마스크 기법에 의해 에칭으로부터 부분적으로 보호될 수 있고, 이는 특히 구동 주변부의 영역에 유리하다.The dielectric material 4 in the trench is removed in the upper region of the trench, so that the conductive layer 5 can in each case be provided up to the top of the trench. In each case these conductive layers 5 running in strip form in the trenches are in lateral contact with the semiconductor body 1 or the semiconductor material of the substrate. It is preferable to use polysilicon for the conductive layer 5 to carry out the subsequent steps. The top of this polysilicon layer is somewhat oxidized, thus increasing the volume of the layer part 6 associated therewith. The oxide mask is formed in this way. The nitride of the pad nitride layer 3 is then removed. It can be partially protected from etching by the photomask technique, which is particularly advantageous in the region of the driving periphery.

뒤이어 제조될 활동 트렌치의 자기 정렬 패터닝(self-aligned patterning)을 위한 마스크의 스페이서 소자(스페이서)는 바람직하게 질화물 또는 TEOS을 새롭게 층착함으로써 제조된다. 이 활동 트렌치는 한편으로 유전체 물질(4)로 구성된 트렌치 충진물의 측벽에서 반도체 물질의 범위를 정하고 또 다른 한편으로 채널 영역의 구동에 필요한 게이트 전극을 수용하기 위해 제공된다.The spacer element (spacer) of the mask for self-aligned patterning of the active trench to be subsequently produced is preferably produced by fresh lamination of nitride or TEOS. This active trench is provided on the one hand to delimit the semiconductor material at the sidewalls of the trench fill consisting of dielectric material 4 and on the other hand to accommodate the gate electrodes required for driving the channel region.

반도체 바디 또는 기판에 대해 상위 소스-드레인 영역에서, 먼저 n+형 주입물이 제공되고(예로, 비소에 의해), 적절하다면 인을 주입함으로써 LDD(lightly doped drain)을 부가적으로 제조할 수 있다.In the upper source-drain region for the semiconductor body or substrate, an nd-type implant may first be provided (e.g., by arsenic), and additionally lightly doped drain (LDD) may be prepared by implanting phosphorus, if appropriate.

그러므로, 도 2의 예시에 따른 구조체가 생성되고, 이 구조체의 경우에 반도체 물질은 스페이서 소자(7)의 아래에 남게되고 컷아웃(8)은 두 개의 마주보는 트렌치 충진물의 측벽에 있는 반도체 물질의 이들 부분 사이에 존재한다. 상위 소스-드레인 영역(10)은 주입에 의해 제각기의 상위 부분에 형성된다. 하위 소스-드레인 영역(9)에 대해 대응하는 주입이 부가적으로 제공된다.Thus, a structure according to the example of FIG. 2 is created, in which case the semiconductor material remains below the spacer element 7 and the cutout 8 is of the semiconductor material on the sidewalls of the two opposing trench fills. It exists between these parts. The upper source-drain region 10 is formed in the upper portion of each by implantation. Corresponding implantation is additionally provided for the lower source-drain region 9.

상위 소스-드레인 영역(10)의 하위 경계부(12) 및 하위 소스-드레인 영역(9)의 하위 경계부(13)는 파선으로 도시된다. 하위 소스-드레인 영역(9)에 대해 제공된 주입물의 하위 경계부(13)는 바람직하게 인접한 하위 소스-드레인 영역(9)이 접지용 금속판과 같이 형성되도록 하는 깊이로 존재한다. 그러나, 그와 달리 약 파선(13a)까지만 적절한 주입물을 제공하는 것도 충분할 수 있다. 하위 소스-드레인 영역(9)의 상위 경계부(14) 및 상위 소스-드레인 영역(10)의 하위 경계부(12)는 제각기의 채널 영역(12)을 에워싼다. 하위 도핑된 영역(9)의 제조 동안, 채널 영역(11)은 예를 들어 적절히 패터닝된 질화물 층을 컷아웃(8)의 벽에 사전에 증착함으로써 커버되고 그러므로 도펀트의 침투로부터 보호된다. 하위 소스-드레인 영역(9)의 측면 부분은 주입물의 어닐링 동안 제공된 도펀트의 확산의 결과로서 생성된다.The lower boundary 12 of the upper source-drain region 10 and the lower boundary 13 of the lower source-drain region 9 are shown by broken lines. The lower boundary 13 of the implant provided for the lower source-drain region 9 is preferably at a depth such that the adjacent lower source-drain region 9 is formed like a metal plate for grounding. Alternatively, however, it may be sufficient to provide a suitable implant only up to about dashed line 13a. The upper boundary 14 of the lower source-drain region 9 and the lower boundary 12 of the upper source-drain region 10 surround respective channel regions 12. During the fabrication of the lower doped region 9, the channel region 11 is covered, for example by depositing a suitably patterned nitride layer on the wall of the cutout 8 and thus protected from the penetration of the dopant. Lateral portions of the lower source-drain region 9 are produced as a result of diffusion of the dopant provided during annealing of the implant.

도 3에 예시된 평면도에 따르면, 스트립형 포토레지스트 마스크(15)는 먼저 상단에 존재하는 절연 물질, 특히 폴리실리콘의 산화에 의해 바람직하게 제조된 층 부분(6)을 제거하고, 그런 다음 도전성층(5) 및 포토레지스트 마스크의 스트립 사이의 영역에 있는 반도체 바디(1)의 반도체 물질을 제거하기 위해 상단측에 적용된다. 도 3에서, 상위 소스-드레인 영역(10)의 측면 경계부는 부가적으로 은폐된 윤곽(concealed contours)인 파선으로 도시된다.According to the top view illustrated in FIG. 3, the strip-shaped photoresist mask 15 first removes the layer portion 6, which is preferably produced by oxidation of an insulating material, in particular polysilicon, present on top, and then a conductive layer. And on the top side to remove the semiconductor material of the semiconductor body 1 in the region between the strips of the photoresist mask (5). In FIG. 3, the lateral boundary of the upper source-drain region 10 is shown by dashed lines which are additionally concealed contours.

도 4는, 도 3에서 층 부분(6)의 스트립형 마스크(이 마스크는 산화된 폴리실리콘 또는 다른 물질로부터 제조됨)가 이 영역에서 제거되고 트렌치 충진물 사이에있는 현재 확대된 컷아웃(8)의 벽 및 트렌치 충진물의 측면에 있는 반도체 물질의 표면도 트렌치 충진물의 측벽에서 얇은 유전체 층(18), 바람직하게 산화물 층으로 코팅된 이후의 평면도이다. 이 유전체 층(18)은 트렌치 충진물의 측벽의 반도체 물질 상에 게이트 유전체로서 제공된다.FIG. 4 shows the presently enlarged cutout 8 in which the strip-shaped mask of the layer part 6 in FIG. 3, which is made from oxidized polysilicon or other material, is removed in this region and between the trench fills. The surface of the semiconductor material on the walls of the trenches and on the sides of the trench fill is also a plan view after being coated with a thin dielectric layer 18, preferably an oxide layer, on the sidewalls of the trench fill. This dielectric layer 18 is provided as a gate dielectric on the semiconductor material of the sidewalls of the trench fill.

게이트 전극(16)은 컷아웃에서 그들이 트렌치 충진물을 부분적으로 오버랩핑하는 방식으로 정확하게 제조된다. 게이트 전극(16)은 그들의 종방향으로 양 측면 상에 절연 스페이서 소자(17)에 의해 커버된다. 도전층(5)은 포토레지스트 마스크(15)의 스트립 사이의 영역에서 제거되어, 트렌치의 바닥 영역에서만 개개의 셀들의 영역 사이에 도전성 접속이 존재한다.Gate electrodes 16 are precisely manufactured in a way that they partially overlap the trench fills at the cutout. The gate electrodes 16 are covered by insulating spacer elements 17 on both sides in their longitudinal direction. The conductive layer 5 is removed in the region between the strips of the photoresist mask 15 so that there is a conductive connection between the regions of the individual cells only in the bottom region of the trench.

도 5는 비트 라인이 아직 제조되지 않은 중간 산물만을 도시하지만, 이 도 5는 도 0의 단면(A)의 위치를 차지하는 이 구조체를 단면으로 도시한다. 이 경우에, 각각의 경우에 개개의 셀에 대해 모든 측면 상에서 범위가 정해진 도전층(5) 부분은 유전체 물질(4)로 구성된 트렌치 충진물의 상단측에 위치한다. 유전체 물질(4)의 두 개의 상호 마주보는 측벽에 배열된 채널 영역(11)에 제공된 두 개의 게이트 전극(16)은 각각의 경우 트렌치 충진물 사이에서 제조된 활동 트렌치에서 서로 전기적으로 다소 격리되며 정렬된다는 것을 알 수 있다. 게이트 전극(16)의 측면은 예를 들어 질화물로 구성된 스페이서 소자(17)에 의해 절연된다. 게이트 전극의 패터닝을 위해 폴리실리콘, 텅스텐 또는 텅스텐 규화물로 구성된 스트립형 층(19)이 게이트 전극(16) 상에 적용될 수 있다.FIG. 5 shows only intermediate products for which the bit lines have not yet been manufactured, but this FIG. 5 shows in cross section this structure which occupies the position of section A of FIG. In this case, in each case the portion of the conductive layer 5 delimited on all sides for the individual cells is located on the upper side of the trench fill consisting of the dielectric material 4. The two gate electrodes 16 provided in the channel regions 11 arranged on the two mutually opposite sidewalls of the dielectric material 4 are in each case electrically aligned and somewhat electrically isolated from one another in the active trenches produced between the trench fills. It can be seen that. The side of the gate electrode 16 is insulated by a spacer element 17 made of nitride, for example. A strip-like layer 19 composed of polysilicon, tungsten or tungsten silicide can be applied on the gate electrode 16 for patterning the gate electrode.

도 0에 도시된 섹션(B)의 위치에서 메모리 셀 어레이의 단면의 중간 산물이도 6에 도시되어 있다. 게이트 전극(16)의 물질은 트렌치의 종방향으로 개개의 메모리 셀 사이의 영역에도 존재하고 동일하게 패터닝된다는 것을 알 수 있다. 그러므로 스트립 형태로 패터닝된 게이트 전극(16)은 트렌치 충진물을 따라 배열된 메모리 셀의 제각기의 스트립을 서로 연결하는 워드 라인을 형성한다. 도전층(5)은 개개의 메모리 셀 사이의 영역에서는 존재하지 않는다. 개개의 메모리 셀 사이에, 반도체 물질로 구성된 부분은 유전체 물질(4)로 구성된 영역의 측면에서는 존재하지 않는다. 그러므로, 개개 셀의 소스-드레인 영역 및 채널 영역은 워드 라인의 종방향에서 차단되고 이와 같은 개개의 셀로 범위가 정해진다.An intermediate product of the cross section of the memory cell array at the location of section B shown in FIG. 0 is shown in FIG. 6. It can be seen that the material of the gate electrode 16 is also present in the region between the individual memory cells in the longitudinal direction of the trench and is patterned identically. The gate electrode 16 patterned in strip form thus forms word lines that connect the respective strips of the memory cells arranged along the trench fills with one another. The conductive layer 5 does not exist in the region between the individual memory cells. Between the individual memory cells, the portion composed of the semiconductor material does not exist in terms of the region composed of the dielectric material 4. Therefore, the source-drain region and the channel region of the individual cells are blocked in the longitudinal direction of the word line and delimited by such individual cells.

도 7에 예시된 단면에 따라, 그 뒤에 다른 단계가 이어지지만, 이들은 본래 반도체 기법에서 알려져 있다. 첫째, 제 1 패시베이션(바람직하게 질화물)이 증착되고 나머지 개구부는 절연층(21)(바람직하게 BPSG(borophosphosilicate glass))으로 채워진다. 이들 단계는 제조될 비트 라인(22)과 연결되어 있는 적어도 부분적으로 자기 정렬된 콘택트 홀을 개방하는 단계를 포함한다. 비트 라인으로 적절한 물질은 예를 들어 텅스텐이다. 비트 라인(22)은 도전층(5) 상에 적용되고 콘택트 접속되어 상위 소스-드레인 영역(10)에 대한 전기적으로 도전성 접속이 여기서 제조된다. 그러나, 알루미늄 상호연결부와 연결되어 있는 폴리실리콘 충진된 콘택트 홀을 사용할 수 있고, 또는 본래 알려져 있는 바와 같이 구리 기반 금속화 기법을 사용할 수도 있다.According to the cross section illustrated in FIG. 7, other steps follow, but they are known in the art of semiconductor technology. First, a first passivation (preferably nitride) is deposited and the remaining openings are filled with insulating layer 21 (preferably borophosphosilicate glass). These steps include opening at least partially self-aligned contact holes connected with the bit lines 22 to be manufactured. Suitable materials for the bit line are, for example, tungsten. The bit line 22 is applied and contacted on the conductive layer 5 so that an electrically conductive connection to the upper source-drain region 10 is produced here. However, polysilicon filled contact holes in connection with aluminum interconnects may be used, or copper based metallization techniques may be used as is known in the art.

도 8은 또 다른 실시예의 단면을 도시하는데 이 경우 게이트 유전체용으로 제공된 유전체 층(18)은 게이트 전극(16) 사이의 영역에서 제거된다. 따라서, 접지용 극판으로서 여기서 인접하는 하위 소스-드레인 영역(9)의 인터페이스는 각각의 경우 노출된다. 도전층(5)에 대한 콘택트 홀 충진물(23,25)과 하위 소스-드레인 영역(9)의 노출된 인터페이스(24) 제각각은 그들 위의 대응 개구부에 제공된다. 콘택트 홀 충진물용으로 적절한 물질은 예를 들어 폴리실리콘이다. 이 물질은 상단측에서 수평화되고 적절한 포토마스크 기법을 사용하여 원하는대로 패터닝된다. 그런 다음 비트 라인은 워드 라인에 대해 횡으로 진행하는 방식으로 제조된다(도 8에 도시되어 있지 않음). 비트 라인은 접지용 금속판의 콘택트 홀 충진물(25)에 대해여 전기적으로 절연되는 방식으로 적용되고 스트립 형태로 패터닝되고 그러한 방식으로 셀의 도전층(5)은 연결된다. 비트 라인과 그에 대한 평행선 사이에서, 접지용 금속판의 연결을 위한 적절한 콘택트 홀 충진물(25)에 대해 콘택트를 갖는 대체로 임의적인 수의 유사한 콘택트 스트립을 생성할 수 있다.8 shows a cross section of another embodiment, in which the dielectric layer 18 provided for the gate dielectric is removed in the region between the gate electrodes 16. Thus, as the ground plate for the ground, the interface of the adjacent lower source-drain regions 9 is exposed in each case. Each of the contact hole fills 23, 25 for the conductive layer 5 and the exposed interface 24 of the lower source-drain region 9 are provided in corresponding openings above them. Suitable materials for contact hole fills are, for example, polysilicon. This material is leveled on the top side and patterned as desired using appropriate photomask techniques. The bit line is then manufactured in a manner that runs transverse to the word line (not shown in FIG. 8). The bit line is applied in an electrically insulated manner against the contact hole fill 25 of the ground metal plate and patterned in strip form, in which way the conductive layer 5 of the cell is connected. Between the bit line and the parallel to it, it is possible to create a generally arbitrary number of similar contact strips with contacts for a suitable contact hole fill 25 for the connection of the ground metal plate.

Claims (9)

캐패시터없는 1-트랜지스터 DRAM 셀에 있어서,In a capacitorless 1-transistor DRAM cell, 반도체 물질에서 채널 영역은 소스 및 드레인용으로 도핑된 영역 사이에 배열되고,The channel region in the semiconductor material is arranged between the doped regions for the source and drain, 상기 영역들은 상기 채널 영역이 인가된 전위없이 전하 캐리어가 적어도 부분적으로 고갈되는 방식으로 유전체 물질 내에 내장되고,The regions are embedded in a dielectric material in such a way that charge carriers are at least partially depleted without the potential to which the channel region is applied, 게이트 전극은 상기 채널 영역 상에 배열되고 게이트 유전체에 의해 상기 채널 영역으로부터 어느 정도 절연되되,A gate electrode is arranged on the channel region and is somewhat insulated from the channel region by a gate dielectric, 반도체 바디(1) 또는 기판의 상단측(top side)에 유전체 물질(4)로 구성된 영역이 형성되고,On the top side of the semiconductor body 1 or the substrate, a region composed of the dielectric material 4 is formed, 상기 채널 영역(11)은 유전체 물질로 구성된 상기 영역의 측벽에 배열되고,The channel region 11 is arranged on the sidewall of the region made of dielectric material, 상기 소스-드레인 영역(9,10)은 상기 상단측에 대해 수직 방향인 상기 채널 영역(11)의 양 측면 상에 인접하고,The source-drain regions 9 and 10 are adjacent on both sides of the channel region 11 in a direction perpendicular to the upper side, 상기 게이트 전극(16)은 유전체 물질(4)로 구성된 상기 영역으로부터 떨어진 상기 채널 영역(11)의 측면 상에 배열되고 게이트 유전체로서 제공된 유전체 층(18)에 의해 상기 채널 영역으로부터 어는 정도 격리되고,The gate electrode 16 is freely isolated from the channel region by a dielectric layer 18 arranged on the side of the channel region 11 away from the region composed of dielectric material 4 and provided as a gate dielectric, 상기 게이트 전극(16)은 워드 라인에 연결되고 상기 반도체 바디(1) 또는 기판에 대해 상위 소스-드레인 영역(10)은 비트 라인에 연결되는The gate electrode 16 is connected to a word line and the upper source-drain region 10 for the semiconductor body 1 or the substrate is connected to a bit line. 캐패시터없는 1-트랜지스터 DRAM 셀.1-transistor DRAM cell without capacitor. 제 1 항에 있어서,The method of claim 1, 상기 채널 영역(11)의 상기 반도체 물질은 상기 상단측에 대해 동일 평면을 이루는 섹션면의 모든 측면 쪽으로는 유전체 물질에 의해 경계지어지는 1-트랜지스터 DRAM 셀.Wherein the semiconductor material of the channel region (11) is bounded by a dielectric material towards all sides of the section plane coplanar with respect to the top side. 제 2 항에 있어서,The method of claim 2, 상기 채널 영역(11)의 상기 반도체 물질은, 상기 채널 영역(11)의 상기 반도체 물질과 상기 상단측에 대해 동일 평면을 이루는 섹션면의 유전체 물질(4)로 구성된 상기 영역 사이의 상기 경계부에 대해 평행하게 진행하는 방향에서는 유전체 물질(4)로 구성된 상기 영역의 부근에서보다 상기 게이트 전극(15)의 부근에서 더 작은 크기를 갖는 1-트랜지스터 DRAM 셀.The semiconductor material of the channel region 11 is directed to the boundary between the semiconductor material of the channel region 11 and the region composed of a dielectric material 4 of a section plane coplanar with respect to the upper end side. 1-transistor DRAM cell having a smaller size in the vicinity of the gate electrode (15) than in the vicinity of the region composed of dielectric material (4) in the direction of parallel travel. 제 1 내지 제 3 항 중 어느 한 항의 1-트랜지스터 DRAM 셀을 포함하는 배열물에 있어서,An arrangement comprising the 1-transistor DRAM cell of any one of claims 1 to 3, wherein 서로 어떤 거리를 두고 배열된 유전체 물질(4)로 구성된 다수의 영역이 상기 반도체 바디(1) 또는 기판의 상기 상단측에 제공되고,A plurality of regions of the dielectric material 4 arranged at a distance from each other are provided on the upper side of the semiconductor body 1 or the substrate, 유전체 물질(4)로 구성된 상기 영역 사이에서, 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에 제공되고 채널 영역(11) 및 소스-드레인 영역(9,10)용으로 제공된 부분을 제외한 상기 반도체 물질은 각각의 경우에서 제거되어, 각각의 경우에서 상기 반도체 물질은 나머지 부분 사이에서 컷아웃(8)이 존재하며,Between the regions composed of dielectric material 4, the semiconductor is provided except for the portion provided on the sidewall of the region composed of dielectric material 4 and provided for the channel region 11 and the source-drain regions 9, 10. The material is removed in each case so that in each case the semiconductor material has a cutout 8 between the remaining portions, 상기 게이트 전극(16)은 상기 컷아웃(8)에 정렬되는The gate electrode 16 is aligned with the cutout 8 배열물.Array. 제 4 항에 있어서,The method of claim 4, wherein 유전체 물질(4)로 구성된 상기 영역 위의 상기 상단측에 도전층(5)이 제공되고,A conductive layer 5 is provided on the top side above the region composed of dielectric material 4, 각각의 경우에서 상기 도전층(5)은 유전체 물질(4)로 구성된 상기 관련 영역의 상호 반대편 측벽에 존재하는, 두 개의 상위 소스-드레인 영역(10)을 상기 반도체 바디(1) 또는 기판에 대해 함께 연결하는In each case the conductive layer 5 has two upper source-drain regions 10 with respect to the semiconductor body 1 or the substrate, which are present on opposite sidewalls of the associated region of dielectric material 4. Connected together 배열물.Array. 제 4 항 또는 제 5 항에 있어서,The method according to claim 4 or 5, 상기 반도체 바디(1) 또는 기판에 대해 상기 하위 소스-드레인 영역(9)은 접지용 금속판(ground plate)과 같이 연속적인 도핑된 영역으로서 형성되는 배열물.The lower source-drain region (9) with respect to the semiconductor body (1) or substrate is formed as a continuous doped region, such as a ground plate. 1-트랜지스터 DRAM 셀을 제조하는 방법에 있어서,A method of manufacturing a 1-transistor DRAM cell, 반도체 물질에서 두 개의 도핑된 영역은 서로 어떤 거리를 두고 소스 및 드레인으로서 제조되고,The two doped regions in the semiconductor material are fabricated as a source and a drain at some distance from each other, 게이트 전극이 반도체 물질 위에 배열되고 - 그 사이에 채널 영역이 제공됨 - 게이트 유전체에 의해 상기 반도체 물질로부터 어느 정도 격리되며, 상기 채널 영역은 상기 게이트 전극으로부터 떨어져 있는 측면 상에서 유전체 물질에 의해 경계지어지되,A gate electrode is arranged over the semiconductor material, with a channel region provided therebetween, to some extent isolated from the semiconductor material by a gate dielectric, the channel region being bounded by a dielectric material on a side that is away from the gate electrode, 제 1 단계에서, 반도체 바디(1) 또는 기판의 상단측에 적어도 하나의 트렌치가 제조되고,In a first step, at least one trench is fabricated on the upper side of the semiconductor body 1 or the substrate, 제 2 단계에서, 상기 트렌치는 유전체 물질(4) 및 인접 반도체 물질과 접촉하는 상위 도전층(5)으로 충진되며,In the second step, the trench is filled with a dielectric material 4 and an upper conductive layer 5 in contact with the adjacent semiconductor material, 제 3 단계에서, 도펀트의 주입은 상기 반도체 바디(1) 또는 기판에 대해 상기 반도체 물질의 상위 부분에 제공되며, 이 부분은 상위 소스-드레인 영역(10)을 형성하기 위해 상기 도전층(5)에 연결되고,In a third step, implantation of a dopant is provided in an upper portion of the semiconductor material with respect to the semiconductor body 1 or substrate, which portion is used to form the upper source-drain region 10. Connected to, 제 4 단계에서, 상기 트렌치 충진물의 측벽으로부터 짧은 거리로 상기 반도체 물질에서 컷아웃(8)이 제조되어, 상기 상단측에 대해 반도체 물질의 수직 스트립은 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에 남겨지고,In a fourth step, a cutout 8 is made in the semiconductor material at a short distance from the sidewalls of the trench fill, such that a vertical strip of semiconductor material with respect to the top side is formed in the sidewall of the region composed of dielectric material 4. Left on, 제 5 단계에서, 하위 소스-드레인 영역(9)을 형성하기 위해 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 도펀의 주입이 상기 반도체 바디(1) 또는 기판에 대해 상기 반도체 물질의 하위 부분에 제공되고,In a fifth step, implantation of a dopant in the sidewalls of the region composed of dielectric material 4 to form a lower source-drain region 9 results in a lower portion of the semiconductor material relative to the semiconductor body 1 or substrate. Being provided to 제 6 단계에서, 게이트 유전체로서 제공된 유전체 층(18)은 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질에 부가되고,In a sixth step, a dielectric layer 18 provided as a gate dielectric is added to the semiconductor material at the sidewalls of the region composed of dielectric material 4, 제 7 단계에서, 게이트 전극(16)은 상기 컷아웃(8)에 정렬되고 워드 라인 부분으로서 패터닝되며,In a seventh step, the gate electrode 16 is aligned with the cutout 8 and patterned as part of a word line, 제 8 단계에서, 상기 도전층(5)에 대한 전기적 접속- 상기 전기적 접속은 상기 게이트 전극(16)으로부터 절연됨 -은 비트 라인 부분으로서 제조되는In an eighth step, the electrical connection to the conductive layer 5, the electrical connection being insulated from the gate electrode 16, is made as a bit line part. 방법.Way. 제 7 항에 있어서,The method of claim 7, wherein 상기 제 1 단계에서, 서로 평행하게 진행하는 트렌치가 제조되고,In the first step, trenches are run that run parallel to each other, 상기 제 2 단계에서, 상기 트렌치는 유전체 물질(4)과 양 측면 상에서 상기 인접 반도체 물질과 접촉하는 제각기의 상위 도전층(5)으로 충진되고,In the second step, the trench is filled with dielectric material 4 and respective upper conductive layers 5 in contact with the adjacent semiconductor material on both sides, 상기 제 4 단계에서, 각각의 경우에서 상기 두 개의 인접 트렌치 충진물의 상기 측벽으로부터 짧은 거리를 두고 컷아웃(8)이 제조되어, 반도체 물질의 수직 스트립은 상기 트렌치 충진물의 상호 반대편의 양 측벽에 남겨지고,In the fourth step, in each case a cutout 8 is produced with a short distance from the sidewalls of the two adjacent trench fills, so that a vertical strip of semiconductor material is left on both sidewalls of the opposite sides of the trench fill. under, 상기 제 5 단계에서, 하위 소스-드레인 영역(9)을 형성하기 위해 도펀트의 주입물이 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질의 상기 하위 부분에 제공되고, 상기 트렌치의 종방향으로, 상기 반도체 물질 및 상기도전층(5)은 절연된 셀을 형성하기 위해 단면으로 제거되고,In the fifth step, an implant of dopant is provided to the lower portion of the semiconductor material at the sidewall of the region consisting of dielectric material 4 to form a lower source-drain region 9 In the longitudinal direction, the semiconductor material and the conductive layer 5 are removed in cross section to form an insulated cell, 상기 제 6 단계에서, 게이트 유전체로서 제공된 상기 유전체 층(18)은 각각의 경우에서 유전체 물질(4)로 구성된 상기 영역의 상기 측벽에서 상기 반도체 물질에 부가되고,In the sixth step, the dielectric layer 18 provided as a gate dielectric is in each case added to the semiconductor material at the sidewalls of the region consisting of dielectric material 4, 상기 제 7 단계에서, 상기 상호 격리된 게이트 전극(16)은 각각의 경우에서 유전체 물질(4)로 구성된 상기 영역의 상호 반대편 측벽 앞에 배열되고 절연된 워드 라인 부분으로서 패터닝되고,In the seventh step, the mutually isolated gate electrodes 16 are in each case patterned as insulated word line portions arranged in front of mutually opposite sidewalls of the region composed of dielectric material 4, 상기 제 8 단계에서, 상기 도전층(5)에 대한 전기적 접속- 상기 전기적 접속은 상기 게이트 전극(16)으로부터 절연됨 - 은 각각이 경우에 제각기의 비트 라인의 부분으로서 제조되는In the eighth step, the electrical connection to the conductive layer 5, the electrical connection being insulated from the gate electrode 16, are each manufactured in this case as part of a respective bit line. 방법.Way. 제 8 항에 있어서,The method of claim 8, 상기 제 5 단계에서, 상기 반도체 물질의 상기 하위 부분으로의 상기 도펀트 주입은 접지용 금속판과 같이 연속적으로 도핑된 영역을 형성하기 위해 수행되고,In the fifth step, the dopant implantation into the lower portion of the semiconductor material is performed to form a continuously doped region, such as a ground metal plate, 또 다른 단계에서, 상기 접지용 금속판은 상기 게이트 전극(16) 사이의 전기적 접속으로 제공되는In another step, the grounding metal plate is provided as an electrical connection between the gate electrodes 16. 방법.Way.
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