KR20040080274A - Wafer dicing method using dry etching and back grinding - Google Patents
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Abstract
본 발명은 반도체 칩(semiconductor chip) 제조 방법 중 웨이퍼 다이싱 방법(wafer dicing method)에 관한 것으로, 상세하게는 웨이퍼의 활성면에 포토 레지스트(photo resist)를 도포하는 제 1 단계, 포토 레지스트에 노광을 실시하여 활성면 상의 절단선(scribe lane)을 노출시키는 제 2 단계, 노출된 절단선에 대해 건식 식각(dry etching)을 수행함으로써 절단선의 위치에 일정 깊이의 트랜치(trench)를 형성하는 제 3 단계 및 트랜치에 이르기까지 웨이퍼의 이면에 대한 연마를 수행함으로써 웨이퍼에 형성된 다수의 반도체 칩들을 트랜치에 의해 개개의 반도체 칩들로 분리시키는 제 4 단계를 포함하는 것을 특징으로 하는 건식 식각과 이면 연마(back grinding)를 이용한 웨이퍼 다이싱 방법에 관한 것인데, 이러한 본 발명에 따른 웨이퍼 다이싱 방법에 의하면, 종래의 일반적인 웨이퍼 다이싱 방법에서 발생할 수 있었던 반도체 칩의 모서리 손상, 반도체 칩 표면의 크랙(crack), 칩핑(chipping) 현상 등을 방지하고 아울러 그로 인한 후(後)공정에서의 수율 저하, 제품의 불량률 증가를 방지할 뿐만 아니라 개개의 반도체 칩 사이의 절단 폭을 줄이는 등 미세 가공을 가능하게 하는 효과를 얻을 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer dicing method among semiconductor chip manufacturing methods. Specifically, the present invention relates to a first step of applying photoresist to an active surface of a wafer, and to exposure to photoresist. Performing a second step of exposing a scribe lane on the active surface, and performing a dry etching on the exposed cut line to form a trench having a predetermined depth at a position of the cut line. Dry etching and back polishing comprising a fourth step of separating a plurality of semiconductor chips formed in the wafer into individual semiconductor chips by a trench by performing polishing on the back surface of the wafer up to the step and the trench. The present invention relates to a wafer dicing method using grinding, and according to the wafer dicing method according to the present invention, It prevents edge damage, cracking, and chipping of the semiconductor chip, which can be caused by the per dicing method, and reduces the yield in the post-process and increases the defect rate of the product. In addition to preventing, the effect of enabling fine processing, such as reducing the cutting width between individual semiconductor chips, can be obtained.
Description
본 발명은 반도체 칩(semiconductor chip) 제조 방법 중 웨이퍼 다이싱 방법(wafer dicing method)에 관한 것으로, 상세하게는 다수의 반도체 칩이 형성된 웨이퍼로부터 개개의 반도체 칩을 분리시키기 위해 건식 식각(dry etching)과 이면 연마(back grinding)를 이용한 웨이퍼 다이싱 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer dicing method among semiconductor chip manufacturing methods, and more particularly to dry etching in order to separate individual semiconductor chips from a wafer on which a plurality of semiconductor chips are formed. And a wafer dicing method using back grinding.
반도체 생산 공정 중 웨이퍼 제조 공정으로 불리는 전(前)공정과 어셈블리(assembly) 공정으로 불리는 후(後)공정 사이에 위치하는 공정으로서, 다수의 반도체 칩이 형성된 웨이퍼를 절단하여 개개의 반도체 칩으로 분리시키는 공정을 웨이퍼 다이싱 공정이라 한다. 종래의 일반적인 웨이퍼 다이싱 공정은 고속으로 회전하는 블레이드(blade)를 이용, 웨이퍼 상에 형성된 다수의 반도체 칩 사이의 절단선(scribe lane)을 따라 절단을 수행함으로써 이루어졌는데, 이와 같이 블레이드를 이용한 기계적 다이싱 방법에서는 블레이드와의 접촉 및 진동 등으로 인한 반도체 칩 표면의 크랙(crack), 모서리 부분의 손상 및 반도체 칩의 일부가 깨지는 칩핑(chipping) 현상 등의 문제점이 발생할 수 있었다.The semiconductor production process is a process that is located between the pre-process called the wafer manufacturing process and the post-process called the assembly process. The wafer in which a plurality of semiconductor chips are formed is cut and separated into individual semiconductor chips. The process of making is called a wafer dicing process. Conventional wafer dicing process is performed by cutting along a scribe lane between a plurality of semiconductor chips formed on a wafer by using a blade rotating at high speed. In the dicing method, problems such as cracking of the surface of the semiconductor chip due to contact with the blades and vibration, damage to the edges, and chipping, in which a portion of the semiconductor chip is broken, may occur.
이하 도면을 참조하여 종래의 일반적인 웨이퍼 다이싱 방법에 대해 계속 설명한다.Hereinafter, a conventional general wafer dicing method will be described with reference to the drawings.
도 1은 종래의 일반적인 웨이퍼 다이싱 방법을 보여주는 사시도이고, 도 2는 종래의 일반적인 웨이퍼 다이싱 방법에 있어서의 문제점을 보여주는 사시도이다.1 is a perspective view showing a conventional wafer dicing method of the prior art, Figure 2 is a perspective view showing a problem in the conventional general wafer dicing method.
도 1 및 도 2에 나타낸 바와 같이, 종래에는 웨이퍼 테이블(wafer table; 110)의 상부면에 웨이퍼(100)를 안착시킨 후, 웨이퍼(100) 활성면 상의 절단선(140)을 따라 고속으로 회전하는 블레이드(130)로 절단을 진행함으로써 웨이퍼 다이싱이 이루어졌다. 이때 웨이퍼(100)의 이면에는 테입(tape; 120)이 부착되어 웨이퍼(100)로부터 개개의 반도체 칩(190)을 절단하여 분리했을 때, 각각의 반도체 칩(190)이 흩어지지 않도록 하며, 절단을 수행하는 블레이드(130)로는 높은 내구성을 요구하는 그 특성상 다이아몬드 블레이드(diamond blade)가 주로 사용된다. 이렇게 웨이퍼(100)로부터 분리된 개개의 반도체 칩(190)들은 웨이퍼(100)의 두께와 동일한 두께(L1)를 갖게 되며, 만일 반도체 칩(190)의 두께(L1)를 얇게 하고자 할 때에는 웨이퍼 다이싱 공정 전에 웨이퍼(100)의 이면에 대한 연마를 함으로써 원하는 두께로 만든 후 웨이퍼 다이싱을 실시해야 했다.As shown in FIGS. 1 and 2, the wafer 100 is conventionally seated on an upper surface of a wafer table 110, and then rotated at a high speed along the cutting line 140 on the active surface of the wafer 100. Wafer dicing was performed by cutting with the blade 130. In this case, a tape 120 is attached to the back surface of the wafer 100 so that each semiconductor chip 190 does not scatter when the individual semiconductor chips 190 are cut and separated from the wafer 100. As a blade 130 for performing the above, a diamond blade is mainly used because of its characteristics requiring high durability. Thus, the individual semiconductor chips 190 separated from the wafer 100 have the same thickness L1 as the thickness of the wafer 100, and if the thickness L1 of the semiconductor chip 190 is to be thinned, the wafer die Before dicing, the back surface of the wafer 100 was polished to a desired thickness, and then wafer dicing had to be performed.
이러한 종래의 웨이퍼 다이싱 방법은 웨이퍼와 블레이드의 직접적인 접촉을 기반으로 이루어졌으므로 웨이퍼와 블레이드의 기계적 마찰 및 진동 등에 기인한 반도체 칩의 모서리 손상, 반도체 칩 표면의 크랙, 칩핑 현상 등의 반도체 칩 파손(D) 문제가 발생할 수 있었는데, 그중 특히 반도체 칩의 일부가 깨지는 칩핑 현상은 후공정에서의 수율 저하 또는 제품의 불량률을 증가시키는 요인이 될 수 있으므로 이를 방지하는 것이 매우 중요하였다. 이외에도 종래의 일반적인 웨이퍼 다이싱 방법은 블레이드를 제작함에 있어서의 현실적인 한계로 말미암아 미세 가공된 박막의 웨이퍼에 대한 절단이 용이하지 못하다는 문제 또한 안고 있었기 때문에 소형 경량화를 추구하는 최근의 반도체 경향에 있어서는 적합하지 않은 면이 있었다.Since the conventional wafer dicing method is based on the direct contact between the wafer and the blade, semiconductor chip breakage such as edge damage of the semiconductor chip, cracks on the surface of the semiconductor chip, and chipping phenomena caused by mechanical friction and vibration of the wafer and the blade ( D) Problems could occur, especially since chipping, in which a part of the semiconductor chip is broken, may be a factor in lowering the yield in the post-process or increasing the defective rate of the product. In addition, the conventional wafer dicing method has a problem that the cutting of wafers of finely processed thin films is not easy due to the practical limitations in the manufacture of blades. There was a side that did not.
따라서, 본 발명은 웨이퍼에 대한 기계적 마찰 및 진동 등의 문제 발생 요인을 배제함으로써, 기존의 웨이퍼 다이싱 방법에서 발생할 수 있었던 반도체 칩의 모서리 손상, 반도체 칩 표면의 크랙, 칩핑 현상 등을 방지하고 아울러 그로 인한 후공정에서의 수율 저하, 제품의 불량률 증가를 방지할 뿐만 아니라 절단 폭을 줄이는 등의 미세 가공을 가능하게 함으로써 소형 경량화 되어가는 최근의 반도체 추세에 적절하게 사용될 수 있는 웨이퍼 다이싱 방법의 제공을 그 목적으로 한다.Accordingly, the present invention prevents the occurrence of problems such as mechanical friction and vibration on the wafer, thereby preventing edge damage of the semiconductor chip, cracking of the surface of the semiconductor chip, chipping phenomenon, and the like, which may occur in the conventional wafer dicing method. As a result, it is possible to provide a wafer dicing method that can be suitably used in the recent trend of miniaturization and light weight by enabling micromachining such as not only lowering the yield in the subsequent process and increasing the defective rate of the product but also reducing the cutting width. For that purpose.
도 1은 종래의 일반적인 웨이퍼 다이싱 방법(wafer dicing method)을 보여주는 사시도,1 is a perspective view showing a conventional wafer dicing method (wafer dicing method),
도 2는 종래의 일반적인 웨이퍼 다이싱 방법에 있어서의 문제점을 보여주는 사시도,2 is a perspective view showing a problem in a conventional wafer dicing method according to the related art;
도 3은 본 발명에 따른 건식 식각(dry etching)과 이면 연마(back grinding)를 이용한 웨이퍼 다이싱 방법에 있어서의 제 1 단계를 보여주는 단면도,3 is a cross-sectional view showing a first step in a wafer dicing method using dry etching and back grinding according to the present invention;
도 4는 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 2 단계를 보여주는 단면도,4 is a cross-sectional view showing a second step in the wafer dicing method using dry etching and backside polishing according to the present invention;
도 5는 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 3 단계를 보여주는 단면도,5 is a cross-sectional view showing a third step in the wafer dicing method using dry etching and backside polishing according to the present invention;
도 6은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서 포토 레지스트(photo resist)를 제거한 웨이퍼의 활성면 상에 테입(tape)을 부착시킨 모습을 보여주는 단면도,6 is a cross-sectional view showing a tape attached to an active surface of a wafer from which photoresist is removed in a wafer dicing method using dry etching and backside polishing according to the present invention;
도 7은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 4 단계를 보여주는 단면도, 및7 is a cross-sectional view showing a fourth step in the wafer dicing method using dry etching and backside polishing according to the present invention, and
도 8은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법을 통해 개개의 반도체 칩(semiconductor chip)들이 분리된 모습을 보여주는 단면도이다.FIG. 8 is a cross-sectional view illustrating individual semiconductor chips separated by a wafer dicing method using dry etching and backside polishing according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
100, 200 :웨이퍼 K : 웨이퍼 두께100, 200: Wafer K: Wafer Thickness
110, 210 : 웨이퍼 테이블(wafer table) D : 손상 부위110, 210: wafer table D: damaged area
260 : 트렌치(trench) P : 트렌치 깊이260 trench P: trench depth
120, 220 : 테입 130 : 블레이드(blade)120, 220: tape 130: blade
140, 240 : 절단선(scribe lane) 250 : 포토 레지스트140, 240: scribe lane 250: photoresist
212 : 연마용 휠(polishing wheel) 190, 290 : 반도체 칩212: polishing wheel 190, 290: semiconductor chip
L1, L2 : 반도체 칩 두께L1, L2: semiconductor chip thickness
이러한 목적을 이루기 위하여, 본 발명은, 웨이퍼에 형성된 다수의 반도체 칩들을 개개의 반도체 칩들로 분리하기 위한 웨이퍼 다이싱 방법에 있어서, 웨이퍼의 활성면에 포토 레지스트(photo resist)를 도포하는 제 1 단계, 포토 레지스트에 노광을 실시하여 활성면 상의 절단선을 노출시키는 제 2 단계, 노출된 절단선에 대해 건식 식각을 수행함으로써 절단선의 위치에 일정 깊이의 트랜치(trench)를 형성하는 제 3 단계 및 트랜치에 이르기까지 웨이퍼의 이면에 대한 연마를 수행함으로써 웨이퍼에 형성된 다수의 반도체 칩들을 트랜치에 의해 개개의 반도체 칩들로 분리시키는 제 4 단계를 포함하는 것을 특징으로 하는 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법을 제공한다.In order to achieve this object, the present invention provides a wafer dicing method for separating a plurality of semiconductor chips formed on a wafer into individual semiconductor chips, the first step of applying a photo resist to the active surface of the wafer A second step of exposing the photoresist to expose the cut line on the active surface, and a third step of forming a trench of a predetermined depth at the position of the cut line by performing dry etching on the exposed cut line. Wafer dicing using dry etching and backside polishing comprising a fourth step of separating a plurality of semiconductor chips formed on the wafer into individual semiconductor chips by a trench by performing polishing on the backside of the wafer up to Provide a method.
이하 도면을 참조하여 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 대해 상세히 설명한다.Hereinafter, a wafer dicing method using dry etching and backside polishing according to the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 1 단계를 보여주는 단면도이고, 도 4는 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 2 단계를 보여주는 단면도이며, 도 5는 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 3 단계를 보여주는 단면도이다. 또한, 도 6은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서 포토 레지스트를 제거한 웨이퍼의 활성면 상에 테입을 부착시킨 모습을 보여주는 단면도이고, 도 7은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 있어서의 제 4 단계를 보여주는 단면도이며, 도 8은 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법을 통해 개개의 반도체 칩들이 분리된 모습을 보여주는 단면도이다.3 is a cross-sectional view showing a first step in a wafer dicing method using dry etching and backside polishing according to the present invention, and FIG. 4 is a wafer dicing method using dry etching and backside polishing according to the present invention. 5 is a cross-sectional view showing a second step, and FIG. 5 is a cross-sectional view showing a third step in the wafer dicing method using dry etching and backside polishing according to the present invention. 6 is a cross-sectional view showing a tape attached to an active surface of a wafer from which photoresist is removed in a wafer dicing method using dry etching and backside polishing according to the present invention, and FIG. 7 is a dry type according to the present invention. 4 is a cross-sectional view illustrating a fourth step in a wafer dicing method using etching and backside polishing, and FIG. 8 illustrates a state in which individual semiconductor chips are separated through a wafer dicing method using dry etching and backside polishing according to the present invention. It is a cross section showing.
도 3 내지 도 5에서 나타낸 바와 같이, 본 발명에 따른 건식 식각과 이면 연마를 이용한 다이싱 방법에서는 먼저, 다이싱을 수행할 웨이퍼(200)를 웨이퍼 테이블(210)의 상부면에 안착하고 그렇게 안착된 웨이퍼(200)의 활성면 상에 포토 레지스트(250)를 도포한다. 도포된 포토 레지스트(250) 상에는 웨이퍼(200) 활성면 상의 절단선(240)에 대응하는 패턴(pattern)을 형성한 후, 노광을 실시하여 웨이퍼(200) 활성면 상의 절단선(240)이 노출되도록 한다. 노출된 웨이퍼(200) 상의 절단선(240)에 대해서는 Cl2, F화합물, Br화합물 등의 가스(gas)를 이용한 건식 식각을 수행함으로써, 그 절단선(240)의 위치에 일정 깊이의 트랜치(260)를 형성한다. 건식 식각은 주변에 대한 식각없이 한 방향으로만 식각이 진행되는 이방성 식각의 특징을 갖기 때문에 좁고 깊은 형상을 갖는 트랜치(260)를 형성하기에 적합하며, 특히 반응이온 식각(reaction ion etching), 반응이온 빔 식각(reaction ion beam etching) 등과 같은 방법을 통해서는 더욱 미세한 식각 가공이 가능하다. 트랜치(260)의 깊이(P)는 웨이퍼(200)로부터 개개의 반도체 칩을 분리하였을 때, 각각의 반도체 칩이 갖는 두께를 고려하여 결정되며, 트랜치(260)의 폭은 수행될 건식 식각의 종류 및 조건에 따른 정밀도에 의해 결정된다.3 to 5, in the dicing method using dry etching and backside polishing according to the present invention, first, the wafer 200 to be diced is seated on the top surface of the wafer table 210 and thus seated. The photoresist 250 is applied onto the active surface of the wafer 200. A pattern corresponding to the cutting line 240 on the active surface of the wafer 200 is formed on the coated photoresist 250, and then exposed to expose the cutting line 240 on the active surface of the wafer 200. Be sure to For the cutting line 240 on the exposed wafer 200, dry etching using a gas such as Cl 2 , F compound, Br compound, etc. is performed, whereby a trench having a predetermined depth at the position of the cutting line 240 is formed. 260 is formed. Dry etching is suitable for forming a trench 260 having a narrow and deep shape because it has the characteristic of anisotropic etching in which the etching proceeds in only one direction without etching to the surroundings, and in particular, reaction ion etching and reaction Finer etching may be performed through a method such as reaction ion beam etching. The depth P of the trench 260 is determined in consideration of the thickness of each semiconductor chip when the semiconductor chips are separated from the wafer 200, and the width of the trench 260 is a type of dry etching to be performed. And the precision according to the condition.
트랜치(260)가 형성된 웨이퍼(200)는 그 이면에 대한 연마를 수행하는데, 이에 앞서 웨이퍼(200)는 포토 레지스트(250)를 제거하는 과정과 함께, 도 6에 나타낸 바와 같은 웨이퍼(200)의 활성면에 대한 테입(220) 부착 과정을 거치게 된다. 웨이퍼(200)의 활성면에 부착된 테입(220)은 종래의 블레이드를 이용한 웨이퍼 다이싱 방법에서처럼 웨이퍼(200)로부터 개개의 반도체 칩들이 분리될 때 각 반도체 칩들의 흩어짐을 방지하는 목적 등으로 사용된다. 테입(220)이 부착된 웨이퍼(200)는 도 7 및 도 8에 나타낸 것처럼, 그 이면이 상방을 향하도록 하여 웨이퍼 테이블(210)의 상부면에 놓여지고, 연마용 휠(polishing wheel; 212) 등의 연마 수단을 이용하여 그 이면을 연마한다. 이면 연마는 웨이퍼(200)의 이면으로부터 시작하여 트랜치(260)에 이르기까지 수행되므로 이면 연마가 완료되면 웨이퍼(200)는 각각의 반도체 칩(290)들로 분리되게 되는데, 이러한 방법을 통하여 분리된 개개의 반도체 칩(290)들은 그 두께(L2)가 웨이퍼의 두께(K)보다 얇게 형성된다.The wafer 200 on which the trench 260 is formed is polished on its back surface. Prior to this, the wafer 200 is removed from the photoresist 250 as shown in FIG. The tape 220 is attached to the active surface. The tape 220 attached to the active surface of the wafer 200 is used for the purpose of preventing the scattering of the semiconductor chips when the individual semiconductor chips are separated from the wafer 200 as in the conventional wafer dicing method using a blade. do. The wafer 200 with the tape 220 attached thereto is placed on the top surface of the wafer table 210 with its back side facing upward, as shown in FIGS. 7 and 8, and a polishing wheel 212. The back surface is polished using a polishing means such as the above. Since the back surface polishing is performed from the back surface of the wafer 200 to the trench 260, when the back surface polishing is completed, the wafer 200 is separated into the respective semiconductor chips 290. The individual semiconductor chips 290 are formed to have a thickness L2 thinner than the thickness K of the wafer.
이와 같이, 본 발명에 따른 건식 식각과 이면 연마를 이용한 웨이퍼 다이싱 방법에 의하면, 웨이퍼의 각 절단면에 대한 직접적인 기계적 마찰 및 진동 등의 문제 발생 요인을 배제할 수 있게 되므로, 종래의 일반적인 웨이퍼 다이싱 방법에서 발생할 수 있었던 반도체 칩의 모서리 손상, 반도체 칩 표면의 크랙, 칩핑 현상 등을 방지하고 아울러 그로 인한 후공정에서의 수율 저하, 제품의 불량률 증가를 방지할 뿐만 아니라 개개의 반도체 칩 사이의 절단 폭을 줄이는 등의 미세 가공을 가능하게 함으로써 반도체 칩의 소형 경량화를 뒷받침하는 등의 효과를 얻을 수 있다.As such, according to the wafer dicing method using dry etching and backside polishing according to the present invention, it is possible to eliminate problems such as direct mechanical friction and vibration on each cut surface of the wafer, and thus, conventional wafer dicing. It prevents the edge damage of the semiconductor chip, the crack of the surface of the semiconductor chip, the chipping phenomenon, etc., which can be caused by the method, and also prevents the reduction of the yield in the post-process and the increase of the defect rate of the product, as well as the cutting width between the individual semiconductor chips. By enabling the micromachining, such as the reduction, the effect of supporting the miniaturization and lightening of the semiconductor chip can be obtained.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100593157B1 (en) * | 2004-12-30 | 2006-06-26 | 매그나칩 반도체 유한회사 | Image sensor manufacturing method that can suppress crack generation |
| KR101139964B1 (en) * | 2010-08-31 | 2012-04-30 | 신찬수 | dicing method of semiconductor device |
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| CN108511514A (en) * | 2017-02-28 | 2018-09-07 | 英飞凌科技奥地利有限公司 | The semiconductor wafer scribing crackle carried out using chip periphery groove is prevented |
-
2003
- 2003-03-11 KR KR1020030015178A patent/KR20040080274A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20030311 |
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| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |